JPH10125092A - フラッシュメモリ試験装置 - Google Patents
フラッシュメモリ試験装置Info
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- JPH10125092A JPH10125092A JP8279260A JP27926096A JPH10125092A JP H10125092 A JPH10125092 A JP H10125092A JP 8279260 A JP8279260 A JP 8279260A JP 27926096 A JP27926096 A JP 27926096A JP H10125092 A JPH10125092 A JP H10125092A
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- Japan
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- writing
- memory
- fail
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- flash memory
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリの良否を判定するととも
に、アドレス毎のデータ書き込み成功までの回数を計測
し、その分布状況を解析して表示する試験装置。 【解決手段】 テストプロセッサとタイミング発生器と
パターン発生器とドライバとでアドレス信号と試験パタ
ーン信号と制御信号とをＭＵＴに与え、その応答信号を
コンパレータを経て論理比較器で期待値と比較して一致
・不一致を検出する。この一致するまでの書き込み回数
をフェイルカウンタで計測しフェイルメモリに記憶させ
る。全アドレスの計測が終了するとフェイルメモリの情
報をＤＩＳＫに転送し、予め準備している表示処理プロ
グラムによって解析し、表示器にＸ、Ｙ座標軸上で書き
込み回数の分布状況を種種な形式で表示する構成とす
る。
に、アドレス毎のデータ書き込み成功までの回数を計測
し、その分布状況を解析して表示する試験装置。 【解決手段】 テストプロセッサとタイミング発生器と
パターン発生器とドライバとでアドレス信号と試験パタ
ーン信号と制御信号とをＭＵＴに与え、その応答信号を
コンパレータを経て論理比較器で期待値と比較して一致
・不一致を検出する。この一致するまでの書き込み回数
をフェイルカウンタで計測しフェイルメモリに記憶させ
る。全アドレスの計測が終了するとフェイルメモリの情
報をＤＩＳＫに転送し、予め準備している表示処理プロ
グラムによって解析し、表示器にＸ、Ｙ座標軸上で書き
込み回数の分布状況を種種な形式で表示する構成とす
る。
Description
【０００１】
【発明の属する技術分野】この発明はフラッシュメモリ
（Flash Memory）の良否を判定すると共に、フラッシュ
メモリのアドレス毎のデータ書き込み成功までの回数を
測定し、演算処理し、その分布状況を解析して表示する
フラッシュメモリ試験装置に関する。
（Flash Memory）の良否を判定すると共に、フラッシュ
メモリのアドレス毎のデータ書き込み成功までの回数を
測定し、演算処理し、その分布状況を解析して表示する
フラッシュメモリ試験装置に関する。
【０００２】
【従来の技術】フラッシュメモリとは、書き換え可能な
読み出し専用メモリであるＰＲＯＭのうち、電気的に全
ビット内容を又はブロック単位で消去し、再書き込みが
できる不揮発性のメモリＩＣである。つまり、大容量で
あり、多数回の書き換え可能な不揮発性メモリで、デー
タの読み出しモード、書き込みモード（プログラム・モ
ード）、書き込みベリファイ・モード（プログラム・ベ
リファイ・モード）、消去モード、その他一連の動作モ
ードが備わっている。これらの動作はメモリ内部のコン
トローラに外部からのそれぞれ特定のコマンドをライト
イネーブル（ＷＥ）信号により書き込むことにより制御
される。フラッシュメモリはこのコマンドを入力する端
子として専用端子は持たず、データ端子と共用してお
り、そのデータとコマンドの切換は例えば特定の電源端
子の電圧を変えることにより行っている。この明細書で
は、書き込み動作に関し詳細に説明するが、消去動作に
ついても同様である。
読み出し専用メモリであるＰＲＯＭのうち、電気的に全
ビット内容を又はブロック単位で消去し、再書き込みが
できる不揮発性のメモリＩＣである。つまり、大容量で
あり、多数回の書き換え可能な不揮発性メモリで、デー
タの読み出しモード、書き込みモード（プログラム・モ
ード）、書き込みベリファイ・モード（プログラム・ベ
リファイ・モード）、消去モード、その他一連の動作モ
ードが備わっている。これらの動作はメモリ内部のコン
トローラに外部からのそれぞれ特定のコマンドをライト
イネーブル（ＷＥ）信号により書き込むことにより制御
される。フラッシュメモリはこのコマンドを入力する端
子として専用端子は持たず、データ端子と共用してお
り、そのデータとコマンドの切換は例えば特定の電源端
子の電圧を変えることにより行っている。この明細書で
は、書き込み動作に関し詳細に説明するが、消去動作に
ついても同様である。
【０００３】ところで、フラッシュメモリはその構造
上、各アドレスでの書き込みにおいて１回の書き込み動
作でデータ書き込みが成功するとは限らない。そこで、
通常は複数回書き込み動作を繰り返す必要がある。書き
込みに成功するまでの回数（以下「書き込み回数」とも
いう）は被試験フラッシュメモリ（以下「ＭＵＴ」とい
う）の種類や同種のＭＵＴであってもアドレス毎に相違
している。更にフラッシュメモリは既にデータの書き込
みに成功しているアドレスについては再書き込みを行っ
てはならない仕様とされている。そしてデータの書き込
み試験は、例えば２５回という規定回数以内で全てのア
ドレスのメモリセルにデータを書き込みができた場合に
このＭＵＴの書き込み試験は良品と判断する。
上、各アドレスでの書き込みにおいて１回の書き込み動
作でデータ書き込みが成功するとは限らない。そこで、
通常は複数回書き込み動作を繰り返す必要がある。書き
込みに成功するまでの回数（以下「書き込み回数」とも
いう）は被試験フラッシュメモリ（以下「ＭＵＴ」とい
う）の種類や同種のＭＵＴであってもアドレス毎に相違
している。更にフラッシュメモリは既にデータの書き込
みに成功しているアドレスについては再書き込みを行っ
てはならない仕様とされている。そしてデータの書き込
み試験は、例えば２５回という規定回数以内で全てのア
ドレスのメモリセルにデータを書き込みができた場合に
このＭＵＴの書き込み試験は良品と判断する。
【０００４】図４に従来のフラッシュメモリ試験装置の
概略図を示す。ＥＷＳ（ワーク・ステーション）１０か
らの指示により、テストプロセッサ１１は装置全体の制
御を行い、テスタ・バスにより各ユニットと制御信号や
データ信号等の授受を行う。タイミング発生器１２は装
置のタイミングを取るためにクロック・タイミング信号
を発生してパターン発生器１３、波形整形器１４や論理
比較器１７等に与えられテストのタイミングを取る。パ
ターン発生器１３はＭＵＴ５に与える制御信号ＣＳ例え
ばＷＥ（ライトイネーブル）信号、試験パターン信号Ｔ
ＰＤ、アドレス信号ＡＤＲＳや、論理比較器１７に与え
る期待値パターンや、フェイルメモリ１８に与えるアド
レス信号等を発生させる。
概略図を示す。ＥＷＳ（ワーク・ステーション）１０か
らの指示により、テストプロセッサ１１は装置全体の制
御を行い、テスタ・バスにより各ユニットと制御信号や
データ信号等の授受を行う。タイミング発生器１２は装
置のタイミングを取るためにクロック・タイミング信号
を発生してパターン発生器１３、波形整形器１４や論理
比較器１７等に与えられテストのタイミングを取る。パ
ターン発生器１３はＭＵＴ５に与える制御信号ＣＳ例え
ばＷＥ（ライトイネーブル）信号、試験パターン信号Ｔ
ＰＤ、アドレス信号ＡＤＲＳや、論理比較器１７に与え
る期待値パターンや、フェイルメモリ１８に与えるアド
レス信号等を発生させる。
【０００５】波形整形器１４はパターン発生器１３から
の３種の論理信号をテスト信号波形に整形し、ドライバ
１５を経てＭＵＴ５に一連のテスト信号を与える。ＭＵ
Ｔ５からの応答信号は、コンパレータ１６で電圧比較さ
れ、その結果の論理信号を論理比較器１７に与える。論
理比較器１７ではコンパレータ１６からの試験結果パタ
ーンとパターン発生器１３からの期待値パターンとを論
理比較して一致・不一致が検出され、フェイルメモリ１
８に結果信号を伝送する。フェイルメモリ１８は、一致
つまりマッチしたアドレスにはＷＥの禁止信号／ＷＥ信
号を波形整形器１４に与えてそのアドレスの再書き込み
試験を以後禁止し、その他のアドレスにＲＥＴＲＹの規
定回数あるいは一致まで書き込み試験を続行する。途中
で全アドレスがＰＡＳＳ（一致：マッチ）するとＭＦ
（マッチ・フラッグ）信号をパターン発生器１３に与え
て終了し、又は最大規定回数まで試験を行うと終了し、
次の試験項目に移行する。この書き込み試験結果をフェ
イルメモリ１８は記憶し、ＭＵＴ５の良否判定を行う。
の３種の論理信号をテスト信号波形に整形し、ドライバ
１５を経てＭＵＴ５に一連のテスト信号を与える。ＭＵ
Ｔ５からの応答信号は、コンパレータ１６で電圧比較さ
れ、その結果の論理信号を論理比較器１７に与える。論
理比較器１７ではコンパレータ１６からの試験結果パタ
ーンとパターン発生器１３からの期待値パターンとを論
理比較して一致・不一致が検出され、フェイルメモリ１
８に結果信号を伝送する。フェイルメモリ１８は、一致
つまりマッチしたアドレスにはＷＥの禁止信号／ＷＥ信
号を波形整形器１４に与えてそのアドレスの再書き込み
試験を以後禁止し、その他のアドレスにＲＥＴＲＹの規
定回数あるいは一致まで書き込み試験を続行する。途中
で全アドレスがＰＡＳＳ（一致：マッチ）するとＭＦ
（マッチ・フラッグ）信号をパターン発生器１３に与え
て終了し、又は最大規定回数まで試験を行うと終了し、
次の試験項目に移行する。この書き込み試験結果をフェ
イルメモリ１８は記憶し、ＭＵＴ５の良否判定を行う。
【０００６】ＥＷＳ１０では、全アドレスに規定回数ま
での書き込み試験を行った後に、フェイルメモリ１８の
内容をテスタ・バス、テストプロセッサ１１を経て、読
み出す。この読み出されたフェイルメモリ１８の情報に
基づき、表示器に不良情報を表示する。図示していない
が、例えばビットマップ表示で、不良情報を各アドレス
毎、あるいは各ビット毎に良・不良の表示を行う。一例
として、アドレス毎に良の部分は空白とし、不良の部分
にはＦを表示した良・不良マップがある。
での書き込み試験を行った後に、フェイルメモリ１８の
内容をテスタ・バス、テストプロセッサ１１を経て、読
み出す。この読み出されたフェイルメモリ１８の情報に
基づき、表示器に不良情報を表示する。図示していない
が、例えばビットマップ表示で、不良情報を各アドレス
毎、あるいは各ビット毎に良・不良の表示を行う。一例
として、アドレス毎に良の部分は空白とし、不良の部分
にはＦを表示した良・不良マップがある。
【０００７】図５はフラッシュメモリの書き込み試験の
手順を説明する図である。図４を加味して説明する。図
５（Ａ）は、波形整形器１４からＭＵＴ５に与えられる
３つの信号であり、（ａ）のアドレス信号ＡＤＲＳでＭ
ＵＴ５のアドレスが指定される。（ｂ）の制御信号ＣＳ
にはＷＥ（ライト・イネーブル）信号が送られ、ＷＥが
ローのときにアクティブ（書き込み可能）としている。
（ｃ）の試験パターン信号ＴＰＤには、データ信号が伝
送され、初めにプログラム・セットアップ・モードのコ
マンドを送りプログラム・モードに設定する。次に、デ
ータを伝送して（ａ）のアドレスにデータを書き込む。
次に、この書き込みデータを保持したままプログラム・
ベリファイ・モードにし、メモリ内部のコントローラは
データを読み出して書き込みデータつまり期待値データ
との比較を行う。一致しない場合にはＭＵＴ５からプロ
グラム・フェイル信号が出力されるので、このアドレス
については書き込みは失敗（フェイル）と判定される。
全アドレスについて、この一連の動作を繰り返し実行す
る。
手順を説明する図である。図４を加味して説明する。図
５（Ａ）は、波形整形器１４からＭＵＴ５に与えられる
３つの信号であり、（ａ）のアドレス信号ＡＤＲＳでＭ
ＵＴ５のアドレスが指定される。（ｂ）の制御信号ＣＳ
にはＷＥ（ライト・イネーブル）信号が送られ、ＷＥが
ローのときにアクティブ（書き込み可能）としている。
（ｃ）の試験パターン信号ＴＰＤには、データ信号が伝
送され、初めにプログラム・セットアップ・モードのコ
マンドを送りプログラム・モードに設定する。次に、デ
ータを伝送して（ａ）のアドレスにデータを書き込む。
次に、この書き込みデータを保持したままプログラム・
ベリファイ・モードにし、メモリ内部のコントローラは
データを読み出して書き込みデータつまり期待値データ
との比較を行う。一致しない場合にはＭＵＴ５からプロ
グラム・フェイル信号が出力されるので、このアドレス
については書き込みは失敗（フェイル）と判定される。
全アドレスについて、この一連の動作を繰り返し実行す
る。
【０００８】図５（Ｂ）は上記の書き込み試験の流れ図
である。通常、１回の書き込み試験だけで全アドレスに
ついてパスするとは限りないので、２回目以降の試験に
おいても同様のアドレス・シーケンスにより複数回に亘
って試験を行う。又、フラッシュメモリでは既にデータ
の書き込みに成功しているアドレスについては再書き込
みを行ってはならない仕様とされている。そこで、前回
までの試験結果を格納しているフェイルメモリ１８を参
照して、既にパスしているアドレスについては波形整形
器１４に／ＷＥ信号を送り、ＭＵＴ５へのＷＥ信号を禁
止している。
である。通常、１回の書き込み試験だけで全アドレスに
ついてパスするとは限りないので、２回目以降の試験に
おいても同様のアドレス・シーケンスにより複数回に亘
って試験を行う。又、フラッシュメモリでは既にデータ
の書き込みに成功しているアドレスについては再書き込
みを行ってはならない仕様とされている。そこで、前回
までの試験結果を格納しているフェイルメモリ１８を参
照して、既にパスしているアドレスについては波形整形
器１４に／ＷＥ信号を送り、ＭＵＴ５へのＷＥ信号を禁
止している。
【０００９】図５（Ｂ）について簡単に説明する。書き
込み試験の開始に当たり、Ｓ１ステップでＲＥＴＲＹを
１にセットし、Ｓ２ステップでＡＤＤＲＥＳＳを０にセ
ットする。次にＰＲＯＧＲＡＭ済み（Ｓ３）、つまり書
き込み済みかを判断し、ｎｏであれば書き込みＰＲＯＧ
ＲＡＭ（Ｓ４）、読み出しデータと期待値データ比較の
ＶＥＲＩＦＹ（Ｓ５）を行う。Ｓ３でｙｅｓであればフ
ェイルメモリ１８からの信号でＷＥをマスクセットし再
書き込み動作を禁止する。次にアドレスが最大かを判定
し（Ｓ７）、途中であればアドレス番号を＋１（Ｓ８）
して繰り返す。最大であると、全ての書き込みが終了し
たかを判定し（Ｓ９）、ｎｏの場合にはＲＥＴＲＹが規
定値かを判断し（Ｓ１０）、達していない場合にはＲＥ
ＴＲＹを＋１（Ｓ１１）して繰り返す。書き込み終了又
はＲＥＴＲＹがＭＡＸになると、ＥＷＳ１０はフェイル
メモリ１８のデータを読み出し（Ｓ１２）、全てのデー
タがＰＡＳＳしているかを判断し（Ｓ１３）、ｙｅｓは
良品とし、ｎｏは不良品としていた。
込み試験の開始に当たり、Ｓ１ステップでＲＥＴＲＹを
１にセットし、Ｓ２ステップでＡＤＤＲＥＳＳを０にセ
ットする。次にＰＲＯＧＲＡＭ済み（Ｓ３）、つまり書
き込み済みかを判断し、ｎｏであれば書き込みＰＲＯＧ
ＲＡＭ（Ｓ４）、読み出しデータと期待値データ比較の
ＶＥＲＩＦＹ（Ｓ５）を行う。Ｓ３でｙｅｓであればフ
ェイルメモリ１８からの信号でＷＥをマスクセットし再
書き込み動作を禁止する。次にアドレスが最大かを判定
し（Ｓ７）、途中であればアドレス番号を＋１（Ｓ８）
して繰り返す。最大であると、全ての書き込みが終了し
たかを判定し（Ｓ９）、ｎｏの場合にはＲＥＴＲＹが規
定値かを判断し（Ｓ１０）、達していない場合にはＲＥ
ＴＲＹを＋１（Ｓ１１）して繰り返す。書き込み終了又
はＲＥＴＲＹがＭＡＸになると、ＥＷＳ１０はフェイル
メモリ１８のデータを読み出し（Ｓ１２）、全てのデー
タがＰＡＳＳしているかを判断し（Ｓ１３）、ｙｅｓは
良品とし、ｎｏは不良品としていた。
【００１０】
【発明が解決しようとする課題】フラッシュメモリの良
否判別については従来の試験装置で充分である。しかし
ながら、フラッシュメモリは書き換え可能な読み出し専
用メモリであるので寿命があり、データの書き換え可能
回数が有限であり、しかもバラツキがある。そこでこの
書き込み／消去サイクルの書き換え可能回数を予測でき
ると有益であり、この書き換え可能回数を更に多くでき
るとこのフラッシュメモリの価値は益々増大する。
否判別については従来の試験装置で充分である。しかし
ながら、フラッシュメモリは書き換え可能な読み出し専
用メモリであるので寿命があり、データの書き換え可能
回数が有限であり、しかもバラツキがある。そこでこの
書き込み／消去サイクルの書き換え可能回数を予測でき
ると有益であり、この書き換え可能回数を更に多くでき
るとこのフラッシュメモリの価値は益々増大する。
【００１１】このデータの書き換え可能回数を左右する
原因の一つには、製造プロセスにおける加工の均一性に
あることがわかってきた。この発明は、この原因を追究
し、フラッシュメモリのウェハ段階で若しくはチップ段
階で個々のアドレスにおける書き込みが成功するまでの
書き込み回数を計測し、演算処理してその分布状況を
Ｘ、Ｙ座標軸面に表示して把握し、その分布状況が均一
になるように製造プロセスに還元して、書き込み回数の
均一性を実現せんとするものである。
原因の一つには、製造プロセスにおける加工の均一性に
あることがわかってきた。この発明は、この原因を追究
し、フラッシュメモリのウェハ段階で若しくはチップ段
階で個々のアドレスにおける書き込みが成功するまでの
書き込み回数を計測し、演算処理してその分布状況を
Ｘ、Ｙ座標軸面に表示して把握し、その分布状況が均一
になるように製造プロセスに還元して、書き込み回数の
均一性を実現せんとするものである。
【００１２】フラッシュメモリの書き込みが成功するま
での書き込み回数の均一性は、製造プロセスにおける加
工の均一性と相関し、この均一性から実用上の最小書き
込み／消去サイクルを予測することもでき、更にフラッ
シュメモリの寿命も伸ばすことが可能と考えられる。つ
まり、この発明はフラッシュメモリの良否を判定する同
時に、製造プロセスにおける加工の均一性の判断をし、
更に寿命の延長を示唆するデータを提供するフラッシュ
メモリ試験装置である。
での書き込み回数の均一性は、製造プロセスにおける加
工の均一性と相関し、この均一性から実用上の最小書き
込み／消去サイクルを予測することもでき、更にフラッ
シュメモリの寿命も伸ばすことが可能と考えられる。つ
まり、この発明はフラッシュメモリの良否を判定する同
時に、製造プロセスにおける加工の均一性の判断をし、
更に寿命の延長を示唆するデータを提供するフラッシュ
メモリ試験装置である。
【００１３】
【課題を解決するための手段】上記目的を達成するため
にこの発明は先ず計測の手順として、初めにアドレスを
０にして各アドレス毎に書き込みが成功するまで書き込
み動作を繰り返し、Ｖｅｒｉｆｙ ＯＫ、つまり書き込
みが成功するまで又は規定書き込み回数までの書き込み
回数を計測し、その回数をフェイルメモリにメモりし、
続いてアドレスを＋１して試験を繰り返す。この計測を
最大アドレスまで、つまり全アドレスで繰り返し、フェ
イルメモリに各アドレス毎の書き込み回数を記憶させ
る。そして各アドレスでの書き込み回数計測の高速化に
ために、アドレス毎に指定の始めから終了までゲートを
開き、書き込み回数を計数するフェイルカウンタを設け
る。
にこの発明は先ず計測の手順として、初めにアドレスを
０にして各アドレス毎に書き込みが成功するまで書き込
み動作を繰り返し、Ｖｅｒｉｆｙ ＯＫ、つまり書き込
みが成功するまで又は規定書き込み回数までの書き込み
回数を計測し、その回数をフェイルメモリにメモりし、
続いてアドレスを＋１して試験を繰り返す。この計測を
最大アドレスまで、つまり全アドレスで繰り返し、フェ
イルメモリに各アドレス毎の書き込み回数を記憶させ
る。そして各アドレスでの書き込み回数計測の高速化に
ために、アドレス毎に指定の始めから終了までゲートを
開き、書き込み回数を計数するフェイルカウンタを設け
る。
【００１４】全アドレスまでの書き込み動作が終了する
と、フェイルアドレスにメモりされた全アドレスの情報
をテスタ・バス及びテストプロセッサを経て大容量記憶
器のＤＩＳＫに転送する。ＤＩＳＫには既に上述のフェ
イル情報を処理する各種のプログラムと各種のファイル
が準備されており、ＣＰＵ（電算機）を内蔵するワーク
・ステーションＥＷＳと協同して、フェイルアドレスの
情報が転送されるとＥＷＳのＣＰＵは直ちに解析処理を
行う。
と、フェイルアドレスにメモりされた全アドレスの情報
をテスタ・バス及びテストプロセッサを経て大容量記憶
器のＤＩＳＫに転送する。ＤＩＳＫには既に上述のフェ
イル情報を処理する各種のプログラムと各種のファイル
が準備されており、ＣＰＵ（電算機）を内蔵するワーク
・ステーションＥＷＳと協同して、フェイルアドレスの
情報が転送されるとＥＷＳのＣＰＵは直ちに解析処理を
行う。
【００１５】解析処理は、被試験フェイルメモリＭＵＴ
がウェハの場合にはブロック毎やチップ毎あるいはアド
レス毎に書き込み回数を表示する処理を行い、ＭＵＴが
チップの場合にはアドレス毎やビット毎に表示する処理
演算を行う。処理演算したデータはＥＷＳの指示によ
り、例えば各アドレス毎の書き込み回数が数字により、
模様により、あるいは色別により表示器に表示するよう
にする。Ｘ、Ｙ座標面に表示すると理解しやすい。更
に、実験データの積み重ねによる予測より、実用上の書
き込み／消去サイクル予測を表示することもできる。勿
論、この書き込み回数の表示判断は、直ちに製造行程に
反映し、製造プロセスの改善の示唆を行うことができ
る。
がウェハの場合にはブロック毎やチップ毎あるいはアド
レス毎に書き込み回数を表示する処理を行い、ＭＵＴが
チップの場合にはアドレス毎やビット毎に表示する処理
演算を行う。処理演算したデータはＥＷＳの指示によ
り、例えば各アドレス毎の書き込み回数が数字により、
模様により、あるいは色別により表示器に表示するよう
にする。Ｘ、Ｙ座標面に表示すると理解しやすい。更
に、実験データの積み重ねによる予測より、実用上の書
き込み／消去サイクル予測を表示することもできる。勿
論、この書き込み回数の表示判断は、直ちに製造行程に
反映し、製造プロセスの改善の示唆を行うことができ
る。
【００１６】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１にこの発明の一実施例
の構成図を、図２にワーク・ステーションＥＷＳ２０の
表示器に表示される一例の表示図を、図３にこの発明の
動作の一例の流れ図を示す。図４の構成と対応する部分
には同一符号を付す。
き図面を参照して説明する。図１にこの発明の一実施例
の構成図を、図２にワーク・ステーションＥＷＳ２０の
表示器に表示される一例の表示図を、図３にこの発明の
動作の一例の流れ図を示す。図４の構成と対応する部分
には同一符号を付す。
【００１７】先ず動作の流れ図である図３について説明
する。この動作では、必ずアドレス毎に書き込みが成功
するまで、若しくは最大規定回数まで書き込み動作を行
い、書き込み回数をカウンタで計測してフェイルメモリ
１８に記憶させた後に、次のアドレス番号を変更して書
き込み動作を続行させ、この動作を全アドレスについて
実行する。計測の開始により、始めにＳ２０ステップで
アドレスＡＤＤに０をセットし、続いてＳ２１でカウン
タＣＯＮＴに１をセットする。その後に書き込み動作に
入り、Ｓ２２の write programでデータを書き込み、Ｓ
２３の data readで書き込んだデータを読み出し、Ｓ２
４の verify OK？で書き込みデータと読み出しデータの
一致・不一致を照合する。
する。この動作では、必ずアドレス毎に書き込みが成功
するまで、若しくは最大規定回数まで書き込み動作を行
い、書き込み回数をカウンタで計測してフェイルメモリ
１８に記憶させた後に、次のアドレス番号を変更して書
き込み動作を続行させ、この動作を全アドレスについて
実行する。計測の開始により、始めにＳ２０ステップで
アドレスＡＤＤに０をセットし、続いてＳ２１でカウン
タＣＯＮＴに１をセットする。その後に書き込み動作に
入り、Ｓ２２の write programでデータを書き込み、Ｓ
２３の data readで書き込んだデータを読み出し、Ｓ２
４の verify OK？で書き込みデータと読み出しデータの
一致・不一致を照合する。
【００１８】不一致であればＳ２５でカウンタ値が最大
規定値であるかを判断し、noであるとＳ２６でカウンタ
値を＋１し、再びＳ２２の書き込み動作を繰り返す。Ｓ
２４の verify OK？あるいはＳ２５の CONT=MAX？ が y
esであるとＳ２７でそのカウンタ値をフェイルメモリ１
８に記憶させる。次にＳ２８でアドレスが最大値か否か
を判断し、noであるとＳ２９でアドレス値を＋１し、再
びＳ２１でカウンタ値を１にセットし、次のアドレスで
の書き込み動作を繰り返す。全アドレスの書き込み試験
が終るとＳ２８で yesとなるので書き込み動作試験は終
了し、その後データの情報処理動作に移り、その後にア
ドレス毎の試験結果がＥＷＳなどの表示器に表示され
る。
規定値であるかを判断し、noであるとＳ２６でカウンタ
値を＋１し、再びＳ２２の書き込み動作を繰り返す。Ｓ
２４の verify OK？あるいはＳ２５の CONT=MAX？ が y
esであるとＳ２７でそのカウンタ値をフェイルメモリ１
８に記憶させる。次にＳ２８でアドレスが最大値か否か
を判断し、noであるとＳ２９でアドレス値を＋１し、再
びＳ２１でカウンタ値を１にセットし、次のアドレスで
の書き込み動作を繰り返す。全アドレスの書き込み試験
が終るとＳ２８で yesとなるので書き込み動作試験は終
了し、その後データの情報処理動作に移り、その後にア
ドレス毎の試験結果がＥＷＳなどの表示器に表示され
る。
【００１９】図１は上述の動作を行わせるこの発明の一
実施例の構成図である。図４の説明と重複する部分は簡
略して説明する。この試験装置を制御するテストプロセ
ッサ１１と、この装置の全体のタイミングを取るタイミ
ング発生器１２と、被試験デバイスＭＵＴ５に供給する
アドレス信号ＡＤＲＳと試験パターン信号ＴＰＤと制御
信号ＣＳの他に期待値信号を発生するパターン発生器１
３と、このパターン発生器１３からのＡＤＲＳ、ＴＰＤ
及びＣＳの各信号を波形整形器１４でテスト信号波形に
整形し、ドライバ１５を経てＭＵＴ５に与え、ＭＵＴ５
の応答信号をコンパレータ１６を経て論理比較器１７に
与える。
実施例の構成図である。図４の説明と重複する部分は簡
略して説明する。この試験装置を制御するテストプロセ
ッサ１１と、この装置の全体のタイミングを取るタイミ
ング発生器１２と、被試験デバイスＭＵＴ５に供給する
アドレス信号ＡＤＲＳと試験パターン信号ＴＰＤと制御
信号ＣＳの他に期待値信号を発生するパターン発生器１
３と、このパターン発生器１３からのＡＤＲＳ、ＴＰＤ
及びＣＳの各信号を波形整形器１４でテスト信号波形に
整形し、ドライバ１５を経てＭＵＴ５に与え、ＭＵＴ５
の応答信号をコンパレータ１６を経て論理比較器１７に
与える。
【００２０】論理比較器１７はＭＵＴ５からの応答信号
とパターン発生器１３からの期待値信号とを論理比較し
て一致・不一致を検出してフェイルメモリ１８に伝送す
る。不一致のときには、パターン発生器１３から同一ア
ドレスに再び試験パターン信号ＴＰＤと制御信号ＣＳと
をＭＵＴ５に伝送し、一致するまで又は最大規定回数ま
で書き込み動作を繰り返すと同時に、フェイルカウンタ
２２は書き込み回数を計数する。
とパターン発生器１３からの期待値信号とを論理比較し
て一致・不一致を検出してフェイルメモリ１８に伝送す
る。不一致のときには、パターン発生器１３から同一ア
ドレスに再び試験パターン信号ＴＰＤと制御信号ＣＳと
をＭＵＴ５に伝送し、一致するまで又は最大規定回数ま
で書き込み動作を繰り返すと同時に、フェイルカウンタ
２２は書き込み回数を計数する。
【００２１】フェイルカウントはプログラムによってＣ
ＰＵで行ってもよいが、高速動作を行うにはフェイルカ
ウンタ２２を設けた方がよい。フェイルカウンタ２２は
同一アドレスで１回目の書き込み開始から verify OK、
つまり一致するまで若しくは最大規定回数までゲートを
開き、この間の書き込み回数を計数する。ゲート信号
は、図１では論理比較器１７から得ているが、パターン
発生器１３またはフェイルメモリ１８から得てもよい。
カウントパルスも、図１では波形整形器１４からの制御
信号ＣＳを計数するようにしているが、論理比較器１７
の不一致パルスと最後の一致パルスを計測してもよい
し、パターン発生器の write programの発生数を計数し
てもよい。要は同一アドレスでの書き込み回数を計数で
きるとよい。このフェイルカウンタ２２の計数値をフェ
イルメモリ１８に伝送して、アドレス値と共に記憶す
る。
ＰＵで行ってもよいが、高速動作を行うにはフェイルカ
ウンタ２２を設けた方がよい。フェイルカウンタ２２は
同一アドレスで１回目の書き込み開始から verify OK、
つまり一致するまで若しくは最大規定回数までゲートを
開き、この間の書き込み回数を計数する。ゲート信号
は、図１では論理比較器１７から得ているが、パターン
発生器１３またはフェイルメモリ１８から得てもよい。
カウントパルスも、図１では波形整形器１４からの制御
信号ＣＳを計数するようにしているが、論理比較器１７
の不一致パルスと最後の一致パルスを計測してもよい
し、パターン発生器の write programの発生数を計数し
てもよい。要は同一アドレスでの書き込み回数を計数で
きるとよい。このフェイルカウンタ２２の計数値をフェ
イルメモリ１８に伝送して、アドレス値と共に記憶す
る。
【００２２】フェイルメモリ１８は論理比較器１７から
一致信号を受けると、パターン発生器１３にマッチフラ
ッグＭＦ信号を伝送し、パターン発生器１３ではアドレ
ス値を＋１し、あるいは任意の値に変更して必要な範囲
のアドレスのテストを行う。全アドレス若しくは測定す
る範囲のアドレスでのテストが終了すると、フェイルメ
モリ１８に記憶しているデータをデータバス及びテスト
プロセッサ１１を経て大容量記憶器ＤＩＳＫ２１に転送
する。
一致信号を受けると、パターン発生器１３にマッチフラ
ッグＭＦ信号を伝送し、パターン発生器１３ではアドレ
ス値を＋１し、あるいは任意の値に変更して必要な範囲
のアドレスのテストを行う。全アドレス若しくは測定す
る範囲のアドレスでのテストが終了すると、フェイルメ
モリ１８に記憶しているデータをデータバス及びテスト
プロセッサ１１を経て大容量記憶器ＤＩＳＫ２１に転送
する。
【００２３】ＤＩＳＫ２１には、予め、表示処理を行う
少なくとも１つ以上の処理プログラムがメモりされてお
り、フェイルメモリ１８に記憶しているデータが転送さ
れると直ちにあるいはワーク・ステーションＥＷＳ２０
からの指示により、ＥＷＳ２０のＣＰＵと協同して処理
を開始する。ＤＩＳＫ２１に準備されている処理プログ
ラムの１例を表１に示す。この他に、複数アドレス間で
書き込み成功までの回数の最大値、最小値及び平均値を
求める演算プログラムも準備されている。
少なくとも１つ以上の処理プログラムがメモりされてお
り、フェイルメモリ１８に記憶しているデータが転送さ
れると直ちにあるいはワーク・ステーションＥＷＳ２０
からの指示により、ＥＷＳ２０のＣＰＵと協同して処理
を開始する。ＤＩＳＫ２１に準備されている処理プログ
ラムの１例を表１に示す。この他に、複数アドレス間で
書き込み成功までの回数の最大値、最小値及び平均値を
求める演算プログラムも準備されている。
【００２４】
【表１】
【００２５】先ず始めに、条件設定プログラムの起動
で条件設定データ・ファイルの作成を行う。次に、デ
バイステストプログラムの起動でマップ管理ファイルや
論理配置リトライデータファイルの作成を行う。次にフ
ェイルメモリ１８からの情報が転送されると、リトラ
イデータイメージ変換処理プログラムが稼働し、対象リ
トライデータファイルをイメージ変換する。次に、リ
トライマップ出力プログラムが稼働し、表示器にリトラ
イマップを表示し、マップファイル情報表示処理プロ
グラムが稼働し、マップ管理ファイルや論理配置リトラ
イデータファイルの情報を上記のリトライマップの上に
表示する。
で条件設定データ・ファイルの作成を行う。次に、デ
バイステストプログラムの起動でマップ管理ファイルや
論理配置リトライデータファイルの作成を行う。次にフ
ェイルメモリ１８からの情報が転送されると、リトラ
イデータイメージ変換処理プログラムが稼働し、対象リ
トライデータファイルをイメージ変換する。次に、リ
トライマップ出力プログラムが稼働し、表示器にリトラ
イマップを表示し、マップファイル情報表示処理プロ
グラムが稼働し、マップ管理ファイルや論理配置リトラ
イデータファイルの情報を上記のリトライマップの上に
表示する。
【００２６】この表示の一例を図２に示す。図２（Ａ）
はＭＵＴ５としてウェハをテストしたウェハマップ形態
の表示例である。書き込み回数の区分を複数個設定し
て、その回数に入っている分布状況をＸ、Ｙ座標上にア
ドレス毎、複数アドレスの部分毎あるいはチップ毎に模
様や記号や色で表示できる。３次元の棒グラフで表示し
てもよい。図２（Ｂ）はウェハにおける各チップ毎のチ
ップ番号、書き込みの最大回数、最小回数、平均回数を
表にして表示したばらつきリスト形態例である。図２
（Ｃ）は各チップに着目して、チップのＸ、Ｙ座標上に
アドレス毎の書き込み回数を表示したチップセル座標形
態例である。
はＭＵＴ５としてウェハをテストしたウェハマップ形態
の表示例である。書き込み回数の区分を複数個設定し
て、その回数に入っている分布状況をＸ、Ｙ座標上にア
ドレス毎、複数アドレスの部分毎あるいはチップ毎に模
様や記号や色で表示できる。３次元の棒グラフで表示し
てもよい。図２（Ｂ）はウェハにおける各チップ毎のチ
ップ番号、書き込みの最大回数、最小回数、平均回数を
表にして表示したばらつきリスト形態例である。図２
（Ｃ）は各チップに着目して、チップのＸ、Ｙ座標上に
アドレス毎の書き込み回数を表示したチップセル座標形
態例である。
【００２７】上述のように表示図面には、回数値そのも
の、模様や色別に変換したもの、棒グラフや表層グラフ
で表示したもの等各種あるが、要はＸ、Ｙ座標面で書き
込み回数の分布状況や均一性が一目瞭然に解るのが望ま
しい。この分布状況により実用上のデータの書き込み／
消去サイクルの寿命を予測して、上記の表示器に表示し
てもよい。更に書き込み回数が均一になるように製造プ
ロセスを改善するとよい。
の、模様や色別に変換したもの、棒グラフや表層グラフ
で表示したもの等各種あるが、要はＸ、Ｙ座標面で書き
込み回数の分布状況や均一性が一目瞭然に解るのが望ま
しい。この分布状況により実用上のデータの書き込み／
消去サイクルの寿命を予測して、上記の表示器に表示し
てもよい。更に書き込み回数が均一になるように製造プ
ロセスを改善するとよい。
【００２８】上記実施の形態では図１に示すフェイルカ
ウンタ２２とフェイルメモリ１８が別の構成要素の場合
で説明していたが、所望によりフェイルメモリ１８内の
メモリデータを直接累積加算する演算制御手段で構成し
ても良い。
ウンタ２２とフェイルメモリ１８が別の構成要素の場合
で説明していたが、所望によりフェイルメモリ１８内の
メモリデータを直接累積加算する演算制御手段で構成し
ても良い。
【００２９】上記実施の形態では全アドレス若しくは測
定する範囲のアドレスでのばらつき解析形態で説明して
いたが、所望により短時間で全ウエハあるいは１チップ
上のばらつき解析試験において、所定メモリセルをサン
プル的に測定実施する手法としても良い。即ち、メモリ
セル配置がほぼ等間隔位置にあるメモリセルを所望メモ
リセル間隔単位で間引き測定をして分布状況を表示す
る。このときメモリセルのアドレスの物理配列が、例え
ば不良セル救済用のメモリ救済回路を有して異なってい
る場合や、メモリブロック配置が異なる場合は、セルの
物理配置関係を正規化する為に従来技術であるアドレス
・スクランブラ機能を利用して実施することは言うまで
もない。この間引きの一例としては、メモリアドレスを
偶数アドレスのみ測定するとか、２のＮ乗単位の中の１
アドレスを測定する手法とか、所望メモリブロック単位
中の１アドレス数（あるいは所望複数アドレス数）を測
定する手法とかである。これは数μｍ程度の隣接するメ
モリセル間では統計的なばらつきが殆ど生じないものと
見なした解析手法である。この間引き測定手法では膨大
なデータ収集量が大幅に軽減でき、かつ実用的で高速な
るばらつき解析測定ができる利点が得られる。
定する範囲のアドレスでのばらつき解析形態で説明して
いたが、所望により短時間で全ウエハあるいは１チップ
上のばらつき解析試験において、所定メモリセルをサン
プル的に測定実施する手法としても良い。即ち、メモリ
セル配置がほぼ等間隔位置にあるメモリセルを所望メモ
リセル間隔単位で間引き測定をして分布状況を表示す
る。このときメモリセルのアドレスの物理配列が、例え
ば不良セル救済用のメモリ救済回路を有して異なってい
る場合や、メモリブロック配置が異なる場合は、セルの
物理配置関係を正規化する為に従来技術であるアドレス
・スクランブラ機能を利用して実施することは言うまで
もない。この間引きの一例としては、メモリアドレスを
偶数アドレスのみ測定するとか、２のＮ乗単位の中の１
アドレスを測定する手法とか、所望メモリブロック単位
中の１アドレス数（あるいは所望複数アドレス数）を測
定する手法とかである。これは数μｍ程度の隣接するメ
モリセル間では統計的なばらつきが殆ど生じないものと
見なした解析手法である。この間引き測定手法では膨大
なデータ収集量が大幅に軽減でき、かつ実用的で高速な
るばらつき解析測定ができる利点が得られる。
【００３０】
【発明の効果】以上詳細に説明したように、この発明は
フラッシュメモリＩＣの各アドレスへのデータの書き込
み成功までの回数を計数し、その計測データを加工処理
して、ウェハ単位あるいはチップ単位で書き込み成功ま
での回数の分布状況をＸ、Ｙ座標軸上で理解し易いよう
に表示した。この分布状況は製造プロセスの加工の均一
性に相関しており、又、書き込み成功までの回数の均一
性はフラッシュメモリＩＣの書き込み／消去サイクルの
寿命にも相関しており、その寿命を予測することもでき
る。
フラッシュメモリＩＣの各アドレスへのデータの書き込
み成功までの回数を計数し、その計測データを加工処理
して、ウェハ単位あるいはチップ単位で書き込み成功ま
での回数の分布状況をＸ、Ｙ座標軸上で理解し易いよう
に表示した。この分布状況は製造プロセスの加工の均一
性に相関しており、又、書き込み成功までの回数の均一
性はフラッシュメモリＩＣの書き込み／消去サイクルの
寿命にも相関しており、その寿命を予測することもでき
る。
【００３１】更に、フラッシュメモリの製造プロセスの
加工方法に還元して、更なる均一性の向上を目指すこと
により、更なる寿命の延長を図ることができる。よっ
て、この発明は技術的に大なる効果を有する。
加工方法に還元して、更なる均一性の向上を目指すこと
により、更なる寿命の延長を図ることができる。よっ
て、この発明は技術的に大なる効果を有する。
【図１】本発明の一実施例の構成図である。
【図２】本発明のＥＷＳ２０の表示器に表示するＭＵＴ
の各アドレス毎の書き込み回数を示す一表示例の表示図
である。
の各アドレス毎の書き込み回数を示す一表示例の表示図
である。
【図３】図１の構成例における動作の一例の流れ図であ
る。
る。
【図４】従来例の構成図である。
【図５】図４の例における動作の従来の流れ図である。
５ ＭＵＴ（被試験フラッシュメモリ） １０、２０ ＥＷＳ（ワーク・ステーション） １１ テストプロセッサ １２ タイミング発生器 １３ パターン発生器 １４ 波形整形器 １５ ドライバ １６ コンパレータ １７ 論理比較器 １８ フェイルメモリ ２１ ＤＩＳＫ（大容量記憶器） ２２ フェイルカウンタ
Claims (4)
- 【請求項１】 試験装置を制御するテストプロセッサ
（１１）とタイミング発生器（１２）とパターン発生器
（１３）と波形整形器（１４）とドライバ（１５）とコ
ンパレータ（１６）と論理比較器（１７）とフェイルメ
モリ（１８）とワーク・ステーションＥＷＳ（２０）と
大容量記憶器ＤＩＳＫ（２１）とを有する半導体試験装
置において、 被試験デバイスＭＵＴ（５）の同一アドレスでの書き込
み成功までの回数を計数し、その計数値をフェイルメモ
リ（１８）に格納させるフェイルカウンタ（２２）と、 上記フェイルメモリ（１８）の測定データに基づき、上
記ＭＵＴ（５）のウェハ単位若しくはチップ単位で各ア
ドレス毎の書き込み成功までの回数を表示するＥＷＳ
（２０）と、 を具備することを特徴とするフラッシュメモリ試験装
置。 - 【請求項２】 半導体試験装置を使用して被試験デバイ
スのウェハ単位あるいはチップ単位あるいは所定メモリ
セルに対するフラッシュメモリのばらつき解析におい
て、 当該メモリセルが書き込み成功する迄の書き込み回数を
計数するフェイルカウンタ（２２）と、 該フェイルカウンタ（２２）が計数した書き込み回数デ
ータ値を当該メモリセルに対応するフェイルメモリ（１
８）位置に格納する格納手段と、 前記測定を測定対象セルに対して実施し、 前記で得たフェイルメモリ（１８）の書き込み回数デー
タを読み出し、演算処理してばらつきを表示する演算表
示手段と、 以上を具備していることを特徴とするフラッシュメモリ
試験装置。 - 【請求項３】 表示はウェハマップ形態で表示、あるい
はばらつきリスト形態で表示、あるいはチップセル座標
形態で表示することを特徴とする請求項１、請求項２記
載のフラッシュメモリ試験装置。 - 【請求項４】 表示は書き込み成功までの回数を数値で
表示、あるいは色別で表示、あるいは棒グラフ表示、あ
るいは表層グラフ表示とする請求項１、請求項２記載の
フラッシュメモリ試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279260A JPH10125092A (ja) | 1996-10-22 | 1996-10-22 | フラッシュメモリ試験装置 |
| TW087217416U TW372627U (en) | 1996-10-22 | 1997-08-01 | Flash memory test system |
| KR1019970040024A KR100279767B1 (ko) | 1996-10-22 | 1997-08-22 | 플래시메모리시험장치 |
| US08/950,608 US5896398A (en) | 1996-10-22 | 1997-10-15 | Flash memory test system |
| DE19746695A DE19746695A1 (de) | 1996-10-22 | 1997-10-22 | Flashspeicher-Prüfsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279260A JPH10125092A (ja) | 1996-10-22 | 1996-10-22 | フラッシュメモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125092A true JPH10125092A (ja) | 1998-05-15 |
Family
ID=17608691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8279260A Pending JPH10125092A (ja) | 1996-10-22 | 1996-10-22 | フラッシュメモリ試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5896398A (ja) |
| JP (1) | JPH10125092A (ja) |
| KR (1) | KR100279767B1 (ja) |
| DE (1) | DE19746695A1 (ja) |
| TW (1) | TW372627U (ja) |
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| KR100471006B1 (ko) * | 2002-07-24 | 2005-03-10 | 삼성전자주식회사 | 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법 |
| JP2005149707A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 検査時間を短縮するフラッシュメモリテスタ及びこれを利用した電気的検査方法 |
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| KR100832174B1 (ko) | 2005-07-04 | 2008-05-23 | 주식회사 아도반테스토 | 시험 장치 및 제조 방법 |
| WO2008099502A1 (ja) | 2007-02-16 | 2008-08-21 | Advantest Corporation | 試験装置 |
| KR100853403B1 (ko) | 2007-05-08 | 2008-08-21 | 주식회사 아이티엔티 | 반도체 테스트 패턴 신호 체배/분주 장치 및 반도체 테스트헤더 장치 |
| KR101028901B1 (ko) * | 2009-02-05 | 2011-04-12 | (주)인디링스 | 메모리 장치, 메모리 관리 장치 및 메모리 관리 방법 |
| JP2016157227A (ja) * | 2015-02-24 | 2016-09-01 | 株式会社Ｊｖｃケンウッド | 不揮発性半導体記憶装置の評価システム、評価方法、及び評価プログラム |
| JP2016157228A (ja) * | 2015-02-24 | 2016-09-01 | 株式会社Ｊｖｃケンウッド | 不揮発性半導体記憶装置の評価方法、評価システム、及び評価プログラム |
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| JP2001311766A (ja) * | 2000-04-28 | 2001-11-09 | Advantest Corp | 半導体デバイス試験装置及び試験方法 |
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1996
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-
1997
- 1997-08-01 TW TW087217416U patent/TW372627U/zh unknown
- 1997-08-22 KR KR1019970040024A patent/KR100279767B1/ko not_active IP Right Cessation
- 1997-10-15 US US08/950,608 patent/US5896398A/en not_active Expired - Fee Related
- 1997-10-22 DE DE19746695A patent/DE19746695A1/de not_active Ceased
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