JP3079676B2 - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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Description
【0001】
【産業上の利用分野】本発明は、集積回路試験装置(以
下、ICテスタという。)に利用され、特に、ROM
(リードオンリーメモリ)を測定するためのROM測定
手段に関する。
下、ICテスタという。)に利用され、特に、ROM
(リードオンリーメモリ)を測定するためのROM測定
手段に関する。
【0002】
【従来の技術】一般にROMの生産工程において使用さ
れるリダンダンシ技術とは、不良セルを有するアドレス
を、行あるいは列単位にあらかじめチップ上に用意され
た予備の行あるいは列と論理的に置き換え、さらにPR
OM(プログラマブルROM)構造である置き換え後の
予備の行あるいは列に正しい情報をプログラムすること
により、限られた不良アドレス数までの不良チップを修
復し良品とする。
れるリダンダンシ技術とは、不良セルを有するアドレス
を、行あるいは列単位にあらかじめチップ上に用意され
た予備の行あるいは列と論理的に置き換え、さらにPR
OM(プログラマブルROM)構造である置き換え後の
予備の行あるいは列に正しい情報をプログラムすること
により、限られた不良アドレス数までの不良チップを修
復し良品とする。
【0003】この目的のために、従来のICテスタでは
図4に示すように、コンピュータ等により構成されたテ
スタコントローラ1により制御されたパターン発生器2
から出力された試験信号はドライバ3を経由して被テス
ト集積回路(以下、DUTという。)4に印加される。
DUT4の出力はコンパレータ5によりデータメモリ6
に格納された期待値データと比較され、各アドレス単位
に良、不良が判定される。フェイルメモリ7にはDUT
4に印加される試験信号のうち、DUT4と同等なアド
レス信号が印加される構造となっており、同時に、コン
パレータ5で判定された良、不良結果が前記アドレス信
号が示すアドレスに書き込まれる構造となっている。よ
ってテスト終了時においてはDUT4のアドレスに対応
した良、不良情報(以下、ビットマップという。)がフ
ェイルメモリ7に記録されていることとなる。リダンダ
ンシアナライザ8は、フェイルメモリ7のフェイルビッ
トマップを読み出し、あらかじめ定められた判定アルゴ
リズムにより、置換すべき不良の行あるいは列情報をテ
スタコントローラ1に出力する構造となっている。
図4に示すように、コンピュータ等により構成されたテ
スタコントローラ1により制御されたパターン発生器2
から出力された試験信号はドライバ3を経由して被テス
ト集積回路(以下、DUTという。)4に印加される。
DUT4の出力はコンパレータ5によりデータメモリ6
に格納された期待値データと比較され、各アドレス単位
に良、不良が判定される。フェイルメモリ7にはDUT
4に印加される試験信号のうち、DUT4と同等なアド
レス信号が印加される構造となっており、同時に、コン
パレータ5で判定された良、不良結果が前記アドレス信
号が示すアドレスに書き込まれる構造となっている。よ
ってテスト終了時においてはDUT4のアドレスに対応
した良、不良情報(以下、ビットマップという。)がフ
ェイルメモリ7に記録されていることとなる。リダンダ
ンシアナライザ8は、フェイルメモリ7のフェイルビッ
トマップを読み出し、あらかじめ定められた判定アルゴ
リズムにより、置換すべき不良の行あるいは列情報をテ
スタコントローラ1に出力する構造となっている。
【0004】テスタコントローラ1ではリダンダンシア
ナライザ8から出力された置換すべき不良の行あるいは
列情報をもとにパターン発生器2に置換アドレスを発生
させる。置換はROM内部のデコータ回路に電流を流す
ことによりプログラムヒューズを切断し行われる。この
後、置換されたアドレスに対して正しいデータのプログ
ラムが行われるが、このとき、パターン発生器から出力
されたアドレス信号はドライバ3を経由してDUT4に
印加されるとともに、DUT4の全アドレスの正しいデ
ータをドライバ9を経由して印加する。さらに、DUT
4にはプログラムパルスが印加され、置換後のアドレス
に正しいデータがプログラムされる。このプログラミン
グは一般的なPROMのプログラムの手法と同等であ
る。
ナライザ8から出力された置換すべき不良の行あるいは
列情報をもとにパターン発生器2に置換アドレスを発生
させる。置換はROM内部のデコータ回路に電流を流す
ことによりプログラムヒューズを切断し行われる。この
後、置換されたアドレスに対して正しいデータのプログ
ラムが行われるが、このとき、パターン発生器から出力
されたアドレス信号はドライバ3を経由してDUT4に
印加されるとともに、DUT4の全アドレスの正しいデ
ータをドライバ9を経由して印加する。さらに、DUT
4にはプログラムパルスが印加され、置換後のアドレス
に正しいデータがプログラムされる。このプログラミン
グは一般的なPROMのプログラムの手法と同等であ
る。
【0005】
【発明が解決しようとする課題】前述した従来のICテ
スタにおいては、置換後にデータ書き込みを行う際、ま
ずパターン発生器2にアドレス発生を行わせるための、
テストプログラムに記述されたマイクロプログラムによ
りDUT4に印加されるべき置換アドレスがパターン発
生器2により発生される。通常、置換は行あるいは列単
位に実施される構造となっているため、例えば、1行の
置き換えに際しては1行が有する列アドレス数分のアド
レス発生が必要となる。通常、置換されるべき行あるい
は列は複数存在する。マイクロプログラムは1行あるい
は1列単位にプログラムされ、置換情報はパラメータ変
数としてマイクロプログラムに渡され、該当の1行ある
いは1列のプログラミングが行われる。置き換えられる
行あるいは列は通常複数存在し、マイクロプログラムは
置き換える行あるいは列の数だけ異なるパラメータ変数
により起動される。
スタにおいては、置換後にデータ書き込みを行う際、ま
ずパターン発生器2にアドレス発生を行わせるための、
テストプログラムに記述されたマイクロプログラムによ
りDUT4に印加されるべき置換アドレスがパターン発
生器2により発生される。通常、置換は行あるいは列単
位に実施される構造となっているため、例えば、1行の
置き換えに際しては1行が有する列アドレス数分のアド
レス発生が必要となる。通常、置換されるべき行あるい
は列は複数存在する。マイクロプログラムは1行あるい
は1列単位にプログラムされ、置換情報はパラメータ変
数としてマイクロプログラムに渡され、該当の1行ある
いは1列のプログラミングが行われる。置き換えられる
行あるいは列は通常複数存在し、マイクロプログラムは
置き換える行あるいは列の数だけ異なるパラメータ変数
により起動される。
【0006】以上を遂行するテストプログラムには、前
記パラメータ変数を取り込み置換アドレス発生をパター
ン発生器2に行わせるマイクロプログラムと、アドレス
をリダンダンシアナライザ7から読み込み置き換える行
あるいは列の数だけパラメータ変数を変更しつつマイク
ロプログラムを起動させるコントロールプログラムとが
必要となり、プログラム自体が大きく、複雑になる欠点
がある。さらに、1列あるいは1行のプログラミングが
終了するごとにCPUスピードで実行されるコントロー
ルプログラムに実行が移されるため、プログラミングに
要する実行時間が比較的大きくなり、量産時のテスタ処
理能力の向上が図れない欠点がある。
記パラメータ変数を取り込み置換アドレス発生をパター
ン発生器2に行わせるマイクロプログラムと、アドレス
をリダンダンシアナライザ7から読み込み置き換える行
あるいは列の数だけパラメータ変数を変更しつつマイク
ロプログラムを起動させるコントロールプログラムとが
必要となり、プログラム自体が大きく、複雑になる欠点
がある。さらに、1列あるいは1行のプログラミングが
終了するごとにCPUスピードで実行されるコントロー
ルプログラムに実行が移されるため、プログラミングに
要する実行時間が比較的大きくなり、量産時のテスタ処
理能力の向上が図れない欠点がある。
【0007】本発明の目的は、前記の欠点を除去するこ
とにより、テストプログラムの簡易化と、テスタ処理能
力の向上とを図ったICテスタを提供することにある。
とにより、テストプログラムの簡易化と、テスタ処理能
力の向上とを図ったICテスタを提供することにある。
【0008】
【課題を解決するための手段】本発明は、被試験集積回
路の試験信号を発生するパターン発生器と、期待値デー
タを格納するデータメモリと、前記被試験集積回路の出
力と前記期待値データとを比較する比較回路と、この比
較回路による比較結果を格納するフェイルメモリと、こ
のフェイルメモリに格納された比較結果を読み出し前記
被試験集積回路の不良の行および列を置換するための置
換情報を生成出力するリダンダンシアナライザと、全体
の制御を行うテスタコントローラとを備えた集積回路試
験装置において、前記リダンダンシアナライザの出力す
る置換情報に基づき予備行1行分あるいは予備列1列分
のアドレスデータを発生するプログラムアドレス発生器
と、不良置換後に予備行または予備列にプログラムする
ときに、前記プログラムアドレス発生器の出力を選択し
前記データメモリに入力するマルチプレクサと、このマ
ルチプレクサから入力されたアドレスデータに基づいて
前記データメモリから出力されるデータを前記プログラ
ムのデータとして前記被試験集積回路に入力するドライ
バ回路とを備えたことを特徴とする。
路の試験信号を発生するパターン発生器と、期待値デー
タを格納するデータメモリと、前記被試験集積回路の出
力と前記期待値データとを比較する比較回路と、この比
較回路による比較結果を格納するフェイルメモリと、こ
のフェイルメモリに格納された比較結果を読み出し前記
被試験集積回路の不良の行および列を置換するための置
換情報を生成出力するリダンダンシアナライザと、全体
の制御を行うテスタコントローラとを備えた集積回路試
験装置において、前記リダンダンシアナライザの出力す
る置換情報に基づき予備行1行分あるいは予備列1列分
のアドレスデータを発生するプログラムアドレス発生器
と、不良置換後に予備行または予備列にプログラムする
ときに、前記プログラムアドレス発生器の出力を選択し
前記データメモリに入力するマルチプレクサと、このマ
ルチプレクサから入力されたアドレスデータに基づいて
前記データメモリから出力されるデータを前記プログラ
ムのデータとして前記被試験集積回路に入力するドライ
バ回路とを備えたことを特徴とする。
【0009】
【作用】プログラムアドレス発生器は、リダンダンシア
ナライザが出力する置換情報に基づき予備行1行分ある
いは予備列1列分のアドレスデータを発生する。そし
て、マルチプレクサは不良行、列の予備行、列への置換
時に、プログラムアドレス発生器が発生する予備行、列
のアドレスデータをデータメモリに入力する。
ナライザが出力する置換情報に基づき予備行1行分ある
いは予備列1列分のアドレスデータを発生する。そし
て、マルチプレクサは不良行、列の予備行、列への置換
時に、プログラムアドレス発生器が発生する予備行、列
のアドレスデータをデータメモリに入力する。
【0010】従って、従来必要とした置換情報を取り込
み、置換行、列のアドレスをパターン発生器により発生
させるための専用のマイクロプログラムが不要となると
ともに、置換起動用のコントロールプログラムが簡単で
よくなり、同時にテスタ処理能力が向上される。
み、置換行、列のアドレスをパターン発生器により発生
させるための専用のマイクロプログラムが不要となると
ともに、置換起動用のコントロールプログラムが簡単で
よくなり、同時にテスタ処理能力が向上される。
【0011】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0012】図1は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【0013】本第一実施例は、DUT4の試験信号を発
生するパターン発生器2と、前記試験信号をDUT4に
入力するドライバ3と、期待値データを格納するデータ
メモリ6と、DUT4の出力と前記期待値データとを比
較する比較回路としてのコンパレータ5と、このコンパ
レータ5による比較結果を格納するフェイルメモリ7
と、このフェイルメモリ7に格納された比較結果を読み
出しDUT4の不良の行および列を置換するための置換
情報を生成出力するリダンダンシアナライザ8と、デー
タメモリ6の出力をDUT4に入力するドライバ9と、
全体の制御を行うテスタコントローラ1とを備えたIC
テスタにおいて、本発明の特徴とするところの、リダン
ダンシアナライザ8の出力する置換情報に基づき予備行
1行分あるいは予備列1列分のアドレスデータを発生す
るプログラムアドレス発生器10と、不良置換時にこの
プログラムアドレス発生器10の出力を選択しDUT4
およびデータメモリ6に入力するマルチプレクサ11と
を備えている。
生するパターン発生器2と、前記試験信号をDUT4に
入力するドライバ3と、期待値データを格納するデータ
メモリ6と、DUT4の出力と前記期待値データとを比
較する比較回路としてのコンパレータ5と、このコンパ
レータ5による比較結果を格納するフェイルメモリ7
と、このフェイルメモリ7に格納された比較結果を読み
出しDUT4の不良の行および列を置換するための置換
情報を生成出力するリダンダンシアナライザ8と、デー
タメモリ6の出力をDUT4に入力するドライバ9と、
全体の制御を行うテスタコントローラ1とを備えたIC
テスタにおいて、本発明の特徴とするところの、リダン
ダンシアナライザ8の出力する置換情報に基づき予備行
1行分あるいは予備列1列分のアドレスデータを発生す
るプログラムアドレス発生器10と、不良置換時にこの
プログラムアドレス発生器10の出力を選択しDUT4
およびデータメモリ6に入力するマルチプレクサ11と
を備えている。
【0014】次に、本発明第一実施例の動作について説
明する。DUT4がテストされ、フェイルメモリ7に取
られたビットマップがリダンダンシアナライザ8により
解析され、置換すべき行あるいは列がリダンダンシアナ
ライザ8により出力されるのは図4の従来例と同様であ
る。リダンダンシアナライザ8より出力された置換すべ
き行あるいは列情報はプログラムアドレス発生器10に
入力される。プログラムアドレス発生器10では置換す
べきそれぞれの行あるいは列に対して列数分あるいは行
数分の列アドレスあるいは行アドレスを発生する。この
とき、プログラムアドレス発生器10の出力はマルチプ
レクサ11により選択されており、ドライバ3によりD
UT4に印加されるとともにデータメモリ6にも印加さ
れ、プログラムされるべきデータがドライバ9によりD
UT4に印加される。さらに、DUT4に対してPRO
Mの書き込みと同等の書き込み信号を印加することによ
り、不良行あるいは列と置換後の予備行あるいは列に対
して正しいデータをプログラムすることが可能となる。
明する。DUT4がテストされ、フェイルメモリ7に取
られたビットマップがリダンダンシアナライザ8により
解析され、置換すべき行あるいは列がリダンダンシアナ
ライザ8により出力されるのは図4の従来例と同様であ
る。リダンダンシアナライザ8より出力された置換すべ
き行あるいは列情報はプログラムアドレス発生器10に
入力される。プログラムアドレス発生器10では置換す
べきそれぞれの行あるいは列に対して列数分あるいは行
数分の列アドレスあるいは行アドレスを発生する。この
とき、プログラムアドレス発生器10の出力はマルチプ
レクサ11により選択されており、ドライバ3によりD
UT4に印加されるとともにデータメモリ6にも印加さ
れ、プログラムされるべきデータがドライバ9によりD
UT4に印加される。さらに、DUT4に対してPRO
Mの書き込みと同等の書き込み信号を印加することによ
り、不良行あるいは列と置換後の予備行あるいは列に対
して正しいデータをプログラムすることが可能となる。
【0015】図2はプログラムアドレス発生器10の一
例を示すブロック構成図である。プログラムアドレス発
生器10は、マルチプレクサ11′、行レジスタ12、
列レジスタ13、初期値レジスタ14および15、行演
算器16、列演算器17、行ラッチ18ならびに列ラッ
チ19を含み、次のように動作を行う。
例を示すブロック構成図である。プログラムアドレス発
生器10は、マルチプレクサ11′、行レジスタ12、
列レジスタ13、初期値レジスタ14および15、行演
算器16、列演算器17、行ラッチ18ならびに列ラッ
チ19を含み、次のように動作を行う。
【0016】置換すべき行あるいは列情報はマルチプレ
クサ11′により行情報であれば行レジスタ12へ、列
情報であれば列レジスタ13へ格納される。行レジスタ
12および列レジスタ13は複数のレジスタから構成さ
れており、順次、行演算器16および列演算器17へ交
互に置換情報が出力される。行レジスタ12より行演算
器16へ置換情報が送られた場合、列演算器17の入力
は初期値レジスタ15が選択される。行演算器16およ
び列演算器17の演算モードには+1のインクリメント
モードと、何も行わないホールドモードがあり、行演算
器16はホールドモードに、列演算器17はインクリメ
ンドモードに設定される。また、行演算器16および列
演算器17の出力はそれぞれ行ラッチ18および列ラッ
チ19を経由して、行演算器16および列演算器17の
入力にフィードバックされる。よって、演算実行が行わ
れるに伴い行演算器16および列演算器17の出力にお
いては、行アドレスは固定のままであり、列演算器17
においては0から+1ずつインクリメントされてゆき、
1列分の列アドレス発生が行われると演算は停止され
る。列レジスタ13から列演算器17へ置換情報が送ら
れた場合も同様にして列アドレスが固定のままで、行ア
ドレスが0からインクリメントされ、1行分のアドレス
が発生される。
クサ11′により行情報であれば行レジスタ12へ、列
情報であれば列レジスタ13へ格納される。行レジスタ
12および列レジスタ13は複数のレジスタから構成さ
れており、順次、行演算器16および列演算器17へ交
互に置換情報が出力される。行レジスタ12より行演算
器16へ置換情報が送られた場合、列演算器17の入力
は初期値レジスタ15が選択される。行演算器16およ
び列演算器17の演算モードには+1のインクリメント
モードと、何も行わないホールドモードがあり、行演算
器16はホールドモードに、列演算器17はインクリメ
ンドモードに設定される。また、行演算器16および列
演算器17の出力はそれぞれ行ラッチ18および列ラッ
チ19を経由して、行演算器16および列演算器17の
入力にフィードバックされる。よって、演算実行が行わ
れるに伴い行演算器16および列演算器17の出力にお
いては、行アドレスは固定のままであり、列演算器17
においては0から+1ずつインクリメントされてゆき、
1列分の列アドレス発生が行われると演算は停止され
る。列レジスタ13から列演算器17へ置換情報が送ら
れた場合も同様にして列アドレスが固定のままで、行ア
ドレスが0からインクリメントされ、1行分のアドレス
が発生される。
【0017】図3は本発明の第二実施例を示すブロック
構成図である。
構成図である。
【0018】本第二実施例は、図1の第一実施例におい
て、本発明の特徴とするところの、プログラムアドレス
発生器10の入力として、リダンダンシアナライザ8の
出力をテスタコントローラ1を介して入力するようにし
たものである。。
て、本発明の特徴とするところの、プログラムアドレス
発生器10の入力として、リダンダンシアナライザ8の
出力をテスタコントローラ1を介して入力するようにし
たものである。。
【0019】本第二実施例においては、リダンダンシア
ナライザ8の出力はテスタコントローラ1に入力されて
おり、テストプログラムにより判断あるいは加工後プロ
グラムアドレス発生器10に送出することにより、プロ
グラムアドレス発生をフレキシブル化したものであり、
将来予想される複雑な構造のデバイスに対応できる。
ナライザ8の出力はテスタコントローラ1に入力されて
おり、テストプログラムにより判断あるいは加工後プロ
グラムアドレス発生器10に送出することにより、プロ
グラムアドレス発生をフレキシブル化したものであり、
将来予想される複雑な構造のデバイスに対応できる。
【0020】
【発明の効果】以上説明したように本発明は、置換後の
予備行あるいは列へのデータプログラミングがプログラ
ムアドレス発生器により行われるため、従来のテストプ
ログラムに記述されるマイクロプログラムにより行われ
る方式と比較して、簡単に、高速で実行され、テストプ
ログラムの簡易化、テスタ処理能力の向上を図ることが
できる効果がある。
予備行あるいは列へのデータプログラミングがプログラ
ムアドレス発生器により行われるため、従来のテストプ
ログラムに記述されるマイクロプログラムにより行われ
る方式と比較して、簡単に、高速で実行され、テストプ
ログラムの簡易化、テスタ処理能力の向上を図ることが
できる効果がある。
【図1】本発明の第一実施例を示すブロック構成図。
【図2】そのプログラムアドレス発生器の一例を示すブ
ロック構成図。
ロック構成図。
【図3】本発明第二実施例を示すブロック構成図。
【図4】従来例を示すブロック構成図。
【符号の説明】 1 テスタコントローラ 2 パターン発生器 3 ドライバ 4 被試験集積回路(DUT) 5 コンパレータ 6 データメモリ 7 フェイルメモリ 8 リダンダンシアナライザ 9 ドライバ 10 プログラムアドレス発生器 11、11′ マルチプレクサ 12 行レジスタ 13 列レジスタ 14、15 初期値レジスタ 16 行演算器 17 列演算器 18 行ラッチ 19 列ラッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 G11C 17/00 G11C 29/00 H01L 21/66
Claims (1)
- 【請求項1】 被試験集積回路の試験信号を発生するパ
ターン発生器と、期待値データを格納するデータメモリ
と、前記被試験集積回路の出力と前記期待値データとを
比較する比較回路と、この比較回路による比較結果を格
納するフェイルメモリと、このフェイルメモリに格納さ
れた比較結果を読み出し前記被試験集積回路の不良の行
および列を置換するための置換情報を生成出力するリダ
ンダンシアナライザと、全体の制御を行うテスタコント
ローラとを備えた集積回路試験装置において、 前記リダンダンシアナライザの出力する置換情報に基づ
き予備行1行分あるいは予備列1列分のアドレスデータ
を発生するプログラムアドレス発生器と、不良置換後に
予備行または予備列にプログラムするときに、前記プロ
グラムアドレス発生器の出力を選択し前記データメモリ
に入力するマルチプレクサと、このマルチプレクサから
入力されたアドレスデータに基づいて前記データメモリ
から出力されるデータを前記プログラムのデータとして
前記被試験集積回路に入力するドライバ回路とを備えた
ことを特徴とする集積回路試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23987091A JP3079676B2 (ja) | 1991-09-19 | 1991-09-19 | 集積回路試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23987091A JP3079676B2 (ja) | 1991-09-19 | 1991-09-19 | 集積回路試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0580125A JPH0580125A (ja) | 1993-04-02 |
JP3079676B2 true JP3079676B2 (ja) | 2000-08-21 |
Family
ID=17051108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23987091A Expired - Fee Related JP3079676B2 (ja) | 1991-09-19 | 1991-09-19 | 集積回路試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3079676B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100579049B1 (ko) | 2004-05-22 | 2006-05-12 | 삼성전자주식회사 | 메모리 테스트 장치 및 이를 수행하는 방법 |
-
1991
- 1991-09-19 JP JP23987091A patent/JP3079676B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0580125A (ja) | 1993-04-02 |
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