JPH06324125A - 半導体装置の試験装置 - Google Patents
半導体装置の試験装置Info
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- JPH06324125A JPH06324125A JP5114781A JP11478193A JPH06324125A JP H06324125 A JPH06324125 A JP H06324125A JP 5114781 A JP5114781 A JP 5114781A JP 11478193 A JP11478193 A JP 11478193A JP H06324125 A JPH06324125 A JP H06324125A
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- semiconductor device
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- test condition
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Abstract
(57)【要約】
【目的】 半導体装置の特性にかかわらず、高速かつ正
確に半導体装置の特性の良否を試験することができる半
導体装置の試験装置を提供する。 【構成】 半導体記憶装置1の全試験領域の一部である
第1試験領域において、入力信号発生回路11から出力
する所定のデータを半導体記憶装置1に記憶させ、読出
したデータを出力信号判定回路12が良否判定を行な
い、その良否結果を判定結果記憶メモリ14へ出力す
る。CPU13は判定結果記憶メモリに記憶されている
判定結果を基に、判定結果が良または不良に変化する境
界点の試験条件を含む試験条件を決定する。この試験条
件により入力信号発生回路11および出力信号判定回路
12を用いて半導体記憶装置1の全試験領域に対する試
験を行ない、特性の良否判定を行なう。
確に半導体装置の特性の良否を試験することができる半
導体装置の試験装置を提供する。 【構成】 半導体記憶装置1の全試験領域の一部である
第1試験領域において、入力信号発生回路11から出力
する所定のデータを半導体記憶装置1に記憶させ、読出
したデータを出力信号判定回路12が良否判定を行な
い、その良否結果を判定結果記憶メモリ14へ出力す
る。CPU13は判定結果記憶メモリに記憶されている
判定結果を基に、判定結果が良または不良に変化する境
界点の試験条件を含む試験条件を決定する。この試験条
件により入力信号発生回路11および出力信号判定回路
12を用いて半導体記憶装置1の全試験領域に対する試
験を行ない、特性の良否判定を行なう。
Description
【0001】
【産業上の利用分野】本発明は、複数の試験条件に対す
る半導体装置の特性の良否について試験を行なう半導体
装置の試験装置に関し、特に、複数の試験条件を連続的
に変化させ、良否判定結果をマトリックス状に表示する
シュムプロット図を作成する半導体装置の試験装置に関
するものである。
る半導体装置の特性の良否について試験を行なう半導体
装置の試験装置に関し、特に、複数の試験条件を連続的
に変化させ、良否判定結果をマトリックス状に表示する
シュムプロット図を作成する半導体装置の試験装置に関
するものである。
【0002】
【従来の技術】半導体技術の進歩により、半導体装置の
高集積化が達成され、たとえば、半導体記憶装置の記憶
容量はここ数年で飛躍的に増大している。このような大
記憶容量を有する半導体装置に対してすべての試験領域
の特性の良否について試験を行なおうとすると、記憶容
量の増大に伴い試験時間も飛躍的に増大する。このよう
な背景の下、短時間でかつ正確な特性の良否結果を判定
する半導体装置の試験装置の開発が強く望まれている。
高集積化が達成され、たとえば、半導体記憶装置の記憶
容量はここ数年で飛躍的に増大している。このような大
記憶容量を有する半導体装置に対してすべての試験領域
の特性の良否について試験を行なおうとすると、記憶容
量の増大に伴い試験時間も飛躍的に増大する。このよう
な背景の下、短時間でかつ正確な特性の良否結果を判定
する半導体装置の試験装置の開発が強く望まれている。
【0003】以下、従来の半導体装置の試験装置(以下
テスタと略す)について図面を参照しながら説明する。
図10は、従来のテスタの要部の構成を示すブロック図
である。
テスタと略す)について図面を参照しながら説明する。
図10は、従来のテスタの要部の構成を示すブロック図
である。
【0004】図10において、テスタ20は、入力信号
発生回路21、出力信号判定回路22、CPU(中央演
算処理装置)23を含む。CPU23は、入力信号発生
回路21および出力信号判定回路22と接続され、各部
の動作を制御する。入力信号発生回路21はCPU23
から出力される動作指令により、所定の試験用データを
作成し半導体記憶装置1の信号入力ピン2等を介して試
験用データを半導体記憶装置1へ出力する。試験用デー
タとしては、半導体記憶装置1内のメモリセルの番地を
指定するアドレスデータ、そのメモリセルに格納される
セルデータ、半導体記憶装置1の書込、読出等の各動作
を制御する制御データ等から構成される。ここでは、本
発明の趣旨とは直接関係のないセルデータ、制御データ
等の発生回路等は図示および説明を省略し、アドレスデ
ータについて以下に詳細に説明する。
発生回路21、出力信号判定回路22、CPU(中央演
算処理装置)23を含む。CPU23は、入力信号発生
回路21および出力信号判定回路22と接続され、各部
の動作を制御する。入力信号発生回路21はCPU23
から出力される動作指令により、所定の試験用データを
作成し半導体記憶装置1の信号入力ピン2等を介して試
験用データを半導体記憶装置1へ出力する。試験用デー
タとしては、半導体記憶装置1内のメモリセルの番地を
指定するアドレスデータ、そのメモリセルに格納される
セルデータ、半導体記憶装置1の書込、読出等の各動作
を制御する制御データ等から構成される。ここでは、本
発明の趣旨とは直接関係のないセルデータ、制御データ
等の発生回路等は図示および説明を省略し、アドレスデ
ータについて以下に詳細に説明する。
【0005】入力信号発生回路21は、出力回路21
1、演算器212、レジスタ213を含む。レジスタ2
13は演算器212と接続され、アドレスデータの作成
に必要なデータ、たとえば、半導体記憶装置1の全試験
領域のアドレスの最大値、最小値等が予め記憶されてお
り、CPU23からの動作指令に応じて演算器212へ
所定のデータを出力する。演算器212は出力回路21
1と接続され、レジスタ213から出力されたデータを
基に所定のアドレスデータを作成し、出力回路211へ
出力する。出力回路211は半導体記憶装置1の信号入
力ピン2と接続され、入力されたアドレスデータを半導
体記憶装置1へ入力する。半導体記憶装置1は入力され
たアドレスデータを基に所定のメモリセル内に別途転送
されているセルデータを記憶する。
1、演算器212、レジスタ213を含む。レジスタ2
13は演算器212と接続され、アドレスデータの作成
に必要なデータ、たとえば、半導体記憶装置1の全試験
領域のアドレスの最大値、最小値等が予め記憶されてお
り、CPU23からの動作指令に応じて演算器212へ
所定のデータを出力する。演算器212は出力回路21
1と接続され、レジスタ213から出力されたデータを
基に所定のアドレスデータを作成し、出力回路211へ
出力する。出力回路211は半導体記憶装置1の信号入
力ピン2と接続され、入力されたアドレスデータを半導
体記憶装置1へ入力する。半導体記憶装置1は入力され
たアドレスデータを基に所定のメモリセル内に別途転送
されているセルデータを記憶する。
【0006】次に、半導体記憶装置1は書込まれたセル
データを読出し、信号出力ピン3を介して出力信号判定
回路22へ出力する。出力信号判定回路22は、入力回
路221、良否判定回路222を含む。半導体記憶装置
1から出力されたセルデータは入力回路221を介して
良否判定回路222へ入力される。良否判定回路222
は、演算器212と接続され、演算器212より、入力
信号発生回路21が記憶させたセルデータを表わす期待
値データが入力される。良否判定回路222は、期待値
データと読出されたセルデータとを比較し、特性の良否
を判定する。判定結果はCPU23へ出力され、CPU
23は、この判定結果を基に、表示装置または印刷装置
(図示省略)へ試験結果を表示し、半導体記憶装置1の
特性の良否について知ることが可能となる。
データを読出し、信号出力ピン3を介して出力信号判定
回路22へ出力する。出力信号判定回路22は、入力回
路221、良否判定回路222を含む。半導体記憶装置
1から出力されたセルデータは入力回路221を介して
良否判定回路222へ入力される。良否判定回路222
は、演算器212と接続され、演算器212より、入力
信号発生回路21が記憶させたセルデータを表わす期待
値データが入力される。良否判定回路222は、期待値
データと読出されたセルデータとを比較し、特性の良否
を判定する。判定結果はCPU23へ出力され、CPU
23は、この判定結果を基に、表示装置または印刷装置
(図示省略)へ試験結果を表示し、半導体記憶装置1の
特性の良否について知ることが可能となる。
【0007】次に、上記のように構成されたテスタ20
を用いた半導体記憶装置の特性試験の方法について説明
する。半導体記憶装置の特性試験の1つにシュムプロッ
トがある。シュムプロットとは、数種類の試験条件パラ
メータ(たとえば、電源電圧、各種信号の入力タイミン
グ等)のうち2つの試験条件パラメータまたは3つの試
験条件パラメータを所定の間隔で変化させた複数の試験
条件で試験を実施し、その良否判定結果を2次元または
3次元のマトリックス状にプロットし、半導体記憶装置
の特性を試験するものである。
を用いた半導体記憶装置の特性試験の方法について説明
する。半導体記憶装置の特性試験の1つにシュムプロッ
トがある。シュムプロットとは、数種類の試験条件パラ
メータ(たとえば、電源電圧、各種信号の入力タイミン
グ等)のうち2つの試験条件パラメータまたは3つの試
験条件パラメータを所定の間隔で変化させた複数の試験
条件で試験を実施し、その良否判定結果を2次元または
3次元のマトリックス状にプロットし、半導体記憶装置
の特性を試験するものである。
【0008】図11に、シュムプロット図の一例を示
す。試験条件パラメータとしては、半導体記憶装置に与
える電源電圧および半導体記憶装置から出力されるデー
タの良否判定を行なう時間を用いている。図11では、
電源電圧を縦軸にとり、5.5V〜4.5Vまで0.1
V刻みに11ポイントの電源電圧を変化させ、出力され
るデータの良否判定を行なう時間を横軸にとり、95n
s〜110nsまで1ns刻みに16ポイントの試験条
件を変化させている。この結果、11ポイント×16ポ
イント=176ポイントの各試験条件で試験が実施さ
れ、試験結果が“良”であればそのポイントに“*”を
表示し、“不良”であれば空白のままにしている。図1
1に示すシュムプロット図として表示することにより、
複数の試験条件に対する試験結果の良否を一目で認識す
ることが可能となる。
す。試験条件パラメータとしては、半導体記憶装置に与
える電源電圧および半導体記憶装置から出力されるデー
タの良否判定を行なう時間を用いている。図11では、
電源電圧を縦軸にとり、5.5V〜4.5Vまで0.1
V刻みに11ポイントの電源電圧を変化させ、出力され
るデータの良否判定を行なう時間を横軸にとり、95n
s〜110nsまで1ns刻みに16ポイントの試験条
件を変化させている。この結果、11ポイント×16ポ
イント=176ポイントの各試験条件で試験が実施さ
れ、試験結果が“良”であればそのポイントに“*”を
表示し、“不良”であれば空白のままにしている。図1
1に示すシュムプロット図として表示することにより、
複数の試験条件に対する試験結果の良否を一目で認識す
ることが可能となる。
【0009】次に、上記のシュムプロット図を作成する
ために各試験条件を実施する順序について説明する。図
12は、各試験条件を実施する順序を示す図である。図
12に示すように、各試験条件は矢印の示すような順序
で実施される。まず、縦軸の第2試験パラメータの条件
を固定した後、横軸の第1試験パラメータを所定の間隔
で変化させながら試験を実施し、横軸のすべての試験条
件に対して試験が終了した後、縦軸の第2試験パラメー
タの試験条件を所定の間隔で変化させ、同様に試験を行
ない、すべての試験条件について試験が終了するまで繰
返すものである。
ために各試験条件を実施する順序について説明する。図
12は、各試験条件を実施する順序を示す図である。図
12に示すように、各試験条件は矢印の示すような順序
で実施される。まず、縦軸の第2試験パラメータの条件
を固定した後、横軸の第1試験パラメータを所定の間隔
で変化させながら試験を実施し、横軸のすべての試験条
件に対して試験が終了した後、縦軸の第2試験パラメー
タの試験条件を所定の間隔で変化させ、同様に試験を行
ない、すべての試験条件について試験が終了するまで繰
返すものである。
【0010】次に、図12に示すシュムプロット図を作
成する従来のテスタの動作について以下に説明する。図
13は、従来のテスタの動作を説明するフローチャート
である。図13に示すフローチャートは、プログラムと
してCPU23内の記憶装置に予め記憶され、必要に応
じてCPU23がそのプログラムを実行することにより
実現される。
成する従来のテスタの動作について以下に説明する。図
13は、従来のテスタの動作を説明するフローチャート
である。図13に示すフローチャートは、プログラムと
してCPU23内の記憶装置に予め記憶され、必要に応
じてCPU23がそのプログラムを実行することにより
実現される。
【0011】まず、ステップS21において、CPU2
3は縦軸の試験条件の初期値を設定する。
3は縦軸の試験条件の初期値を設定する。
【0012】次に、ステップS22において、CPU2
3は横軸の試験条件の初期値を設定する。
3は横軸の試験条件の初期値を設定する。
【0013】次に、ステップS23において、CPU2
3は設定された試験条件で試験を行なうように入力信号
発生回路21および出力信号判定回路22に指令し、試
験を実行する。
3は設定された試験条件で試験を行なうように入力信号
発生回路21および出力信号判定回路22に指令し、試
験を実行する。
【0014】次に、ステップS24において、出力信号
判定回路22は試験結果の良否を判定し、判定結果をC
PU23へ出力する。CPU23は入力された良否判定
結果を基に、試験結果が“良”であればステップS25
へ移行し、“不良”であればステップS26へ移行す
る。
判定回路22は試験結果の良否を判定し、判定結果をC
PU23へ出力する。CPU23は入力された良否判定
結果を基に、試験結果が“良”であればステップS25
へ移行し、“不良”であればステップS26へ移行す
る。
【0015】次に、ステップS25において、CPU2
3はシュムプロット図の所定の試験条件を示す位置に
“*”を表示する。一方、“不良”と判定された場合は
ステップS25をスキップしているので、シュムプロッ
ト図上には何も表示されない。
3はシュムプロット図の所定の試験条件を示す位置に
“*”を表示する。一方、“不良”と判定された場合は
ステップS25をスキップしているので、シュムプロッ
ト図上には何も表示されない。
【0016】次に、ステップS26において、CPU2
3は横軸の試験条件すべてに対して試験が終了したか否
かを確認する。試験が終了していなければ、次の横軸の
試験条件を設定するためステップS28へ移行する。試
験が終了していれば次の縦軸の試験条件を設定するため
ステップS27へ移行する。
3は横軸の試験条件すべてに対して試験が終了したか否
かを確認する。試験が終了していなければ、次の横軸の
試験条件を設定するためステップS28へ移行する。試
験が終了していれば次の縦軸の試験条件を設定するため
ステップS27へ移行する。
【0017】次に、ステップS26において、横軸の試
験条件が終了していないと判断され、ステップS28に
移行した場合、CPU23は横軸の試験条件を次の試験
条件に変更し、ステップS23へ移行し、以降の処理を
繰返す。
験条件が終了していないと判断され、ステップS28に
移行した場合、CPU23は横軸の試験条件を次の試験
条件に変更し、ステップS23へ移行し、以降の処理を
繰返す。
【0018】一方、ステップS26において横軸の試験
条件すべてについて終了したと判断された場合、ステッ
プS27において、CPU23は縦軸のすべての試験条
件に対する試験が終了したか否かを確認する。縦軸の試
験条件が終了していなければ、次の試験条件を設定する
ためステップS29へ以降し、終了していれば、すべて
の試験条件に対する試験が終了しているので処理を終了
する。
条件すべてについて終了したと判断された場合、ステッ
プS27において、CPU23は縦軸のすべての試験条
件に対する試験が終了したか否かを確認する。縦軸の試
験条件が終了していなければ、次の試験条件を設定する
ためステップS29へ以降し、終了していれば、すべて
の試験条件に対する試験が終了しているので処理を終了
する。
【0019】次に、ステップS27において縦軸の試験
条件が終了していないと判断され、ステップS29へ移
行した場合、CPU23は横軸の試験条件として初期値
を設定する。
条件が終了していないと判断され、ステップS29へ移
行した場合、CPU23は横軸の試験条件として初期値
を設定する。
【0020】次に、ステップS30において、CPU2
3は縦軸の試験条件を次の試験条件に変更し、ステップ
S23へ移行し、以降の処理を続ける。
3は縦軸の試験条件を次の試験条件に変更し、ステップ
S23へ移行し、以降の処理を続ける。
【0021】以上の動作により、テスタ20は、図12
に示す試験条件の順序ですべての試験条件に対する試験
を実施し、各試験条件に対する良否判定結果を表わすシ
ュムプロット図を作成することが可能となる。
に示す試験条件の順序ですべての試験条件に対する試験
を実施し、各試験条件に対する良否判定結果を表わすシ
ュムプロット図を作成することが可能となる。
【0022】次に、上記のようにすべての試験条件に対
する試験を行ないシュムプロット図を作成するのではな
く、所定の順序で試験を行なうことにより試験時間を短
縮することができるバイナリサーチ手法によるシュムプ
ロット図の作成について以下に説明する。図14は、従
来のテスタを用いたバイナリサーチ手法による試験順序
を説明する図である。
する試験を行ないシュムプロット図を作成するのではな
く、所定の順序で試験を行なうことにより試験時間を短
縮することができるバイナリサーチ手法によるシュムプ
ロット図の作成について以下に説明する。図14は、従
来のテスタを用いたバイナリサーチ手法による試験順序
を説明する図である。
【0023】図14に示すように、横軸に第1試験パラ
メータをとり、縦軸に第2試験パラメータをとる。ま
ず、縦軸の第2試験パラメータを所定の条件に固定した
後、横軸の第1試験パラメータの左端の試験条件で試験
を行なう。次に、同じ第2試験パラメータに対して、横
軸の第1試験パラメータの右端の試験条件で試験を行な
う。試験結果、矢印1で示す試験条件の結果が“不良”
(空白)、矢印2で示す試験条件の結果が“良”
(“*”)となり、両者の試験判定結果が異なる場合は
両者の中間ポイントを試験する。ここでは、中間の試験
条件として、たとえば、矢印3で示す試験条件で次の試
験を行なう。このとき、試験結果が“良”である場合
は、矢印1で示す試験条件と矢印3で示す試験条件との
間の試験条件たとえば、矢印4で示す条件で次の試験を
行なう。矢印4に示す試験条件での試験結果が“不良”
である場合は矢印4で示す試験条件と矢印3で示す試験
条件の間である矢印5で示す試験条件で次の試験を行な
う。矢印5で示す試験条件の試験結果が“良”である場
合、矢印4で示す試験条件と矢印5で示す試験条件との
間が良/不良の境界点となるため、矢印5で示す試験条
件の部分に“*”をプロットする。
メータをとり、縦軸に第2試験パラメータをとる。ま
ず、縦軸の第2試験パラメータを所定の条件に固定した
後、横軸の第1試験パラメータの左端の試験条件で試験
を行なう。次に、同じ第2試験パラメータに対して、横
軸の第1試験パラメータの右端の試験条件で試験を行な
う。試験結果、矢印1で示す試験条件の結果が“不良”
(空白)、矢印2で示す試験条件の結果が“良”
(“*”)となり、両者の試験判定結果が異なる場合は
両者の中間ポイントを試験する。ここでは、中間の試験
条件として、たとえば、矢印3で示す試験条件で次の試
験を行なう。このとき、試験結果が“良”である場合
は、矢印1で示す試験条件と矢印3で示す試験条件との
間の試験条件たとえば、矢印4で示す条件で次の試験を
行なう。矢印4に示す試験条件での試験結果が“不良”
である場合は矢印4で示す試験条件と矢印3で示す試験
条件の間である矢印5で示す試験条件で次の試験を行な
う。矢印5で示す試験条件の試験結果が“良”である場
合、矢印4で示す試験条件と矢印5で示す試験条件との
間が良/不良の境界点となるため、矢印5で示す試験条
件の部分に“*”をプロットする。
【0024】以上に述べたように、バイナリサーチ手法
は、異なる2つの試験条件で試験を行ない、試験結果が
異なる場合、その間の試験条件で試験を行なうことによ
り、すべての試験条件に対して試験を行なうことなく、
良/不良の境界点を特定することができるため、試験時
間を短縮することが可能となる。たとえば、図14で
は、9個の試験条件に対し、5個の試験条件で試験を行
なうことにより、良/不良の境界点を特定することがで
き、試験時間は9分の5に短縮される。上記の処理を第
2試験パラメータの各試験条件に対して試験を行なうこ
とにより、全体の試験時間を同様に短縮することがで
き、高速にシュムプロット図を作成することが可能とな
る。
は、異なる2つの試験条件で試験を行ない、試験結果が
異なる場合、その間の試験条件で試験を行なうことによ
り、すべての試験条件に対して試験を行なうことなく、
良/不良の境界点を特定することができるため、試験時
間を短縮することが可能となる。たとえば、図14で
は、9個の試験条件に対し、5個の試験条件で試験を行
なうことにより、良/不良の境界点を特定することがで
き、試験時間は9分の5に短縮される。上記の処理を第
2試験パラメータの各試験条件に対して試験を行なうこ
とにより、全体の試験時間を同様に短縮することがで
き、高速にシュムプロット図を作成することが可能とな
る。
【0025】次に、上記のバイナリサーチ手法による従
来のテスタの動作について説明する。図15は、バイナ
リサーチ手法による従来のテスタの動作を説明するフロ
ーチャートである。
来のテスタの動作について説明する。図15は、バイナ
リサーチ手法による従来のテスタの動作を説明するフロ
ーチャートである。
【0026】まず、ステップS31において、CPU2
3は縦軸の試験条件として初期値を設定する。
3は縦軸の試験条件として初期値を設定する。
【0027】次に、ステップS32において、CPU2
3はバイナリサーチ手法による試験実行を行なうサブル
ーチンを実行する。バイナリサーチ手法による試験実行
のサブルーチンは以下のように処理される。
3はバイナリサーチ手法による試験実行を行なうサブル
ーチンを実行する。バイナリサーチ手法による試験実行
のサブルーチンは以下のように処理される。
【0028】まず、ステップS35において、良否判定
結果として“良”を示す試験条件Nと“不良”を示す試
験条件Mとで試験を行なう。
結果として“良”を示す試験条件Nと“不良”を示す試
験条件Mとで試験を行なう。
【0029】次に、ステップS36において、試験条件
Nと試験条件Mとの中間点の試験条件Lで試験を行な
う。
Nと試験条件Mとの中間点の試験条件Lで試験を行な
う。
【0030】次に、ステップS37において、中間点の
試験条件Lにおける良否判定を行なう。判定結果が“不
良”の場合ステップS41へ移行し、“良”の場合ステ
ップS38へ移行する。
試験条件Lにおける良否判定を行なう。判定結果が“不
良”の場合ステップS41へ移行し、“良”の場合ステ
ップS38へ移行する。
【0031】ステップS37で“良”と判定された場
合、ステップS38において、試験条件Nを試験条件L
に置換える。
合、ステップS38において、試験条件Nを試験条件L
に置換える。
【0032】一方、ステップS37において、“不良”
と判断された場合、ステップS41において、試験条件
Mを試験条件Lに置換える。
と判断された場合、ステップS41において、試験条件
Mを試験条件Lに置換える。
【0033】以上の処理により、試験条件Nと試験条件
Mとの間に良/不良の境界点が存在することになる。
Mとの間に良/不良の境界点が存在することになる。
【0034】次に、ステップS39において、試験条件
Nと試験条件Mが隣合う試験条件であるか否かを確認す
る。隣合う試験条件である場合は、良/不良の境界点が
特定できるので、ステップS40へ移行する。隣合う試
験条件でなければ、良/不良の境界点は試験条件Nと試
験条件Mとの間に存在する可能性があるので、ステップ
S36へ移行し、中間点の試験条件Lについて再び試験
を行なう。
Nと試験条件Mが隣合う試験条件であるか否かを確認す
る。隣合う試験条件である場合は、良/不良の境界点が
特定できるので、ステップS40へ移行する。隣合う試
験条件でなければ、良/不良の境界点は試験条件Nと試
験条件Mとの間に存在する可能性があるので、ステップ
S36へ移行し、中間点の試験条件Lについて再び試験
を行なう。
【0035】次に、ステップS40において、良/不良
の境界点となる“良”のポイントをプロットする。以上
の処理により、すべての試験条件に対して試験を行なう
ことなく、良/不良の境界点となる試験条件を特定する
ことができ、高速に、シュムプロット図を作成すること
が可能となる。
の境界点となる“良”のポイントをプロットする。以上
の処理により、すべての試験条件に対して試験を行なう
ことなく、良/不良の境界点となる試験条件を特定する
ことができ、高速に、シュムプロット図を作成すること
が可能となる。
【0036】
【発明が解決しようとする課題】上記のように従来のテ
スタは構成されているので、特性試験としてシュムプロ
ットを採取するためには、縦軸および横軸に設定した全
試験条件に対して試験を繰返す必要があり、試験時間が
非常に長くなるという問題点があった。たとえば、16
Mbitの半導体記憶装置の場合、全試験領域を所定の
試験条件で試験したとすると、約4.6時間を要し、非
常に長大な時間が必要となっていた。また、この試験時
間は、半導体記憶装置の容量の増加とともに飛躍的に増
大するものであり、今後ますます大きな問題となること
が予想される。
スタは構成されているので、特性試験としてシュムプロ
ットを採取するためには、縦軸および横軸に設定した全
試験条件に対して試験を繰返す必要があり、試験時間が
非常に長くなるという問題点があった。たとえば、16
Mbitの半導体記憶装置の場合、全試験領域を所定の
試験条件で試験したとすると、約4.6時間を要し、非
常に長大な時間が必要となっていた。また、この試験時
間は、半導体記憶装置の容量の増加とともに飛躍的に増
大するものであり、今後ますます大きな問題となること
が予想される。
【0037】また、試験時間を短縮する方法として開発
されているバイナリサーチ手法においては、良/不良の
境界点が複数以上存在する特性を示す半導体装置に対し
ては使用できないという問題点があった。図16に、良
(“*”)/不良(空白)の境界が複数ある半導体記憶
装置を試験した場合のシュムプロット図を示す。図16
に示すように、良/不良の境界が複数ある場合は、バイ
ナリサーチ手法では、1つの境界しか検出しないため、
その他の境界は無視されてしまう。図17に、図16に
示す特性を有する半導体記憶装置をバイナリサーチ手法
により試験した場合のシュムプロット図を示す。図17
から明らかなように、良/不良の境界は1つだけが検出
され、その他の境界点は検出されていないので、全く間
違った良否判定結果を表示してしまい、正確な評価を実
現できないという問題があった。
されているバイナリサーチ手法においては、良/不良の
境界点が複数以上存在する特性を示す半導体装置に対し
ては使用できないという問題点があった。図16に、良
(“*”)/不良(空白)の境界が複数ある半導体記憶
装置を試験した場合のシュムプロット図を示す。図16
に示すように、良/不良の境界が複数ある場合は、バイ
ナリサーチ手法では、1つの境界しか検出しないため、
その他の境界は無視されてしまう。図17に、図16に
示す特性を有する半導体記憶装置をバイナリサーチ手法
により試験した場合のシュムプロット図を示す。図17
から明らかなように、良/不良の境界は1つだけが検出
され、その他の境界点は検出されていないので、全く間
違った良否判定結果を表示してしまい、正確な評価を実
現できないという問題があった。
【0038】本発明は上記課題を解決するためのもので
あって、半導体装置の特性にかかわらず、高速かつ正確
に半導体装置の特性の良否を試験することができる半導
体装置の試験装置を提供することを目的とする。
あって、半導体装置の特性にかかわらず、高速かつ正確
に半導体装置の特性の良否を試験することができる半導
体装置の試験装置を提供することを目的とする。
【0039】
【課題を解決するための手段】本発明の半導体装置の試
験装置は、半導体装置の全試験領域の一部である第1試
験領域において、複数の試験条件に対する半導体装置の
特性の良否について試験を行なう第1試験手段と、第1
試験手段により得られた特性の良否結果を基に、少なく
とも特性の良否が変化する第1試験条件を含み、複数の
試験条件の一部である第2試験条件を決定する決定手段
と、半導体装置の全試験領域において、決定手段により
決定された第2試験条件に対する半導体装置の特性の良
否について試験を行なう第2試験手段とを含む。
験装置は、半導体装置の全試験領域の一部である第1試
験領域において、複数の試験条件に対する半導体装置の
特性の良否について試験を行なう第1試験手段と、第1
試験手段により得られた特性の良否結果を基に、少なく
とも特性の良否が変化する第1試験条件を含み、複数の
試験条件の一部である第2試験条件を決定する決定手段
と、半導体装置の全試験領域において、決定手段により
決定された第2試験条件に対する半導体装置の特性の良
否について試験を行なう第2試験手段とを含む。
【0040】
【作用】本発明の半導体装置の試験装置においては、全
試験領域の一部である第1試験領域において複数の試験
条件すべてに対して半導体装置の特性の良否について試
験を行なうので、完全な良否試験結果を得ることができ
る。この試験結果を基に、特性の良否が変化する第1試
験条件を含み、複数の試験条件の一部である第2試験条
件を決定するので、第2試験条件は、すべての試験条件
よりその数が少なく、必ず特性の良否が変化する試験条
件を含んだ試験条件となる。この第2試験条件に対する
半導体装置の特性の良否について全試験領域を試験す
る。
試験領域の一部である第1試験領域において複数の試験
条件すべてに対して半導体装置の特性の良否について試
験を行なうので、完全な良否試験結果を得ることができ
る。この試験結果を基に、特性の良否が変化する第1試
験条件を含み、複数の試験条件の一部である第2試験条
件を決定するので、第2試験条件は、すべての試験条件
よりその数が少なく、必ず特性の良否が変化する試験条
件を含んだ試験条件となる。この第2試験条件に対する
半導体装置の特性の良否について全試験領域を試験す
る。
【0041】
【実施例】以下、本発明の一実施例である半導体装置の
試験装置(従来例と同様に以下テスタと称す)について
図面を参照しながら説明する。図1は、本発明の一実施
例のテスタの要部の構成を示すブロック図である。
試験装置(従来例と同様に以下テスタと称す)について
図面を参照しながら説明する。図1は、本発明の一実施
例のテスタの要部の構成を示すブロック図である。
【0042】図1において、テスタ10は、入力信号発
生回路11、出力信号判定回路12、CPU(中央演算
処理装置)13、判定結果記憶メモリ14を含む。CP
U13は、入力信号発生回路11、出力信号判定回路1
2、判定結果記憶メモリ14とそれぞれ接続され、各部
の動作を制御する。入力信号発生回路11は、CPU1
3から出力される動作指令信号に応答して、試験用デー
タを作成し、入力信号ピン2を介して半導体記憶装置1
へ入力する。試験用データとしては、従来と同様に、半
導体記憶装置1内のメモリセルの番地を指定するアドレ
スデータおよび所定のメモリセルに蓄えるセルデータ等
から構成される。セルデータ等は従来のテスタと同様に
半導体記憶装置1へ入力されるが、本発明の趣旨とは直
接関係がないので、セルデータの発生回路等は図示を省
略するとともにその説明を省略する。
生回路11、出力信号判定回路12、CPU(中央演算
処理装置)13、判定結果記憶メモリ14を含む。CP
U13は、入力信号発生回路11、出力信号判定回路1
2、判定結果記憶メモリ14とそれぞれ接続され、各部
の動作を制御する。入力信号発生回路11は、CPU1
3から出力される動作指令信号に応答して、試験用デー
タを作成し、入力信号ピン2を介して半導体記憶装置1
へ入力する。試験用データとしては、従来と同様に、半
導体記憶装置1内のメモリセルの番地を指定するアドレ
スデータおよび所定のメモリセルに蓄えるセルデータ等
から構成される。セルデータ等は従来のテスタと同様に
半導体記憶装置1へ入力されるが、本発明の趣旨とは直
接関係がないので、セルデータの発生回路等は図示を省
略するとともにその説明を省略する。
【0043】半導体記憶装置1は入力信号発生回路11
から出力された試験用データに基づき記憶したセルデー
タを読出し、信号出力ピン3を介して出力信号判定回路
12へ出力する。出力信号判定回路12は入力されたセ
ルデータと、入力信号発生回路11から出力される期待
値データとを比較し、良否の判定結果を判定結果記憶メ
モリ14およびCPU13へ出力する。判定結果記憶メ
モリ14は出力信号判定回路12から出力される良否の
判定結果を記憶し、必要に応じてCPU13へ出力す
る。
から出力された試験用データに基づき記憶したセルデー
タを読出し、信号出力ピン3を介して出力信号判定回路
12へ出力する。出力信号判定回路12は入力されたセ
ルデータと、入力信号発生回路11から出力される期待
値データとを比較し、良否の判定結果を判定結果記憶メ
モリ14およびCPU13へ出力する。判定結果記憶メ
モリ14は出力信号判定回路12から出力される良否の
判定結果を記憶し、必要に応じてCPU13へ出力す
る。
【0044】入力信号発生回路11は、出力回路11
1、演算器112、第1レジスタ113、第2レジスタ
114、切換スイッチ115を含む。第1レジスタ11
3は、半導体記憶装置1のメモリ容量のすべてを試験す
るための入力信号を発生するのに必要なデータを蓄えて
いる。たとえば、半導体記憶装置1の全試験領域に対応
したアドレスの最大値、最小値等である。第2レジスタ
114は、半導体記憶装置1の記憶容量の一部分のみを
試験するための入力信号を発生するのに必要なデータを
蓄えている。たとえば、試験領域の所定領域に対応した
アドレスの最大値、最小値等である。切換スイッチ11
5は第1レジスタ113および第2レジスタ114と演
算器112との接続を切換える。つまり、半導体記憶装
置1の全試験領域を試験する場合は、第1レジスタ11
3が指定され、全試験領域に対応したデータが演算器1
12へ出力される。また、試験領域の一部のみを試験す
る場合は第2レジスタ114が接続され、所定の試験領
域に対応したデータが演算器112へ出力される。演算
器112は、第1レジスタ113または第2レジスタ1
14から入力されたデータを基に所定のアドレスデータ
を作成し、出力回路111へ出力する。出力回路111
は入力したアドレスデータを所定の波形に整形した後、
信号入力ピン2を介して半導体記憶装置1へ出力する。
上記のアドレスデータ以外の試験用データは従来のテス
タと同様に作成され、半導体記憶装置1へ入力される。
出力信号判定回路12は、入力回路121、良否判定回
路122を含む。入力信号発生回路11から出力された
セルデータを記憶した半導体記憶装置1は記憶したセル
データを再び読出し、信号出力ピン3を介して入力回路
121へ出力する。読出されたセルデータは入力回路1
21を介して良否判定回路122へ出力される。良否判
定回路122には演算器112から記憶したセルデータ
を示す期待値データが出力され、この期待値データと、
入力されたセルデータとを比較し、特性の良否を判定す
る。良否判定回路122は、良否の判定結果が全試験領
域に対するものである場合は判定結果をCPU13へ出
力し、試験領域の一部である場合は判定結果記憶メモリ
14へ判定結果を出力する。判定結果記憶メモリ14は
試験領域の一部の良否の判定結果を記憶し、CPU13
は記憶された判定結果から、特性が良または不良に変化
する良/不良の境界点を識別する。CPU13は識別し
た境界点を基に、特性の良否が変化する試験条件を含ん
だ所定の試験条件を設定し、入力信号発生回路11へそ
の試験条件で全試験領域を試験するように指令する。
1、演算器112、第1レジスタ113、第2レジスタ
114、切換スイッチ115を含む。第1レジスタ11
3は、半導体記憶装置1のメモリ容量のすべてを試験す
るための入力信号を発生するのに必要なデータを蓄えて
いる。たとえば、半導体記憶装置1の全試験領域に対応
したアドレスの最大値、最小値等である。第2レジスタ
114は、半導体記憶装置1の記憶容量の一部分のみを
試験するための入力信号を発生するのに必要なデータを
蓄えている。たとえば、試験領域の所定領域に対応した
アドレスの最大値、最小値等である。切換スイッチ11
5は第1レジスタ113および第2レジスタ114と演
算器112との接続を切換える。つまり、半導体記憶装
置1の全試験領域を試験する場合は、第1レジスタ11
3が指定され、全試験領域に対応したデータが演算器1
12へ出力される。また、試験領域の一部のみを試験す
る場合は第2レジスタ114が接続され、所定の試験領
域に対応したデータが演算器112へ出力される。演算
器112は、第1レジスタ113または第2レジスタ1
14から入力されたデータを基に所定のアドレスデータ
を作成し、出力回路111へ出力する。出力回路111
は入力したアドレスデータを所定の波形に整形した後、
信号入力ピン2を介して半導体記憶装置1へ出力する。
上記のアドレスデータ以外の試験用データは従来のテス
タと同様に作成され、半導体記憶装置1へ入力される。
出力信号判定回路12は、入力回路121、良否判定回
路122を含む。入力信号発生回路11から出力された
セルデータを記憶した半導体記憶装置1は記憶したセル
データを再び読出し、信号出力ピン3を介して入力回路
121へ出力する。読出されたセルデータは入力回路1
21を介して良否判定回路122へ出力される。良否判
定回路122には演算器112から記憶したセルデータ
を示す期待値データが出力され、この期待値データと、
入力されたセルデータとを比較し、特性の良否を判定す
る。良否判定回路122は、良否の判定結果が全試験領
域に対するものである場合は判定結果をCPU13へ出
力し、試験領域の一部である場合は判定結果記憶メモリ
14へ判定結果を出力する。判定結果記憶メモリ14は
試験領域の一部の良否の判定結果を記憶し、CPU13
は記憶された判定結果から、特性が良または不良に変化
する良/不良の境界点を識別する。CPU13は識別し
た境界点を基に、特性の良否が変化する試験条件を含ん
だ所定の試験条件を設定し、入力信号発生回路11へそ
の試験条件で全試験領域を試験するように指令する。
【0045】次に、上記のように構成されたテスタの動
作について詳細に説明する。図2は、テスタの動作を説
明するフローチャートである。
作について詳細に説明する。図2は、テスタの動作を説
明するフローチャートである。
【0046】まず、ステップS1において、CPU13
は、第1レジスタ113に半導体記憶装置1の全試験領
域を試験する入力信号を発生するのに必要なデータを設
定すると同時に、第2レジスタ114に全試験領域の一
部である所定の第1試験領域を試験する入力信号を発生
するのに必要なデータを設定する。第1試験領域として
は、試験される半導体装置の概略的な特性を示す領域で
最小限の領域を設定すればよい。図3に第1試験領域の
一例を示す。図3に示すように、たとえば、半導体記憶
装置1の記憶容量が64Mbitであるとしたとき、斜
線で示した下位アドレスの1Kbitの部分を第1試験
領域として使用することができる。したがって、第1レ
ジスタ113には、64Mbitのすべての記録領域に
アクセスする値を設定し、第2レジスタ114には下位
アドレスの1Kbitの部分のみをアクセスする値を設
定すればよい。
は、第1レジスタ113に半導体記憶装置1の全試験領
域を試験する入力信号を発生するのに必要なデータを設
定すると同時に、第2レジスタ114に全試験領域の一
部である所定の第1試験領域を試験する入力信号を発生
するのに必要なデータを設定する。第1試験領域として
は、試験される半導体装置の概略的な特性を示す領域で
最小限の領域を設定すればよい。図3に第1試験領域の
一例を示す。図3に示すように、たとえば、半導体記憶
装置1の記憶容量が64Mbitであるとしたとき、斜
線で示した下位アドレスの1Kbitの部分を第1試験
領域として使用することができる。したがって、第1レ
ジスタ113には、64Mbitのすべての記録領域に
アクセスする値を設定し、第2レジスタ114には下位
アドレスの1Kbitの部分のみをアクセスする値を設
定すればよい。
【0047】次に、ステップS2において第1試験領域
に対する試験を実行する。CPU13は、切換スイッチ
115へ第2レジスタ114側を接続するように指令
し、第2レジスタ114から所定のデータが演算器11
2へ出力される。演算器112は演算したアドレスデー
タを出力回路111を介して半導体記憶装置1へ出力す
る。また、同時にセルデータ等の試験用データも半導体
記憶装置1へ入力される。半導体記憶装置1は記憶した
セルデータを再び読出し、入力回路121を介して良否
判定回路122へ読出したセルデータを出力する。良否
判定回路122は演算器112から出力されるセルデー
タの期待値データと読出されたセルデータとを比較し特
性の良否を判定する。
に対する試験を実行する。CPU13は、切換スイッチ
115へ第2レジスタ114側を接続するように指令
し、第2レジスタ114から所定のデータが演算器11
2へ出力される。演算器112は演算したアドレスデー
タを出力回路111を介して半導体記憶装置1へ出力す
る。また、同時にセルデータ等の試験用データも半導体
記憶装置1へ入力される。半導体記憶装置1は記憶した
セルデータを再び読出し、入力回路121を介して良否
判定回路122へ読出したセルデータを出力する。良否
判定回路122は演算器112から出力されるセルデー
タの期待値データと読出されたセルデータとを比較し特
性の良否を判定する。
【0048】次に、ステップS3において、良否判定回
路122は良否の判定結果を判定結果記憶メモリ14へ
出力する。判定結果記憶メモリ14は入力された判定結
果をシュムプロット図と対応させたマトリックス状の位
置と対応させて記憶する。
路122は良否の判定結果を判定結果記憶メモリ14へ
出力する。判定結果記憶メモリ14は入力された判定結
果をシュムプロット図と対応させたマトリックス状の位
置と対応させて記憶する。
【0049】次に、ステップS4において、CPU13
は、第1試験領域に対するすべての試験条件の試験が終
了したか否かを確認する。試験が終了していなければ、
ステップS11に移行し、次の試験条件に変更した後、
ステップS2へ移行し、再び試験を実行する。試験が終
了していれば、ステップS5へ移行する。上記の処理を
行なうことにより、半導体記憶装置1の概略の特性を比
較的短時間に試験することが可能となる。ここでは、第
1試験領域として全試験領域の64分の1の試験領域を
試験しているので、試験時間は、全試験領域の試験時間
の64分の1となる。
は、第1試験領域に対するすべての試験条件の試験が終
了したか否かを確認する。試験が終了していなければ、
ステップS11に移行し、次の試験条件に変更した後、
ステップS2へ移行し、再び試験を実行する。試験が終
了していれば、ステップS5へ移行する。上記の処理を
行なうことにより、半導体記憶装置1の概略の特性を比
較的短時間に試験することが可能となる。ここでは、第
1試験領域として全試験領域の64分の1の試験領域を
試験しているので、試験時間は、全試験領域の試験時間
の64分の1となる。
【0050】次に、ステップS5において、CPU13
は、判定結果記憶メモリ14に記憶された良否判定結果
を基に特性が良または不良に変化する良/不良の境界点
となる試験条件を検索する。図4に第1試験領域の試験
結果の一例を示すシュムプロット図を示す。図4に示す
ように、“不良”(空白)から“良”(“*”)へ変化
する各境界点の試験条件がマトリックス上の位置と対応
させられてCPU13の内部にある主記憶装置(図示省
略)内に蓄えられる。たとえば、境界点P1はマトリッ
クス状の位置で言えば、縦軸の1番目でかつ横軸の4番
目ということになる。これらの境界点に関するデータ
は、主記憶装置内に記憶されているので、高速にアクセ
スすることが可能である。また、図4では、境界が1つ
である場合のシュムプロット図を示しているが、複数の
境界がある場合でも、すべての試験条件に対して試験を
実行しているので、すべての境界を正確に検出すること
が可能である。以上の処理により、全試験領域の一部で
ある第1試験領域における完全な良/不良の境界点に関
するデータを検出することが可能となる。
は、判定結果記憶メモリ14に記憶された良否判定結果
を基に特性が良または不良に変化する良/不良の境界点
となる試験条件を検索する。図4に第1試験領域の試験
結果の一例を示すシュムプロット図を示す。図4に示す
ように、“不良”(空白)から“良”(“*”)へ変化
する各境界点の試験条件がマトリックス上の位置と対応
させられてCPU13の内部にある主記憶装置(図示省
略)内に蓄えられる。たとえば、境界点P1はマトリッ
クス状の位置で言えば、縦軸の1番目でかつ横軸の4番
目ということになる。これらの境界点に関するデータ
は、主記憶装置内に記憶されているので、高速にアクセ
スすることが可能である。また、図4では、境界が1つ
である場合のシュムプロット図を示しているが、複数の
境界がある場合でも、すべての試験条件に対して試験を
実行しているので、すべての境界を正確に検出すること
が可能である。以上の処理により、全試験領域の一部で
ある第1試験領域における完全な良/不良の境界点に関
するデータを検出することが可能となる。
【0051】次に、ステップS6において、試験領域を
全試験領域に切換える。CPU13は、入力信号発生回
路11へ試験領域を第1試験領域から全試験領域へ切換
えるよう指令をする。入力信号発生回路11では、切換
スイッチ115が第2レジスタ114から第1レジスタ
113へ接続を切換える。この結果、演算器112から
出力されるアドレスデータは全試験領域に対応したアド
レスデータとなる。
全試験領域に切換える。CPU13は、入力信号発生回
路11へ試験領域を第1試験領域から全試験領域へ切換
えるよう指令をする。入力信号発生回路11では、切換
スイッチ115が第2レジスタ114から第1レジスタ
113へ接続を切換える。この結果、演算器112から
出力されるアドレスデータは全試験領域に対応したアド
レスデータとなる。
【0052】次に、ステップS7において、CPU13
は、縦軸の試験条件として初期値を設定する。
は、縦軸の試験条件として初期値を設定する。
【0053】次に、ステップS8において、CPU13
は境界点付近のみ測定するサブルーチンを実行する。
は境界点付近のみ測定するサブルーチンを実行する。
【0054】境界点付近のみ測定するサブルーチンにつ
いて以下に説明する。半導体記憶装置1の特性により、
ステップS5で求めた特性の良/不良の境界点は試験領
域により多少異なることが考えられる。したがって、全
試験領域における試験条件は求めた良/不良の境界点の
前後数ポイントの試験条件に対して試験を行なうことに
より、全試験領域に対する良/不良の境界点を検出し正
確な良否判定結果を得ることができる。境界点を挟む前
後の試験条件の幅は試験される半導体装置の特性のばら
つきを考慮して決定され、ここでは、一般の半導体記憶
装置を考慮し、正確な良否判定結果が得られ、かつ、試
験条件の数の少ない値として境界点の前後3ポイントの
試験条件に対して試験を行なうものとする。
いて以下に説明する。半導体記憶装置1の特性により、
ステップS5で求めた特性の良/不良の境界点は試験領
域により多少異なることが考えられる。したがって、全
試験領域における試験条件は求めた良/不良の境界点の
前後数ポイントの試験条件に対して試験を行なうことに
より、全試験領域に対する良/不良の境界点を検出し正
確な良否判定結果を得ることができる。境界点を挟む前
後の試験条件の幅は試験される半導体装置の特性のばら
つきを考慮して決定され、ここでは、一般の半導体記憶
装置を考慮し、正確な良否判定結果が得られ、かつ、試
験条件の数の少ない値として境界点の前後3ポイントの
試験条件に対して試験を行なうものとする。
【0055】図5は、本実施例による試験順序を説明す
る図である。図5に示すように、境界点を中心として、
左側へ3ポイント進んだ点を試験条件Lとし、右側へ3
ポイント進んだ点を試験条件Rとする。試験条件Lから
試験条件Rまでの間に、境界点が1つだけ存在する場合
は良否判定結果として“不良”と判定された側から境界
点側へ順次所定の試験条件で試験を行なう。良否判定の
試験は、試験領域内に1つでも不良のセルが発見されれ
ば、その時点で試験を中止し、その試験条件に対する試
験結果を“不良”として判定するので、全試験領域に対
して“良”の結果が出た場合に初めて試験結果として
“良”と判定する“良”の場合より“不良”の場合の方
が1つの試験条件に対する試験時間を大幅に短縮するこ
とが可能だからである。
る図である。図5に示すように、境界点を中心として、
左側へ3ポイント進んだ点を試験条件Lとし、右側へ3
ポイント進んだ点を試験条件Rとする。試験条件Lから
試験条件Rまでの間に、境界点が1つだけ存在する場合
は良否判定結果として“不良”と判定された側から境界
点側へ順次所定の試験条件で試験を行なう。良否判定の
試験は、試験領域内に1つでも不良のセルが発見されれ
ば、その時点で試験を中止し、その試験条件に対する試
験結果を“不良”として判定するので、全試験領域に対
して“良”の結果が出た場合に初めて試験結果として
“良”と判定する“良”の場合より“不良”の場合の方
が1つの試験条件に対する試験時間を大幅に短縮するこ
とが可能だからである。
【0056】また、試験条件Lから試験条件Rの間に他
の境界点が存在する場合は、その境界点を含まないよう
に試験条件Lまたは試験条件Rを設定し、良否判定結果
として“良”の結果が得られている側から試験を開始す
るものとする。
の境界点が存在する場合は、その境界点を含まないよう
に試験条件Lまたは試験条件Rを設定し、良否判定結果
として“良”の結果が得られている側から試験を開始す
るものとする。
【0057】以下、境界点付近のみ測定のサブルーチン
の実際の処理について説明する。まず、ステップS13
において、CPU13は自己の主記憶装置内に蓄えられ
ている良/不良の境界点に関する情報をアクセスし、最
初の境界点を特定した後その境界点から3ポイント戻っ
たところの試験条件を試験条件Lとして設定する。
の実際の処理について説明する。まず、ステップS13
において、CPU13は自己の主記憶装置内に蓄えられ
ている良/不良の境界点に関する情報をアクセスし、最
初の境界点を特定した後その境界点から3ポイント戻っ
たところの試験条件を試験条件Lとして設定する。
【0058】次に、ステップS14において、CPU1
3は試験条件Lと境界点の間に他の境界点を含むか否か
を確認する。他の境界点を含まない場合はステップS1
8へ移行する。他の境界点を含む場合は試験条件を変更
するためステップS15へ移行する。
3は試験条件Lと境界点の間に他の境界点を含むか否か
を確認する。他の境界点を含まない場合はステップS1
8へ移行する。他の境界点を含む場合は試験条件を変更
するためステップS15へ移行する。
【0059】次に、ステップS15において、CPU1
3は境界点から3ポイント進んだ点の試験条件を試験条
件Rとして設定する。
3は境界点から3ポイント進んだ点の試験条件を試験条
件Rとして設定する。
【0060】次に、ステップS16において、CPU1
3は試験条件Rと境界点の間に他の境界点を含むか否か
を確認する。他の境界点を含まない場合はステップS1
8へ移行する。他の境界点を含む場合は試験条件を変更
するためステップS17へ移行する。
3は試験条件Rと境界点の間に他の境界点を含むか否か
を確認する。他の境界点を含まない場合はステップS1
8へ移行する。他の境界点を含む場合は試験条件を変更
するためステップS17へ移行する。
【0061】次に、ステップS17において、CPU1
3は試験条件Lから試験条件Rの間に他の境界点を含ま
ないように試験条件Lおよび試験条件Rを変更する。こ
の結果、試験条件Lから試験条件Rまでの間には必ず1
つの境界点が存在することとなる。
3は試験条件Lから試験条件Rの間に他の境界点を含ま
ないように試験条件Lおよび試験条件Rを変更する。こ
の結果、試験条件Lから試験条件Rまでの間には必ず1
つの境界点が存在することとなる。
【0062】次に、ステップS18において、設定され
た試験条件Lから試験条件Rの間から前記のような規則
に従い開始する試験条件を設定し、その試験条件から試
験を実行し、境界点を見つける。
た試験条件Lから試験条件Rの間から前記のような規則
に従い開始する試験条件を設定し、その試験条件から試
験を実行し、境界点を見つける。
【0063】次に、ステップS19において、CPU1
3はすべての境界点が見つかったか否かを確認する。す
べての境界点が見つかった場合はこれ以上の試験を継続
する必要はないのでサブルーチンによる処理を終了しス
テップS9へ移行する。すべての境界点が見つかってい
ない場合は、引続き試験を行ない境界点を見つける必要
があるので、ステップS20へ移行する。
3はすべての境界点が見つかったか否かを確認する。す
べての境界点が見つかった場合はこれ以上の試験を継続
する必要はないのでサブルーチンによる処理を終了しス
テップS9へ移行する。すべての境界点が見つかってい
ない場合は、引続き試験を行ない境界点を見つける必要
があるので、ステップS20へ移行する。
【0064】次に、ステップS20において、CPU1
3は横軸の試験条件を次の境界点を含む試験条件に変更
し、ステップS13へ戻り次の境界点を見つけるため以
降の処理を継続する。
3は横軸の試験条件を次の境界点を含む試験条件に変更
し、ステップS13へ戻り次の境界点を見つけるため以
降の処理を継続する。
【0065】上記の境界点付近のみ測定するサブルーチ
ンの処理が終了した後、ステップS9において、CPU
13は表示装置または印刷装置(図示省略)に試験結果
をシュムプロットとして表示する。
ンの処理が終了した後、ステップS9において、CPU
13は表示装置または印刷装置(図示省略)に試験結果
をシュムプロットとして表示する。
【0066】次にステップS10において、CPU13
は縦軸のすべての試験条件に対して試験が終了したか否
かを確認する。縦軸のすべての試験条件に対して試験が
終了していれば、処理を終了し、縦軸のすべての試験条
件に対して試験が終了していなければステップS12へ
移行する。
は縦軸のすべての試験条件に対して試験が終了したか否
かを確認する。縦軸のすべての試験条件に対して試験が
終了していれば、処理を終了し、縦軸のすべての試験条
件に対して試験が終了していなければステップS12へ
移行する。
【0067】次に、ステップS12において、CPU1
3は縦軸の試験条件を1ポイント変更し、ステップS8
へ移行し、以降の処理を継続する。
3は縦軸の試験条件を1ポイント変更し、ステップS8
へ移行し、以降の処理を継続する。
【0068】以上の動作により、試験領域の一部である
第1試験領域において採取した良/不良の境界点に関す
る情報を基に、境界点付近の試験条件を設定し、その試
験条件のみで全試験領域に対して試験を実行することが
でき、試験時間を大幅に短縮することが可能となる。ま
た、境界点に関する情報は、すべての試験条件に対して
試験をした結果を基に作成されているので、境界点を複
数含む特性を有する半導体記憶装置においても、正確に
その特性を把握することができる。したがって、半導体
装置の特性にかかわらず、高速かつ正確に半導体装置の
特性の良否を試験することが可能となる。
第1試験領域において採取した良/不良の境界点に関す
る情報を基に、境界点付近の試験条件を設定し、その試
験条件のみで全試験領域に対して試験を実行することが
でき、試験時間を大幅に短縮することが可能となる。ま
た、境界点に関する情報は、すべての試験条件に対して
試験をした結果を基に作成されているので、境界点を複
数含む特性を有する半導体記憶装置においても、正確に
その特性を把握することができる。したがって、半導体
装置の特性にかかわらず、高速かつ正確に半導体装置の
特性の良否を試験することが可能となる。
【0069】図6に、本装置により得られたシュムプロ
ット図を示す。図6において、判定結果の良/不良の境
界点は“*”で示されている。図6から明らかなよう
に、本装置によるシュムプロット図は、複数の境界点に
対して正確にすべての境界点を検出していることがわか
る。また、図7に、実際に試験を行なったポイントを示
す図を示す。図7において、“F”は“不良”、“P”
は“良”、“*”は境界点をそれぞれ示している。図7
から明らかなように、数ポイントの試験条件に対して試
験を行なうことにより、1つの境界点を採取することが
可能となり、必要な試験条件の数を大幅に低減すること
が可能となっている。
ット図を示す。図6において、判定結果の良/不良の境
界点は“*”で示されている。図6から明らかなよう
に、本装置によるシュムプロット図は、複数の境界点に
対して正確にすべての境界点を検出していることがわか
る。また、図7に、実際に試験を行なったポイントを示
す図を示す。図7において、“F”は“不良”、“P”
は“良”、“*”は境界点をそれぞれ示している。図7
から明らかなように、数ポイントの試験条件に対して試
験を行なうことにより、1つの境界点を採取することが
可能となり、必要な試験条件の数を大幅に低減すること
が可能となっている。
【0070】図8に半導体記憶装置のデバイス容量とシ
ュムプロットの採取時間との関係を示す。図8におい
て、実線は本実施例のテスタ、破線はバイナリサーチ手
法による従来のテスタ、一点鎖線は従来のテスタをそれ
ぞれ示している。図8から明らかなように、本実施例で
は、従来のテスタに比べ、約8分の1の時間でシュムプ
ロットを採取することが可能となっている。また、バイ
ナリサーチ手法と比べてほぼ同等の時間で実現されてお
り、バイナリサーチ手法と同等の採取時間で、バイナリ
サーチ手法では評価できなかった良/不良の境界点を複
数有する半導体装置に対しても正確なシュムプロットを
採取することが可能となっている。
ュムプロットの採取時間との関係を示す。図8におい
て、実線は本実施例のテスタ、破線はバイナリサーチ手
法による従来のテスタ、一点鎖線は従来のテスタをそれ
ぞれ示している。図8から明らかなように、本実施例で
は、従来のテスタに比べ、約8分の1の時間でシュムプ
ロットを採取することが可能となっている。また、バイ
ナリサーチ手法と比べてほぼ同等の時間で実現されてお
り、バイナリサーチ手法と同等の採取時間で、バイナリ
サーチ手法では評価できなかった良/不良の境界点を複
数有する半導体装置に対しても正確なシュムプロットを
採取することが可能となっている。
【0071】上記実施例では、縦軸の所定の値に対し
て、少なくとも1つの境界点が存在することを前提とし
て述べたが、境界点が存在しない場合は、横軸の第1パ
ラメータの両極値のみを試験し、判定結果が第1試験領
域により得られた判定結果と異なる場合は、新たな境界
点を発見するまで、試験を行なうようにすれば、境界点
を含まない試験条件に対しても適用することが可能とな
る。
て、少なくとも1つの境界点が存在することを前提とし
て述べたが、境界点が存在しない場合は、横軸の第1パ
ラメータの両極値のみを試験し、判定結果が第1試験領
域により得られた判定結果と異なる場合は、新たな境界
点を発見するまで、試験を行なうようにすれば、境界点
を含まない試験条件に対しても適用することが可能とな
る。
【0072】また、上記実施例では、判定結果記憶メモ
リ14を設けて判定結果を記憶させたが、CPU13内
の主記憶装置あるいは他の記憶装置に記憶させても同様
の効果を得ることができる。また、上記実施例では、判
定結果記憶メモリ14内のデータから検索した境界点に
関する情報をCPU13内の主記憶装置内に記憶するよ
うにしたが、判定結果記憶メモリ14内に空き領域があ
ればその領域に格納しても同様の効果が得られるし、あ
るいは、判定結果記憶メモリ14のデータを消去した
後、境界点に関する情報を格納するようにしてもよい。
リ14を設けて判定結果を記憶させたが、CPU13内
の主記憶装置あるいは他の記憶装置に記憶させても同様
の効果を得ることができる。また、上記実施例では、判
定結果記憶メモリ14内のデータから検索した境界点に
関する情報をCPU13内の主記憶装置内に記憶するよ
うにしたが、判定結果記憶メモリ14内に空き領域があ
ればその領域に格納しても同様の効果が得られるし、あ
るいは、判定結果記憶メモリ14のデータを消去した
後、境界点に関する情報を格納するようにしてもよい。
【0073】また、上記実施例では、第2レジスタ11
4内に所定の第1試験領域に関するデータを蓄えたが、
第2レジスタ114を設けず、第1レジスタ113内に
蓄えられている全試験領域に関するデータを基に、たと
えば、ダイアゴナルパターン等を用いることにより、半
導体記憶装置1内のメモリセルをアクセスするシーケン
スを工夫しても特性を比較的短時間に判定することが可
能となる。図9はダイアゴナルパターンを示す図であ
る。この場合、図9に示す斜線のメモリセルが第1記録
領域として試験を行なうメモリセルとなる。このような
ダイアゴナルパターンは、測定される半導体装置の特性
が全試験領域に対して均一でなく、所定の局所部分の試
験結果では、全試験領域の特性を表わすことができない
場合に特に有効である。
4内に所定の第1試験領域に関するデータを蓄えたが、
第2レジスタ114を設けず、第1レジスタ113内に
蓄えられている全試験領域に関するデータを基に、たと
えば、ダイアゴナルパターン等を用いることにより、半
導体記憶装置1内のメモリセルをアクセスするシーケン
スを工夫しても特性を比較的短時間に判定することが可
能となる。図9はダイアゴナルパターンを示す図であ
る。この場合、図9に示す斜線のメモリセルが第1記録
領域として試験を行なうメモリセルとなる。このような
ダイアゴナルパターンは、測定される半導体装置の特性
が全試験領域に対して均一でなく、所定の局所部分の試
験結果では、全試験領域の特性を表わすことができない
場合に特に有効である。
【0074】
【発明の効果】本発明の半導体装置の試験装置において
は、第1試験手段により得られた特性の良否結果を基
に、試験条件の数が少なく、特性の良否が変化する試験
条件を含んだ試験条件で、全試験領域に対する試験を行
なうので、複数の試験条件すべてに対して試験を行なう
より試験時間を大幅に短縮することが可能となる。ま
た、第1試験手段はすべての試験条件に対して試験が行
なわれているので、特性の良否が複雑に変化する半導体
装置でも、その特性を正確に把握することが可能とな
る。この結果、半導体装置の特性にかかわらず、高速か
つ正確に半導体装置の特性の良否を試験することが可能
となる。
は、第1試験手段により得られた特性の良否結果を基
に、試験条件の数が少なく、特性の良否が変化する試験
条件を含んだ試験条件で、全試験領域に対する試験を行
なうので、複数の試験条件すべてに対して試験を行なう
より試験時間を大幅に短縮することが可能となる。ま
た、第1試験手段はすべての試験条件に対して試験が行
なわれているので、特性の良否が複雑に変化する半導体
装置でも、その特性を正確に把握することが可能とな
る。この結果、半導体装置の特性にかかわらず、高速か
つ正確に半導体装置の特性の良否を試験することが可能
となる。
【図1】本発明の一実施例の半導体装置の試験装置の要
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図2】本発明の一実施例の半導体装置の試験装置の動
作を示すフローチャートである。
作を示すフローチャートである。
【図3】第1試験領域の一例を示す図である。
【図4】第1試験領域の試験結果の一例を示す図であ
る。
る。
【図5】本発明の一実施例の半導体装置の試験装置の試
験順序を説明する図である。
験順序を説明する図である。
【図6】本発明の一実施例の半導体装置の試験装置によ
り得られた良否結果を示す図である。
り得られた良否結果を示す図である。
【図7】本発明の一実施例の半導体装置の試験装置によ
り実際に試験を行なったポイントを示す図である。
り実際に試験を行なったポイントを示す図である。
【図8】デバイス容量とシュムプロットの採取時間との
関係を示す図である。
関係を示す図である。
【図9】ダイアゴナルパターンを示す図である。
【図10】従来の半導体装置の試験装置の要部の構成を
示すブロック図である。
示すブロック図である。
【図11】シュムプロットの一例を示す図である。
【図12】従来の半導体装置の試験装置による試験順序
を説明する図である。
を説明する図である。
【図13】従来の半導体装置の試験装置の動作を示すフ
ローチャートである。
ローチャートである。
【図14】従来の半導体装置の試験装置を用いたバイナ
リサーチ手法による試験順序を説明する図である。
リサーチ手法による試験順序を説明する図である。
【図15】従来の半導体装置の試験装置を用いたバイナ
リサーチ手法による動作を説明するフローチャートであ
る。
リサーチ手法による動作を説明するフローチャートであ
る。
【図16】良/不良の境界が複数ある半導体装置を試験
した場合の良否判定結果を示す図である。
した場合の良否判定結果を示す図である。
【図17】図16に示す特性を有する半導体装置をバイ
ナリサーチ手法により試験した場合の良否判定結果を示
す図である。
ナリサーチ手法により試験した場合の良否判定結果を示
す図である。
10 テスタ 11 入力信号発生回路 12 出力信号発生回路 13 CPU 14 判定結果記憶メモリ 111 出力回路 112 演算器 113 第1レジスタ 114 第2レジスタ 115 切換スイッチ 121 入力回路 122 良否判定回路
Claims (1)
- 【請求項1】 複数の試験条件に対する半導体装置の特
性の良否について試験を行なう半導体装置の試験装置で
あって、 前記半導体装置の全試験領域の一部である第1試験領域
において、前記複数の試験条件に対する前記半導体装置
の特性の良否について試験を行なう第1試験手段と、 前記第1試験手段により得られた特性の良否結果を基
に、少なくとも前記特性の良否が変化する第1試験条件
を含み、前記複数の試験条件の一部である第2試験条件
を決定する決定手段と、 前記半導体装置の全試験領域において、前記決定手段に
より決定された第2試験条件に対する前記半導体装置の
特性の良否について試験を行なう第2試験手段とを含む
半導体装置の試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5114781A JPH06324125A (ja) | 1993-05-17 | 1993-05-17 | 半導体装置の試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5114781A JPH06324125A (ja) | 1993-05-17 | 1993-05-17 | 半導体装置の試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06324125A true JPH06324125A (ja) | 1994-11-25 |
Family
ID=14646524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5114781A Withdrawn JPH06324125A (ja) | 1993-05-17 | 1993-05-17 | 半導体装置の試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06324125A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
JP2009512000A (ja) * | 2005-08-04 | 2009-03-19 | テラダイン、 インコーポレイテッド | デバイスのテストデータ入手 |
WO2010082330A1 (ja) * | 2009-01-15 | 2010-07-22 | 株式会社アドバンテスト | 被試験デバイスの特性を求める方法、プログラム及びそれを記憶した記憶媒体 |
JP2010175325A (ja) * | 2009-01-28 | 2010-08-12 | Yokogawa Electric Corp | 半導体試験装置及び半導体試験方法 |
-
1993
- 1993-05-17 JP JP5114781A patent/JPH06324125A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
US7299381B2 (en) | 2004-03-16 | 2007-11-20 | Micron Technology, Inc. | Discrete tests for weak bits |
JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
US8090958B2 (en) | 2004-11-18 | 2012-01-03 | Takashi Oshikiri | Semiconductor memory and method of testing semiconductor memory |
JP2009512000A (ja) * | 2005-08-04 | 2009-03-19 | テラダイン、 インコーポレイテッド | デバイスのテストデータ入手 |
WO2010082330A1 (ja) * | 2009-01-15 | 2010-07-22 | 株式会社アドバンテスト | 被試験デバイスの特性を求める方法、プログラム及びそれを記憶した記憶媒体 |
JPWO2010082330A1 (ja) * | 2009-01-15 | 2012-06-28 | 株式会社アドバンテスト | 被試験デバイスの特性を求める方法、プログラム及びそれを記憶した記憶媒体 |
JP2010175325A (ja) * | 2009-01-28 | 2010-08-12 | Yokogawa Electric Corp | 半導体試験装置及び半導体試験方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |