JPH0252446A - 集積回路の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の試験装置に関する。

〔従来の技術〕

近年ＩＣ製造工程においては、コスト低減や工期短縮が
ますます重要となってきた。

一方いわゆるＩＣテスタやプローブ等のＩＣ試験装置も
、ＩＣの高機能化に伴ない高性能、高価のものとなって
おり、市場ニーズを満す為には、測定時間の短縮及び多
種個並列測定やタクトタイム短縮等の測定技術の開発が
必至となってきた。

更にＩＣの品種によっては試験項目の関係上、試験工程
も多工程になっており、同一のウェーハを複数回測定す
る場合もでてきた。

一般に、半導体ウェーハ上のＩＣチップの電気的特性試
験を行うウェーハ試験装置は、いわゆるＩＣテスタと呼
ばれるＩＣ試験回路と、被試験つ工−ハのハンドリング
等を行うプローバとを有している。

試験として複数項目の測定を行う場合は、各測定項目ご
とに全チップについて繰返して測定をしていた。

〔発明が解決しようとする課題〕

上述した集積回路の試験装置は、特にこの複数項目を測
定する際、前項目以前の測定で、被測定チップが不良と
判定されたにもかかわらず、そのチッ１を含めウェーハ
上の全チップを測定せざるを得ない為、歩留が悪い上に
長いという問題があった。

本発明の目的は、試験時間効率の良い半導体つ工−ハの
試験装置を提供することにある。

〔課題を解決するための手段〕

本発明の集積回路の試験装置は、被試験ウェーハの複数
の被測定チップを認識して順次接触するプローバと、該
プローバに試験信号を供給して前記被測定チップからの
検出信号を受けて良否判定信号を出力する試験回路を有
し、前記被測定チップに複数測定項目につき測定を行う
集積回路の試験装置において、前記被測定チップ配列に
対応するアドレスを有しかつ該アドレスのデータが最大
測定項目数のビットの数のＲＡＭを有し、前記アドレス
に前測定項目までの結果を記憶した従来項目の判定履歴
に対応する従来判定データに、前記良否判定データに対
応する最新判定データを書込むウェーハデータマツプＲ
ＡＭと、該ウェーハマツプデータＲＡＭ及び前記プロー
バに、前記従来判定データを供給した後、前記最新判定
データを入力してアドレスマツプに記憶するウェーハマ
ツプデータ記憶回路とを有するウェーハマツプ記憶部を
設けて構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブ・ロック図、第２図、第
３図（ａ）及び（ｂ）は第１図のブロックの動作を説明
するためのそれぞれフローチャー１〜．ウェーハマツプ
データの初期状態図及び第３の測定項目終了時の状態図
である。

第１図に示すように、ウェーハ試験装置１０は、被試験
ウェーハ２０の複数の被測定チップの配置を認識して接
触順を決める測定チップの認識回路３を含み被測定チッ
プに順次接触するプローバ２と、そのプローバ２を介し
て被測定チップに試験及び検出信号Ｓｔを授受するＩＣ
試験回路１とを有するウェーハ試験部１１と、被測定チ
ップ配列に対応するアドレスマツプを有し、かつそのデ
ータが測定項目数ｎと同じｎビットのＲＡＭを有し、最
初入力した従来判定データＳ’　　ｉに今回の良否判定
信号Ｓｎに対応する最新判定データＳｉを書込むウェー
ハデータマツプＲＡＭ４と、ウェーハデータマツプＲＡ
Ｍ４及び測定チップ認識回路３に従来判定データＳ’　
ｉを供給した後、最新判定データＳｉを入力して自己の
アドレスマツプに記憶するウェーハマツプデータ記憶回
路５とを有するウェーハマツプデータ記憶部１５とを含
んで構成している。

第２図及び第３図（ａ）に示すように、プローバ２にセ
ットされた被試験ウェーハ２０に第１項目の測定を行う
場合であれば、ますウェーハマツプデータＲＡＭ４の値
を全て良品データ“Ｏ″と初期化する。

もし第２番目以降の測定であれば、今回までに最初に不
良と判定された測定項目番号が記憶されたチップの従来
判定データＳ′ｉをウェーハマツプデータ記憶回路５か
らのファイル転送によりウェーハマツプデータＲＡＭ４
に展開した後、最初の良品チップから測定を開始する。

ウェーハの試験開始に際し、被試験ウェーハ２０はプロ
ーバ２の測定チップ認識回路３によりアライメントが行
われ、ウェーハ２０上のスタートチップ及び仮想ウェー
ハ形状がウェーハマツプデータＲＡＭ４へ読込れ、その
スタートチップより測定が開始されるが、各チップの測
定の前に第１番目の該当チップに対応する従来判定デー
タＳ′ｉが良品を示す“Ｏ′′であればそのチップを測
定し、又現在の測定項目番号ｎ迄に不良の判定があった
ことを示す“０″より大きい数のデータであるならその
チップの測定は行なわない。

ここで測定した第１のチップが不良品と判定された場合
は、今回の測定項目番号のウェーハマツプデータＲＡＭ
４のアドレスに書込む。

１枚のウェーハが全測定項目の試験を終了後、ウェーハ
マツプデータＲＡＭ４の最新判定データＳｉをウェーハ
マツプデータ記憶回路５に転送し保存する事により、次
回の測定又はデータ解析に利用する。

第３図（ｂ）はｎが３の場合の全測定項目終了時の状態
図を示している。

ここでマツプデータの”　ｏ　”は全項１共良品を、“
１″、“２″及び“３“′はそれぞれ最初の不良がでた
測定項目番号を示す。

上記実施例は、不良データとして測定項目番号を書込ん
だが、代りに良品データとして同処理を行なっても同目
的が達成できる。

また、マツプデータＲＡＭには、ＢＩＮ情報を書込んで
もよい６ ウェーハマツプデータ記憶回路５は、ウェーハ試験装置
のホストコンピュータにあってもよい。

〔発明の効果〕

以上説明したように本発明は、判定履歴のウェーハマッ
プデータを持ち、不良となった時の最初の測定項目番号
の情報をもつ事により、これに基すいて前測定項目まで
に不良となったチップは試験を行わずスキップさせる事
ができ、又不良チップに不良マークを全測定工程後行う
様なシステムに本発明を適用すれば測定終了後でも任意
の測定工程にさかのぼって再測定する様な場合、該当測
定番号以降の値をもつ不良データを良品データに切換え
て定義する事により、不必要なチップの測定が省略でき
ウェーハ状態での各チップの電気的特性試験の大幅な試
験時間の合理化が可能となる。

又、測定項目数の何処にかかわらず、］枚のつ工−ハに
対し１つのマツプデータでよい為、データの格納効率も
良い。

更にこれにより測定回数毎の不良マツプデータも得る事
ができ、技術解析等も容易にできるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図、第３
図（ａ）及び（ｂ）は第１図のブロックの動作を説明す
るためのそれぞれフローチャート、ウェーハマツプデー
タの初期状態図及び第３の測定項目終了時の状態図であ
る。 １・・・試験回路、２・・・プローバ、３・・・測定チ
ップ認識回路、４・・・ウェーハマツプデータＲＡＭ、
５・・・ウェーハマツプデータ記憶回路、１０・・・Ｉ
Ｃ試験部、１５・・・ウェーハマツプデータ記憶部、２
０・・・被試験ウェーハ、ＳＬ・・・最新判定データ、
Ｓ’　ｔ・・・従来判定データ、Ｓｎ・・・不良判定結
果、Ｓｔ・・・試験信号及び検出信号。 禿　１　図

Claims (1)

【特許請求の範囲】
1. 被試験ウェーハの複数の被測定チップを認識して順次接
   触するプローバと、該プローバに試験信号を供給して前
   記被測定チップからの検出信号を受けて良否判定信号を
   出力する試験回路を有し、前記被測定チップに複数測定
   項目につき測定を行う集積回路の試験装置において、前
   記被測定チップ配列に対応するアドレスを有しかつ該ア
   ドレスのデータが最大測定項目数のビットの数のＲＡＭ
   を有し、前記アドレスに前測定項目までの結果を記憶し
   た従来項目の判定履歴に対応する従来判定データに、前
   記良否判定データに対応する最新判定データを書込むウ
   ェーハデータマップＲＡＭと、該ウェーハマップデータ
   ＲＡＭ及び前記プローバに、前記従来判定データを供給
   した後、前記最新判定データを入力してアドレスマップ
   に記憶するウェーハマップデータ記憶回路とを有するウ
   ェーハマップ記憶部を設けたことを特徴とする集積回路
   の試験装置。