JP2000215688A - 半導体試験装置及び半導体試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリ等の不揮発性の半導体メモ
リに対して、確実に過消去防止しながら試験をおこなう
ことができる半導体試験装置及び試験方法を得る。 【解決手段】 消去動作毎（ステップＳ６２）に全アド
レスを走査し、エラーアドレス、エラーデータをキャッ
チメモリに取り込む（ステップＳ２５３）。消去動作毎
にエラー情報（エラーアドレス，エラーデータ）をもと
に、全メモリセルにデータを書き込む再書き込み処理を
行う。書き込みデータはアドレス信号１１８とエラーア
ドレス信号１８１との比較により、一致，不一致で書き
込むデータを変更する（ステップＳ２５７〜Ｓ２６
７）。そして、不一致の場合、当該アドレスのメモリセ
ルに“０”を書き込み（ステップＳ２６１）、一致した
場合、パスしたメモリセルには“０”を書き込むととも
に、フェイルしたメモリセルには“１”を仮想的に書き
込む（ステップＳ２６０）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データの再書き
込みが必要な半導体メモリや、全メモリセルのうち不良
セルを含んでいるが、規定数以上が正常であるため良品
とみなしている半導体メモリ（以下、「ＭＧＭ」（Most
ly Good Memory）と称す。）の試験を効率的に行うため
の試験方法、ならびに前記試験方法を実現するための回
路を備えた半導体試験装置に関するものである。

【０００２】

【従来の技術】＜フラッシュメモリの特徴＞フラッシュ
メモリは、電源を切っても記憶されたデータを保持す
る、いわゆる不揮発性メモリに属するメモリであり、記
憶されたデータを電気的に消去することが可能である。

【０００３】フラッシュメモリは、メモリセルのしきい
値を変化させることで各々のセルに“０”と“１”を記
憶させており、その消去は一回の消去動作では完了せ
ず、消去動作を繰り返しながら徐々にしきい値を下げて
いくことで行う。また、その消去動作の繰り返し回数
（以降、「リトライ回数」と称す。）には制限があるた
め、消去試験では、所定の制限回数内で全セルの消去が
完了したかを確認する必要がある。なお、ＮＯＲ型のフ
ラッシュメモリの原理、動作メカニズムについては、例
えば「三菱半導体データブック１９９７・三菱アプリケ
ーションノートＰ４−８〜Ｐ４−１５ 三菱電機半導体
営業企画部発行」（先行技術文献１）に開示されてい
る。

【０００４】ＮＯＲ型のフラッシュメモリでは、記憶さ
れたデータを消去する場合、一括消去という方法が取ら
れているが、これはメモリの全セルを消去する方法であ
り、特定セルのデータを消去するものではない。このこ
とから、消去完了の確認はメモリの各アドレス毎に実施
するものの、消去リトライ回数は、アドレスに関係な
く、その時点での総リトライ回数を確認しながら試験を
行う必要がある。消去試験の手順（以降、テストフロー
と称す。）については、例えば「三菱半導体データブッ
ク１９９７・三菱アプリケーションノートＰ４−１８，
１９」（先行技術文献２）に開示されており、また、同
様に、書き込み試験のテストフローについては、例えば
「三菱半導体データブック１９９７・三菱アプリケーシ
ョンノートＰ４−１６，１７」（先行技術文献３）に開
示されている。

【０００５】＜従来の試験装置および試験方法＞フラッ
シュメモリの試験を行う従来の試験パターン発生部およ
び書き込みや消去のリトライ動作などを制御するコント
ローラ部の回路は、多少の相違はあるが、図３４及び図
３５に示すように構成されていた。図３４及び図３５の
構成は、被試験メモリ８が２つ被試験メモリ８ａ，８ｂ
である場合を示している。

【０００６】試験装置は、試験周期タイミングである周
期クロック信号１、信号の同期を取るための同期クロッ
ク信号２、信号を遅延させるための遅延クロック信号
３、試験パターンの変化のタイミングであるイベントク
ロック信号４および判定タイミングであるストローブ信
号５を発生するクロック発生回路６と、動作時発生する
試験パターンを記述したプログラムを格納するインスト
ラクションメモリ７と、インストラクションメモリ７か
らのプログラムを解読し、被試験メモリ８（８ａ，８
ｂ）をアクセスするアドレスパターン９（９ａ，９ｂ）
を発生するアドレス発生回路１０を有している。

【０００７】さらに、半導体試験装置は、インストラク
ションメモリ７からのプログラムを解読し、被試験メモ
リ８に印加するデータパターン１１(１１ａ，１１ｂ)や
被試験メモリ８から出力されるデータ１２（１２ａ，１
２ｂ）を判定するためのデータパターン１３（１３ａ，
１３ｂ）を発生するデータ発生回路１４と、被試験メモ
リ８に印加するコントロールパターン１５を発生する制
御信号発生回路１６と、インストラクションメモリ７に
対し、アクセスするアドレス１７を発生するプログラム
カウンタ１８とを有している。

【０００８】加えて、半導体試験装置は、アドレス発生
回路１０，データ発生回路１４および制御信号発生回路
１６（１６ａ，１６ｂ）から出力される各種パターン
と、クロック発生回路６からのイベントクロック信号４
のタイミングで被試験メモリ８に印加する入力信号１９
を生成する信号波形形成回路２０（２０ａ，２０ｂ）を
有している。

【０００９】また、クロック発生回路６からのストロー
ブ信号５のタイミングで被試験メモリ８の出力データ１
２とデータ発生回路１４からのデータパターン１３との
比較を行い、その判定結果であるエラー信号２１（２１
ａ，２１ｂ），２２（２２ａ，２２ｂ）をマッチコント
ローラ部２３Ｐに印加し、マッチコントローラ部２３Ｐ
からのリセット信号２４により、エラー信号２１，２２
を解除する判定回路２５をさらに備えている。マッチコ
ントローラ部２３Ｐは、クロック信号１，２に同期し
て、インストラクションメモリ７からのマッチ制御信号
２６によりリトライ動作などを実行する。なお、信号２
７〜信号３１については、図３６及び図３７にて説明す
る。

【００１０】図３６及び図３７は、マッチコントローラ
部２３Ｐの回路構成である。なお、図３６及び図３７上
で外部入力信号となっている信号の一部は図３４及び図
３５では図示されていないものも含まれるが、図３４及
び図３５上では便宜上、図示省略したにすぎず、実際に
は存在する。

【００１１】マッチコントローラ部２３Ｐにおける周期
遅延回路３３はＤフリップフロップ５０１及びＡＮＤゲ
ート５０２により構成され、図４１に示すように、マッ
チ制御信号２６を周期クロック信号１で１周期分遅延さ
せて制御遅延クロック信号３２を生成する。パイプライ
ン回路３４は、周期遅延回路３３の出力信号３２を受
け、同期クロック信号２をトリガとして遅延させた信号
３５をＡＮＤゲート５０３の一方入力に与える。ＡＮＤ
ゲート５０３の他方入力には同期クロック信号２が与え
られるため、ＡＮＤゲート５０３から同期クロック信号
２によりパルス変換した信号３６が出力される。参考ま
でに制御遅延クロック信号３２と信号３６との関係を図
４２に示す。この信号３６に同期してマッチコントロー
ラ部２３Ｐは動作するため、マッチコントローラ部２３
Ｐによるマッチ制御は１周期遅れで有効となる。

【００１２】また、クロックストップラッチ回路４５
（４５ａ，４５ｂ）は、エラー信号２１（２１ａ，２１
ｂ）と信号３６とを入力としたＡＮＤゲート５０８（５
０８ａ，５０８ｂ）の出力をセット入力Ｓに受けること
により、エラー信号２１が“１”（パス判定）のとき、
クロック一時ストップ信号３７（３７ａ，３７ｂ）を
“１”にするとともに、プログラムカウンタ１８の示す
実行アドレス１７の切換信号２７となる信号３８（３８
ａ，３８ｂ）を“０”にする。

【００１３】また、クロックストップラッチ回路４５は
ＡＮＤゲート５０７の出力信号４４（４４ａ，４４ｂ）
をリセット入力Ｒに受ける。周期遅延回路４０（ＡＮＤ
ゲート５０４，Ｄフリップフロップ５０５及びＡＮＤゲ
ート５０６から構成される）は、信号３９，マッチ制御
信号２６の双方が“１”のとき、周期クロック信号１に
同期して“１”となる制御遅延クロック信号４１を出力
し、制御遅延クロック信号４１をパイプライン回路４２
で遅延させた信号４３がＡＮＤゲート５０７の一方入力
となる。ＡＮＤゲート５０７の他方入力は同期クロック
信号２となるため、信号４３が同期クロック信号２によ
りパルス変換されたリセット信号４４（４４ａ，４４
ｂ）により、クロックストップラッチ回路４５はクロッ
ク一時ストップ状態を解除する。

【００１４】ループカウンタ４９（４９ａ，４９ｂ）
は、エラー信号２１がインバータ５０９を介した信号と
信号３６とを入力するＡＮＤゲート５１０（５１０ａ，
５１０ｂ）の出力を同期信号としてリトライ回数を計数
する。一方、レジスタ回路４６はインストラクションメ
モリ７からのリトライ制限回数２９を周期クロック信号
１に同期して保持している。

【００１５】したがって、ループカウンタ４９は、エラ
ー信号２１が“０”（フェイル判定）のとき、信号３６
に同期してリトライ回数を計数し、その計数値とレジス
タ回路４６の出力値４７と一致すると、カウンタエラー
信号４８（４８ａ，４８ｂ）を“１”にする。

【００１６】エラーラッチ回路５２（５２ａ，５２ｂ）
は、セット入力Ｓに受けるカウンタエラー信号４８が
“１”のとき、クロックストップ信号５０（５０ａ，５
０ｂ）を“１”に、実行アドレス１７の切換信号２７と
なる信号５１（５１ａ，５１ｂ）を“０”にする。

【００１７】また、ＡＮＤゲート５２０（５２０ａ，５
２０ｂ）は信号５０（５０ａ，５０ｂ）及び信号３６を
入力し、その出力をリセット信号２４（２４ａ，２４
ｂ）として出力する。インバータ５２１は実行アドレス
切換信号２７を反転させた信号３９を出力する。

【００１８】したがって、判定回路２５（図３４及び図
３５参照）で状態が保持されているエラー信号２１は、
信号５０が“０”、信号３６が“１”のときリセット信
号２４（２４ａ，２４ｂ）が“１”となりリセットされ
るが、信号５０が“１”のときリセット信号２４が
“０”となりリセットが禁止される。

【００１９】信号３８及び信号５０を入力するＯＲゲー
ト５１１（５１１ａ，５１１ｂ）の出力がストップ信号
３０（３０ａ，３０ｂ）となり、信号３８及び信号５１
を入力するＯＲゲート５１２（５１２ａ，５１２ｂ）の
出力が信号５３（５３ａ，５３ｂ）となり、ＯＲゲート
５１２ａ，５１２ｂの出力を入力とするＯＲゲート５１
３出力が実行アドレス切換信号２７となる。

【００２０】したがって、実行アドレス切換信号２７
は、全被試験メモリの信号５３が“０”（信号３８，信
号５１の双方が“０”）のときアクティブ状態
（“０”）となり、マッチ制御信号２６の制御のもと、
プログラムカウンタ１８において計数されているアドレ
スとインストラクションメモリ７からのアドレス２８の
切換を実施する。

【００２１】クロック（一時）ストップ信号３０は、入
力信号１９の発生および判定回路２５での判定動作を禁
止する信号であり、信号３７と信号５０のどちらかが
“１”のときアクティブ状態（“１”）となる。クロッ
ク一時ストップとは、フラッシュメモリなどの複数個同
時試験において、リトライ動作中、パス判定となった被
試験メモリの入力信号の発生や判定回路の動作を他の被
試験メモリのリトライ動作が終了するまで一時的に禁止
することであり、クロックストップとは、リトライ制限
回数を越えてしまった被試験メモリの入力信号の発生や
判定回路の動作を試験が終了するまで完全に禁止するこ
とである。クロック（一時）ストップ機能には各被試験
メモリの全信号に禁止がかけられるものや、特定の制御
信号に禁止がかけられるものなどがある。

【００２２】信号３１は試験ストップ起動信号３１ａ及
び停止信号３１ｂからなり、ＡＮＤゲート５１４は試験
ストップ起動信号３１ａ及び周期クロック信号１を入力
し、ＡＮＤゲート５１５は停止信号３１ｂ及び周期クロ
ック信号１を入力し、ＡＮＤゲート５１４及び５１５の
出力をそれぞれセット入力Ｓ及びリセット入力に受ける
状態保持回路（ＲＳフリップフロップ）５５のＱ出力信
号５６が、同期クロック信号２を同期信号とするパイプ
ライン回路５７を介して信号５８となり、ＡＮＤゲート
５１９の一方入力となる。

【００２３】一方、ＡＮＤゲート５１６は信号５０ａ，
５０ｂを入力し、ＡＮＤゲート５１７はエラー信号２２
ａ，２２ｂを入力し、ＡＮＤゲート５１６及びＡＮＤゲ
ート５１７の出力がＯＲゲート５１８に入力され、ＯＲ
ゲート５１８の出力がＡＮＤゲート５１９の他方入力と
なる。そして、ＡＮＤゲート５１９の出力がストップ信
号５９となる。

【００２４】なお、全被試験メモリがフェイル判定とな
った場合の試験の強制終了については、インストラクシ
ョンメモリ７からの試験ストップ起動信号３１ａが
“１”、停止信号３１ｂが“０”のとき周期クロック信
号１に同期して信号５４ａが“１”（信号５４ｂは
“０”）となり、状態保持回路５５の出力信号５６がア
クティブ状態（“１”）となり、信号５６をパイプライ
ン回路５７により遅延させた信号５８が“１”となるた
め、全被試験メモリの信号２２が“１”、または全被試
験メモリの信号５０が“１”のとき、ストップ信号５９
がアクティブ状態（“１”）となり、試験が終了する
（信号５９はクロック発生回路１の動作禁止信号とな
る。）。一方、信号３１ａが“０”、信号３１ｂが
“１”のとき、このストップ機能は無効となる。

【００２５】図３８は、ＮＯＲ型のフラッシュメモリの
消去試験（複数個同時試験）のテストフローを示すフロ
ーチャートであり、図３９は、図３８と同一条件での書
き込み試験のテストフローを示すフローチャートであ
る。図３８及び図３９、各々、上述した先行技術文献
２，先行技術文献３のテストフローに試験装置の処理
（図３８ではステップＳ６８の処理、図３９ではステッ
プＳ８４の処理）を追加したものである。

【００２６】図３８を参照して、ステップＳ６０で先頭
番地のアドレス設定を行い、ステップＳ６１で各ＤＵＴ
（Device Under Test；被試験デバイス（半導体メモ
リ））毎のループカウンタＸ＝０に初期化し、ステップ
Ｓ６２で消去モードを設定し、消去時間等を設定する。
その後、ステップＳ６３でＤＵＴ毎のループカウンタを
カウントアップ（Ｘ＝Ｘ＋１）し、ステップＳ６４で消
去ベリファイモードを設定し、アドレス及び待ち時間等
を設定する。

【００２７】次に、ステップＳ６５で、ＤＵＴ毎にリト
ライ回数（１０００回）のチェックを行い、リトライ回
数が１０００回に達していればステップＳ６６でフェイ
ルＤＵＴを試験から除外する。このとき、フェイルＤＵ
Ｔのクロックは試験終了までストップされ、フェイルＤ
ＵＴはエラーリセットせず、擬似的にパスさせる。一
方、リトライ回数が１０００回に達していなければステ
ップＳ６７で消去完了の有無がチェックされ、消去未完
了の場合、ステップＳ６２に戻る。以下、消去完了する
までステップＳ６２〜Ｓ６６の処理が繰り返される。一
方、消去が完了しいればステップＳ６８に移行する。

【００２８】ステップＳ６８で、試験対象ＤＵＴ全てが
パスしたか否かを検証し、全てパスすればステップＳ７
０に移行し、１つでもパスしなければステップＳ６９で
バスＤＵＴはクロック一時ストップした後ステップＳ６
２に戻り、ステップＳ６８で試験対象ＤＵＴが全てパス
するまで、ステップＳ６２〜Ｓ６９が繰り返される。

【００２９】ステップＳ７０で、ステップＳ６６同様、
フェイルＤＵＴを試験から除外した後、ステップＳ７１
で全てのＤＵＴが試験から除外されたか否かを検証し、
全て除外された場合は直ちに処理を終了し、そうでない
場合はステップＳ７２でクロック一時ストップを解除
後、ステップＳ７３で最終アドレスか否かを確認し、最
終アドレスであれば処理を終了し、そうでなければステ
ップＳ７４で次のアドレスにインクリメントした後、ス
テップＳ６４に戻る。以上が消去試験フローである。

【００３０】図３９を参照して、ステップＳ８０で先頭
番地のアドレス設定を行い、ステップＳ８１で各ＤＵＴ
毎のループカウンタＸ＝０に初期化し、ステップＳ８２
で書き込みモードの設定し、ステップＳ８３で書き込み
データ、書き込みデータ及び書き込み時間等を設定す
る。その後、ステップＳ８４でＤＵＴ毎のループカウン
タをカウントアップ（Ｘ＝Ｘ＋１）し、ステップＳ８５
で書き込みベリファイモードに設定し、待ち時間等を設
定する。

【００３１】次に、ステップＳ８６で、ＤＵＴ毎にリト
ライ回数（２５回）のチェックを行い、リトライ回数が
２５回に達していればステップＳ８７に移行し、達して
いなければステップＳ８８に移行する。ステップＳ８７
では試験対象ＤＵＴが全てフェイルの判断されれば直ち
に処理を終了し、そうでないときステップＳ９１に移行
する。

【００３２】ステップＳ８８で書き込み完了の有無がチ
ェックされ、書き込み未完了の場合、ステップＳ８２に
戻る。以降、書き込み完了するまでステップＳ８２〜Ｓ
８６の処理が繰り返される。一方、書き込みが完了しい
ればステップＳ８９に移行する。

【００３３】ステップＳ８９で、試験対象ＤＵＴ全てが
パスしたか否かを検証し、全てパスすればステップＳ９
２に移行し、１つでもパスしなければステップＳ９０で
バスＤＵＴはクロック一時ストップした後ステップＳ８
２に戻り、ステップＳ８９で試験対象ＤＵＴが全てパス
するまで、ステップＳ８２〜Ｓ９０の処理を繰り返す。

【００３４】ステップＳ９１で、フェイルＤＵＴを試験
から除外する。このとき、フェイルＤＵＴのクロックは
試験終了までストップされ、フェイルＤＵＴはエラーリ
セットせず、擬似的にパスさせる。そして、ステップＳ
９２でクロック一時ストップを解除する。

【００３５】その後、ステップＳ９３で最終アドレスか
否かを確認し、最終アドレスであれば処理を終了し、そ
うでなければステップＳ９４で次のアドレスにインクリ
メントした後、ステップＳ８１に戻る。

【００３６】上述した消去試験及び書き込み試験のトフ
ロー群の各ステップの処理を実施する主要回路について
は、ステップＳ６０，Ｓ７３，Ｓ７４，Ｓ８０，Ｓ９
３，Ｓ９４がアドレス発生回路１０に、ステップＳ６
１，Ｓ６３，Ｓ６５，Ｓ８１，Ｓ８４，Ｓ８６がレジス
タ回路４６およびループカウンタ４７に、ステップＳ６
２，Ｓ６４，Ｓ８２，Ｓ８５が制御信号発生回路１６
に、ステップＳ７３がデータ発生回路１４に、その他の
ステップは、判定回路２５，クロックストップラッチ回
路４３およびエラーラッチ回路５０による動作各々対応
している。

【００３７】

【発明が解決しようとする課題】＜フラッシュメモリの
試験における問題点＞ＮＯＲ型のフラッシュメモリは、
データ消去前に全セルに“０”データを書き込み、しき
い値を高くする必要がある。これを実施しなければ、消
去動作後にメモリセルのしきい値が低くなりすぎ、この
状態から回復できない過消去状態に陥ることがある。こ
の過消去による不良がフラッシュメモリの歩留まり低下
の要因となっていた。

【００３８】前述したフラッシュメモリの消去試験で
は、各々の被試験メモリ内においても各メモリセルの消
去スピードが異なるために消去リトライ中に消去完了し
たメモリセルと未完了のメモリセルとが混在すること
と、フラッシュメモリの消去方法が一括消去であること
から、消去動作毎に消去が完了している（しきい値の低
い）セルに対する過消去を防止しながら試験を進める必
要がある。しかし、従来のフラッシュメモリには、消去
が完了したメモリセルのみに対する過消去禁止機能は備
えられていない。また、図３４及び図３５並びに図３６
及び図３７に示すように、従来の試験装置では消去が完
了した被試験メモリに対するクロック一時ストップによ
る禁止機能は存在するが、これは各々の被試験メモリ全
体に対する禁止機能であり、特定のメモリセルに対し禁
止がかけられなかった。

【００３９】＜ＭＧＭの試験＞ （ＭＧＭ概要）ＭＧＭとは、全メモリセルのうち、不良
セルを含んでいるが、規定数以上が正常であるため良品
とみなしている半導体メモリのことであり、ハードディ
スクに使用されるフラッシュメモリなどで採用されてい
る。

【００４０】ハードディスクでは、データ記憶管理方式
としてセクタ方式が取られているため、これに対しフラ
ッシュメモリを適用する場合、同一の方式でデータを管
理する必要がある。図４０は、フラッシュメモリの一つ
であるＡＮＤ型のフラッシュメモリの内部構成図を開示
していあるが、このメモリは、各セクタ毎に存在するコ
ントロール領域にそのセクタの良，不良情報を書き込み
この情報を識別することで使用可能なセクタを選択して
いる。よって、フラッシュメモリをＭＧＭとして判定す
る場合、その正常なセクタ数、または不良セクタ数を計
数し、セクタ数が規定数以上であるかどうかを判定する
ことになる。

【００４１】＜ＭＧＭの試験における問題点＞前述のよ
うな試験を実現する手段として、従来の半導体メモリ試
験装置では、試験中に各アドレス毎のエラー情報を不良
ビットメモリ装置（半導体メモリ試験装置に内蔵、ある
いは外部装置）などに取り込み、試験後、不良ビットメ
モリ装置の解析機能によりエラー数を計数し、各被試験
メモリのエラー情報を生成、半導体メモリ試験装置のエ
ラー情報と合成していた。

【００４２】このように、不良ビットメモリ装置のエラ
ー情報は、クライアントである半導体メモリ試験装置の
試験中に即時に反映されないため、ＭＧＭの試験におけ
るオーバーヘッド時間を増加させていた。

【００４３】この発明は上記問題点を解決するためにな
されたもので、フラッシュメモリ等の不揮発性半導体記
憶装置に対して、確実に過消去防止しながら試験をおこ
なうことができる半導体試験装置を得ることを目的とす
る。

【００４４】

【課題を解決するための手段】この発明に係る請求項１
記載の半導体試験装置は、被試験半導体メモリに所定の
動作の実行を指示する制御信号を付与する制御信号発生
手段と、前記被試験半導体メモリの前記所定の動作実行
後の良／不良判定を、前記被試験半導体メモリに付与さ
れるアドレス単位に行うことが可能な判定手段と、試験
用アドレスを前記被試験半導体メモリに順次与えて、前
記判定手段による不良判定時の前記試験用アドレスであ
る不良アドレス及びその時の出力データである不良デー
タを含む不良アドレス情報を記憶する不良情報記憶手段
とを備えている。

【００４５】請求項２記載の半導体試験装置は、生成ア
ドレスを順次生成するアドレス生成手段をさらに備え、
前記不良情報記憶手段は、前記被試験半導体メモリに対
する試験用アドレスとして、前記生成アドレスあるいは
前記不良アドレスを選択する試験用アドレス選択部を有
している。

【００４６】請求項３記載の半導体試験装置において、
前記被試験半導体メモリは複数の被試験半導体メモリを
含み、前記不良アドレス情報は取り込んだ不良アドレス
の数を指示する不良総数情報を含み、前記不良アドレス
情報は前記複数の被試験半導体メモリに対応した複数の
不良アドレス情報を含み、前記不良情報記憶手段は、各
々が前記複数の不良アドレス情報を記憶する複数の不良
情報記憶部を有し、前記複数の不良情報記憶部はそれぞ
れ、前記不良総数情報を記憶する不良総数情報記憶機能
と、前記試験用アドレスの出力時に、前記不良総数情報
に基づき前記試験用アドレスの出力の終了を判断して、
試験動作の停止／非停止を指示する試験動作停止信号及
び試験内容の切換の有無を指示する試験内容切換信号を
生成する制御信号出力機能とをさらに有し、前記半導体
試験装置は、前記複数の被試験半導体メモリのうち、試
験動作の停止を指示した前記試験動作停止信号に対応す
る被試験半導体メモリに対する試験を停止する試験制御
手段と、前記試験内容切換信号の指示内容に基づき、前
記被試験半導体メモリの試験用データを生成する試験用
データ生成手段とをさらに備えている。

【００４７】請求項４記載の半導体試験装置において、
前記被試験半導体メモリは複数の被試験半導体メモリを
含み、前記不良アドレス情報は取り込んだ不良アドレス
の数を指示する不良総数情報を含み、前記不良アドレス
情報は前記複数の被試験半導体メモリに対応した複数の
不良アドレス情報を含み、前記不良情報記憶手段は、各
々が前記複数の不良アドレス情報を記憶する複数の不良
情報記憶部を有し、前記複数の不良情報記憶部はそれぞ
れ、前記試験用アドレスの出力時に、前記生成アドレス
と前記不良アドレスとの比較結果に基づき、試験動作の
停止／非停止を指示する試験動作停止信号及び試験内容
の切換の有無を指示する試験内容切換信号を生成する制
御信号出力機能をさらに有し、前記半導体試験装置は、
前記複数の被試験半導体メモリのうち、試験動作の停止
を指示した前記試験動作停止信号に対応する被試験半導
体メモリに対する試験を停止する試験制御手段と、前記
試験内容切換信号の指示内容に基づき、前記被試験半導
体メモリの試験用データを生成する試験用データ生成手
段とをさらに備えている。

【００４８】請求項５記載の半導体試験装置は、アドレ
ス単位に第１のデータを生成する第１のデータ生成手段
をさらに備え、前記不良情報記憶手段は、不良アドレス
単位で、前記第１のデータと前記不良データとを演算し
て試験用の第２のデータを得るデータ演算部と、前記第
１のデータ及び前記第２のデータのうち、一方のデータ
を試験用データとして選択して前記被試験半導体メモリ
に与える試験用データ付与部とを含んでいる。

【００４９】請求項６記載の半導体試験装置において、
前記不良情報記憶手段は、前記生成アドレスと前記不良
アドレスとの比較結果に基づき選択信号を出力する選択
信号出力部をさらに含み、前記データ演算部は、前記選
択信号に基づく演算内容で前記第２のデータを得てい
る。

【００５０】請求項７記載の半導体試験装置において、
前記被試験半導体メモリは複数の被試験半導体メモリを
含み、前記不良アドレス情報は取り込んだ不良アドレス
の数を指示する不良総数情報を含み、前記不良アドレス
情報は前記複数の被試験半導体メモリに対応した複数の
不良アドレス情報を含み、前記不良情報記憶手段は、各
々が前記複数の不良アドレス情報を記憶する複数の不良
情報記憶部を有し、前記複数の不良情報記憶部はそれぞ
れ、前記不良総数情報を記憶する不良総数情報記憶機能
と、不良制限数を規定した不良制限情報及び前記不良総
数情報を受け、前記不良アドレスの数と前記不良制限数
とを比較して、前記不良アドレスの数が不良制限数以上
の場合に試験動作の強制停止を指示する試験動作強制停
止信号を生成する強制制御信号出力機能とを有し、前記
半導体試験装置は、前記試験動作強制停止信号を受け、
該試験動作強制停止信号が試験動作の強制停止を指示し
た時、複数の被試験半導体メモリすべてに対する試験を
停止する試験制御手段をさらに備えている。

【００５１】この発明に係る請求項８記載の半導体試験
方法は、請求項１記載の半導体試験装置を用いた被試験
半導体メモリに対し試験動作を行う半導体試験方法であ
って、(a)前記所定の動作を消去動作に設定し、前記被
試験半導体メモリの全アドレスを“１”に設定する消去
動作を実行するステップと、(b)前記ステップ(a)実行直
後の前記被試験半導体メモリの前記不良アドレス情報を
前記不良情報記憶手段に記憶させるとともに、前記所定
の動作を書き込み動作に設定し全アドレスを対象として
“０”を書き込む再書き込み動作を行うステップとを備
え、前記再書き込み動作に際し、前記所定のアドレスが
前記不良アドレスである場合に、前記不良データに基づ
き消去不良のビットには例外的に“０”の書き込みを行
っている。

【００５２】請求項９記載の半導体試験方法において、
前記ステップ(b)は、(b-1)前記ステップ(a)実行直後の
前記被試験半導体メモリの前記不良アドレス情報を前記
不良情報記憶手段に記憶させるステップと、(b-2)前記
所定の動作を書き込み動作に設定し、全アドレスに対し
て前記再書き込み動作を行うステップと、(b-3)前記ス
テップ(b-1)の直後に行い、前記被試験半導体メモリの
全アドレスの消去が正常に完了しているか否かを判断
し、完了している場合は消去試験を終了し、１つのアド
レスでも完了していない場合は前記ステップ(a)を再び
実行させるステップとを含み、前記ステップ(b-1)は、
１回目の実行時に、前記被試験半導体メモリの全アドレ
スを対象として行い、２回目以降の実行時に、前記被試
験半導体メモリの全アドレスのうち、直近の前記不良ア
ドレス情報で指示される前記不良アドレスのみを対象と
して行っている。

【００５３】請求項１０記載の半導体試験方法におい
て、前記ステップ(b-3)は、被試験半導体メモリの全ア
ドレスの消去が正常に完了していないと判断した回数が
所定回数に達する場合にも消去試験を終了している。

【００５４】請求項１１記載の半導体試験方法におい
て、前記被試験半導体メモリは複数の被試験半導体メモ
リを含み、前記不良アドレス情報は取り込んだ不良アド
レスの数を指示する不良総数情報を含み、前記不良アド
レス情報は前記複数の被試験半導体メモリに対応した複
数の不良アドレス情報を含み、前記ステップ(a)及び(b)
の前記消去試験の処理は前記複数の被試験半導体メモリ
毎にそれぞれ独立に行われ、前記複数の被試験半導体メ
モリそれぞれの前記ステップ(b)における前記ステップ
(b-3)によって前記消去試験が終了された後にそれぞれ
行われ、(c)前記不良総数情報に基づき、前記複数の被
試験半導体メモリのうち対応する被試験半導体メモリの
良否を判定し、不良と判定した場合に、前記複数の被試
験半導体メモリの前記消去試験の処理を全て強制的に停
止させるステップをさらに備えている。

【００５５】請求項１２記載の半導体試験方法におい
て、前記ステップ(b)は、(b-1)指定アドレスを得るステ
ップと、(b-2)前記被試験半導体メモリの前記指定アド
レスが前記不良アドレスであるか否かを認識し、前記不
良アドレスの場合に前記不良データを前記不良情報記憶
手段から得るステップと、(b-3)前記所定の動作を書き
込み動作に設定し、前記指定アドレスに“０”を書き込
む再書き込みを行うステップとを備え、前記ステップ(b
-1)〜(b-3)の処理は前記指定アドレスをインクリメント
しながらアドレス単位で繰り返して行われ、(b-4)前記
ステップ(b-1)〜(b-3)の繰り返し処理の終了直後に行
い、前記被試験半導体メモリの全アドレスの消去が正常
に完了している場合は試験を終了させ、そうでない場合
は前記ステップ(a)を再び実行させるステップをさらに
備えている。

【００５６】この発明に係る請求項１３記載の半導体試
験方法は、請求項１記載の半導体試験装置を用いた被試
験半導体メモリに対して試験動作を行う半導体試験方法
であって、前記不良アドレス情報は取り込んだ不良アド
レスの数を指示する不良総数情報を含み、前記半導体試
験装置は前記不良アドレスの情報を前記被試験半導体メ
モリ自体に書き込む不良アドレス情報メモリ書き込み動
作を行う機能をさらに有し、(a)前記所定の動作を書き
込み動作に設定し、前記被試験半導体メモリの全アドレ
スに所定のデータを書き込む書き込み動作を実行するス
テップと、(b)前記ステップ(a)実行直後の前記被試験半
導体メモリの前記不良アドレス情報を前記不良情報記憶
手段に記憶させるステップと、(c)前記不良総数情報に
基づき、前記被試験半導体メモリの良否を判定し、良と
判定した場合に、前記不良アドレス情報メモリ書き込み
動作を実行するステップとを備えている。

【００５７】

【発明の実施の形態】＜発明の原理＞本発明の原理とな
る解決ポイントを以下に示す。

【００５８】１．フラッシュメモリ試験における過消去
防止 （１） 全てのセルをデータ“１”にする消去動作の実
施前に、消去が完了しているメモリセルに対してデータ
の再書き込みを行いしきい値の高い状態にする。これに
より、一括消去による過消去の発生を防止できる。

【００５９】・データの再書き込み （Ａ）消去が完了しているメモリセルに対して、データ
“０”を書き込む。ただし、この再書き込みについて
は、通常のＶＰＰ電圧（約１２Ｖ）での書き込みは実施
しない。なぜなら、完全にデータ“０”を書き込むと、
消去リトライ動作中に消去が完了せず、不良と判定され
る可能性があるからである。このため、消去が完了して
いるメモリセルには、消去状態よりは、やや高めのしき
い値となるようにデータ“０”を書き込むようにし、１
回で消去が確実に完了するレベルにおさえる必要があ
る。これには、ＶＰＰ電圧を通常の書き込み時より低く
設定したり、書き込みスピードを下げることなどで対応
可能であるが、この方法は周知の技術であるため、詳細
な説明は省略する。

【００６０】（Ｂ）消去が未完了のメモリセルに対して
は、データ“１”を書き込む。ただし、この再書き込み
については、便宜上実施するものであり、実際にはデー
タ“１”（消去状態を示す）の書き込みは存在しない。
なお、この動作はメモリセルには影響を与えずに“０”
の書き込みを行いためのものである。

【００６１】（２） 上記項目（１）を実現する手段と
して、各アドレスの消去ベリファイ毎に発生するエラー
の情報（エラーアドレスおよび被試験メモリのデータＩ
／Ｏ（ビット）単位で識別可能なエラーデータ）を取り
込み記憶する記憶手段を備え、上記記憶手段の出力デー
タを利用し、再書き込みするデータを生成する。また、
アドレス発生回路からの試験アドレスパターンとエラー
アドレスとの比較により、消去完了および未完了の各々
のメモリセルに対する書き込みデータを切り換える。

【００６２】＜ＭＧＭ試験＞ （１）不良数の計数と、この計数値と規定値の比較によ
り、エラー情報を生成する。

【００６３】（２）上記エラー情報を、前述のマッチコ
ントローラ部に入力し、クロックストップ機能や、試験
の強制終了機能などの制御信号の発生に利用する。

【００６４】以下、本発明の実施の形態１の回路構成を
図に従って説明する。以降の図において、図３４及び図
３５並びに図３６及び図３７と同一部分、または相当部
分には同一符号を付し、説明を適宜省略する。

【００６５】＜実施の形態１＞この発明における実施の
形態１の半導体試験装置の回路構成を図１〜図１８に示
す。これらの構成は、被試験メモリ８が２つ被試験メモ
リ８ａ，８ｂである場合を想定して図示されている。

【００６６】（図１及び図２の説明）図１及び図２にお
いて、エラーキャッチメモリ部９０はクロック発生回路
１からの周期クロック信号１、同期クロック信号２およ
び遅延クロック信号３に同期して、判定回路２５からの
被試験メモリ８のデータＩ／Ｏ（ビット）毎のエラー信
号９１と、エラー信号９１を被試験メモリ８毎にＩ／Ｏ
に縮退したエラー信号９２を取り込み、様々な処理を行
う回路である。

【００６７】エラーキャッチメモリ部９０はアドレス発
生回路１０より、試験アドレスパターン９をエラー信号
９２をトリガとして取り込み、被試験メモリ８毎のエラ
ーアドレスを順次記憶する。このエラーアドレスは、被
試験メモリ８の試験アドレスパターン（アドレス信号９
３（９３ａ，９３ｂ））として使用可能である。また、
エラー信号９２をトリガとして、エラー信号９１により
取り込まれたエラー情報は、データ発生回路１４からの
試験データパターン１１との相互演算が可能であり、演
算機能により生成されたデータは被試験メモリ８の試験
入力データパターン（データ信号９４（９４ａ，９４
ｂ））および試験判定データパターン（データ信号９５
（９５ａ，９５ｂ））として使用できる。また、信号１
３も従来どおり、試験判定データパターンとして使用可
能である。

【００６８】エラーキャッチメモリ部９０は、インスト
ラクションメモリ７からの制御信号群９６の制御のもと
で、エラー情報を試験パターンに使用する場合に内部の
記憶手段に取り込まれた全エラー情報の出力完了時に発
生する信号９７、または不良数が規定数以上の場合に発
生する信号９８をプログラムカウンタ１８に出力する。

【００６９】プログラムカウンタ１８は、信号９７，９
８および制御信号群９９により、プログラムカウンタ１
８において計数されているアドレスとインストラクショ
ンメモリ７からのアドレス２８の切換を実施する。

【００７０】また、同様に、不良数が規定数以上の場合
に発生するエラー信号１００（１００ａ，１００ｂ）お
よび各種クロック一時ストップ信号１０１（１０１ａ，
１０１ｂ）は、マッチコントローラ部２３に入力され、
マッチコントローラ部２３の制御信号となる。マッチコ
ントローラ部２３におけるクロック（一時）ストップ機
能の使用許可および禁止はインストラクションメモリ７
からの制御信号１０２により制御される。なお、マッチ
コントローラ部２３の回路構成は図３及び図４に示して
いる。

【００７１】（図３及び図４の説明）図３及び図４にお
いて、マッチコントローラ部２３における特徴は、次の
とおりである。エラー信号１００をセット入力Ｓに受け
るエラーラッチ回路１０４（１０４ａ，１０４ｂ）は、
エラー信号１００が“１”のとき、エラー信号１０３
（１０３ａ，１０３ｂ）をアクティブ状態（“１”）に
する。

【００７２】エラーラッチ回路１０４のＱ出力はＯＲゲ
ート３０５（３０５ａ，３０５ｂ）の一方入力となり、
ＯＲゲート３０５の他方入力が信号５０となる。そし
て、ＯＲゲート３０５の出力がＡＮＤゲート５１６の一
方入力となる。

【００７３】また、ＯＲゲート３０１（３０１ａ，３０
１ｂ）は、エラー信号１０３及び信号３８（３８ａ，３
８ｂ）を入力し、ＯＲゲート３０２（３０２ａ，３０２
ｂ）は、エラー信号１０３及びクロック一時ストップ信
号１０１（１０１ａ，１０１ｂ）を入力し、ＯＲゲート
３０３（３０３ａ，３０３ｂ）はＯＲゲート３０２，３
０３の出力を入力し、その出力がＡＮＤゲート３０４
（３０４ａ，３０４ｂ）の一方入力となる。

【００７４】ＡＮＤゲート３０６はクロックストップ起
動制御信号１０２ａ及び周期クロック信号１を入力し、
ＡＮＤゲート３０７は停止信号１０２ｂ及び周期クロッ
ク信号１を入力し、ＡＮＤゲート３０６及び３０７の出
力をそれぞれセット入力Ｓ及びリセット入力Ｒに受ける
状態保持回路（ＲＳフリップフロップ）１０７のＱ出力
信号１０８がＡＮＤゲート３０４の他方入力となる。

【００７５】したがって、エラー信号１０３が“１”の
とき、ＯＲゲート３０３の出力である信号１０５が強制
的に“１”になることで、クロックストップ信号３０を
アクティブ状態（“１”）にする。エラーキャッチメモ
リ部９０からのクロック一時ストップ信号１０１が
“１”のときも同様に作用する。

【００７６】また、クロックストップ機能は、インスト
ラクションメモリ７からのクロックストップ起動制御信
号１０２ａが“１”、停止信号１０２ｂが“０”のとき
周期クロック信号１に同期して、信号１０６ａが
“１”、信号１０６ｂが“０”となり、状態保持回路１
０７の出力信号１０８をアクティブ状態（“１”）にす
ることで、クロックストップ信号３０を“１”とする。
信号１０６ａが“０”、信号１０６ｂが“１”のとき、
クロックストップ機能は無効となる。試験ストップ機能
については、エラー信号１０３が“１”のとき、全被試
験メモリの信号１０９が“１”になった場合、信号５９
をアクティブ状態（“１”）にし、試験をストップさせ
る。

【００７７】なお、他の構成は図３６及び図３７で示し
た従来のマッチコントローラ部２３Ｐの回路構成と同様
である。

【００７８】（図５の説明）図５は、エラーキャッチメ
モリ部９０の内部回路構成を示す回路構成図である。図
５において、エラーキャッチメモリ部９０は、アドレス
発生回路１０からの論理的な試験アドレスパターンを被
試験メモリの物理アドレスに対応した試験パターンに変
換するためのアドレススクランブル回路１１０を備えて
いる。この回路１１０は、論理アドレス信号９のうち物
理アドレス変換の対象となるアドレス信号を選択するス
クランブル対象アドレス選択回路１１１（Ｘアドレス用
１１１ｘ，Ｙアドレス用１１１ｙ）と、この選択された
アドレス信号１１２（Ｘアドレス用１１２ｘ，Ｙアドレ
ス用１１２ｙ）をメモリアドレスとして変換データを記
憶するスクランブルメモリ回路１１３（Ｘアドレス用１
１３ｘ，Ｙアドレス用１１３ｙ）と、その物理アドレス
変換されたアドレス信号１１４（Ｘアドレス用１１４
ｘ，Ｙアドレス用１１４ｙ）と論理アドレス信号９とを
アドレスのビット単位に選択可能なスクランブルアドレ
ス選択回路１１５（Ｘアドレス用１１５ｘ，Ｙアドレス
用１１５ｙ）とを備えている（アドレススクランブル回
路１１０はアドレス発生回路９に内蔵しても良い）。

【００７９】このアドレススクランブル回路１１０によ
り、被試験メモリをメモリセル干渉など物理アドレスパ
ターンで試験したときのエラーアドレスを取り込むこと
ができる。

【００８０】図４０はセクタ方式の概念を説明するする
説明図である。同図に示すように、セクタアドレス単位
に割り付けられたセクタ（５１２バイト）毎に良否（○
×）がビット単位のデータＩ／ＯのテーブルＤＴ１１〜
ＤＴ１３において管理される。なお、各セクタアドレス
において全てのビットアドレスが正常な場合に使用可能
セクタとみなされる。

【００８１】図４０で説明したＡＮＤ型フラッシュメモ
リのセクタ方式に対応して、回路１１０の出力アドレス
信号１１６のうち、セクタアドレスを選択するセクタア
ドレス選択回路１１７を備えている。

【００８２】セクタアドレス選択回路１１７は、ＡＮＤ
型フラッシュメモリがビットアドレスに関係なく、セク
タアドレスで良，不良を選択しているため、試験パター
ンのセクタアドレスのみを選択し、この選択されたアド
レス信号１１８をエラー発生時にエラーアドレスとして
キャッチメモリ回路１１９（１１９ａ，１１９ｂ）に取
り込むためのものである。

【００８３】キャッチメモリ回路１１９（１１９ａ，１
１９ｂ）は、前述のような、エラー信号９１，９２、試
験アドレス信号１１８、試験入力データ信号１１，試験
判定データ信号１３および、制御信号生成回路１２３か
ら得られるキャッチメモリの制御信号１２４〜１４０に
基づき様々な処理を実行する本発明の主要回路である。
なお、制御信号生成回路１２３はインストラクションメ
モリ７からの制御信号群９６に基づき上記制御信号を出
力する。

【００８４】キャッチメモリ回路１１９ａ，１１９ｂか
ら出力される出力信号１２０ａ，１２０ｂを入力するＮ
ＯＲゲート３１１の出力は信号１２２としてキャッチメ
モリ回路１１９ａ，１１９ｂに帰還するとともに、イン
バータ３１２を介して信号９７として出力される。ま
た、キャッチメモリ回路１１９ａ，１１９ｂから出力さ
れる出力信号１２１ａ，１２１ｂを入力するＡＮＤゲー
ト３１３の出力は信号９８として出力される。なお、キ
ャッチメモリ回路１１９の出力信号１２０，１２１，１
２２については後述する。

【００８５】（図６〜図９の説明）図６〜図９は、キャ
ッチメモリ回路１１９の制御信号生成回路１２３の回路
構成である。同図において、周期遅延回路３２１は、周
期遅延回路３３同様にクロック信号１，２による周期遅
延動作を行う。また、本発明の特徴部以外である細かな
構成要素についての説明は適宜省略し、特徴部のみ説明
する。

【００８６】キャッチメモリ回路１１９には、エラー情
報の取り込みと同時に前回取り込んだエラー情報を出力
可能であり、これを実現する手段としてキャッチメモリ
回路を２バンク備えている。このため、各バンクの取り
込み用（または、出力用）の選択を制御するための信号
を回路１２３で生成している。

【００８７】バンク切換回路１４１は、ＣＰＵ１４２か
らのバンク切換モード情報１４３およびバンク切換初期
情報１４４（１４４Ａ，１４４Ｂ）を書き込み信号１４
５にて、各々ラッチ回路１４６，１４７（１４７Ａ，１
４７Ｂ）に保持させる。バンク切換モード情報１４３が
“０”のとき、信号１４８が“０”となり、ＡＮＤゲー
ト１４９（１４９Ａ，１４９Ｂ）において、制御信号群
９６からのバンク個別の制御は禁止される。このとき、
バンク切換初期情報１４４Ａを“１”、１４４Ｂを
“０”とした場合、ラッチ回路１４７Ａの出力信号１５
０Ａが“１”、ラッチ回路１４７Ｂの出力信号１５０Ｂ
が“０”となり、バンクＡを取り込み用、バンクＢを出
力用とした初期設定ができる。（その逆の場合も設定可
能）前記初期設定で、試験パターンを実行中に、制御信
号群９６からのバンク切換制御信号１５１のアクティブ
毎（“１”）に信号１５０の状態が“１”→“０”→
“１”→“０”（または、“０”→“１”→“０”→
“１”）と遷移するため自動的にバンク切換が可能とな
る。

【００８８】ちなみに信号１５２は書き込み用のバンク
をバンクＡにするための制御信号である。キャッチメモ
リ部書き込み信号発生回路１５３では、回路１４１から
のバンク切換信号１５４Ａ（１５４Ｂ）が“１”のと
き、信号１５５Ａ（１５５Ｂ）が、選択回路１５６にて
選択され取り込み（書き込み）モード）となり、バンク
Ａ（バンクＢ）のメモリの書き込み信号１２４Ａ，１２
５Ａ（１２４Ｂ，１２５Ｂ）およびキャッチメモリ回路
のアドレスカウンタの切換信号１２６Ａ（１２６Ｂ）を
アクティブ状態（“１”）にする。一方、信号発生回路
１５３はバンク切換信号１５４Ａ（１５４Ｂ）が“０”
のとき、信号１５４Ａ（１５４Ｂ）が、選択回路１５６
にて選択され読み出しモードとなり、バンクＡ（バンク
Ｂ）のメモリの書き込み信号１２４Ａ，１２５Ａ（１２
４Ｂ，１２５Ｂ）およびキャッチメモリ回路のアドレス
カウンタの切換信号１２６Ａ（１２６Ｂ）をノンアクテ
ィブ状態（“０”）にする。

【００８９】なお、回路１５７は、メモリ回路への書き
込み信号をエラー信号の入力タイミングに合わせるため
に備えられたパイプライン回路である。同様に回路１５
８においても、信号１４８，１５０による制御が行われ
る。この回路１５８では、キャッチメモリ回路１１９か
らの出力アドレスをアドレス信号１１８か、キャッチメ
モリ回路に記憶されたエラーアドレスにするかを選択す
る機能を備えている。信号１４８が“０”の場合の選択
方法は次のとおりで、制御信号群９６からのバンク個別
の制御は禁止される。（詳細は図１１で説明する）。

【００９０】（１）制御信号１６０が“０”の場合、制
御信号１６０を入力するＡＮＤゲート１６２（１６２
Ａ，１６２Ｂ）により、アドレス選択信号１２７Ａ，１
２７Ｂとも“０”となり、アドレス信号１１の選択を指
示する。

【００９１】（２）制御信号１６０が“１”の場合、信
号１５０の値によりアドレスを選択する。

【００９２】・信号１５０Ａが“１”、信号１５０Ｂが
“０”の場合、アドレス選択信号１２７Ａが“１”、１
２７Ｂが“０”となり、バンクＡからのエラーアドレス
の選択を指示する。 ・信号１５０Ａが“０”、信号１５０Ｂが“１”の場
合、アドレス選択信号１２７Ａが“０”、１２７Ｂが
“１”となり、バンクＢからのエラーアドレスの選択を
指示する。

【００９３】また、回路１５８は、キャッチメモリ回路
１１９でデータ演算に使用するエラーデータを、データ
ラッチ回路に保持されているエラーデータか、キャッチ
メモリ回路に記憶されたエラーデータにするかを選択す
る機能も備えている。信号１４８が“０”の場合の選択
方法は次のとおりであり、制御信号群９６からのバンク
個別の独立した制御は禁止される。（詳細は図１２で説
明する）。

【００９４】（１）制御信号１６１が“０”の場合、制
御信号１６１を入力するＡＮＤゲート１６３により、エ
ラーデータ選択信号１２８Ａ，Ｂとも“０”となり、エ
ラーラッチ回路の出力データの選択を指示する。

【００９５】（２）制御信号１６１が“１”の場合、信
号１５０の値によりエラーデータを選択する。

【００９６】信号１５０Ａが“１”、信号１５０Ｂが
“０”の場合、エラーデータ選択信号１２８Ａが
“１”、１２８Ｂが“０”となり、バンクＡからのエラ
ーデータの選択を指示する。信号１５０Ａが“０”、信
号１５０Ｂが“１”の場合、エラーデータ選択信号１２
８Ａが“０”、１２８Ｂが“１”となり、バンクＢから
のエラーデータの選択を指示する。

【００９７】その他、制御信号生成回路１２３では、制
御信号群９６に一つである制御信号１６４と周期クロッ
ク信号１をＡＮＤゲート３２２に受ける。ＡＮＤゲート
３２２の出力をクロック入力Ｃとした制限回数ラッチ回
路１６５はＡＮＤゲート３２２の出力に同期して制限回
数データ２９を保持し、制限回数データ１２９を出力す
る。なお、回路１２３は信号１３０から１４０を生成し
ているが、これらの信号については、図１０から図１２
で詳細に説明する。

【００９８】（図１０の説明）図１０は、キャッチメモ
リ回路１１９ａ（１１９ｂ）の内部回路構成を示す回路
構成図である。キャッチメモリ回路１１９は、エラー発
生時（エラー信号９２ａがアクティブ状態）、アドレス
信号１１８を取り込むエラーアドレスキャッチメモリ回
路１６６（１６６Ａ，１６６Ｂ）と、回路１６６を制御
するエラーアドレス制御回路１６７と、エラー発生時に
エラー信号９１を取り込むエラーデータキャッチメモリ
回路１６８（１６８Ａ，１６８Ｂ）と、回路１６８を制
御するエラーデータ制御回路１６９と、回路１６８，１
６９に対するメモリアドレスカウンタ、クロック（一
時）ストップ制御およびある条件でプログラムカウンタ
１８における実行アドレス１７の変更を実施する回路を
備えた制御回路１７０で構成されている。エラーアドレ
スキャッチメモリ回路１６６及びエラーデータキャッチ
メモリ回路１６８はそれぞれ前述のように同時書き込
み，読み出しを実現するため、各メモリ回路にはＡ，Ｂ
の２バンクのメモリが備えられている。また、各回路に
入力されるエラー信号９２（エラー信号１７１（１７１
Ａ，１７１Ｂ））については、回路１７０からのエラー
マスク信号１７２（１７２Ａ，１７２Ｂ）が“０”のと
き、ＡＮＤゲート１７３（１７３Ａ，１７３Ｂ）を介す
ることにより禁止がかけられる。その他の信号について
は、図１１〜図１８において説明する。

【００９９】（図１１の説明）図１１は、エラーアドレ
ス制御回路１６７の内部構成を示す回路構成図である。
回路１６７は、図６〜図９で説明したバンク切換信号１
２４、アドレス選択信号１２７を制御信号として動作す
る。信号１４８（図６〜図９参照）が“０”の場合の選
択方法は次のとおりである。なお、アドレス選択回路１
７９は制御入力（Ｓ１，Ｓ２）が（０，０）の場合にデ
ータ入力Ｄ０を、（１，０）の場合にデータ入力Ｄ１
を、（０，１）の場合にデータ入力Ｄ２を、（１，１）
の場合にデータ入力Ｄ３を、出力Ｙ（出力アドレス信号
１８１）として出力する回路である。

【０１００】（１）制御信号１６０（図６〜図９参照）
が“０”の場合、アドレス選択信号１２７Ａ，１２７Ｂ
とも“０”となり、アドレス選択回路１７９においてア
ドレス信号１１８が選択される。

【０１０１】（２）制御信号１６０が“１”の場合 信号１２７Ａが“１”、信号１２７Ｂが“０”のとき、
バンクＡからのエラーアドレス信号１８０Ａ（１７４
Ａ）が選択される。 信号１２７Ａが“０”、信号１２７Ｂが“１”のとき、
バンクＢからのエラーアドレス信号１８０Ｂ（１７４
Ｂ）が選択される。

【０１０２】アドレス選択回路１７９の出力アドレス信
号１８１を、パイプライン回路１８２αにより同期クロ
ック信号２に基づく同期を取り、試験アドレス信号をパ
イプライン回路１８２αの出力信号１８３とアドレスス
クランブル回路１１０（図５参照）からのアドレス信号
１１６から選択回路１８４にて選択し、その選択信号を
パイプライン回路１８２βでさらに同期クロック信号２
に基づく同期を取り、被試験メモリ８の試験アドレス信
号９３を出力する。

【０１０３】このとき、試験アドレス信号９３ａをエラ
ーアドレスキャッチメモリ回路１６６に取り込むための
アドレス信号として、アドレス信号９３を遅延クロック
信号３による遅延回路１８５によりエラーマスク信号１
７２の入力タイミングに整合させたアドレス信号１８６
を使用する。

【０１０４】このアドレス信号１８６は、回路１８７Ａ
及び１８７Ｂのうち、書き込み、読み出し切換回路１８
９の制御信号１２４Ａ，１２４Ｂが“１”である信号を
入力する方の回路１８７（１８７Ａあるいは１８７Ｂ）
を通過し、エラーアドレスキャッチメモリ回路１６６に
書き込まれる。バンク切換信号１２４が“０”である方
の回路１８７は逆にエラーアドレスキャッチメモリ回路
１６６からのエラーアドレス信号１７４を取り込む。

【０１０５】また、アドレス信号１１８とエラーアドレ
ス信号１８１との比較によるクロックストップ処理およ
び試験データ信号切換のためのビット比較一致信号１７
５の生成のために、ビット比較回路１８８も備えてい
る。回路１８８の出力信号１９０αは、ＡＮＤゲート３
３１の一方入力となり、ＡＮＤゲート３３２は信号１９
０βを受け、ＡＮＤゲート３３１，３３２の他方入力と
して制御信号１３８を受ける。ＡＮＤゲート３３１，３
３２の出力をＯＲゲート３３３が受け、ＯＲゲート３３
の出力がビット比較一致信号１７５となる。

【０１０６】エラー信号９２ａ及び制御信号１３８を入
力に受けるＡＮＤゲート３３４の出力は切換回路（Ｄフ
リップフロップ）１８９のクロック入力Ｃに付与され、
切換回路１８９の反転Ｑ出力バーＱからの信号が信号１
９０βとなる。切換回路１８９はデータ入力Ｄが“１”
に固定され、リセット入力Ｒに制御信号１３１を受け
る。

【０１０７】したがって、回路１８８の出力信号１９０
αは、制御信号１３８が“０”のとき有効となり、制御
信号１３８が“１”のときは、無効となる。制御信号１
３８が“１”のときは、エラー信号９２ａによりエラー
情報を保持する状態保持回路１８９の反転出力である信
号１９０βが選択される。

【０１０８】回路１８９の状態はリセット入力Ｒに受け
る制御信号１３１により初期化される（信号１９０βが
“１”となる。）。なお、制御信号１３１はアドレス発
生回路１０より出力される信号であり、アドレス変更時
にアクティブ状態となる。

【０１０９】（図１２の説明）図１２は、エラーデータ
制御回路１６９の回路構成図である。回路１６９は、図
６〜図９で説明したバンク切換信号１２４，アドレス選
択信号１２８を制御信号として動作する。信号１４８
（図６〜図９参照）が“０”の場合の選択方法は次のと
おりである。なお、アドレス選択回路１９３は制御入力
（Ｓ１，Ｓ２）が（０，０）の場合にデータ入力Ｄ０
を、（１，０）の場合にデータ入力Ｄ１を、（０，１）
の場合にデータ入力Ｄ２を、（１，１）の場合にデータ
入力Ｄ３を、出力Ｙ（出力データ信号１９４）として出
力する。

【０１１０】（１）制御信号１６１が（図６〜図９）が
“０”の場合、エラーデータ選択信号１２８Ａ，１２８
Ｂとも“０”となり、エラーラッチ回路１９１の出力デ
ータが選択される。なお、回路１９１は、エラー信号９
２ａ及び制御信号１３８を入力するＡＮＤゲート３４１
の出力をクロック入力Ｃとしており、制御信号１３８が
“１”のとき、エラー信号９２ａに同期してエラー信号
９１をラッチする（制御信号１３８が“０”のときは禁
止される。）。また、回路１９１の状態はリセット入力
にＲに受ける制御信号１３１により初期化（“０”）さ
れる。

【０１１１】（２）制御信号１６１が“１”の場合 ・信号１２８Ａが“１”、信号１２８Ｂが“０”のと
き、バンクＡからのエラーデータ信号１９２Ａ（信号１
７６Ａを受けるＩ／Ｏバッファ２０８Ａの出力）が選択
される。 ・信号１２８Ａが“０”、信号１２８Ｂが“１”のと
き、バンクＢからのエラーデータ信号１９２Ｂ（信号１
７６Ｂを受けるＩ／Ｏバッファ２０８Ｂの出力）が選択
される。

【０１１２】エラーデータ選択回路１９３の出力データ
信号１９４は、パイプライン回路１９５により同期を取
る（出力信号１９６）。また、選択回路１９７は選択制
御信号ＳＣ１に基づき、試験入力データ信号１１および
試験判定データ信号１３のうち、どちらか一方を選択し
出力データ信号１９８として出力する。この選択回路１
９７の出力データ信号１９８と信号１９６とをビット単
位で演算可能な演算選択回路１９９にて演算処理する。

【０１１３】選択回路２０１は、データ切換信号１７７
が“０”のとき、演算選択信号１３９Ａを、“１”のと
き信号１３９Ｂを出力信号２０２として選択する。な
お、演算選択信号１３９Ａ及び１３９Ｂは３ビット幅の
信号であり、命令「ＭＡ／ＥＡａ，ｂ」のａ，ｂの相当
する。そして、選択回路２０１の出力信号２０２をパイ
プライン回路２０３にて信号１９６，１９８と同期を取
った信号が演算選択回路１９９の選択信号２００とな
る。選択信号２００に基づく演算選択回路１９９の演算
内容は表１に示すとおりである。

【０１１４】

【表１】

【０１１５】このように、演算選択回路１９９は演算及
び選択機能を有しているため、様々な仕様に合わせてデ
ータを加工することができる。

【０１１６】また、選択回路２０５αは、選択制御信号
ＳＣ１１に基づき、試験入力データ信号１１と出力デー
タ信号２０４とのうちいずれかを選択して出力信号２０
６αとして出力する。出力信号２０６αはパイプライン
回路２０７αで同期をとられ試験入力データ信号９４ａ
として出力される。

【０１１７】一方、選択回路２０５βは、選択制御信号
ＳＣ１２に基づき、試験判定データ信号１３と出力デー
タ信号２０４とのうちいずれかを選択して出力信号２０
６βとして出力する。出力信号２０６βはパイプライン
回路２０７βで同期をとられ試験判定データ信号９５ａ
として出力される。

【０１１８】なお、選択制御信号ＳＣ１，ＳＣ１１及び
ＳＣ１２として、予めＣＰＵ１４２がアクセス可能にア
ドレス指定されたラッチのラッチデータ等が考えられ、
ＣＰＵ１４２が適宜ラッチに書き込みを行うことより、
選択回路１９７，選択回路２０１α，２０１βの切換指
示を行うことができる。

【０１１９】（図１３〜図１８の説明）図１３〜図１８
は、制御回路１７０の内部構成を示す回路図である。制
御回路１７０において、キャッチメモリアドレスカウン
タ回路２０９（２０９Ａ，２０９Ｂ）は、エラーアドレ
スキャッチメモリ回路１６６およびエラーデータキャッ
チメモリ回路１６８のメモリアドレス信号１７４（１７
４Ａ，１７４Ｂ）を生成する回路であり、回路２０９Ａ
はバンクＡ（回路１６６Ａ，１６８Ａ）に、回路２０９
ＢはバンクＢ（回路１６６Ｂ，１６８Ｂ）に各々対応し
ている。回路２０９の動作は次のとおりである。

【０１２０】（１）バンク切換信号１２４Ａが“１”、
１２４Ｂが“０”の場合 （キャッチメモリアドレスカウンタ回路２０９Ａ）バン
ク切換信号１２４Ａが“１”により、バンク切換信号１
２４をインバータ３５１を介して受けるＡＮＤゲート２
１０で、読み出し時のカウンタ加算信号１３０の制御が
禁止され、ＡＮＤゲート２１１でエラー信号１７１Ａが
有効とされ、ＡＮＤゲート２１１，２１２の出力をＯＲ
ゲート３５３を介して受けるＡＮＤゲート３５５からア
ドレスカウント信号２１２として出力される。これによ
り、エラー発生時、カウンタ回路２１３にて、エラー数
が計数（＋１）される。この計数値がメモリアドレス信
号１７４Ａであり、書き込み用メモリアドレス信号とな
る。

【０１２１】また、計数値がカウンタ回路２１３の最大
値となった場合のキャリー出力信号２１４、または他の
回路からのカウンタマスク信号２１５が“１”のとき、
信号２１４及び２１５を受けるＯＲゲート３５２の出力
がインバータ３５４を介してＡＮＤゲート３５５に入力
されるため、アドレスカウント信号２１２が“０”固定
されて計数は禁止される。このとき、ＯＲゲート３５２
の出力がＮＯＲゲート３５６に与えられるため、ＮＯＲ
ゲート３５６の出力であるエラーマスク信号１７２Ａが
“０”となり、ＡＮＤゲート１７３Ａ（図１０参照）に
おいてエラー信号１７１Ａに禁止をかける。

【０１２２】制御信号１３３が“０”ならば、制御信号
１３３がインバータを介してＮＯＲゲート３５６に与え
られるため、ＮＯＲゲート３５６の出力である信号１７
２Ａが強制的に“０”になる。

【０１２３】（キャッチメモリアドレスカウンタ回路２
０９Ｂ）バンク切換信号１２４Ｂが“０”により、ＡＮ
Ｄゲート２１１で、エラー信号１７１Ｂの制御が禁止さ
れ、ＡＮＤゲート２１０で、読み出し時のカウンタ加算
信号１３０がカウント信号２１２となる。これにより、
信号１３０の立ち上がり毎、カウンタ回路２１３で計数
（＋１）する。この計数値がメモリアドレス信号１７４
Ｂであり、読み出し用のメモリアドレス信号となる。

【０１２４】また、計数値がカウンタ回路２１３の最大
値となった場合に出力されるキャリー信号２１４、また
はカウンタマスク信号２１５が“１”のとき、計数は禁
止される。このとき、エラーマスク信号１７２Ｂが
“１”となり、ＡＮＤゲート１７３Ｂ（図１０参照）に
おいて、エラー信号１７３Ｂに禁止をかける。

【０１２５】制御信号１３３が“０”ならば、強制的に
信号１７２Ｂを“１”にする。

【０１２６】制御信号１２４Ａが“１”、１２４Ｂが
“０”の場合、制御信号１２６Ａが“１”、１２６Ｂが
“０”となり、選択回路２１６にて、信号１７４Ａが書
き込み用アドレス信号２１７，信号１７４Ｂが読み出し
用アドレス２１８として選択される。なお、カウンタ回
路２１３は制御信号１３１によってリセットされる。

【０１２７】（２）制御信号１２４Ａが“０”、１２４
Ｂが“１”の場合 上記した（１）と同様に、信号１７４Ａが読み出し用、
信号１７４Ｂが書き込み用アドレス信号となり、選択回
路２１６にて、信号１７４Ａが読み出し用アドレス２１
８，信号１７４Ｂが書き込み用アドレス信号２１７とし
て選択される。

【０１２８】次に、選択回路２１６の出力信号２１７，
２１８について説明する。エラー信号９２ａはＡＮＤゲ
ート３７１の一方入力となり、ＣＰＵ１４２の所定の出
力がインバータ３７２を介して得られるマスク信号２１
９がＡＮＤゲート３７１の他方入力となる。このＡＮＤ
ゲート３７１の出力であるラッチ同期信号２２０に同期
して書き込みアドレスを示す信号２１７が状態保持回路
２２１に取り込まれる（マスク信号２１９は非試験メモ
リに対する制御回路の動作を禁止するもので試験実行中
は固定である）。

【０１２９】状態保持回路２２１は、エラーの発生毎に
信号２１７の状態を保持する。よって、最終エラー発生
時の書き込み用メモリアドレス値（エラー発生数）を回
路２２１に保持することが可能となる。書き込み終了
後、その出力信号２２２を、制御信号１３７（制御信号
群９６より生成）により、状態保持回路２２１の後段に
ある最終アドレス保持回路２２３で保持させた後、状態
保持回路２２１を初期化する。なお、制御信号１３７は
インバータ群３７３及びＯＲゲート３７４を介して状態
保持回路２２１のリセット入力Ｒに与えられ、ＯＲゲー
ト３７４の他方入力にＣＰＵ１４２からの強制リセット
信号２４９が付与される。

【０１３０】最終アドレス保持回路２２３に保持された
最終アドレス信号２２４は、前回書き込み用メモリとし
て使用していたキャッチメモリ回路を読み出し用として
使用する場合に、そのキャッチメモリ回路に記憶されて
いるエラー数に相当することになるため、信号２１８と
信号２２４のビット比較回路２２５での一致検出によ
り、そのキャッチメモリ回路のアドレス加算の制御が可
能となる。また、同様に、キャッチメモリ回路からエラ
ー情報を読み出し中に、同時にエラー数による良否判定
を実施する場合、制限回数データ１２９と信号２１８と
のビット比較回路２２６での一致検出により、前記試験
に対する制御が可能となる。

【０１３１】さらに、図１１で説明したアドレス信号１
１８とエラーアドレス信号１８１とのビット比較による
一致信号１７５を取り込み様々な機能を制御している。
以下に、これら一致検出に関係する回路について説明す
る。

【０１３２】（１）一致信号２２７に関する回路 一致信号２２７は最終アドレス信号２２４の示す値が
“０”の場合にＯＲゲート３９０を介してアクティブ状
態（“０”）になる信号である。（エラー情報の書き込
み動作後“０”の場合、エラーが全く発生していない状
態とみなすことができる）。

【０１３３】一致信号２２７が“０”のとき、制御信号
１３７の立ち上がりで状態保持回路２２８に“１”が保
持される。なお、制御信号１３７はインバータ群３７５
及びＯＲゲート３７６を介して状態保持回路２２８の反
転クロック入力Ｃに与えられ、ＯＲゲート３７６の他方
入力は一致信号２２７である。

【０１３４】この状態で、制御信号１３６の立ち上がり
と立ち下がりにて（１周期分の遅延が発生することにな
る）、この状態が状態保持回路２２９βを介して状態保
持回路２２９αにより出力され、信号２３０が“１”と
なる。これにより、最終的に、ＯＲゲート３７７，ＡＮ
Ｄゲート３６８及びパイプライン回路３６５を介して得
られるクロック一時ストップ信号１０１ａがアクティブ
状態（“１”）となり、マッチコントローラ部２３にて
クロックストップ動作が実施される。また、制御信号１
３６の立ち上がりで、状態保持回路２２９βにより信号
２３１が“１”となり、ＯＲゲート３６１を介して得ら
れるカウンタマスク信号２１５によって回路２０９に禁
止がかけられる。

【０１３５】信号２３０の状態は、ＯＲゲート３７９を
介して受ける制御信号１３２の立ち上がりで初期化
（“０”）される。

【０１３６】（２）一致信号２３２に関する回路 一致信号２３２は、信号２１８と信号２２４が一致した
とき“０”となる。一致信号２３２はインバータ３８０
を介してＡＮＤゲート３８１の一方入力となる。ＡＮＤ
ゲート３８１の他方入力は一致信号２２７となり、ＡＮ
Ｄゲート３８１の出力が状態保持回路２３３βにラッチ
される。したがって、一致信号２３２は一致信号２２７
が“１”の場合にのみ有効とある（エラー情報の書き込
み動作後、信号２２４の状態が“０”でない）。

【０１３７】一致信号２３２が“０”の状態で、制御信
号１３６の立ち上がりと立ち下がりにて（１周期分の遅
延が発生することになる）、その状態の反転値が状態保
持回路２３３αにより出力され、信号２３４が“１”と
なる。このとき、クロックストップ選択回路２３５で、
信号１４０Ａが“１”、信号１４０Ｂが“１”であった
場合、信号２３４が選択される。ＯＲゲート３７７，Ａ
ＮＤゲート３６８及びパイプライン回路３６５を介して
最終的にクロック一時ストップ信号１０１がアクティブ
状態（“１”）となり、マッチコントローラ部２３にて
クロック一時ストップ動作が実施される。

【０１３８】また、制御信号１３６の立ち上がりで、状
態保持回路２３３βにより信号２３７が“１”となり、
ＯＲゲート３６１を介して得られるカウンタマスク信号
２１５によって回路２０９に禁止がかけられる。

【０１３９】信号２３４の状態は、信号１２２が“１”
の状態で、制御信号１３６の立ち上がりと立ち下がりに
て（１周期分の遅延が発生することになる）、状態保持
回路２３６αから出力される信号２３８が“１”とな
り、ＯＲゲート３８２を介して状態保持回路２３３α，
２３３βのリセット入力Ｒに付与されことにより初期化
（“０”）される。また、制御信号１３１が“１”のと
きもＯＲゲート３８２を介して状態保持回路２３３α，
２３３βのリセット入力Ｒに付与されことにより初期化
される。なお、状態保持回路２３６α，２３６βのリセ
ット入力ＲにはＯＲゲート３８８の出力が与えられる。
なお、ＯＲゲート３８８の入力として、強制リセット信
号２４９、制御信号１３１及びインバータ群３８９の出
力信号が付与され、インバータ群３８９の入力は状態保
持回路２３６αのＱ出力をうける。

【０１４０】一致信号２３２はＡＮＤゲート３６２，３
６３を介して最終的にプログラムカウンタ１８におけ
る、実行アドレス切換信号１２０として出力され、全被
試験メモリの信号１２０が“０”のとき、信号９７が
“０”となる（図５参照）。このとき、制御信号１３６
が“１”であれば、実行アドレス１７が変更される。制
御信号１３６に相当する信号はプログラムカウンタ１８
の制御信号群９９にも含まれており、制御信号１３６が
アクティブになれば、制御信号群９９中の制御信号１３
６に相当する信号もアクティブになる。すなわち、制御
信号１３６に相当する信号がエラーキャッチメモリ部９
０及びプログラムカウンタ１８に入力される。

【０１４１】（３）一致信号１７５（図１１参照）に関
する回路（その１） アドレス信号１１８とエラーアドレス信号１８１とが一
致した場合についてである。このとき、一致信号１７５
は“０”となる。

【０１４２】一致信号１７５が“０”の状態で、制御信
号１３４の立ち上がりと立ち下がりにて（１周期分の遅
延が発生することになる）、前記状態の反転値（インバ
ータ３８３を介して得られる）が状態保持回路２３９β
を介して状態保持回路２３９αより出力され、信号２４
０が“１”となる。このとき、クロックストップ選択回
路２３５で、信号１４０Ａが“０”、信号１４０Ｂが
“１”であった場合、信号２４０が選択され、ＯＲゲー
ト３７７，ＡＮＤゲート３６８及びパイプライン回路３
６５を介して最終的にクロック一時ストップ信号１０１
がアクティブ状態（“１”）となり、マッチコントロー
ラ部２３にてクロック一時ストップ動作が実施される。

【０１４３】アドレス信号１１８とエラーアドレス信号
１８１とが一致した場合にクロック一時ストップ信号１
０１をアクティブにする機能を有する上記ビット比較一
致信号１７５に関する回路は以下のような利用が考えら
れる。

【０１４４】例えば、ＡＮＤ型フラッシュメモリのＭＧ
Ｍ試験を行うに際し、エラーセクタアドレスを試験対象
から外したい場合がある。このような場合に、クロック
ストップ選択回路２３５によって信号２４０を選択し、
アドレス信号１１８とエラーアドレス信号１８１が一致
した場合はクロック一時ストップ信号１０１をアクティ
ブにして試験対象から外し、アドレス信号１１８とエラ
ーアドレス信号１８１とが不一致の場合にのみ試験対象
とすることができる。

【０１４５】また、制御信号１３４の立ち上がりで、状
態保持回路２３９βの出力信号２４１が、ＡＮＤゲート
３６４を介して演算選択データ切換信号１７７として出
力される（初期値は“０”である）。

【０１４６】したがって、一致信号１７５が“０”のと
き、信号１７７は“１”となり、データ切換を行う。ま
た、ＯＲゲート３８４を介して制御信号１３１が状態保
持回路２３９β及び２３９αのリセット入力Ｒに付与さ
れるため、制御信号１３１が“１”のとき、信号２４０
は初期化（“０”）される。

【０１４７】（４）一致信号１７５に関する回路（その
２） アドレス信号１１８とエラーアドレス信号１８１が不一
致の場合についてである。このとき、一致信号１７５は
“１”となる。

【０１４８】一致信号１７５が“１”の状態で、制御信
号１３４の立ち上がりと立ち下がりにて（１周期分の遅
延が発生することになる）、前記状態が状態保持回路２
４２βを介して状態保持回路２４２αにより出力され、
信号２４３が“１”となる。このとき、クロックストッ
プ選択回路２３５にて、信号１４０Ａが“１”、信号１
４０Ｂが“０”であった場合、信号２４３が選択され、
ＯＲゲート３７７，ＡＮＤゲート３６８及びパイプライ
ン回路３６５を介して最終的にクロック一時ストップ信
号１０１がアクティブ状態（“１”）となり、マッチコ
ントローラ部２３にてクロック一時ストップ動作が実施
される。

【０１４９】アドレス信号１１８とエラーアドレス信号
１８１とが不一致の場合にクロック一時ストップ信号１
０１をアクティブにする機能を有する上記ビット比較一
致信号１７５に関する回路（その２）は以下のような利
用が考えられる。

【０１５０】例えば、ＡＮＤ型フラッシュメモリのＭＧ
Ｍ試験を行うに際し、エラーセクタアドレスのみを試験
対象としたい場合がある。このような場合に、クロック
ストップ選択回路２３５によって信号２４３を選択し、
アドレス信号１１８とエラーアドレス信号１８１が不一
致の場合はクロック一時ストップ信号１０１をアクティ
ブにして試験対象から外し、アドレス信号１１８とエラ
ーアドレス信号１８１とが一致した場合にのみ試験対象
とすることができる。

【０１５１】また、制御信号１３４の立ち上がりで、状
態保持回路２４２βにより出力信号２４４が“１”とな
り、ＯＲゲート３６１を介して得られるカウンタマスク
信号２１５によって回路２０９に禁止がかけられる。

【０１５２】また、ＯＲゲート３８４を介して制御信号
１３１が状態保持回路２４２β及び２４２αのリセット
入力Ｒに付与されるため、制御信号１３１が“１”のと
き、信号２４３，２４４は初期化（“０”）される。

【０１５３】（５）一致信号２４５に関する回路 一致信号２４５は、信号２１８と信号１２９が一致した
とき“０”となる。

【０１５４】一致信号２４５が“０”の状態で、制御信
号１３５の立ち上がりと立ち下がりにて（１周期分の遅
延が発生することになる）、前記状態の反転値（一致信
号２４５がインバータ３８５を介した値）が状態保持回
路２４６βを介して状態保持回路２４２αより出力さ
れ、信号２４７が“１”となる。よって、最終的にパイ
プライン回路３６６を介して得られるエラー信号１００
がアクティブ状態（“１”）となり、マッチコントロー
ラ部２３にてエラー情報の保持、クロックストップ動作
および試験の強制終了などに作用する。

【０１５５】また、ＡＮＤゲート３８６を介して得られ
る制御信号１３５の立ち上がりで、状態保持回路２４６
βにより出力信号２４８が“１”となり、ＯＲゲート３
６１を介して得られるカウンタマスク信号２１５によっ
て回路２０９に禁止がかけられる。

【０１５６】また、ＯＲゲート３８７を介して強制リセ
ット信号２４９が状態保持回路２４６β及び２４６αの
リセット入力Ｒに付与されるため、ＣＰＵ１４２からの
強制リセット信号２４９が“１”のとき、信号２４７は
初期化（“０”）される。

【０１５７】一致信号２４５はＡＮＤゲート３６７を介
して最終的にプログラムカウンタ１８における、実行ア
ドレス切換信号１２１として出力され、１個の被試験メ
モリの信号１２０が“０”のとき、信号９８が“０”と
なる。このとき、制御信号１３５が“１”であれば、実
行アドレス１７が変更される。制御信号１３５に相当す
る信号はプログラムカウンタ１８の制御信号群９９にも
含まれる。

【０１５８】（図１９〜図２３の説明）以上が、実施の
形態１の回路構成の動作と説明であるが、次に、実施の
形態１の回路による過消去防止のためのデータ再書き込
み処理を取り入れたテストフローを示すフローチャート
を図１９〜図２２に、図１９〜図２２に相当する試験パ
ターンプログラムを図２３に示しており、双方、同一処
理には同一符号を付している。また、図２３に使用する
命令群は表２〜表１１で説明しており、表２〜表６は命
令の機能を示しており、表７〜表１１は、表２〜表６と
同様に、図１〜図１８で説明した回路、信号をもとにそ
の動作を説明している。

【０１５９】

【表２】

【０１６０】

【表３】

【０１６１】

【表４】

【０１６２】

【表５】

【０１６３】

【表６】

【０１６４】

【表７】

【０１６５】

【表８】

【０１６６】

【表９】

【０１６７】

【表１０】

【０１６８】

【表１１】

【０１６９】なお、表２〜表６において、（＊）は各種
機能の初期状態を示しており、「有効ビット」は、当該
命令による作用が有効となる周期（ビット）のことであ
る。「クロック一時ストップ」はある条件に一致したＤ
ＵＴのクロックを一時的にストップすることを意味し、
「クロックストップ」はある条件に一致したＤＵＴのク
ロックを試験終了までストップすることを意味し、「ク
ロック（一時）ストップ」の機能は、クロックストップ
機能を指示する命令（ＭＡ／ＥＡ等）の記述ビットの次
のビットから起動される（１周期遅れる）。比較一致試
験機能を指示する命令（ＥＣＡ／ＥＬＡ等）はエラーキ
ャッチメモリの読み出し時のメモリアドレスカウンタの
値を示している。

【０１７０】図１９〜図２３の要点は次のとおりであ
る。

【０１７１】（１）消去動作毎（ステップＳ６２）に複
数の被試験メモリ８の全アドレスを走査し、エラーアド
レス、エラーデータをキャッチメモリに取り込む（ステ
ップＳ２５３）。

【０１７２】（２）消去動作毎にエラー情報（エラーア
ドレス，エラーデータ）をもとに、複数の被試験メモリ
８の全メモリセルにデータを書き込む。

【０１７３】書き込みデータはアドレス信号１１８とエ
ラーアドレス信号１８１との比較により、一致，不一致
で書き込むデータを変更する（ステップＳ２５７〜Ｓ２
６７の再書き込みサブルーチン）。

【０１７４】不一致：当該アドレスの全メモリセルに
“０”を書き込む。（ステップＳ２６１）。

【０１７５】一致：パスしたメモリセルには“０”を書
き込むとともに、フェイルしたメモリセルには“１”を
仮想的に書き込む（ステップＳ２６０）。

【０１７６】データＩ／Ｏ（ビット）毎に識別可能なエ
ラー情報を取り込んでいるため各々の書き換えが可能で
ある。

【０１７７】図２３で示すパターンプログラムは、被試
験メモリの各ピンに印加する試験信号のパターンを示す
ピンパターン２７０と、試験周期など、タイミング条件
のグループを示すタイミンググループ番号２７１と、表
２〜表６などに示す命令群を記述しているマイクロイン
ストラクション部で構成されている。なお、アドレス１
７は、プログラムカウンタ１８の示すアドレス１７に相
当する。

【０１７８】以下、図１９〜図２２を参照して実施の形
態１による消去試験テストフローを説明する。まず、ス
テップＳ２５０で、クロックストップＡ（ＣＳＴＰＡＯ
Ｎ）の選択（信号１４０）、エラー情報取り込み許可
（信号１３３）及びアドレスを先頭番地に設定する。

【０１７９】そして、ステップＳ６１で各ＤＵＴ（被試
験メモリ８）毎のループカウンタＸ＝０に初期化し、ス
テップＳ６２で消去モードを設定し、消去時間等を設定
する。

【０１８０】その後、ステップＳ２５１で、バンク切換
初期化（信号１５２）とアドレスカウンタ回路２１３を
初期化する。なお、ステップＳ２５１の処理は最初の１
回のみ行われる。

【０１８１】次に、ステップＳ６４で消去ベリファイモ
ードを設定し、アドレス及び待ち時間等を設定する。

【０１８２】そして、ステップＳ６７で消去完了の有無
がチェックされ、完了の場合は何もせずステップＳ７３
に移行し、未完了の場合はステップＳ２５３で、キャッ
チメモリ回路１１９にエラーアドレス、エラーデータを
取り込み、アドレスカウンタ回路２１３（キャッチメモ
リ回路１１９のメモリアドレスを示す）をインクリメン
トした後、ステップＳ７３に移行する。試験対象のＤＵ
Ｔのうち少なくとも１ビットの不良ビットを有する消去
不良アドレスが存在すれば、そのアドレスがエラーアド
レスとして、上記不良ビットを特定する情報がエラーデ
ータとしてそれぞれ取り込まれる。すなわち、エラーア
ドレスはＤＵＴの同一アドレスのビット間で共有され
る。

【０１８３】そして、ステップＳ７３でアドレス信号１
１８が最終アドレスか否かを確認し、最終アドレスであ
ればステップＳ６３に移行し、そうでなければステップ
Ｓ７４で次のアドレスにインクリメントした後、ステッ
プＳ６４に戻る。

【０１８４】なお、ステップＳ７３、Ｓ７４の処理は再
書き込みサブルーチン実行後はエラーアドレスについて
行われる。

【０１８５】次に、ステップＳ６３でＤＵＴ毎のループ
カウンタをカウントアップ（Ｘ＝Ｘ＋１）し、ステップ
Ｓ２５６で全アドレスにおいて消去が完了したかを判定
し、一部でも完了していなければ、ステップＳ６５に移
行し、完了していればステップＳ２６８に移行する。

【０１８６】ステップＳ２６８はステップＳ２６８Ａ及
びステップＳ２６８Ｂからなり、ステップＳ２６８Ａで
試験対象ＤＵＴが全てパスしたか否かが検証され、全て
パスした場合は全ＤＵＴパスと認定して処理を終了し、
そうでない場合はステップＳ２６８ＢでパスＤＵＴは試
験終了までクロックをストップし、消去動作が行われな
いようにして待機する。

【０１８７】ステップＳ６５で、ＤＵＴ毎にリトライ回
数（１０００回）のチェックを行い、リトライ回数が１
０００回に達していればステップＳ２６９に移行し、達
していなければステップＳ２５７〜ステップＳ２６７か
らなる再書き込みサブルーチンに移行する。

【０１８８】ステップＳ２６９で、全てのＤＵＴがフェ
イルであれば全ＤＵＴフェイルと認定して処理を終了
し、そうでなければ一部ＤＵＴパスと認定して処理を終
了する。

【０１８９】以下、再書き込みサブルーチンの処理につ
いて述べる。

【０１９０】まず、ステップＳ２５７でアドレスを先頭
位置に設定し、ステップＳ２５８で最終アドレス信号２
２４のラッチ、エラーデータ出力許可（信号１６１）、
エラーアドレス出力禁止（信号１６０）、メモリバンク
切換（信号１５１）、カウンタ回路２１３の初期化等の
処理を行う。

【０１９１】そして、ステップＳ２５９で、アドレス信
号１１８とエラーアドレス信号１８１とを比較し、両者
が一致（消去不良アドレス）すればステップＳ２６０の
データ再書き込み処理を行い、不一致（消去良好アドレ
ス）であればステップＳ２６１の再書き込みを行う。

【０１９２】ステップＳ２６１で、全Ｉ／Ｏ（ビット）
に“０”の再書き込みを行った後、ステップＳ２６５に
移行する。

【０１９３】一方、ステップＳ２６０で、エラー情報に
基づき、パスＩ／Ｏ（ビット）のＤＵＴに“０”の再書
き込みを行い、フェイルＩ／ＯのＤＵＴに“１”の仮想
再書き込みを行う。

【０１９４】そして、ステップＳ２６２で、アドレスカ
ウンタ回路２１３をインクリメントし、ステップＳ２６
３でエラーアドレスが終了したか否かをチェックし、終
了していればステップＳ２６４でカウンタ回路２１３を
停止させた後に、終了していなければ直接にステップＳ
２６５に移行する。

【０１９５】ステップＳ２６５で、最終アドレスか否か
をチェックし最終アドレスでなければステップＳ２６６
で次アドレスに変更した後、ステップＳ２５９に戻る。
以降ステップＳ２６５で最終アドレスと判定されるま
で、ステップＳ２５９〜Ｓ２６４の処理を繰り返す。

【０１９６】ステップＳ２６５で最終アドレスと判定さ
れるとステップＳ２６７でクロックストップＤ（ＣＳＴ
ＰＤＯＮ）選択（信号１４０）、エラーアドレス出力許
可（信号１６０）、アドレスカウンタ回路２１３の初期
化する。を行ってサブルーチンを終了し、ステップＳ６
２に復帰する。

【０１９７】再書き込みサブルーチン実行後のステップ
Ｓ６２〜ステップＳ７３の処理は図２２に示すようにエ
ラーアドレス信号１８１に基づく処理が実行することに
より、全アドレスを走査する場合に比べて試験時間を大
幅な短縮を図っている。あうなわち、図１９で示したス
テップＳ６２〜ステップＳ７３の処理は最初の１回のみ
実行される。

【０１９８】まず、ステップＳ６２で消去モードを設定
し、消去時間等を設定する。

【０１９９】次に、ステップＳ６４で消去ベリファイモ
ードを設定し、アドレス及び待ち時間等を設定する。

【０２００】そして、ステップＳ６７で消去完了の有無
がチェックされ、完了の場合は直接ステップＳ７３に移
行し、未完了の場合はステップＳ２５３で、キャッチメ
モリ回路１１９にエラーアドレス、エラーデータを取り
込み、書き込み用アドレスカウンタ回路２１３をインク
リメントした後、ステップＳ７３に移行する。

【０２０１】ステップＳ７３でエラーアドレスが終了し
たか否かをチェックし、終了していればステップＳ６３
に移行し、終了していなければステップＳ７４で、読み
出し用のアドレスカウンタ回路２１３（ステップＳ２５
３のインクリメントは書き込み用のアドレスカウンタ回
路２１３に対して行っている）をインクリメントし次の
エラーアドレスに変更した後、ステップＳ６４に戻る。

【０２０２】（実施の形態１の効果）図１〜図１８で示
した回路と、図１９〜図２２で示した実施の形態１の消
去試験フローを用いることで、正常に消去されたビット
には“０”の再書き込みを確実に行うことによりＮＯＲ
型のフラッシュメモリの過消去防止が可能であり、消去
不良のビットには“０”の再書き込みを行わないことに
よりメモリの歩留まり向上に貢献できる。

【０２０３】また、前述のような回路構成により、エラ
ー情報のみならず、正常に消去が行われた各種信号の状
態を記憶する手段としても使用可能で、ロジック信号解
析装置（ロジックアナライザ）など解析システムを容易
に構築でき、その活用分野は広範囲にわたるといえる。

【０２０４】＜実施の形態２＞ （図２４及び図２５並びに図２６の説明）図１〜図１８
で示した実施の形態１の回路構成で、キャッチメモリ回
路１１９を使用しないエラーラッチ回路１９１（図１２
参照）による過消去防止のためのデータ再書き込み処理
を取り入れたテストフローを図２４及び図２５のフロー
チャートに、図２４及び図２５に相当する試験パターン
プログラムを図２６に示しており、双方、同一処理には
同一符号を付している。図２４及び図２５と図１９〜図
２３の同一処理にも同一符号を付している。また、使用
されている命令群は、表２〜表６及び表７〜表１１で示
しているものである。図２４及び図２５並びに図２６の
要点は次のとおりである。

【０２０５】（１）消去動作毎（ステップＳ６２）に、
その時点のアドレスでの判定結果（エラー信号）をエラ
ーラッチ回路１９１でラッチする（ステップＳ２７
５）。

【０２０６】（２）消去動作毎に上記エラー信号をもと
に、その時点のアドレスが示す、全メモリセルにデータ
を書き込む（ステップＳ２７６）。書き込みデータは次
のとおりである。

【０２０７】パスしたメモリセルには“０”を書き込
む。（回路１９１出力の“０”を使用）。フェイルした
メモリセルには“１”を書き込む。（回路１９１出力の
“１”を使用）。データＩ／Ｏ（ビット）毎にエラー信
号を取り込んでいるため各々の書き換えが可能である。

【０２０８】以下、図２４及び図２５参照して実施の形
態２による消去試験フローを説明する。まず、ステップ
Ｓ２７３で、クロックストップＡの選択（信号１４
０）、エラーデータ出力許可（信号１６１）、エラーラ
ッチ許可（信号１３８）及びアドレスを先頭番地に設定
する。

【０２０９】そして、ステップＳ６１で各ＤＵＴ毎のル
ープカウンタＸ＝０に初期化し、ステップＳ６２で消去
モードを設定し、消去時間等を設定する。続いて、ステ
ップＳ６３でＤＵＴ毎のループカウンタをカウントアッ
プ（Ｘ＝Ｘ＋１）する。

【０２１０】次に、ステップＳ６５で、ＤＵＴ毎にリト
ライ回数（１０００回）のチェックを行い、リトライ回
数が１０００回に達していればステップＳ２６９に移行
し、達していなければステップＳ２７４に移行する。

【０２１１】そして、ステップＳ２７４で、制御信号１
３１によるエラーラッチ回路１９１の初期化及びデータ
切換動作を行い、次に、ステップＳ６４で消去ベリファ
イモードを設定し、アドレス及び待ち時間等を設定す
る。

【０２１２】ステップＳ６７で、消去完了の有無がチェ
ックされ、消去未完了の場合、ステップＳ２７５Ａを、
消去が完了してればステップＳ２７５Ｂを経由してステ
ップＳ２７６に移行する。

【０２１３】ステップＳ２７５Ａで、エラー情報が格納
されたエラーラッチ回路１９１によるエラーデータをラ
ッチする。一方、ステップＳ２７５Ｂではステップ初期
化されたエラーラッチ回路１９１の初期データ（データ
Ｉ／Ｏがパス）をラッチする。

【０２１４】そして、ステップＳ２７６でパスＩ／Ｏに
は“０”の再書き込みを行うとともに、フェイルＩ／Ｏ
には“１”の仮想的再書き込みを行う。

【０２１５】その後、ステップＳ７３で最終アドレスか
否かを確認し、最終アドレスであれば処理をステップＳ
２７８に移行し、そうでなければステップＳ７４で次の
アドレスにインクリメントした後、ステップＳ６３に戻
る。

【０２１６】ステップＳ２７８で、全アドレスの消去完
了の確認を行い、全アドレス消去が完了しておればステ
ップＳ２６８に移行し、完了していなければステップＳ
２７９でアドレスを先頭アドレスに戻した後、ステップ
Ｓ６２に戻る。

【０２１７】ステップＳ２６８におけるステップＳ２６
８Ａで試験対象ＤＵＴが全てパスしたか否かが検証さ
れ、全てパスした場合は全ＤＵＴパスと認定して処理を
終了し、そうでない場合はステップＳ２６８ＢでパスＤ
ＵＴは試験終了までクロックをストップし、消去動作が
行われないようにして待機する。

【０２１８】一方、ステップＳ６５リトライ回数に達し
ているとステップＳ２６９に移行する。ステップＳ２６
９で、全てのＤＵＴがフェイルであれば全ＤＵＴフェイ
ルと認定して処理を終了し、そうでなければ一部ＤＵＴ
パスと認定して処理を終了する。

【０２１９】（実施の形態２の効果）図１〜図１８で示
した回路と、実施の形態２の消去試験フローを用いるこ
とで、ＮＯＲ型のフラッシュメモリの過消去防止が可能
であり、前記メモリの歩留まり向上に貫献できる。

【０２２０】また、アドレス単位に消去不良アドレスの
判定及び再書き込み処理を行っているため、エラーラッ
チ回路１９１は１アドレスの不良アドレス情報を格納す
るだけで済ますことができる分、回路構成の簡略化を図
ることができる。

【０２２１】再書き込みデータとしてエラー情報をその
まま利用できるため、キャッチメモリ回路１１９なしで
も過消去防止機能が実現可能であり、Ｈ／Ｗ（ハードウ
ェア）の価格を低減できる効果も奏する。

【０２２２】＜実施の形態３＞図２７及び図２８は、図
１〜図１８で示した実施の形態１の回路構成で、ビット
比較回路２２６（図１３〜図１８）によるＭＧＭ試験の
方法についてのフローチャート及び説明図である。図１
９〜図２１で示した実施の形態１の消去試験フローの全
処理後、図２７の実施の形態３のテストフローを追加実
施する。

【０２２３】また、そのパターンプログラムを図２８に
示す。図２７，図２８の要点は、ビット比較回路２２５
により、最終アドレス信号２２４とアドレス信号２１８
を比較しながら、信号２１８を変更（＋１ずつ加算）し
ていき、アドレス信号２１８と制限回数データ１２９と
の一致を検出するもので、被試験メモリのうち、１個で
も一致すれば試験を終了するものである（ステップＳ２
８８）。

【０２２４】このとき、一致した被試験メモリは、エラ
ー信号１００を発生し、マッチコントローラ部２３に
て、ＭＧＭの対象外（フェイルＤＵＴと判断）すること
ができる。また、このような構成にすることで、一致を
走査しながら、被試験メモリのエラーが発生しているメ
モリセルに対し何らかの情報を書き込むことも可能であ
る。

【０２２５】以下、図２７を参照して実施の形態３によ
るＭＧＭ試験フローを説明する。まず、ステップＳ１０
０で、実施の形態１の消去試験フロー（但し、ステップ
Ｓ２６９を除く）を行う。

【０２２６】そして、ステップＳ２８０で、不良制限数
の設定（例えば、５００甲斐）、クロックストップＤの
選択（信号１４０）、バンク切換（信号１５２）及びア
ドレスカウンタ回路２１３の初期化を行う。

【０２２７】次に、ステップＳ２８１で、全試験対象Ｄ
ＵＴにおいて、アドレス信号２１８と最終アドレス信号
２２４とが一致しているか否かをチェックし、一致して
おればステップＳ２８５に、一つでも一致していなけれ
ばステップＳ２８２に移行する。

【０２２８】ステップＳ２８２で、アドレス信号２１８
と最終アドレス信号２２４とが一致しているＤＵＴのク
ロックを一時ストップし、最終アドレス信号２２４が
“０”のＤＵＴはクロックストップする。

【０２２９】そして、ステップＳ２８３で、試験対象Ｄ
ＵＴのうち１個でも、アドレス信号２１８が制限回数デ
ータ１２９に達していれば、ステップＳ２８７でエラー
信号１００をマッチコントローラ部２３に入力し保持さ
せ、全試験対象ＤＵＴの試験処理を強制的に終了させ、
達していなければステップＳ２８４で次アドレスに変更
した後、ステップＳ２８１に戻る。

【０２３０】ステップＳ２８７を実行することにより、
複数の試験対象ＤＵＴが１つの試験対象ＤＵＴでも不要
が存在すれば機能しない構成の場合、速やかに他の試験
対象ＤＵＴの試験処理を終了させて、効率的な試験を行
うことができる。

【０２３１】一方、ステップＳ２８５でクロック一時ス
トップを解除した後、ステップＳ２８６でクロックスト
ップを解除して処理を終了する。

【０２３２】（実施の形態３の効果）図１〜図１８で示
した回路と、実施の形態３のＭＧＭ試験フローを用いる
ことにより、不良ビットメモリ装置など、解析装置の解
析結果に依存せず、高速に判定が可能である。

【０２３３】＜実施の形態４＞ （図２９及び図３０の説明と効果）実施の形態３に示し
たＭＧＭ試験のフローを利用して、単にＭＧＭの良否判
定を行いたい場合に、ビット比較回路２２６（図１３〜
図１８参照）に置き換えて、最終アドレス信号２２４と
制限回数データ２９の比較によるマグニチュードコンパ
レータ回路（大小比較回路）を用いれば、１周期での判
定が可能となり、さらなる試験の高速化が図れる（図１
５のステップＳ２８８のみ）。

【０２３４】すなわち、図２９のステップＳ２８８にお
いて、試験対象ＤＵＴのうち１個でも、最終アドレス信
号２２４が制限回数データ２９に達していれば、ステッ
プＳ２８７でエラー信号１００をマッチコントローラ部
２３に入力し保持させ処理を終了し、達していなければ
直ちに終了する。

【０２３５】このときのＥＬＡ／ＥＬＣは最終アドレス
信号２２４と制限回数データ２９との大小比較を実施す
る命令である。回路構成は制御信号１３５をＥＬＡ／Ｅ
ＬＣに対応させ、前述のように回路２２６を大小比較回
路に変更することで実現できる（ただし、この実施の形
態では、一致信号１２１に対する制御は行わない）。

【０２３６】＜実施の形態５＞ （図３１及び図３２並びに図３３の説明）図４０のセク
タ方式を採用しているメモリのＭＧＭ試験を実施の形態
１に示した回路構成で実施する。実施の形態５のＭＧＭ
試験フローを図３１及び図３２のフローチャートに、図
３１及び図３２に相当する試験パターンプログラムを図
３３の説明図に示しており、双方、同一処理には同一符
号を付している。

【０２３７】図３１及び図３２並びに図３３で示される
実施の形態５の要点は、次のとおりである。

【０２３８】（１）全ビットのメモリセルを走査し、書
き込みエラーが発生しているアドレス信号１１８のみを
キャッチメモリ回路１１９に取り込む。セクタ選択回路
１１７にて、セクタアドレス（Ｘアドレス）のみを選択
した状態で試験を実施する（ステップＳ２９０〜Ｓ２９
４）。

【０２３９】（２）キャッチメモリ回路１１９に取り込
まれたエラーアドレス数と不良制限数の大小比較を実施
（実施の形態５の回路使用）することにより、良否判定
を行い、不良ＤＵＴはクロックストップにより試験対象
外とする（ステップＳ２９５〜Ｓ２９７）。

【０２４０】（３）エラーが発生しているセクタアドレ
スのコントロール領域にエラーフラグを書き込む。この
とき、エラーセクタアドレスのみを走査する（ステップ
Ｓ２９８〜Ｓ３０１）。

【０２４１】以下、図３１及び図３２を参照して実施の
形態５によるＭＧＭ試験フローを説明する。まず、ステ
ップＳ２８９で、エラーデータ出力許可（制御信号１６
１）、エラーデータ出力選択（命令ＰＲＭＤ）、エラー
情報取り込み許可（制御信号１３３）及びアドレスの先
頭番地設定を行う。

【０２４２】そして、ステップＳ２９０で自動書き込み
モードを設定し、ステップＳ２９１で自動書き込みデー
タ・アドレス設定及び自動書き込み時間の設定を行う。

【０２４３】その後、ステップＳ２９２で書き込みベリ
ファイを行いながら、書き込み不良アドレスをキャッチ
メモリ回路１１９に書き込むステータスポーリング判定
を行う。

【０２４４】次に、ステップＳ２９３で、最終セクタア
ドレスか否かを判定し、最終セクタアドレスであればス
テップＳ２９５に移行し、そうでなければステップＳ２
９４で次のセクタアドレスに変更した後、ステップＳ２
９０に戻る。

【０２４５】ステップＳ２９５で、不良制限数ＥＬＣを
設定するとともに、最終アドレス信号２２４をラッチし
て不良セクタ数ＥＬＡを得る。

【０２４６】そして、ステップＳ２９６で、不良セクタ
数ＥＬＡと不良制限数ＥＬＣとを比較して、ＥＬＡ＞Ｅ
ＬＣであればステップＳ２９７に移行し、そうでなけれ
ばステップＳ２９８に移行する。このときのＥＬＡ／Ｅ
ＬＣは最終アドレス信号２２４と制限回数データ２９と
の大小比較を実施する命令である。回路構成（図１３〜
図１８参照）は制御信号１３５をＥＬＡ／ＥＬＣに対応
させ、前述のように回路２２６を大小比較回路に変更す
ることで実現できる。

【０２４７】ステップＳ２９７において、不良セクタ数
ＥＬＡが不良制限数ＥＬＣを越えたＤＵＴをクロックス
トップして試験対象外として、フェイルＤＵＴと認定し
て処理を終了する。

【０２４８】ステップＳ２９８で、エラーデータ出力許
可（信号１６１）、エラーアドレス出力禁止（信号１６
０）、メモリバンク切換（信号１５１）、カウンタ回路
２１３の初期化等の処理を行う。

【０２４９】そして、ステップＳ２９９で、不良セクタ
にエラーフラグを書き込んだ後、ステップＳ３００で、
アドレス信号１１８と最終アドレス信号２２４とが一致
したか否かを判定し、一致していればパスＤＵＴを認定
して処理を終了し、一致していなければステップＳ３０
１でアドレスカウンタ回路２１３をインクリメントして
セクタアドレスを更新した後、ステップＳ２９９に戻
る。ステップＳ２９９〜Ｓ３０１の処理は上記大小比較
回路２２６により実行アドレス切換信号１２１を切換る
ことにより、インストラクションメモリ７に格納された
所定のプログラムを起動させ、エラーキャッチメモリ部
９０からのエラー（セクタ）アドレスの情報を被試験メ
モリ８のコントロール領域に書き込ませることにより実
現できる。

【０２５０】その結果、試験対象ＤＵＴは、エラーフラ
グが書き込まれたセクタアドレスの使用を回避すること
ができ、良好なセクタアドレスのみを用いた正常動作が
可能となる。

【０２５１】（実施の形態５の効果）図１〜図１８で示
した実施の形態１による回路を用いて、実施の形態５の
ＭＧＭ試験のテストフローを実施することにより、セク
タ方式を採用しているＡＮＤ型フラッシュメモリ試験な
どに対し、不良ビットメモリ装置など、解析装置の解析
結果に依存せず、高速に判定が可能となる。

【０２５２】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体試験装置における不良情報記憶手
段は、不良アドレスで及び不良データを含む不良アドレ
ス情報を記憶するため、不良アドレス情報に基づき、被
試験半導体メモリの不良アドレスに対して固有の動作を
行うことができる。

【０２５３】例えば、所定の動作が消去動作後の再書き
込み動作の場合、被試験半導体メモリの不良アドレスに
対し、固有の再書き込み動作を行わせることができる。

【０２５４】また、不要アドレス情報は不良データを含
むため、上記被試験半導体メモリの不良アドレスの入出
力データのビット数に応じたメモリセルが割り当てられ
る場合、不良アドレスを入出力データのビット間で共有
し、不良データに基づきどのビットが不良であるかを正
確に認識することができる。

【０２５５】請求項２記載の半導体試験装置の不良情報
記憶手段は、被試験半導体メモリに対する試験用アドレ
スとして、生成アドレスあるいは不良アドレスを選択す
る試験用アドレス選択部を有するため、必要に応じて不
良アドレスのみを所定の動作の検証対象にすることがで
きる。

【０２５６】例えば、所定の動作が消去及び再書き込み
動作後のさらなる消去動作の場合、被試験半導体メモリ
の前回の消去動作時の不良アドレスのみに対し、判定手
段により良／不良を判定させることができる。

【０２５７】請求項３記載の半導体試験装置において、
複数の不良情報記憶部はそれぞれ、不良総数情報を記憶
する不良総数情報記憶機能と、試験用アドレスの出力時
に、不良総数情報に基づき試験用アドレスの出力の終了
を判断して、試験動作の停止／非停止を指示する試験動
作停止信号及び試験内容の切換の有無を指示する試験内
容切換信号を生成する制御信号出力機能とをさらに有
し、半導体試験装置は、複数の被試験半導体メモリのう
ち、試験動作の停止を指示した試験動作停止信号に対応
する被試験半導体メモリに対する試験を停止する試験制
御手段と、試験内容切換信号の指示内容に基づき、被試
験半導体メモリの試験用データを生成する試験用データ
生成手段とをさらに備えている。

【０２５８】したがって、複数の被試験半導体メモリそ
れぞれに対して、試験用アドレスの出力の終了の有無に
基づき、試験を中断したり、試験データの生成内容を変
更したりすることができる。

【０２５９】請求項４記載の半導体試験装置において、
複数の不良情報記憶部はそれぞれ、試験用アドレスの出
力時に、生成アドレスと不良アドレスとの比較結果に基
づき、試験動作の停止／非停止を指示する試験動作停止
信号及び試験内容の切換の有無を指示する試験内容切換
信号を生成する制御信号出力機能とをさらに有し、半導
体試験装置は、複数の被試験半導体メモリのうち、試験
動作の停止を指示した試験動作停止信号に対応する被試
験半導体メモリに対する試験を停止する試験制御手段
と、試験内容切換信号の指示内容に基づき、被試験半導
体メモリの試験用データを生成する試験用データ生成手
段とをさらに備えている。

【０２６０】したがって、複数の被試験半導体メモリそ
れぞれに対し、生成アドレスと不良アドレスとの比較結
果によって、試験を中断したり、試験データの生成内容
を変更したりすることができる。

【０２６１】請求項５記載の半導体試験装置における試
験用データ付与部は第１のデータ生成部で生成される第
１のデータ及びデータ演算部で得られる第２のデータの
うち、一方のデータを試験用データとして選択して被試
験半導体メモリに与えるため、多様な試験用データを被
試験半導体メモリに与えて試験を行うことができる。

【０２６２】請求項６記載の半導体試験装置における試
験用データ選択部は生成アドレスと不良アドレスとの比
較結果により決定される選択信号に基づき、演算内容を
変えて試験用の第２のデータをするため、生成アドレス
と不良アドレスとの比較結果に応じた演算内容で試験用
の第２のデータを得ることができる。

【０２６３】請求項７記載の半導体試験装置において、
複数の不良情報記憶部はそれぞれ、不良総数情報を記憶
する不良総数情報記憶機能と、不良制限数を規定した不
良制限情報及び不良総数情報を受け、不良アドレスの数
と不良制限数とを比較して、不良アドレスの数が不良制
限数以上の場合に試験動作の強制停止を指示する試験動
作強制停止信号を生成する強制制御信号出力機能とを有
し、半導体試験装置は、試験動作強制停止信号を受け、
該試験動作強制停止信号が試験動作の強制停止を指示し
た時、複数の被試験半導体メモリすべてに対する試験を
停止する試験制御手段をさらに備えている。

【０２６４】したがって、複数の被試験半導体メモリの
うち、１つでも不良制限数を越える不良アドレス数を有
する被試験半導体メモリが存在することを認識すれば、
複数の被試験半導体メモリ全体の試験を強制的に停止さ
せることができる。

【０２６５】この発明に係る請求項８記載の半導体試験
方法において、再書き込み動作に際し、所定のアドレス
が不良アドレスである場合に、不良データに基づき消去
不良のビットには例外的に“０”の書き込みを行わなわ
ず、他のビットには“０”の再書き込みを行うため、正
常に消去が行われたビットに対する過消去を確実に防止
しながら、被試験半導体メモリの歩留まりを向上させる
ことができる。

【０２６６】請求項９記載の半導体試験方法において、
ステップ(b-1)は、２回目以降の実行時に、被試験半導
体メモリの全アドレスのうち、直近の不良アドレス情報
で指示される不良アドレスのみを対象として行うため、
対象アドレスを絞り込む分、試験時間の短縮を図ること
ができる。

【０２６７】請求項１０記載の半導体試験方法におい
て、ステップ(b-3)は、被試験半導体メモリの全アドレ
スの消去が正常に完了していないと判断した回数が所定
回数に達する場合にも消去試験を終了するため、消去が
正常に行えない不良アドレスを含む被試験半導体メモリ
を認識して消去試験を終了することができる。

【０２６８】請求項１１記載の半導体試験方法におい
て、複数の被試験半導体メモリそれぞれのステップ(b-
3)の消去試験終了後にそれぞれ行われるステップ(c)
は、不良総数情報に基づき、複数の被試験半導体メモリ
のうち対応する被試験半導体メモリの良否を判定し、不
良と判定した場合に、複数の被試験半導体メモリの消去
試験処理を全ての強制的に停止させる。

【０２６９】したがって、複数の被試験半導体メモリ
が、１つの被試験半導体メモリでも不良が存在すれば機
能しない構成の場合、速やかに他の被試験半導体メモリ
の消去試験処理を終えることにより、効率的な試験を行
うことができる。

【０２７０】この発明における請求項１２記載の半導体
試験方法は、ステップ(b-1)の不良アドレス判定処理 及
びステップ(b-2)の再書き込み処理を指定アドレスを順
次イクリンメントしながら、アドレス単位で連続して行
うため、不良情報記憶手段は１アドレスの不良アドレス
情報を格納するだけで済ますことができる分、回路構成
の簡略化を図ることができる。

【０２７１】この発明における請求項１３記載の半導体
試験方法において、ステップ(c)で、不良総数情報に基
づき、被試験半導体メモリの良否を判定し、良と判定し
た場合に、被試験半導体メモリに不良アドレスの情報を
書き込む不良アドレス情報メモリ書き込み動作を実行す
るため、被試験半導体メモリ自体に不良アドレスの存在
を認識させることにより、良好なアドレスのみを用いた
被試験半導体メモリの正常な利用が行える。

【図面の簡単な説明】

【図１】 この発明の実施の形態で用いられる半導体試
験装置の全体構成を示す回路図である。

【図２】 この発明の実施の形態で用いられる半導体試
験装置の全体構成を示す回路図である。

【図３】 マッチコントローラ部の詳細を示す回路図で
ある。

【図４】 マッチコントローラ部の詳細を示す回路図で
ある。

【図５】 エラーキャッチメモリ部の詳細を示す回路図
である。

【図６】 制御信号生成回路の詳細を示す回路図であ
る。

【図７】 制御信号生成回路の詳細を示す回路図であ
る。

【図８】 制御信号生成回路の詳細を示す回路図であ
る。

【図９】 制御信号生成回路の詳細を示す回路図であ
る。

【図１０】 キャッチメモリ回路の詳細を示す回路図で
ある。

【図１１】 エラーアドレス制御回路の詳細を示す回路
図である。

【図１２】 エラーデータ制御回路の詳細を示す回路図
である。

【図１３】 制御回路の詳細を示す回路図である。

【図１４】 制御回路の詳細を示す回路図である。

【図１５】 制御回路の詳細を示す回路図である。

【図１６】 制御回路の詳細を示す回路図である。

【図１７】 制御回路の詳細を示す回路図である。

【図１８】 制御回路の詳細を示す回路図である。

【図１９】 実施の形態１の試験方法を示すフローチャ
ートである。

【図２０】 実施の形態１の試験方法を示すフローチャ
ートである。

【図２１】 実施の形態１の試験方法を示すフローチャ
ートである。

【図２２】 実施の形態１の試験方法を示すフローチャ
ートである。

【図２３】 実施の形態１の試験方法のプログラム例を
示す説明図である。

【図２４】 実施の形態２の試験方法を示すフローチャ
ートである。

【図２５】 実施の形態２の試験方法を示すフローチャ
ートである。

【図２６】 実施の形態２の試験方法のプログラム例を
示す説明図である。

【図２７】 実施の形態３の試験方法を示すフローチャ
ートである。

【図２８】 実施の形態３の試験方法のプログラム例を
示す説明図である。

【図２９】 実施の形態４の試験方法を示すフローチャ
ートである。

【図３０】 実施の形態４の試験方法のプログラム例を
示す説明図である。

【図３１】 実施の形態５の試験方法を示すフローチャ
ートである。

【図３２】 実施の形態５の試験方法を示すフローチャ
ートである。

【図３３】 実施の形態５の試験方法のプログラム例を
示す説明図である。

【図３４】 従来の半導体試験装置の全体構成を示す回
路図である。

【図３５】 従来の半導体試験装置の全体構成を示す回
路図である。

【図３６】 従来のマッチコントローラ部の詳細を示す
回路図である。

【図３７】 従来のマッチコントローラ部の詳細を示す
回路図である。

【図３８】 従来のフラッシュメモリの消去方法を示す
フローチャートである。

【図３９】 従来のフラッシュメモリの書き込み方法を
示すフローチャートである。

【図４０】 セクタ方式を示す説明図である。

【図４１】 制御遅延クロック信号の生成例を示すタイ
ミング図である。

【図４２】 制御遅延クロック信号に基づく信号の生成
例を示すタイミング図である。

【符号の説明】

７ インストラクションメモリ、８ 被試験メモリ、１
０ アドレス発生回路 １０、１４ データ発生回路、１８ プログラムカウン
タ、２５ 判定回路、９０ エラーキャッチメモリ部、
１１９ キャッチメモリ回路、１２３ 制御信号生成回
路、１６７ エラーアドレス制御回路、１６９ エラー
データ制御回路、１７０ 制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AE08 AE10 AE11 AG03 AH07 5B025 AE05 AE09 5L106 AA10 DD22 DD24 9A001 BB03 BB05 LL05

Claims (13)

【特許請求の範囲】
1. 【請求項１】 被試験半導体メモリに所定の動作の実行
   を指示する制御信号を付与する制御信号発生手段と、 前記被試験半導体メモリの前記所定の動作実行後の良／
   不良判定を、前記被試験半導体メモリに付与されるアド
   レス単位に行うことが可能な判定手段と、 試験用アドレスを前記被試験半導体メモリに順次与え
   て、前記判定手段による不良判定時の前記試験用アドレ
   スである不良アドレス及びその時の出力データである不
   良データを含む不良アドレス情報を記憶する不良情報記
   憶手段と、を備えた半導体試験装置。
2. 【請求項２】 生成アドレスを順次生成するアドレス生
   成手段をさらに備え、 前記不良情報記憶手段は、 前記被試験半導体メモリに対する試験用アドレスとし
   て、前記生成アドレスあるいは前記不良アドレスを選択
   する試験用アドレス選択部を、有する請求項１記載の半
   導体試験装置。
3. 【請求項３】 前記被試験半導体メモリは複数の被試験
   半導体メモリを含み、前記不良アドレス情報は取り込ん
   だ不良アドレスの数を指示する不良総数情報を含み、前
   記不良アドレス情報は前記複数の被試験半導体メモリに
   対応した複数の不良アドレス情報を含み、 前記不良情報記憶手段は、各々が前記複数の不良アドレ
   ス情報を記憶する複数の不良情報記憶部を有し、 前記複数の不良情報記憶部はそれぞれ、 前記不良総数情報を記憶する不良総数情報記憶機能と、 前記試験用アドレスの出力時に、前記不良総数情報に基
   づき前記試験用アドレスの出力の終了を判断して、試験
   動作の停止／非停止を指示する試験動作停止信号及び試
   験内容の切換の有無を指示する試験内容切換信号を生成
   する制御信号出力機能とをさらに有し、 前記半導体試験装置は、 前記複数の被試験半導体メモリのうち、試験動作の停止
   を指示した前記試験動作停止信号に対応する被試験半導
   体メモリに対する試験を停止する試験制御手段と、 前記試験内容切換信号の指示内容に基づき、前記被試験
   半導体メモリの試験用データを生成する試験用データ生
   成手段と、をさらに備える、請求項２記載の半導体試験
   装置。
4. 【請求項４】 前記被試験半導体メモリは複数の被試験
   半導体メモリを含み、前記不良アドレス情報は取り込ん
   だ不良アドレスの数を指示する不良総数情報を含み、前
   記不良アドレス情報は前記複数の被試験半導体メモリに
   対応した複数の不良アドレス情報を含み、 前記不良情報記憶手段は、各々が前記複数の不良アドレ
   ス情報を記憶する複数の不良情報記憶部を有し、 前記複数の不良情報記憶部はそれぞれ、 前記試験用アドレスの出力時に、前記生成アドレスと前
   記不良アドレスとの比較結果に基づき、試験動作の停止
   ／非停止を指示する試験動作停止信号及び試験内容の切
   換の有無を指示する試験内容切換信号を生成する制御信
   号出力機能をさらに有し、 前記半導体試験装置は、 前記複数の被試験半導体メモリのうち、試験動作の停止
   を指示した前記試験動作停止信号に対応する被試験半導
   体メモリに対する試験を停止する試験制御手段と、 前記試験内容切換信号の指示内容に基づき、前記被試験
   半導体メモリの試験用データを生成する試験用データ生
   成手段と、をさらに備える、請求項２記載の半導体試験
   装置。
5. 【請求項５】 アドレス単位に第１のデータを生成する
   第１のデータ生成手段をさらに備え、 前記不良情報記憶手段は、 不良アドレス単位で、前記第１のデータと前記不良デー
   タとを演算して試験用の第２のデータを得るデータ演算
   部と、 前記第１のデータ及び前記第２のデータのうち、一方の
   データを試験用データとして選択して前記被試験半導体
   メモリに与える試験用データ付与部とを含む、請求項１
   記載の半導体試験装置。
6. 【請求項６】 前記不良情報記憶手段は、 前記生成アドレスと前記不良アドレスとの比較結果に基
   づき選択信号を出力する選択信号出力部をさらに含み、 前記データ演算部は、前記選択信号に基づく演算内容で
   前記第２のデータを得る、請求項５記載の半導体試験装
   置。
7. 【請求項７】 前記被試験半導体メモリは複数の被試験
   半導体メモリを含み、前記不良アドレス情報は取り込ん
   だ不良アドレスの数を指示する不良総数情報を含み、前
   記不良アドレス情報は前記複数の被試験半導体メモリに
   対応した複数の不良アドレス情報を含み、 前記不良情報記憶手段は、各々が前記複数の不良アドレ
   ス情報を記憶する複数の不良情報記憶部を有し、 前記複数の不良情報記憶部はそれぞれ、 前記不良総数情報を記憶する不良総数情報記憶機能と、 不良制限数を規定した不良制限情報及び前記不良総数情
   報を受け、前記不良アドレスの数と前記不良制限数とを
   比較して、前記不良アドレスの数が不良制限数以上の場
   合に試験動作の強制停止を指示する試験動作強制停止信
   号を生成する強制制御信号出力機能とを有し、 前記半導体試験装置は、 前記試験動作強制停止信号を受け、該試験動作強制停止
   信号が試験動作の強制停止を指示した時、複数の被試験
   半導体メモリすべてに対する試験を停止する試験制御手
   段をさらに備える、請求項１記載の半導体試験装置。
8. 【請求項８】 請求項１記載の半導体試験装置を用いた
   被試験半導体メモリに対し試験動作を行う半導体試験方
   法であって、 (a)前記所定の動作を消去動作に設定し、前記被試験半
   導体メモリの全アドレスを“１”に設定する消去動作を
   実行するステップと、 (b)前記ステップ(a)実行直後の前記被試験半導体メモリ
   の前記不良アドレス情報を前記不良情報記憶手段に記憶
   させるとともに、前記所定の動作を書き込み動作に設定
   し全アドレスを対象として“０”を書き込む再書き込み
   動作を行うステップとを備え、 前記再書き込み動作に際し、前記所定のアドレスが前記
   不良アドレスである場合に、前記不良データに基づき消
   去不良のビットには例外的に“０”の書き込みを行わな
   いことを特徴とする、半導体試験方法。
9. 【請求項９】 前記ステップ(b)は、 (b-1)前記ステップ(a)実行直後の前記被試験半導体メモ
   リの前記不良アドレス情報を前記不良情報記憶手段に記
   憶させるステップと、 (b-2)前記所定の動作を書き込み動作に設定し、全アド
   レスに対して前記再書き込み動作を行うステップと、 (b-3)前記ステップ(b-1)の直後に行い、前記被試験半導
   体メモリの全アドレスの消去が正常に完了しているか否
   かを判断し、完了している場合は消去試験を終了し、１
   つのアドレスでも完了していない場合は前記ステップ
   (a)を再び実行させるステップとを含み、 前記ステップ(b-1)は、１回目の実行時に、前記被試験
   半導体メモリの全アドレスを対象として行い、２回目以
   降の実行時に、前記被試験半導体メモリの全アドレスの
   うち、直近の前記不良アドレス情報で指示される前記不
   良アドレスのみを対象として行うことを特徴とする、請
   求項８記載の半導体試験方法。
10. 【請求項１０】 前記ステップ(b-3)は、被試験半導体
    メモリの全アドレスの消去が正常に完了していないと判
    断した回数が所定回数に達する場合にも消去試験を終了
    する、請求項９記載の半導体試験方法。
11. 【請求項１１】 前記被試験半導体メモリは複数の被試
    験半導体メモリを含み、前記不良アドレス情報は取り込
    んだ不良アドレスの数を指示する不良総数情報を含み、
    前記不良アドレス情報は前記複数の被試験半導体メモリ
    に対応した複数の不良アドレス情報を含み、 前記ステップ(a)及び(b)の前記消去試験の処理は前記複
    数の被試験半導体メモリ毎にそれぞれ独立に行われ、 前記複数の被試験半導体メモリそれぞれの前記ステップ
    (b)における前記ステップ(b-3)によって前記消去試験が
    終了された後にそれぞれ行われ、 (c)前記不良総数情報に基づき、前記複数の被試験半導
    体メモリのうち対応する被試験半導体メモリの良否を判
    定し、不良と判定した場合に、前記複数の被試験半導体
    メモリの前記消去試験の処理を全て強制的に停止させる
    ステップをさらに備える、請求項１０記載の半導体試験
    方法。
12. 【請求項１２】 前記ステップ(b)は、 (b-1)指定アドレスを得るステップと、 (b-2)前記被試験半導体メモリの前記指定アドレスが前
    記不良アドレスであるか否かを認識し、前記不良アドレ
    スの場合に前記不良データを前記不良情報記憶手段から
    得るステップと、 (b-3)前記所定の動作を書き込み動作に設定し、前記指
    定アドレスに“０”を書き込む再書き込みを行うステッ
    プとを備え、前記ステップ(b-1)〜(b-3)の処理は前記指
    定アドレスをインクリメントしながらアドレス単位で繰
    り返して行われ、 (b-4)前記ステップ(b-1)〜(b-3)の繰り返し処理の終了
    直後に行い、前記被試験半導体メモリの全アドレスの消
    去が正常に完了している場合は試験を終了させ、そうで
    ない場合は前記ステップ(a)を再び実行させるステップ
    をさらに備える、半導体試験方法。
13. 【請求項１３】 請求項１記載の半導体試験装置を用い
    た被試験半導体メモリに対して試験動作を行う半導体試
    験方法であって、前記不良アドレス情報は取り込んだ不
    良アドレスの数を指示する不良総数情報を含み、前記半
    導体試験装置は前記不良アドレスの情報を前記被試験半
    導体メモリ自体に書き込む不良アドレス情報メモリ書き
    込み動作を行う機能をさらに有し、 (a)前記所定の動作を書き込み動作に設定し、前記被試
    験半導体メモリの全アドレスに所定のデータを書き込む
    書き込み動作を実行するステップと、 (b)前記ステップ(a)実行直後の前記被試験半導体メモリ
    の前記不良アドレス情報を前記不良情報記憶手段に記憶
    させるステップと、 (c)前記不良総数情報に基づき、前記被試験半導体メモ
    リの良否を判定し、良と判定した場合に、前記不良アド
    レス情報メモリ書き込み動作を実行するステップと、を
    備える半導体試験方法。