JP5794072B2 - 半導体記憶装置及び半導体集積回路 - Google Patents
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Description
従来、フラッシュEEPROM(Electrically Erasable Programmable Read-Only Memory)の信頼性を高めるため、メモリセルアレイのコラムを複数のセグメントコラムに分割し、選択したセグメントコラムのみをビットラインに導通させる手法があった。
図1は、本実施の形態の半導体記憶装置の一例を示す図である。
半導体記憶装置10は、メモリセルアレイ11、デコーダ12,13、内部アドレス生成部14を有している。
デコーダ12は、内部アドレス生成部14から供給される内部アドレス(コラムアドレス)に応じて、メモリセルアレイ11において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
図2では、メモリセルアレイ11として、NAND型フラッシュメモリのメモリセルアレイを用いた例が示されている。
メモリセルアレイ11に対する書き込み時または読み出し時に、内部アドレス生成部14は、連続する外部アドレスを受信する。
リードディスターブは、読み出し動作時に選択されたメモリセルと同じブロックのメモリセルアレイで、選択されたメモリセルに接続されているワード線とは異なるワード線に接続された非選択状態のメモリセルの閾値電圧が上昇する現象である。読み出し動作時には、非選択状態のメモリセルに接続されたワード線に、たとえば、5V程度の電圧を印加するからである。閾値電圧の上昇が繰り返されると、非選択状態のメモリセルの値が書き変わってしまう可能性がある。
つまり、あるブロックのメモリセルの読み出し時に、そのブロック内の非選択状態のメモリセルに接続されたワード線には、たとえば、5V程度の電圧が印加されるが、他のブロックのワード線には、そのような電圧は印加されない。
メモリセルアレイ11は、ブロックBK1,BK2を有している。
図4は、内部アドレス生成部の一例を示す図である。
一方、外部アドレスの最下位ビット(A0)は、コラムアドレスの最下位ビット(CA0)として、内部アドレス生成部14から出力されるとともに、AND回路36の一方の入力端子及び、インバータ34を介してAND回路37の一方の入力端子に入力される。AND回路37の他方の入力端子には、外部アドレスの下から3ビット目(A2)が入力され、AND回路36の他方の入力端子には、A2がインバータ35を介して入力される。
図1に示した例では、外部アドレスの最上位ビットA4は“0”になっているが、図4に示したような回路の内部アドレス生成部14を用いて、同様の内部アドレスを生成する場合には、A4を無効とする。
図5(A)では、外部アドレスの最上位ビットが無効(“x”と表記している)の場合に生成される内部アドレスの例が示されている。外部アドレスの4ビット(A0〜A3)に応じて、図1に示したものと同様の内部アドレスを生成する。
図6では、外部アドレスの最上位ビットが無効(“x”)で、次の上位ビットであるA3が“0”のときに生成される内部アドレスの例が示されている。
半導体集積回路50は、外部アドレスを受信する外部端子51,52,53,54,55と、複数の半導体記憶装置10−1,10−2,10−3,10−4を備えている。
半導体記憶装置10−1〜10−4は、それぞれ、前述した図4に示したような内部アドレス生成部14を有している。外部端子51は、外部アドレスの最上位ビット以外のビットの数に対応して設けられており、半導体記憶装置10−1〜10−4に外部アドレスの最上位ビット以外のビットを供給する。
図8に示す内部アドレス生成部14aでは、AND回路39の一方の端子及びインバータ33の入力端子が接地されており、AND回路38の一方の端子に、外部アドレスの最上位ビットであるA4が直接入力される回路となっている。
図9は、A4が“0”または“1”に固定されたときに生成される内部アドレスの例を示す図である。
図10は、NAND型フラッシュメモリの一例を示す図である。
コラムデコーダ62は、内部アドレス生成部66から供給されるコラムアドレスに応じて、メモリセルアレイ61において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
キャッシュレジスタ65は、入出力制御部68から供給される、メモリセルアレイ61のメモリセルに書き込むデータまたは、データレジスタ64から供給される、メモリセルアレイ61のメモリセルから読み出されたデータを一時的に保持する。
アドレスレジスタ67は、外部アドレスを保持し、内部アドレス生成部66に供給する。
制御部70は、外部端子CE,OE,WEから、それぞれチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号を受信する。そして、制御部70は、これらの信号と、コマンドレジスタ69に格納されたコマンド情報に応じて、NAND型フラッシュメモリ60の各部を制御する。
図11は、NOR型フラッシュメモリの一例を示す図である。
図11に示すNOR型フラッシュメモリ80は、メモリセルアレイ81、Yアドレスデコーダ82、Xアドレスデコーダ83、データラッチ部84、入出力バッファ85、状態制御部86、内部アドレス生成部87を有している。
入出力バッファ85は、外部端子DQ0,DQ1,…,DQ15に接続されており、外部端子DQ0,DQ1,…,DQ15から入出力されるデータやコマンド情報を保持する。
内部アドレス生成部87として、図4に示したような回路を適用した場合、内部アドレス生成部87は、外部端子AD0〜ADn(n=4)で受信する外部アドレスをもとに、図5に示したような内部アドレスを生成する。そして、内部アドレス生成部87は、生成したコラムアドレスをYアドレスデコーダ82、ロウアドレスをXアドレスデコーダ83に供給する。
なお、本実施の形態の半導体記憶装置10は、上記のようなフラッシュメモリに限らず、DRAMなどの半導体記憶装置についても同様に適用可能である。
たとえば、生成される内部アドレスは図1や図5(A)の例に限定されず、内部アドレス生成部14は、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないような内部アドレスを生成すればよい。
また、内部アドレス生成部14は、図4に示した回路に限定されるものではなく、たとえば、受信した外部アドレスに応じて図1のような内部アドレスを出力するようなソフトウェアであってもよい。
11 メモリセルアレイ
12,13 デコーダ
14 内部アドレス生成部
Claims (6)
- ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、
連続する第1の外部アドレスと第2の外部アドレスを受信すると、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成する内部アドレス生成部と、
を有する半導体記憶装置。 - 前記メモリセルアレイは、データの読み出しまたは書き込みが別々に行われるブロックを複数有し、
前記内部アドレス生成部は、前記第1の外部アドレスに応じて選択されるメモリセルが含まれるブロックとは異なるブロックに含まれるメモリセルを選択する内部アドレスを、前記第2の外部アドレスから生成することを特徴とする請求項1に記載の半導体記憶装置。 - 前記内部アドレス生成部は、受信する外部アドレスの特定のビットが無効の時に、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成することを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記受信する外部アドレスのうち、前記特定のビット以外の少なくとも1つのビットが0または1の固定値であり、前記内部アドレス生成部は、内部アドレスの一部を無効とすることを特徴とする請求項3に記載の半導体記憶装置。
- 外部アドレスを受信する複数の外部端子と、
ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第1の外部アドレスと第2の外部アドレスが受信されると、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成する内部アドレス生成部と、を有する半導体記憶装置と、
を備えることを特徴とする半導体集積回路。 - 前記半導体記憶装置を複数備え、
各前記半導体記憶装置の前記内部アドレス生成部は、受信された前記外部アドレスの特定のビットが無効の時に、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成し、
前記複数の外部端子のうち、前記特定のビットを入力する外部端子が、前記半導体記憶装置ごとに設けられていることを特徴とする請求項5に記載の半導体集積回路。
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