JPH0964037A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0964037A
JPH0964037A JP7214798A JP21479895A JPH0964037A JP H0964037 A JPH0964037 A JP H0964037A JP 7214798 A JP7214798 A JP 7214798A JP 21479895 A JP21479895 A JP 21479895A JP H0964037 A JPH0964037 A JP H0964037A
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inorganic sog
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Jiyunko Matsubara
潤子 松原
Susumu Tajima
享 田島
Shigeru Harada
繁 原田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 半導体装置の層間膜形成において、工程数を
増やすことなく製造コストを抑えるとともに、平坦性、
クラック耐性、および耐湿性に優れ、しかも配線の腐食
を起こさない半導体装置の製造方法を提供する。 【解決手段】 基板１上に、シリコン酸化膜２を介在さ
せ形成された第１の配線３を覆うようにシリコン酸化膜
４を成膜する。次に、シリコン酸化膜４上に厚膜無機Ｓ
ＯＧ膜５を塗布形成し、熱処理を加えた後、さらにシリ
コン酸化膜６を形成し所定のマスクにより、ビアホール
２４を形成する。厚膜無機ＳＯＧ膜５の一部がビアホー
ル２４の側面に露出した状態で、圧力１０-3Ｔｏｒｒ以
下、温度１５０〜５５０℃にて熱処理を行なうことによ
り、ビアホール側壁に吸着しているＣＯ2 、Ｈ2 Ｏなど
の残留ガス２５等が脱離する。この工程により、この後
形成される配線の腐食を防ぎ信頼性の高い半導体装置を
得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法、特に、金属配線間、金属配線下または上の層間絶
縁膜形成方法および平坦化方法に関するものである。
【０００２】
【従来の技術】近年、半導体デバイスの高密度化、高集
積化に対して、下地段差の低減や配線間の絶縁膜の平坦
化がデバイスの歩留りや信頼性を向上する上で重要なプ
ロセスの１つとなっている。そのうち、ＳＯＧ（Spin-O
n-Glass ）を塗布して熱処理する方法が適用されてい
る。
【０００３】ＳＯＧには、無機ＳＯＧと、アルキル基が
シリコンに直接結合した構造を有する有機ＳＯＧとの２
種類がある。
【０００４】無機ＳＯＧを用いて、下地段差を低減しよ
うとする場合、図２４に示すように、下地の酸化膜４上
に無機ＳＯＧ５ａを塗布した後、さらにもう一度、図２
５に示すように、無機ＳＯＧ５ｂを塗布して平坦性を向
上する必要がある。
【０００５】また、段差と段差との間のスペースを埋め
た無機ＳＯＧには、成膜時に膜が収縮することによって
引っ張り応力が働き、クラック２０が発生する。
【０００６】ＳＯＧが金属配線上のパッシベーション膜
の一部として適用された場合、このクラックは耐湿性に
も影響する。たとえば、図２６に示すように、金属配線
上にプラズマＣＶＤ法によって形成されたシリコン窒化
膜１１の段差下部にはクラック２１が発生しやすい。こ
の段差下部を埋めるべくＳＯＧ５ｂが適用されるが、こ
のＳＯＧ５ｂにもクラック２０が発生すると、シリコン
窒化膜１１のクラック２１との両方によって耐湿性が損
なわれ、金属配線７を腐食することがある。
【０００７】一方、図２７に示すように、有機ＳＯＧ５
ｃを用いた場合、およそ１．５μｍまでの膜形成が可能
であることから、１回の塗布によって下地段差を低減で
きる利点がある。
【０００８】しかし、有機ＳＯＧはＳｉ−ＣＨ3 やＳｉ
−Ｃ2 Ｈ5 などのアルキル基を用い、このアルキル基が
酸素プラズマによってダメージを受けやすい。このた
め、図２８に示すように、ビアホールのエッチング時に
おいて、サイドエッチング２２が発生したり、クラック
や膜剥がれ２３が発生する。
【０００９】したがって、ビアホールの側壁に有機ＳＯ
Ｇ５ｃが露出しない構造を形成する必要がある。すなわ
ち、有機ＳＯＧ５ｃを塗布形成後全面エッチバックを行
ない、図２９に示すように、下地段差上部の有機ＳＯＧ
を除去する。この付加的なプロセスを経ることによっ
て、図３０に示すように、ビアホールの側壁に有機ＳＯ
Ｇ５ｃが露出しない構造を形成することが可能となる。
【００１０】さて、このような従来のＳＯＧの問題を解
決するため新しい材料として、従来の無機ＳＯＧよりも
厚く形成することができる無機ＳＯＧ（以下、厚膜無機
ＳＯＧと称す）がある。特開平５−１２１５７２号公報
には、厚膜無機ＳＯＧ膜として、式
【００１１】
【化３】
【００１２】を使用した例が開示されている。この例
は、第１の金属配線３上に上記化学式を持つシリコンポ
リマーを含む層間絶縁膜を堆積して、図３１に示すよう
に、ビアホール２４のエッチングを行なった後、図３２
に示すように、第２の金属配線７を形成するものであ
る。
【００１３】ここで、塗布焼成されたシリコンポリマー
は、ＳｉＯＮまたはＳｉＯ2 構造となって膨張する。こ
のため、膜に残留圧縮応力が発生することによって、ク
ラック耐性が向上するとともに、膜の緻密化を図ること
ができる。
【００１４】このプロセスにより、サイドエッチやクラ
ックを抑制することができる。しかし、図３３に示すよ
うに、ビアホール２４形成後、第２の金属配線を形成す
る際に、ビアホール側壁のＳＯＧから、Ｈ2 ＯやＣＯ2
などのガスが発生して第２の金属配線７が腐食するとい
う、いわゆるポイズンドビアの不良を引起こす現象があ
る。これは、従来の無機ＳＯＧを適用した構造２７や、
有機ＳＯＧを適用した構造２６も、図３４に示すよう
に、同様の現象を起こす。
【００１５】
【発明が解決しようとする課題】以上説明したように、
従来の無機ＳＯＧを用いて、半導体デバイスの配線間の
絶縁膜の平坦化や下地段差の低減を図る場合、重ね塗り
による多層形成が必要で、工程数が増えコストがかかる
問題や、成膜時に膜が収縮することによってクラックが
発生し、耐湿性などのデバイスの信頼性に影響を及ぼす
問題がある。
【００１６】また、従来の有機ＳＯＧを用いた場合で
も、有機ＳＯＧ露出面がサイドエッチされたり、クラッ
クが入り配線の不良を引起こす問題がある。
【００１７】さらに、以上の２種類のＳＯＧの改良ＳＯ
Ｇである厚膜無機ＳＯＧを用いた場合でも、ビアホール
側壁部の厚膜無機ＳＯＧ露出面からの脱ガスによって、
いわゆるポイズンドビアと呼ばれる配線腐食を起こし、
デバイスの信頼性を損なうという問題がある。
【００１８】本発明は、厚膜無機ＳＯＧを適用しても、
工程数を増やすことなく、しかも、コストを抑え、クラ
ック耐性が大きく、耐湿性に優れ、配線の不良を起こさ
ない半導体装置の製造方法を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の製造方法は、厚膜無機ＳＯＧを半
導体基板上に堆積後、温度３００〜５５０℃、窒素、空
気または水蒸気の雰囲気にて熱処理を行ない層間膜を形
成する工程を備える。
【００２０】この製造方法によれば、層間膜は、従来の
無機ＳＯＧよりも厚膜化することができる。
【００２１】したがって、１回の塗布によって下地段差
を低減することができるとともに、クラック耐性を向上
することができる。
【００２２】また、請求項２に記載の製造方法は、厚膜
無機ＳＯＧを含む層間膜を半導体基板上に堆積する工程
と、その層間膜に開口部を形成し、その開口部の側壁面
に厚膜無機ＳＯＧを露出させた後に、真空度１０-3Ｔｏ
ｒｒ以下、温度１５０〜５５０℃にて熱処理する工程と
を含んでいる。
【００２３】この製造方法によれば、真空度１０-3Ｔｏ
ｒｒ以下、温度１５０〜５５０℃にて熱処理を行なうこ
とにより、側壁面の厚膜無機ＳＯＧに吸着しているガス
を脱離することができる。
【００２４】したがって、この後、金属配線を形成して
も、金属配線が開口部で腐食することがなくなる。
【００２５】また、請求項３に記載の製造方法は、厚膜
無機ＳＯＧを半導体基板上に堆積後、その厚膜無機ＳＯ
Ｇ上に窒素プラズマを照射する工程を含む。
【００２６】この製造方法によれば、厚膜無機ＳＯＧ上
層に、窒素プラズマを照射することによって窒化するこ
とができる。
【００２７】したがって、厚膜無機ＳＯＧ内部が窒化し
た表面で保護されるので、クラック耐性をさらに向上す
ることができる。
【００２８】また、請求項４に記載の製造方法は、厚膜
無機ＳＯＧを半導体基板上に堆積後、その厚膜無機ＳＯ
Ｇ上に紫外線を照射する工程を含む。
【００２９】この製造方法によれば、厚膜無機ＳＯＧに
紫外線を照射することによって、ＳｉＯ2 化することが
できる。
【００３０】したがって、クラック耐性をより向上する
ことができる。請求項５に記載の製造方法によれば、そ
のような厚膜無機ＳＯＧとして、式
【００３１】
【化４】
【００３２】で示される第１のシリコンポリマー、また
は式
【００３３】
【化５】
【００３４】で示される第２のシリコンポリマーを適用
することができる。さらに、請求項６に記載の半導体装
置の製造方法は、上記のような、第１または第２のシリ
コンポリマーを形成した後、熱処理を加えて層間膜を形
成する工程を備えるので、クラック耐性が向上でき、層
間膜を厚膜化することができる。
【００３５】したがって、下地の段差を容易に低減する
ことができるとともに、耐湿性等のデバイスの信頼性を
向上することができる。
【００３６】
【発明の実施の形態】
（実施の形態１）ＳＯＧ材料を用いた本発明の実施の形
態１を図を用いて説明する。
【００３７】本発明で使用するＳＯＧは厚膜無機ＳＯＧ
と呼ばれ、Ｓｉ−ＨやＳｉ−Ｎなどの無機基とシリコン
との結合を持ち、式
【００３８】
【化６】
【００３９】で示される第１のＳＯＧ、または、式
【００４０】
【化７】
【００４１】で示される第２のＳＯＧがある。この厚膜
無機ＳＯＧは、Ｓｉ−ＯＨ結合からなる従来の無機ＳＯ
Ｇに比べると、Ｓｉ−Ｈの結合が切れにくいため、内部
応力によるクラック耐性が約１．３〜２．０倍に向上し
た。このため、一回の塗布で、従来の無機ＳＯＧよりも
厚膜化が可能となった。
【００４２】まず、図１に示すように、下地酸化膜４上
に厚膜無機ＳＯＧ５をスピンコートにより塗布し、溶媒
を除去する。その後、シンタ炉にてＮ2 、Ｈ2 Ｏ、Ｏ2
などの適当な雰囲気中で３００〜５５０℃の温度範囲で
熱処理する。
【００４３】この熱処理工程において、クラック耐性を
より向上するためにシンタ炉への挿入および引出速度
は、１０ｃｍ／ｍｉｎ以下であることが望ましい。ま
た、挿入、引出しのときの温度は、実処理温度よりも３
０〜１００℃低い温度で行なうのが好ましい。
【００４４】実際に、挿入引出温度を実処理温度と同じ
とした場合、５０００ÅでＳＯＧにクラックが発生した
ものが、挿入引出の温度を実処理温度より３０〜１００
℃下げることによってＳＯＧのクラックの発生を防止す
ることができた。
【００４５】また、挿入引出速度を１５ｃｍ／ｍｉｎで
行なった場合、７０００ÅでＳＯＧにクラックが発生し
ていたものが、１０ｃｍ／ｍｉｎに下げることによって
ＳＯＧのクラックの発生を防止することができた。
【００４６】このようにして、一回のＳＯＧ塗布によっ
て下地段差の低減やクラック耐性の向上が図れるので、
半導体装置の信頼性を上げることができるとともに、工
程数を増やすことがなく、製造コストも抑えることがで
きる。
【００４７】（実施の形態２）次に、本発明の実施の形
態２を説明する。
【００４８】図１に示したように、下地酸化膜４上に厚
膜無機ＳＯＧを形成した後、図２に示すように、プラズ
マＣＶＤ法により、シリコン酸化膜６を形成する。所定
のマスクにより、ビアホールのパターニング行ない、異
方性エッチングを行なってビアホール２４を形成する。
【００４９】次に、図３に示すように、ビアホール側壁
に厚膜無機ＳＯＧの一部が露出した状態において、１０
-3Ｔｏｒｒ以下の減圧状態にて、温度１５０〜５５０℃
の範囲で熱処理を行なう。この熱処理によって、ビアホ
ール側壁部のＳＯＧの一部に吸着しているＣＯ2 、Ｈ2
Ｏなどの残留ガス２５や吸着水が脱離する。
【００５０】熱処理後、ビアホール側壁に不純物が再吸
着するのを防ぐために、図４に示すように、連続して第
２の配線７を形成する。
【００５１】ここで、熱処理の温度範囲は次の実験によ
り求めた。すなわち、ビアホールを開口して厚膜無機Ｓ
ＯＧの一部が露出した状態において、ＴＤＳ（Thermal-
Desorption-Spectroscopy ）により脱ガス量を評価し
た。この場合、第１のＳＯＧを適用した。
【００５２】その結果、図５に示すグラフを得た。これ
は、ウェハに与える温度とウェハから脱離して検出され
る物質の質量数との関係を示すものである。このグラフ
によると、質量数１８、すなわちＨ2 Ｏの脱ガス量が多
く、１５０℃付近を中心に放出されていることが判明し
た。
【００５３】したがって、ビアホール開口後の熱処理の
下限温度は１５０℃であることが望ましい。一方、上限
温度は金属配線が溶融しない５５０℃が好ましい。
【００５４】さらに、ウェハの歩留りの熱処理温度依存
性を評価した。図６はその結果で、熱処理温度が１００
℃では歩留りにばらつきが大きいが、２００℃以上にな
ると高歩留りでかつばらつきが低減していることがわか
った。
【００５５】このようにして、厚膜無機ＳＯＧを金属配
線間に適用した際に、ビアホールに厚膜無機ＳＯＧが露
出した構造となっても、減圧下にて熱処理して脱ガスを
行なうことによって、金属配線が腐食するのを防ぐこと
ができ、半導体装置を高歩留りでかつ安定して得ること
ができる。
【００５６】（実施の形態３）次に、実施の形態３を説
明する。
【００５７】図７に示すように、第２の配線７上に、厚
膜無機ＳＯＧ２５を塗布し、熱処理してビアホールを埋
め込む。その後、図８に示すように、プラズマＣＶＤ法
によって、シリコン酸化膜２６を堆積した後、第３の配
線２７を形成する。さらに、第３の配線２７を覆うよう
にシリコン酸化膜２８を堆積する。
【００５８】以下、同様の工程を繰返すことによって、
３層以上の多層配線構造を形成する。
【００５９】このようにして、厚膜無機ＳＯＧを適用す
ることによって下地の段差を低減したり、ビアホールを
埋め込むことができるので、多層配線を容易に形成する
ことができ、デバイスの高集積化を図ることができる。
【００６０】（実施の形態４）次に、実施の形態４とし
て、ＳＯＧの窒化を行ない、さらにクラック耐性を向上
する方法について説明する。
【００６１】図９に示すように、第１の配線３を覆うよ
うにプラズマＣＶＤ法によってシリコン酸化膜４を形成
した後、厚膜無機ＳＯＧ５を塗布形成する。
【００６２】次に、このＳＯＧ５表面に窒素プラズマを
照射し、図１０に示すように、ＳＯＧ５の表面を窒化５
ｄする。
【００６３】ここで、厚膜無機ＳＯＧ塗布後、窒素プラ
ズマ処理の有無による脱ガス量をＴＤＳにて評価した。
その結果、図１１および図１２に示すグラフを得た。こ
の場合、第１のＳＯＧを適用した。
【００６４】図１１は窒素プラズマ処理をしないもの、
図１２は窒素プラズマ処理をしたものである。図１２に
示すように、窒素プラズマ処理を行なったものは５００
℃付近までは脱ガスはほとんど見られなかった。つま
り、５００℃以下では膜の分解などが抑制され、膜の収
縮が起こらない。したがって、ＳＯＧ表面付近を窒化す
ることにより、クラック耐性が向上することがわかっ
た。
【００６５】さらに、クラック耐性の加速評価を行なっ
たところ、窒素プラズマ処理した厚膜無機ＳＯＧは、４
００℃１５分、窒素雰囲気による熱処理を１０回繰返し
てもクラックが発生しなかった。一方、窒素プラズマ処
理をしなかった厚膜無機ＳＯＧについては、４回目でク
ラックが発生した。
【００６６】このようにして、厚膜無機ＳＯＧ塗布後、
窒素プラズマ処理を施すことによってクラック耐性が向
上し、信頼性の高い半導体装置を得ることができる。
【００６７】（実施の形態５）次に、実施の形態５とし
て、厚膜無機ＳＯＧのＳｉＯ2 化をより促進し、クラッ
ク耐性を向上させる方法について説明する。
【００６８】図１３に示すように、第１の配線３を覆う
ようにプラズマＣＶＤ法によってシリコン酸化膜４を形
成した後、厚膜無機ＳＯＧ５を塗布形成する。次に、こ
の厚膜無機ＳＯＧ５表面に紫外線を照射する。
【００６９】ここで、紫外線照射の有無による厚膜無機
ＳＯＧ中のＳｉＯ2 化の違いを、図１５および図１６を
用いて説明する。図１５は、厚膜無機ＳＯＧ塗布後紫外
線照射せずに、３００℃または４００℃で熱処理した後
のＳＯＧの赤外線吸収スペクトルを示し、図１６は、厚
膜無機ＳＯＧ塗布後紫外線照射を行ない、３００℃また
は４００℃で熱処理した後のＳＯＧの赤外線吸収スペク
トルを示す。この場合、第２のＳＯＧを適用した。
【００７０】紫外線照射した厚膜無機ＳＯＧは、Ｓｉ−
Ｏ−Ｓｉの結合に対応する赤外線吸収強度が、紫外線を
照射しない厚膜無機ＳＯＧのものと比べて大きくなり、
ＳｉＯ2 化が促進されていることが判明した。
【００７１】このようにして、紫外線を照射することに
よって、図１４に示すように、ＳｉＯ2 ５ｅ化が促進さ
れ、クラック耐性がさらに向上して信頼性の高い半導体
装置を得ることができる。
【００７２】さらに、厚膜無機ＳＯＧのクラック耐性が
向上する特性は、耐湿性も向上する役目を果たす。
【００７３】（実施の形態６）そこで、実施の形態６と
して、パッシベーション膜と併用する場合について説明
する。
【００７４】図１７に示すように、金属配線７上にプラ
ズマＣＶＤ法によって形成されたパッシベーション膜１
１としてのシリコン窒化膜１１の段差下部付近にはクラ
ック２１が入りやすい。しかし、クラックが入ったとし
ても、シリコン酸化膜またはシリコン窒素の上に、厚膜
無機ＳＯＧを塗布し熱処理を加えてクラック２１を塞ぐ
ことによって、クラックから水蒸気などが浸入するのを
防ぐことができる。
【００７５】したがって、半導体装置の耐湿性が向上
し、信頼性の高い半導体装置を得ることができる。
【００７６】（実施の形態７）次に、実施の形態７を説
明する。
【００７７】厚膜無機ＳＯＧを適用することによって、
配線腐食防止、クラック耐性、平坦性の向上に直接効果
があることは述べてきたとおりであるが、半導体デバイ
スの電気的特性の向上へも間接的に貢献することができ
る。すなわち、厚膜無機ＳＯＧ以外のシリコン系の膜に
おいて、もしＳｉ原子にダングリングボンドと呼ばれる
未結合手が存在する場合、厚膜無機ＳＯＧ中に存在する
水素がその未結合手へ結合して、未結合手を終端させる
役目を果たすことができる。つまり、厚膜無機ＳＯＧが
未結合手への水素供給源となるのである。
【００７８】たとえば、先端メモリデバイスの１つとし
てＳＲＡＭ（Static-Random-Access-Memory ）がある。
ＳＲＡＭのメモリセルはフリップフロップにより形成さ
れ、いくつかのタイプがある。その中に、安定性のよい
ＣＭＯＳ型セルでかつセル面積を小さくするために開発
されたＴＦＴ（Thin-Film-Transistor）型がある。
【００７９】図１８は、その断面の一例を示すものであ
る。ＴＦＴは、基板１上に形成されたゲート電極９上に
ゲート酸化膜３１を介在させて、ポリシリコン３４から
なるチャンネル領域と、ゲート電極９の両側に１対のソ
ース／ドレイン３２，３３とを含んで構成される。ポリ
シリコン３４には、図１９に示すように、結晶粒界３５
が存在する。その結晶粒界３５には、シリコンのダング
リングボンド３６が存在し、ミッドギャップ準位を形成
する。
【００８０】この準位にキャリアがトラップされ、他の
キャリアを結晶粒界３５から排除して空乏層３７を作り
電位障壁を作る。この電位障壁のために、ゲート電圧が
しきい値電圧のときのソース／ドレイン間電流であるオ
ン電流が減少したり、ゲート電圧が０Ｖのときのソース
／ドレイン間電流であるオフ電流が、この準位を介した
熱励起によりリーク電流として生じる。
【００８１】したがって、ＴＦＴの電気的特性として、
オン電流は高い方が、オフ電流は低い方が特性がよい。
【００８２】そこで、図２０に示すように、ＴＦＴ上に
ＴＥＯＳ系シリコン酸化膜３８を介在させ、厚膜無機Ｓ
ＯＧ５を形成する。図２１に示すように、厚膜無機ＳＯ
Ｇ中の水素が下層のＴＦＴのポリシリコン３４のダング
リングボンドに結合３９する。
【００８３】水素が結合することにより、ミッドギャッ
プ準位のキャリアを減少させて、電位障壁を下げ、オン
電流を増加させるとともに、ミッドギャップ準位を介し
た発生電流を抑制して、オフ電流を減少させることがで
きる。
【００８４】実際に、チャンネル長０．６μｍ、チャン
ネル幅０．８μｍを有するＴＦＴを備えたＳＲＡＭにお
いて、厚膜無機ＳＯＧを適用しない場合、オン電流が１
ｐＡ程度、オフ電流が１００ｆＡ程度であったものが、
厚膜無機ＳＯＧを適用することによって、オン電流１０
ｐＡ程度、オフ電流１０ｆＡ程度となり、それぞれ約１
桁の特性向上を達成することができた。
【００８５】また、ＳＲＡＭに限らずＤＲＡＭ（Dynami
c-Random-Access-Memory）においても、ダングリングボ
ンドを終端させることによって、メモリ信号を再生させ
るリフレッシュの間隔を延ばすことができるなど、リフ
レッシュ特性を改善することができる。さらに、トラン
ジスタの接合リーク電流を低減することができる。この
ようにして高性能でしかも信頼性の高い半導体装置を得
ることができる。
【００８６】以上の実施の形態においては、厚膜無機Ｓ
ＯＧを残すようなプロセスつまり、ノンエッチバックプ
ロセスを中心に説明したが、デバイスの平坦性向上を図
るために、エッチバックを行なうこともできる。
【００８７】（実施の形態８）そこで、実施の形態８に
ついて説明する。
【００８８】図２２に示すように、半導体基板１上に形
成された分離絶縁膜８、ゲート電極９などを埋めるよう
に酸化膜１０を堆積する。その後、その酸化膜１０上に
厚膜無機ＳＯＧ５を塗布熱処理することによって酸化膜
の段差部を埋め、ほぼ平坦なＳＯＧ膜を形成する。次
に、このＳＯＧ膜および酸化膜をたとえば異方性エッチ
ングにより全面エッチバックを行ないＳＯＧ膜を除去す
る。この工程により、図２３に示すように、段差の軽減
された下地を得ることができる。
【００８９】なお、ドライエッチバックに限らず、ＳＯ
Ｇ膜と酸化膜に対するエッチングレートがほぼ同じにな
るようなエッチング方法であればどんな方法でもよい。
【００９０】このようにして、下地段差を軽減すること
ができるので、後の工程における写真製版工程におい
て、所定のパターンを精密に形成することができ、信頼
性の高い半導体装置を得ることができる。
【００９１】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲の
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
【図２】 本発明の実施の形態２に係る半導体装置の製
造方法の一工程を示す断面図である。
【図３】 本発明の実施の形態２において、図２に示す
工程の後に行なわれる工程を示す断面図である。
【図４】 本発明の実施の形態２において、図３に示す
工程の後に行なわれる工程を示す断面図である。
【図５】 本発明の実施の形態２に係るＴＤＳによるＳ
ＯＧの脱ガス評価結果を示すグラフである。
【図６】 本発明の実施の形態２に係るウェハ歩留りと
ベーク温度との関係を示すグラフである。
【図７】 本発明の実施の形態３に係る半導体装置の製
造方法の一工程を示す断面図である。
【図８】 本発明の実施の形態３において、図７に示す
工程の後に行なわれる工程を示す断面図である。
【図９】 本発明の実施の形態４に係る半導体装置の製
造方法の一工程を示す断面図である。
【図１０】 本発明の実施の形態４において、図９に示
す工程の後に行なわれる工程を示す断面図である。
【図１１】 本発明の実施の形態４に係るＴＤＳによる
ＳＯＧの脱ガス評価結果を示す第１のグラフである。
【図１２】 本発明の実施の形態４に係るＴＤＳによる
ＳＯＧの脱ガス評価結果を示す第２のグラフである。
【図１３】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１４】 本発明の実施の形態５において、図１３に
示す工程の後に行なわれる工程を示す断面図である。
【図１５】 本発明の実施の形態５に係る赤外線吸収に
よるＳＯＧスペクトルの第１の図である。
【図１６】 本発明の実施の形態５に係る赤外線吸収に
よるＳＯＧスペクトルの第２の図である。
【図１７】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１８】 本発明の実施の形態７に係るＳＲＡＭのＴ
ＦＴ近傍の断面図である。
【図１９】 本発明の実施の形態７において、ポリシリ
コン中のシリコンの結合状態を示す図である。
【図２０】 本発明の実施の形態７において、図１８に
示すＴＦＴ上にＳＯＧを形成した断面図である。
【図２１】 本発明の実施の形態７において、図２０に
示すポリシリコン中のシリコンの結合状態を示す図であ
る。
【図２２】 本発明の実施の形態８に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２３】 本発明の実施の形態８において、図１９に
示す工程の後に行なわれる工程を示す断面図である。
【図２４】 従来の半導体装置の製造方法の一例の一工
程を示す断面図である。
【図２５】 従来において、図２１に示す工程の後に行
なわれる工程を示す断面図である。
【図２６】 従来の半導体装置の製造方法の他の例の一
工程を示す断面図である。
【図２７】 従来の半導体装置の製造方法のさらに他の
例の一工程を示す断面図である。
【図２８】 従来において、図２４の工程の後に行なわ
れる工程を示す第１の断面図である。
【図２９】 従来において、図２４の工程の後に行なわ
れる工程を示す第２の断面図である。
【図３０】 従来において、図２６に示す工程の後に行
なわれる工程を示す断面図である。
【図３１】 従来の半導体装置の製造方法のまたさらに
他の例の一工程を示す断面図である。
【図３２】 従来において、図２８に示す工程の後に行
なわれる工程を示す断面図である。
【図３３】 従来において、図２９に示す工程の後の断
面を示す図である。
【図３４】 従来の半導体装置の製造方法のまたまたさ
らに他の例の一工程を示す断面図である。
【符号の説明】
２，４，６，１１，１２ シリコン酸化膜、３ 第１の
配線、５，５ｄ 厚膜無機ＳＯＧ、５ａ，５ｂ 無機Ｓ
ＯＧ、５ｃ 有機ＳＯＧ、７ 第２の配線、２０，２
１，２３ クラック、２２ サイドエッチ、２４ ビア
ホール。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置の製造方法
【特許請求の範囲】
【化１】 で示される第１のシリコンポリマー、または式
【化２】 で示される第２のシリコンポリマーから形成される無機
膜を含む請求項１ないし４のいずれか１項に記載の半導
体装置の製造方法。
【化３】 で示される第１のシリコンポリマー、または式
【化４】 で示される第２のシリコンポリマーを塗布した後、熱を
加えて層間膜を形成する工程を含む半導体装置の製造方
法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法、特に、金属配線間、金属配線下または上の層間絶
縁膜形成方法および平坦化方法に関するものである。
【０００２】
【従来の技術】近年、半導体デバイスの高密度化、高集
積化に対して、下地段差の低減や配線間の絶縁膜の平坦
化がデバイスの歩留りや信頼性を向上する上で重要なプ
ロセスの１つとなっている。そのうち、シリコンポリマ
ーをスピンオングラス（Spin-On-Glass ）法によって塗
布形成した膜（以下「ＳＯＧ膜」と記す）を熱処理する
方法が適用されている。
【０００３】ＳＯＧ膜を形成する材料（以下「ＳＯＧ材
料」と記す）には、無機ＳＯＧ材料と、アルキル基がシ
リコンの直接結合した構造を有する有機ＳＯＧ材料との
２種類がある。
【０００４】無機ＳＯＧ材料を用いて、下地段差を低減
しようとする場合、図２４に示すように、下地の酸化膜
４上に無機ＳＯＧ膜５ａを塗布形成した後、さらにもう
一度、図２５に示すように、無機ＳＯＧ膜５ｂを塗布形
成して平坦性を向上する必要がある。
【０００５】また、段差と段差との間のスペースを埋め
た無機ＳＯＧ膜には、成膜時に膜が収縮することによっ
て引っ張り応力が働き、クラック２０が発生する。
【０００６】ＳＯＧ膜が金属配線上のパッシベーション
膜の一部として適用された場合、このクラックは耐湿性
にも影響する。たとえば、図２６に示すように、金属配
線上にプラズマＣＶＤ法によって形成されたシリコン窒
化膜１１の段差下部にはクラック２１が発生しやすい。
この段差下部を埋めるべく無機ＳＯＧ膜５ｂが適用され
るが、この無機ＳＯＧ膜５ｂにもクラック２０が発生す
ると、シリコン窒化膜１１のクラック２１との両方によ
って耐湿性が損なわれ、金属配線７を腐食することがあ
る。
【０００７】一方、図２７に示すように、有機ＳＯＧ膜
５ｃを用いた場合、およそ１．５μｍまでの膜形成が可
能であることから、１回の塗布によって下地段差を低減
できる利点がある。
【０００８】しかし、有機ＳＯＧ膜にはＳｉ−ＣＨ3 や
Ｓｉ−Ｃ2 Ｈ5 などのアルキル基が含まれ、このアルキ
ル基が酸素プラズマによってダメージを受けやすい。こ
のため、図２８に示すように、ビアホールのエッチング
時において、サイドエッチング２２が発生したり、クラ
ックや膜剥がれ２３が発生する。
【０００９】したがって、ビアホールの側壁に有機ＳＯ
Ｇ膜５ｃが露出しない構造を形成する必要がある。すな
わち、有機ＳＯＧ膜５ｃを塗布形成後全面エッチバック
を行ない、図２９に示すように、下地段差上部の有機Ｓ
ＯＧ膜を除去する。この付加的なプロセスを経ることに
よって、図３０に示すように、ビアホールの側壁に有機
ＳＯＧ膜５ｃが露出しない構造を形成することが可能と
なる。
【００１０】さて、このような従来の無機ＳＯＧ膜の問
題を解決するため新しい材料として、従来の無機ＳＯＧ
膜よりも厚く塗布形成することができる無機ＳＯＧ膜
（以下、「厚膜無機ＳＯＧ膜」と記す）がある。特開平
５−１２１５７２号公報には、厚膜無機ＳＯＧ膜の材料
として、式
【００１１】
【化５】
【００１２】を使用した例が開示されている。この例
は、第１の金属配線３上に上記化学式を持つシリコンポ
リマーを含む層間絶縁膜を堆積して、図３１に示すよう
に、ビアホール２４のエッチングを行なった後、図３２
に示すように、第２の金属配線７を形成するものであ
る。
【００１３】ここで、塗布焼成されたシリコンポリマー
は、ＳｉＯＮまたはＳｉＯ2 構造となって膨張する。こ
のため、膜に残留圧縮応力が発生することによって、ク
ラック耐性が向上するとともに、膜の緻密化を図ること
ができる。
【００１４】このプロセスにより、サイドエッチやクラ
ックを抑制することができる。しかし、図３３に示すよ
うに、ビアホール２４形成後、第２の金属配線を形成す
る際に、ビアホール側壁の厚膜無機ＳＯＧ膜から、Ｈ2
ＯやＣＯ2 などのガスが発生して第２の金属配線７が腐
食するという、いわゆるポイズンドビアの不良を引起こ
す現象がある。この現象は、従来の無機ＳＯＧ膜を適用
した構造２７や、有機ＳＯＧ膜を適用した構造２６に
も、図３４に示すように、同様に生じる。
【００１５】
【発明が解決しようとする課題】以上説明したように、
従来の無機ＳＯＧ材料を用いて、半導体デバイスの配線
間の絶縁膜の平坦化や下地段差の低減を図る場合、重ね
塗りによる多層形成が必要で、工程数が増えコストがか
かる問題や、成膜時に膜が収縮することによってクラッ
クが発生し、耐湿性などのデバイスの信頼性に影響を及
ぼす問題がある。
【００１６】また、従来の有機ＳＯＧ材料を用いた場合
でも、有機ＳＯＧ膜露出面がサイドエッチされたり、ク
ラックが入り配線の不良を引起こす問題がある。
【００１７】さらに、以上の２種類のＳＯＧ材料の改良
ＳＯＧ材料である厚膜無機ＳＯＧ材料を用いた場合で
も、ビアホール側壁部の厚膜無機ＳＯＧ膜露出面からの
脱ガスによって、いわゆるポイズンドビアと呼ばれる配
線腐食を起こし、デバイスの信頼性を損なうという問題
がある。
【００１８】本発明は、厚膜無機ＳＯＧ材料を適用して
も、工程数を増やすことなく、しかも、コストを抑え、
クラック耐性が大きく、耐湿性に優れ、配線の不良も起
こさない半導体装置の製造方法を提供することを目的と
する。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の製造方法は、スピンオングラス法
によって無機膜を半導体基板上に形成後、温度３００〜
５５０℃の下で、窒素の雰囲気、空気の雰囲気または水
蒸気の雰囲気にて熱処理を行ない層間膜を形成する工程
を備える。
【００２０】この製造方法によれば、層間膜は、従来の
無機ＳＯＧ膜よりも厚膜化することができる。
【００２１】したがって、１回の塗布によって下地段差
を低減することができるとともに、クラック耐性を向上
することができる。
【００２２】また、請求項２に記載の製造方法は、スピ
ンオングラス法によって形成された無機膜を含む層間膜
を半導体基板上に形成する工程と、その層間膜に開口部
を形成し、その開口部の側壁面に無機膜を露出させた後
に、真空度１０-3Ｔｏｒｒ以下、温度１５０〜５５０℃
にて熱処理する工程とを含んでいる。
【００２３】この製造方法によれば、真空度１０-3Ｔｏ
ｒｒ以下、温度１５０〜５５０℃にて熱処理を行なうこ
とにより、側壁面の無機膜に吸着しているガスを脱離す
ることができる。
【００２４】したがって、この後、金属配線を形成して
も、金属配線が開口部で腐食することがなくなる。
【００２５】また、請求項３に記載の製造方法は、スピ
ンオングラス法によって無機膜を半導体基板上に形成
後、その無機膜上に窒素プラズマを照射する工程を含
む。
【００２６】この製造方法によれば、無機膜上層に、窒
素プラズマを照射することによって窒化することができ
る。
【００２７】したがって、無機膜内部が窒化した表面で
保護されるので、クラック耐性をさらに向上することが
できる。
【００２８】また、請求項４に記載の製造方法は、スピ
ンオングラス法によって無機膜を半導体基板上に形成
後、その無機膜上に紫外線を照射する工程を含む。
【００２９】この製造方法によれば、無機膜に紫外線を
照射することによって、ＳｉＯ2 化することができる。
【００３０】したがって、クラック耐性をより向上する
ことができる。請求項５に記載の製造方法によれば、そ
のようなスピンオングラス法によって形成される無機膜
の材料として、式
【００３１】
【化６】
【００３２】で示される第１のシリコンポリマー、また
は式
【００３３】
【化７】
【００３４】で示される第２のシリコンポリマーを適用
することができる。さらに、請求項６に記載の半導体装
置の製造方法は、上記のような、第１または第２のシリ
コンポリマーを形成した後、熱処理を加えて層間膜を形
成する工程を備えるので、クラック耐性が向上でき、層
間膜を厚膜化することができる。
【００３５】したがって、下地の段差を容易に低減する
ことができるとともに、耐湿性等のデバイスの信頼性を
向上することができる。
【００３６】
【発明の実施の形態】 （実施の形態１）ＳＯＧ材料を用いた本発明の実施の形
態１を図を用いて説明する。
【００３７】本発明で使用するＳＯＧ材料は厚膜無機Ｓ
ＯＧ材料と呼ばれ、Ｓｉ−ＨやＳｉ−Ｎなどの無機基と
シリコンとの結合を持ち、式
【００３８】
【化８】
【００３９】で示される第１のＳＯＧ材料、または、式
【００４０】
【化９】
【００４１】で示される第２のＳＯＧ材料がある。この
厚膜無機ＳＯＧ材料は、Ｓｉ−ＯＨ結合からなる従来の
無機ＳＯＧ材料に比べると、Ｓｉ−Ｈの結合が切れにく
いため、内部応力によるクラック耐性が約１．３〜２．
０倍に向上した。このため、一回の塗布で、従来の無機
ＳＯＧ膜よりも厚膜化が可能となった。
【００４２】まず、図１に示すように、下地酸化膜４上
に厚膜無機ＳＯＧ膜５をスピンコートにより塗布し、溶
媒を除去する。その後、シンタ炉にてＮ2 、Ｈ2 Ｏまた
はＯ 2 などの適当な雰囲気中で３００〜５５０℃の温度
範囲で熱処理する。
【００４３】この熱処理工程において、クラック耐性を
より向上するためにシンタ炉への挿入および引出速度
は、１０ｃｍ／ｍｉｎ以下であることが望ましい。ま
た、挿入、引出しのときの温度は、実処理温度よりも３
０〜１００℃低い温度で行なうのが好ましい。
【００４４】実際に、挿入引出温度を実処理温度と同じ
とした場合、５０００ÅでＳＯＧ膜にクラックが発生し
たものが、挿入引出の温度を実処理温度より３０〜１０
０℃下げることによってＳＯＧ膜のクラックの発生を防
止することができた。
【００４５】また、挿入引出速度を１５ｃｍ／ｍｉｎで
行なった場合、７０００ÅでＳＯＧ膜にクラックが発生
していたものが、１０ｃｍ／ｍｉｎに下げることによっ
てＳＯＧ膜のクラックの発生を防止することができた。
【００４６】このようにして、１回のＳＯＧ材料の塗布
によって下地段差の低減やクラック耐性の向上が図れる
ので、半導体装置の信頼性を上げることができるととも
に、工程数を増やすことがなく、製造コストも抑えるこ
とができる。
【００４７】（実施の形態２）次に、本発明の実施の形
態２を説明する。
【００４８】図１に示したように、下地酸化膜４上に厚
膜無機ＳＯＧ膜を塗布形成した後、図２に示すように、
プラズマＣＶＤ法により、シリコン酸化膜６を形成す
る。所定のマスクにより、ビアホールのパターニングを
行ない、異方性エッチングを行なってビアホール２４を
形成する。
【００４９】次に、図３に示すように、ビアホール側壁
に厚膜無機ＳＯＧ膜の一部が露出した状態において、１
０-3Ｔｏｒｒ以下の減圧状態にて、温度１５０〜５５０
℃の範囲で熱処理を行なう。この熱処理によって、ビア
ホール側壁部のＳＯＧ膜の一部に吸着しているＣＯ2 、
Ｈ2 Ｏなどの残留ガス２５や吸着水が脱離する。
【００５０】熱処理後、ビアホール側壁に不純物が再吸
着するのを防ぐために、図４に示すように、連続して第
２の配線７を形成する。
【００５１】ここで、熱処理の温度範囲は次の実験によ
り求めた。すなわち、ビアホールを開口して厚膜無機Ｓ
ＯＧ膜の一部が露出した状態において、ＴＤＳ（Therma
l-Desorption-Spectroscopy ）により脱ガス量を評価し
た。この場合、第１のＳＯＧ材料を適用した。
【００５２】その結果、図５に示すグラフを得た。これ
は、ウェハに与える温度とウェハから脱離して検出され
る物質の質量数との関係を示すものである。このグラフ
によると、質量数１８、すなわちＨ2 Ｏの脱ガス量が多
く、１５０℃付近を中心に放出されていることが判明し
た。
【００５３】したがって、ビアホール開口後の熱処理の
下限温度は１５０℃であることが望ましい。一方、上限
温度は金属配線が溶融しない５５０℃が好ましい。
【００５４】さらに、ウェハの歩留りの熱処理温度依存
性を評価した。図６はその結果で、熱処理温度が１００
℃では歩留りにばらつきが大きいが、２００℃以上にな
ると高歩留りでかつばらつきが低減していることがわか
った。
【００５５】このようにして、厚膜無機ＳＯＧ膜を金属
配線間に適用した際に、ビアホールに厚膜無機ＳＯＧ膜
が露出した構造となっても、減圧下にて熱処理して脱ガ
スを行なうことによって、金属配線が腐食するのを防ぐ
ことができ、半導体装置を高歩留りでかつ安定して得る
ことができる。
【００５６】（実施の形態３）次に、実施の形態３を説
明する。
【００５７】図７に示すように、第２の配線７上に、厚
膜無機ＳＯＧ膜５を塗布形成し、熱処理してビアホール
を埋め込む。その後、図８に示すように、プラズマＣＶ
Ｄ法によって、シリコン酸化膜２を形成した後、第３の
配線２８を形成する。さらに、第３の配線２８を覆うよ
うにシリコン酸化膜４を形成する。
【００５８】以下、同様の工程を繰返すことによって、
３層以上の多層配線構造を形成する。
【００５９】このようにして、厚膜無機ＳＯＧ膜を適用
することによって下地の段差を低減したり、ビアホール
を埋め込むことができるので、多層配線を容易に形成す
ることができ、デバイスの高集積化を図ることができ
る。
【００６０】（実施の形態４）次に、実施の形態４とし
て、ＳＯＧ膜の窒化を行ない、さらにクラック耐性を向
上する方法について説明する。
【００６１】図９に示すように、第１の配線３を覆うよ
うにプラズマＣＶＤ法によってシリコン酸化膜４を形成
した後、厚膜無機ＳＯＧ膜５を塗布形成する。
【００６２】次に、この厚膜無機ＳＯＧ膜５表面に窒素
プラズマを照射し、図１０に示すように、厚膜無機ＳＯ
Ｇ膜５の表面を窒化５ｄする。
【００６３】ここで、厚膜無機ＳＯＧ膜塗布形成後、窒
素プラズマ処理の有無による脱ガス量をＴＤＳにて評価
した。その結果、図１１および図１２に示すグラフを得
た。この場合、第１のＳＯＧ材料を適用した。
【００６４】図１１は窒素プラズマ処理をしないもの、
図１２は窒素プラズマ処理をしたものである。図１２に
示すように、窒素プラズマ処理を行なったものは５００
℃付近までは脱ガスはほとんど見られなかった。つま
り、５００℃以下では膜の分解などが抑制され、膜の収
縮が起こらない。したがって、ＳＯＧ膜表面付近を窒化
することにより、クラック耐性が向上することがわかっ
た。
【００６５】さらに、クラック耐性の加速評価を行なっ
たところ、窒素プラズマ処理した厚膜無機ＳＯＧ膜は、
４００℃１５分、窒素雰囲気による熱処理を１０回繰返
してもクラックが発生しなかった。一方、窒素プラズマ
処理をしなかった厚膜無機ＳＯＧ膜については、４回目
でクラックが発生した。
【００６６】このようにして、厚膜無機ＳＯＧ膜塗布形
成後、窒素プラズマ処理を施すことによってクラック耐
性が向上し、信頼性の高い半導体装置を得ることができ
る。
【００６７】（実施の形態５）次に、実施の形態５とし
て、厚膜無機ＳＯＧ膜のＳｉＯ2 化をより促進し、クラ
ック耐性を向上させる方法について説明する。
【００６８】図１３に示すように、第１の配線３を覆う
ようにプラズマＣＶＤ法によってシリコン酸化膜４を形
成した後、厚膜無機ＳＯＧ膜５を塗布形成する。次に、
この厚膜無機ＳＯＧ膜５表面に紫外線を照射する。
【００６９】ここで、紫外線照射の有無による厚膜無機
ＳＯＧ膜中のＳｉＯ2 化の違いを、図１５および図１６
を用いて説明する。図１５は、厚膜無機ＳＯＧ膜塗布形
成後紫外線照射せずに、３００℃または４００℃で熱処
理した後のＳＯＧ膜の赤外線吸収スペクトルを示し、図
１６は、厚膜無機ＳＯＧ膜塗布形成後紫外線照射を行な
い、３００℃または４００℃で熱処理した後のＳＯＧ膜
の赤外線吸収スペクトルを示す。この場合、第２のＳＯ
Ｇ材料を適用した。
【００７０】紫外線照射した厚膜無機ＳＯＧ膜は、Ｓｉ
−Ｏ−Ｓｉの結合に対応する赤外線吸収強度が、紫外線
を照射しない厚膜無機ＳＯＧ膜のものと比べて大きくな
り、ＳｉＯ2 化が促進されていることが判明した。
【００７１】このようにして、紫外線を照射することに
よって、図１４に示すように、ＳｉＯ2 ５ｅ化が促進さ
れ、クラック耐性がさらに向上して信頼性の高い半導体
装置を得ることができる。
【００７２】さらに、厚膜無機ＳＯＧ膜のクラック耐性
が向上する特性は、耐湿性も向上する役目を果たす。
【００７３】（実施の形態６）そこで、実施の形態６と
して、パッシベーション膜と併用する場合について説明
する。
【００７４】図１７に示すように、金属配線７上にプラ
ズマＣＶＤ法によって形成されたパッシベーション膜１
１としてのシリコン窒化膜１１の段差下部付近にはクラ
ック２１が入りやすい。しかし、クラックが入ったとし
ても、シリコン酸化膜またはシリコン窒素の上に、厚膜
無機ＳＯＧ膜を塗布形成し熱処理を加えてクラック２１
を塞ぐことによって、クラックから水蒸気などが浸入す
るのを防ぐことができる。
【００７５】したがって、半導体装置の耐湿性が向上
し、信頼性の高い半導体装置を得ることができる。
【００７６】（実施の形態７）次に、実施の形態７を説
明する。
【００７７】厚膜無機ＳＯＧ膜を適用することによっ
て、配線腐食防止、クラック耐性、平坦性の向上に直接
効果があることは述べてきたとおりであるが、半導体デ
バイスの電気的特性の向上へも間接的に貢献することが
できる。すなわち、厚膜無機ＳＯＧ膜以外のシリコン系
の膜において、もしＳｉ原子にダングリングボンドと呼
ばれる未結合手が存在する場合、厚膜無機ＳＯＧ膜中に
存在する水素がその未結合手へ結合して、未結合手を終
端させる役目を果たすことができる。つまり、厚膜無機
ＳＯＧ膜が未結合手への水素供給源となるのである。
【００７８】たとえば、先端メモリデバイスの１つとし
てＳＲＡＭ（Static-Random-Access-Memory ）がある。
ＳＲＡＭのメモリセルはフリップフロップにより形成さ
れ、いくつかのタイプがある。その中に、安定性のよい
ＣＭＯＳ型セルでかつセル面積を小さくするために開発
されたＴＦＴ（Thin-Film-Transistor）型がある。
【００７９】図１８は、その断面の一例を示すものであ
る。ＴＦＴは、基板１上に形成されたゲート電極９上に
ゲート酸化膜３１を介在させて、ポリシリコン３４から
なるチャンネル領域と、ゲート電極９の両側に１対のソ
ース／ドレイン３２，３３とを含んで構成される。ポリ
シリコン３４には、図１９に示すように、結晶粒界３５
が存在する。その結晶粒界３５には、シリコンのダング
リングボンド３６が存在し、ミッドギャップ準位を形成
する。
【００８０】この準位にキャリアがトラップされ、他の
キャリアを結晶粒界３５から排除して空乏層３７を作り
電位障壁を作る。この電位障壁のために、ゲート電圧が
しきい値電圧のときのソース／ドレイン間電流であるオ
ン電流が減少したり、ゲート電圧が０Ｖのときのソース
／ドレイン間電流であるオフ電流が、この準位を介した
熱励起によりリーク電流として生じる。
【００８１】したがって、ＴＦＴの電気的特性として、
オン電流は高い方が、オフ電流は低い方が特性がよい。
【００８２】そこで、図２０に示すように、ＴＦＴ上に
ＴＥＯＳ系シリコン酸化膜３８を介在させ、厚膜無機Ｓ
ＯＧ膜５を形成する。図２１に示すように、厚膜無機Ｓ
ＯＧ膜中の水素が下層のＴＦＴのポリシリコン３４のダ
ングリングボンドに結合３９する。
【００８３】水素が結合することにより、ミッドギャッ
プ準位のキャリアを減少させて、電位障壁を下げ、オン
電流を増加させるとともに、ミッドギャップ準位を介し
た発生電流を抑制して、オフ電流を減少させることがで
きる。
【００８４】実際に、チャンネル長０．６μｍ、チャン
ネル幅０．８μｍを有するＴＦＴを備えたＳＲＡＭにお
いて、厚膜無機ＳＯＧ膜を適用しない場合、オン電流が
１ｐＡ程度、オフ電流が１００ｆＡ程度であったもの
が、厚膜無機ＳＯＧ膜を適用することによって、オン電
流１０ｐＡ程度、オフ電流１０ｆＡ程度となり、それぞ
れ約１桁の特性向上を達成することができた。
【００８５】また、ＳＲＡＭに限らずＤＲＡＭ（Dynami
c-Random-Access-Memory）においても、ダングリングボ
ンドを終端させることによって、メモリ信号を再生させ
るリフレッシュの間隔を延ばすことができるなど、リフ
レッシュ特性を改善することができる。さらに、トラン
ジスタの接合リーク電流を低減することができる。この
ようにして高性能でしかも信頼性の高い半導体装置を得
ることができる。
【００８６】以上の実施の形態においては、厚膜無機Ｓ
ＯＧ膜を残すようなプロセスつまり、ノンエッチバック
プロセスを中心に説明したが、デバイスの平坦性向上を
図るために、エッチバックを行なうこともできる。
【００８７】（実施の形態８）そこで、実施の形態８に
ついて説明する。
【００８８】図２２に示すように、半導体基板１上に形
成された分離絶縁膜８、ゲート電極９などを埋めるよう
に酸化膜１０を堆積する。その後、その酸化膜１０上に
厚膜無機ＳＯＧ膜５を塗布形成熱処理することによって
酸化膜の段差部を埋め、ほぼ平坦なＳＯＧ膜を形成す
る。次に、このＳＯＧ膜および酸化膜をたとえば異方性
エッチングにより全面エッチバックを行ないＳＯＧ膜を
除去する。この工程により、図２３に示すように、段差
の軽減された下地を得ることができる。
【００８９】なお、ドライエッチバックに限らず、ＳＯ
Ｇ膜と酸化膜に対するエッチングレートがほぼ同じにな
るようなエッチング方法であればどんな方法でもよい。
【００９０】このようにして、下地段差を軽減すること
ができるので、後の工程における写真製版工程におい
て、所定のパターンを精密に形成することができ、信頼
性の高い半導体装置を得ることができる。
【００９１】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲の
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
【図２】 本発明の実施の形態２に係る半導体装置の製
造方法の一工程を示す断面図である。
【図３】 本発明の実施の形態２において、図２に示す
工程の後に行なわれる工程を示す断面図である。
【図４】 本発明の実施の形態２において、図３に示す
工程の後に行なわれる工程を示す断面図である。
【図５】 本発明の実施の形態２に係るＴＤＳによるＳ
ＯＧ膜の脱ガス評価結果を示すグラフである。
【図６】 本発明の実施の形態２に係るウェハ歩留りと
ベーク温度との関係を示すグラフである。
【図７】 本発明の実施の形態３に係る半導体装置の製
造方法の一工程を示す断面図である。
【図８】 本発明の実施の形態３において、図７に示す
工程の後に行なわれる工程を示す断面図である。
【図９】 本発明の実施の形態４に係る半導体装置の製
造方法の一工程を示す断面図である。
【図１０】 本発明の実施の形態４において、図９に示
す工程の後に行なわれる工程を示す断面図である。
【図１１】 本発明の実施の形態４に係るＴＤＳによる
ＳＯＧ膜の脱ガス評価結果を示す第１のグラフである。
【図１２】 本発明の実施の形態４に係るＴＤＳによる
ＳＯＧ膜の脱ガス評価結果を示す第２のグラフである。
【図１３】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１４】 本発明の実施の形態５において、図１３に
示す工程の後に行なわれる工程を示す断面図である。
【図１５】 本発明の実施の形態５に係る赤外線吸収に
よるＳＯＧ膜スペクトルの第１の図である。
【図１６】 本発明の実施の形態５に係る赤外線吸収に
よるＳＯＧ膜スペクトルの第２の図である。
【図１７】 本発明の実施の形態６に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１８】 本発明の実施の形態７に係るＳＲＡＭのＴ
ＦＴ近傍の断面図である。
【図１９】 本発明の実施の形態７において、ポリシリ
コン中のシリコンの結合状態を示す図である。
【図２０】 本発明の実施の形態７において、図１８に
示すＴＦＴ上にＳＯＧ膜を形成した断面図である。
【図２１】 本発明の実施の形態７において、図２０に
示すポリシリコン中のシリコンの結合状態を示す図であ
る。
【図２２】 本発明の実施の形態８に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２３】 本発明の実施の形態８において、図１９に
示す工程の後に行なわれる工程を示す断面図である。
【図２４】 従来の半導体装置の製造方法の一例の一工
程を示す断面図である。
【図２５】 従来において、図２１に示す工程の後に行
なわれる工程を示す断面図である。
【図２６】 従来の半導体装置の製造方法の他の例の一
工程を示す断面図である。
【図２７】 従来の半導体装置の製造方法のさらに他の
例の一工程を示す断面図である。
【図２８】 従来において、図２４の工程の後に行なわ
れる工程を示す第１の断面図である。
【図２９】 従来において、図２４の工程の後に行なわ
れる工程を示す第２の断面図である。
【図３０】 従来において、図２６に示す工程の後に行
なわれる工程を示す断面図である。
【図３１】 従来の半導体装置の製造方法のまたさらに
他の例の一工程を示す断面図である。
【図３２】 従来において、図２８に示す工程の後に行
なわれる工程を示す断面図である。
【図３３】 従来において、図２９に示す工程の後の断
面を示す図である。
【図３４】 従来の半導体装置の製造方法のまたまたさ
らに他の例の一工程を示す断面図である。
【符号の説明】 ２，４，６，１１，１２ シリコン酸化膜、３ 第１の
配線、５，５ｄ 厚膜無機ＳＯＧ膜、５ａ，５ｂ 無機
ＳＯＧ膜、５ｃ 有機ＳＯＧ膜、７ 第２の配線、２
０，２１，２３ クラック、２２ サイドエッチ、２４
ビアホール。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 無機ＳＯＧを半導体基板上に堆積後、温
    度３００〜５５０℃、窒素、空気または水蒸気の雰囲気
    にて熱処理を行ない、層間膜を形成する工程を含む半導
    体装置の製造方法。
  2. 【請求項２】 無機ＳＯＧを含む層間膜を半導体基板上
    に堆積し、前記層間膜に開口部を形成して、前記開口部
    の側壁面に前記無機ＳＯＧを露出した後、真空度１０-3
    Ｔｏｒｒ以下、温度１５０〜５５０℃にて熱処理する工
    程を含む半導体装置の製造方法。
  3. 【請求項３】 無機ＳＯＧを半導体基板上に堆積後、前
    記無機ＳＯＧ上に、窒素プラズマを照射する工程を含む
    半導体装置の製造方法。
  4. 【請求項４】 無機ＳＯＧを半導体基板上に堆積後、前
    記無機ＳＯＧ上に、紫外線を照射する工程を含む半導体
    装置の製造方法。
  5. 【請求項５】 前記無機ＳＯＧは、式 【化１】 で示される第１のシリコンポリマー、または式 【化２】 で示される第２のシリコンポリマーを含む請求項１ない
    し４のいずれか１項に記載の半導体装置の製造方法。
  6. 【請求項６】 半導体基板上に、前記第１または第２の
    シリコンポリマーを塗布した後、熱処理を加えて層間膜
    を形成する工程を含む半導体装置の製造方法。
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DE19630342A DE19630342C2 (de) 1995-08-23 1996-07-26 Herstellungsverfahren einer isolierenden Zwischenschicht auf einem Halbleitersubstrat
US08/691,043 US5976626A (en) 1995-08-23 1996-08-01 Semiconductor device and method of manufacturing thereof
IT96MI001748A IT1283799B1 (it) 1995-08-23 1996-08-12 Dispositivo a semicondutture e suo procedimento di fabbricazione
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133137A (en) * 1997-09-02 2000-10-17 Nec Corporation Semiconductor device and method of manufacturing the same
KR100325616B1 (ko) * 1999-12-31 2002-02-25 황인길 반도체 소자의 제조 방법
US6444571B1 (en) 1998-11-27 2002-09-03 Nec Corporation Process for fabricating a semiconductor device with improved step coverage and reliability of a lower aluminum line
KR100355864B1 (ko) * 1999-12-31 2002-10-12 아남반도체 주식회사 반도체 소자의 제조 방법
US6503825B1 (en) 1997-02-28 2003-01-07 Tokyo Ohka Kogyo Ltd. Method for forming multi-layer wiring structure
US6767839B1 (en) 1998-08-27 2004-07-27 Tokyo Ohka Kogyo Co., Ltd. Method for forming multi-layer wiring structure
JP2007027557A (ja) * 2005-07-20 2007-02-01 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19804375B4 (de) * 1997-06-26 2005-05-19 Mitsubishi Denki K.K. Verfahren zur Herstellung eines Zwischenschichtisolierfilmes
JPH1116904A (ja) 1997-06-26 1999-01-22 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100459686B1 (ko) * 1997-06-27 2005-01-17 삼성전자주식회사 반도체장치의콘택홀형성방법
KR100413044B1 (ko) * 1997-06-30 2004-03-09 주식회사 하이닉스반도체 반도체 장치의 비아홀 형성 방법
KR100460803B1 (ko) * 1997-07-15 2005-04-06 삼성전자주식회사 반도체소자제조방법
US6274516B1 (en) * 1997-10-27 2001-08-14 Canon Kabushiki Kaisha Process for manufacturing interlayer insulating film and display apparatus using this film and its manufacturing method
JP3676185B2 (ja) * 2000-04-14 2005-07-27 シャープ株式会社 半導体装置
US6232217B1 (en) 2000-06-05 2001-05-15 Chartered Semiconductor Manufacturing Ltd. Post treatment of via opening by N-containing plasma or H-containing plasma for elimination of fluorine species in the FSG near the surfaces of the via opening
US6358842B1 (en) 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
JP2006228990A (ja) * 2005-02-17 2006-08-31 Toshiba Corp 半導体装置の製造方法、及び製造装置
KR100694477B1 (ko) * 2005-12-29 2007-03-12 매그나칩 반도체 유한회사 에스램셀 및 그의 제조 방법
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes
WO2018043407A1 (ja) * 2016-08-29 2018-03-08 日産化学工業株式会社 アセタール保護されたシラノール基を含むポリシロキサン組成物

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60235711A (ja) * 1984-05-07 1985-11-22 Fujitsu Ltd ＳｉＯ２膜の形成方法
US4676868A (en) * 1986-04-23 1987-06-30 Fairchild Semiconductor Corporation Method for planarizing semiconductor substrates
KR910008980B1 (ko) * 1988-12-20 1991-10-26 현대전자산업 주식회사 자외선을 이용한 s.o.g 박막 경화 방법
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices
US5189502A (en) * 1990-05-08 1993-02-23 Nec Corporation Semiconductor device having ventilative insulating films
CA2026605C (en) * 1990-10-01 2001-07-17 Luc Ouellet Multi-level interconnection cmos devices including sog
JPH05121572A (ja) * 1991-10-25 1993-05-18 Fujitsu Ltd 半導体装置の製造方法
JPH0616410A (ja) * 1991-12-13 1994-01-25 Alps Electric Co Ltd 絶縁膜およびその製造方法
JPH05243223A (ja) * 1992-02-28 1993-09-21 Fujitsu Ltd 集積回路装置の製造方法
JPH06112191A (ja) * 1992-09-28 1994-04-22 Fujitsu Ltd 半導体装置
JP2809018B2 (ja) * 1992-11-26 1998-10-08 日本電気株式会社 半導体装置およびその製造方法
JP3217528B2 (ja) * 1993-03-12 2001-10-09 沖電気工業株式会社 ケイ酸ガラス薄膜の形成方法
US5459086A (en) * 1994-11-07 1995-10-17 United Microelectronics Corporation Metal via sidewall tilt angle implant for SOG

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503825B1 (en) 1997-02-28 2003-01-07 Tokyo Ohka Kogyo Ltd. Method for forming multi-layer wiring structure
US6723633B2 (en) 1997-02-28 2004-04-20 Tokyo Ohka Kogyo Co., Ltd. Method for forming multi-layer wiring structure
US6995096B2 (en) 1997-02-28 2006-02-07 Tokyo Ohka Kogyo Co., Ltd. Method for forming multi-layer wiring structure
US6133137A (en) * 1997-09-02 2000-10-17 Nec Corporation Semiconductor device and method of manufacturing the same
US6767839B1 (en) 1998-08-27 2004-07-27 Tokyo Ohka Kogyo Co., Ltd. Method for forming multi-layer wiring structure
US6444571B1 (en) 1998-11-27 2002-09-03 Nec Corporation Process for fabricating a semiconductor device with improved step coverage and reliability of a lower aluminum line
KR100325616B1 (ko) * 1999-12-31 2002-02-25 황인길 반도체 소자의 제조 방법
KR100355864B1 (ko) * 1999-12-31 2002-10-12 아남반도체 주식회사 반도체 소자의 제조 방법
JP2007027557A (ja) * 2005-07-20 2007-02-01 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
ITMI961748A0 (ja) 1996-08-12
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DE19630342A1 (de) 1997-02-27

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