JP2000012674A - 半導体装置の製造方法および素子分離方法 - Google Patents
半導体装置の製造方法および素子分離方法Info
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- JP2000012674A JP2000012674A JP10173473A JP17347398A JP2000012674A JP 2000012674 A JP2000012674 A JP 2000012674A JP 10173473 A JP10173473 A JP 10173473A JP 17347398 A JP17347398 A JP 17347398A JP 2000012674 A JP2000012674 A JP 2000012674A
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- insulating
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Abstract
(57)【要約】
【課題】 半導体集積回路の素子分離の際、絶縁膜のア
ニールにおいて、よりストレスの小さいアニールプロセ
スを提供する。 【解決手段】 （Ａ）半導体基板表面に溝部を形成する
工程と、（Ｂ）溝部に絶縁材料を埋め込む工程と、
（Ｃ）絶縁材料の上に絶縁膜を積層する工程と、（Ｄ）
絶縁材料上の絶縁膜を一部残して除去する工程と、
（Ｅ）絶縁膜が除去された絶縁材料を熱処理する工程
と、（Ｆ）熱処理された絶縁材料を平坦化する工程とを
具備する半導体装置の製造方法および素子分離方法。
ニールにおいて、よりストレスの小さいアニールプロセ
スを提供する。 【解決手段】 （Ａ）半導体基板表面に溝部を形成する
工程と、（Ｂ）溝部に絶縁材料を埋め込む工程と、
（Ｃ）絶縁材料の上に絶縁膜を積層する工程と、（Ｄ）
絶縁材料上の絶縁膜を一部残して除去する工程と、
（Ｅ）絶縁膜が除去された絶縁材料を熱処理する工程
と、（Ｆ）熱処理された絶縁材料を平坦化する工程とを
具備する半導体装置の製造方法および素子分離方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および素子分離方法に関する。
方法および素子分離方法に関する。
【０００２】
【従来の技術】半導体装置において、半導体基板上に電
気的に分離して配置したトランジスタやダイオード、キ
ャパシタ、抵抗などの構成素子が、相互に配線により接
続されている。これらの素子間を分離する技術が素子分
離技術である。
気的に分離して配置したトランジスタやダイオード、キ
ャパシタ、抵抗などの構成素子が、相互に配線により接
続されている。これらの素子間を分離する技術が素子分
離技術である。
【０００３】素子の分離においては、表面の平坦性や工
程の簡素化、欠陥密度を低減しつつ、素子分離幅をでき
る限り小さくすることが、良好な素子の特性、信頼性お
よび回路性能を得るのに望ましいとされている。
程の簡素化、欠陥密度を低減しつつ、素子分離幅をでき
る限り小さくすることが、良好な素子の特性、信頼性お
よび回路性能を得るのに望ましいとされている。
【０００４】素子分離技術は、ＬＯＣＯＳ（LOCal Oxid
ation of Silicon）とＳＴＩ（Shallow Trench Isolati
on）とに大きく分けられる。
ation of Silicon）とＳＴＩ（Shallow Trench Isolati
on）とに大きく分けられる。
【０００５】半導体基板表面を選択酸化するＬＯＣＯＳ
は、いわゆるバーズビークによる素子形成領域の侵食
と、フィールド酸化膜形成時の局部的なストレスの発生
による結晶欠陥の発生という問題点を有している。
は、いわゆるバーズビークによる素子形成領域の侵食
と、フィールド酸化膜形成時の局部的なストレスの発生
による結晶欠陥の発生という問題点を有している。
【０００６】このＬＯＣＯＳ法を改良した素子分離技術
としては、ＢＯＸ（Buried OXide）法、改良コプラナ
法、直接窒化膜マスク方式、ＳＷＡＭＩ（Side Wall Ma
sked Isolation）、選択エピタキシャル法、Ｕグループ
法等が提案されている。中でも、酸化膜埋め込み法であ
るＢＯＸ法は、サブミクロンオーダーのＶＬＳＩ等にお
ける素子分離技術として注目されている。これは、半導
体基板にＵ溝を形成し、絶縁材料でそのＵ溝を埋め込む
ように堆積する方法である。
としては、ＢＯＸ（Buried OXide）法、改良コプラナ
法、直接窒化膜マスク方式、ＳＷＡＭＩ（Side Wall Ma
sked Isolation）、選択エピタキシャル法、Ｕグループ
法等が提案されている。中でも、酸化膜埋め込み法であ
るＢＯＸ法は、サブミクロンオーダーのＶＬＳＩ等にお
ける素子分離技術として注目されている。これは、半導
体基板にＵ溝を形成し、絶縁材料でそのＵ溝を埋め込む
ように堆積する方法である。
【０００７】ＢＯＸ法を用いたトレンチ素子分離法とし
ては、特開平９−８２７０３号公報には、酸化シリコン
埋め込み絶縁膜中の水素を酸素に置換する方法が、特開
平９−２０５１４０号公報には、埋め込み酸化膜を平坦
化前又は後に１１００℃〜１３５０℃で熱処理し、埋め
込み酸化膜中の５員環以上の環構造と４員環以下の環構
造を所定の割合とする方法が、特開平８−１５３７７６
号公報には、ＩＶ族元素（Ｓｉ、Ｇｅ、Ｓｎ）の酸化物
の固溶体からなる絶縁物を埋め込む方法が、そして特開
昭６３−２３７５４２号公報には、埋め込み酸化膜とし
て硼素等の不純物を含んだシリケートガラスを用いる方
法がそれぞれ開示されている。
ては、特開平９−８２７０３号公報には、酸化シリコン
埋め込み絶縁膜中の水素を酸素に置換する方法が、特開
平９−２０５１４０号公報には、埋め込み酸化膜を平坦
化前又は後に１１００℃〜１３５０℃で熱処理し、埋め
込み酸化膜中の５員環以上の環構造と４員環以下の環構
造を所定の割合とする方法が、特開平８−１５３７７６
号公報には、ＩＶ族元素（Ｓｉ、Ｇｅ、Ｓｎ）の酸化物
の固溶体からなる絶縁物を埋め込む方法が、そして特開
昭６３−２３７５４２号公報には、埋め込み酸化膜とし
て硼素等の不純物を含んだシリケートガラスを用いる方
法がそれぞれ開示されている。
【０００８】一方、ＳＴＩ法は微細化に有利である。具
体的には、素子分離領域にＲＩＥ（反応性イオンエッチ
ング）により溝を形成した後、埋め込み材となる酸化膜
をＣＶＤ（化学蒸着）法により堆積させ、溝以外の部分
に堆積した酸化膜を、ＣＭＰ（化学的機械的研磨法）な
どを用いて除去・平坦化して、素子分離を行う。
体的には、素子分離領域にＲＩＥ（反応性イオンエッチ
ング）により溝を形成した後、埋め込み材となる酸化膜
をＣＶＤ（化学蒸着）法により堆積させ、溝以外の部分
に堆積した酸化膜を、ＣＭＰ（化学的機械的研磨法）な
どを用いて除去・平坦化して、素子分離を行う。
【０００９】従来、半導体基板と溝に埋め込まれる絶縁
材料との熱膨張係数が異なるために、素子分離領域形成
中または形成後の熱工程によって、半導体基板中に応力
が生じて結晶欠陥が発生するという問題があった。
材料との熱膨張係数が異なるために、素子分離領域形成
中または形成後の熱工程によって、半導体基板中に応力
が生じて結晶欠陥が発生するという問題があった。
【００１０】とりわけ、絶縁材料の組成を緻密化するた
めに行われるアニールの際の熱ストレスに起因して、特
に、素子分離周辺部において結晶欠陥が生じたり、結晶
欠陥までは至らないもののリーク電流が発生したりする
問題があった。
めに行われるアニールの際の熱ストレスに起因して、特
に、素子分離周辺部において結晶欠陥が生じたり、結晶
欠陥までは至らないもののリーク電流が発生したりする
問題があった。
【００１１】また、例えば、絶縁材料としてシリコン酸
化膜を用いた場合、現在の技術においては不可避の不純
物として水が１００〜２０ｐｐｍ含まれてしまう。上述
した半導体基板と酸化膜との熱膨張係数の違いに加え、
この酸化膜中の水分の解離に伴って膜が収縮することに
よって、半導体基板には過大な圧縮応力が加わるという
問題もあった。
化膜を用いた場合、現在の技術においては不可避の不純
物として水が１００〜２０ｐｐｍ含まれてしまう。上述
した半導体基板と酸化膜との熱膨張係数の違いに加え、
この酸化膜中の水分の解離に伴って膜が収縮することに
よって、半導体基板には過大な圧縮応力が加わるという
問題もあった。
【００１２】すなわち、素子分離を行った後に、表面が
平坦で、結晶欠陥のない半導体装置が望まれていた。特
に、アニール時の熱ストレスに起因する結晶欠陥を抑制
することが望まれていた。
平坦で、結晶欠陥のない半導体装置が望まれていた。特
に、アニール時の熱ストレスに起因する結晶欠陥を抑制
することが望まれていた。
【００１３】
【発明が解決しようとする課題】本発明の目的は、半導
体集積回路の素子分離の際、絶縁膜のアニールにおい
て、よりストレスの小さいアニールプロセスを提供する
ことである。
体集積回路の素子分離の際、絶縁膜のアニールにおい
て、よりストレスの小さいアニールプロセスを提供する
ことである。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、（Ａ）半導体基板表面に溝部を形成する工程
と、（Ｂ）溝部に絶縁材料を埋め込む工程と、（Ｃ）絶
縁材料の上に絶縁膜を積層する工程と、（Ｄ）絶縁材料
上の絶縁膜を一部残して除去する工程と、（Ｅ）絶縁膜
が除去された絶縁材料を熱処理する工程と、（Ｆ）熱処
理された絶縁材料を平坦化する工程とを具備することを
特徴としている。
造方法は、（Ａ）半導体基板表面に溝部を形成する工程
と、（Ｂ）溝部に絶縁材料を埋め込む工程と、（Ｃ）絶
縁材料の上に絶縁膜を積層する工程と、（Ｄ）絶縁材料
上の絶縁膜を一部残して除去する工程と、（Ｅ）絶縁膜
が除去された絶縁材料を熱処理する工程と、（Ｆ）熱処
理された絶縁材料を平坦化する工程とを具備することを
特徴としている。
【００１５】また、本発明の半導体装置の製造方法は、
（Ａ）半導体基板表面に第１の絶縁材料および第１の絶
縁膜を順次堆積してパターニングして溝部を形成する工
程と、（Ｂ）溝部に第２の絶縁材料を埋め込む工程と、
（Ｃ）第２の絶縁材料の上に第２の絶縁膜を積層する工
程と、（Ｄ）第２の絶縁材料上の第２の絶縁膜を一部残
して除去する工程と、（Ｅ）第２の絶縁膜が除去された
第２の絶縁材料を熱処理する工程と、（Ｆ）熱処理され
た第２の絶縁材料を平坦化する工程と、（Ｇ）第１およ
び第２の絶縁膜を除去する工程とを具備することを特徴
としている。
（Ａ）半導体基板表面に第１の絶縁材料および第１の絶
縁膜を順次堆積してパターニングして溝部を形成する工
程と、（Ｂ）溝部に第２の絶縁材料を埋め込む工程と、
（Ｃ）第２の絶縁材料の上に第２の絶縁膜を積層する工
程と、（Ｄ）第２の絶縁材料上の第２の絶縁膜を一部残
して除去する工程と、（Ｅ）第２の絶縁膜が除去された
第２の絶縁材料を熱処理する工程と、（Ｆ）熱処理され
た第２の絶縁材料を平坦化する工程と、（Ｇ）第１およ
び第２の絶縁膜を除去する工程とを具備することを特徴
としている。
【００１６】さらに、本発明の素子分離方法は、（Ａ）
半導体基板表面に溝部を形成する工程と、（Ｂ）溝部に
絶縁材料を埋め込む工程と、（Ｃ）絶縁材料の上に絶縁
膜を積層する工程と、（Ｄ）絶縁材料上の絶縁膜を一部
残して除去する工程と、（Ｅ）絶縁膜が除去された絶縁
材料を熱処理する工程と、（Ｆ）熱処理された絶縁材料
を平坦化する工程とを具備することを特徴としている。
半導体基板表面に溝部を形成する工程と、（Ｂ）溝部に
絶縁材料を埋め込む工程と、（Ｃ）絶縁材料の上に絶縁
膜を積層する工程と、（Ｄ）絶縁材料上の絶縁膜を一部
残して除去する工程と、（Ｅ）絶縁膜が除去された絶縁
材料を熱処理する工程と、（Ｆ）熱処理された絶縁材料
を平坦化する工程とを具備することを特徴としている。
【００１７】本発明の半導体装置の製造方法および素子
分離方法における熱処理の温度は９５０℃以上であるこ
とを特徴としている。また、絶縁材料は酸化膜、絶縁膜
は窒化膜であることを特徴としている。
分離方法における熱処理の温度は９５０℃以上であるこ
とを特徴としている。また、絶縁材料は酸化膜、絶縁膜
は窒化膜であることを特徴としている。
【００１８】本発明は、詳しくは、ＳＴＩ法による素子
分離工程における埋め込みＣＶＤ酸化膜のアニールに関
するものであり、ＳＴＩ平坦化前にＣＶＤ酸化膜のアニ
ールを行うことを特徴としている。
分離工程における埋め込みＣＶＤ酸化膜のアニールに関
するものであり、ＳＴＩ平坦化前にＣＶＤ酸化膜のアニ
ールを行うことを特徴としている。
【００１９】すなわち、アニールを行うタイミング、条
件、酸化膜種を限定することにより、埋め込み酸化膜の
膜質を改善し、アニール時に発生する熱ストレス起因の
結晶欠陥の発生を抑制するものである。
件、酸化膜種を限定することにより、埋め込み酸化膜の
膜質を改善し、アニール時に発生する熱ストレス起因の
結晶欠陥の発生を抑制するものである。
【００２０】ＳＴＩ平坦化前後でアニールに起因するス
トレスの大小を比較した場合、ＳＴＩ平坦化前にアニー
ルを行う場合の方が、平坦化後にアニールする場合より
もストレスが低減される。
トレスの大小を比較した場合、ＳＴＩ平坦化前にアニー
ルを行う場合の方が、平坦化後にアニールする場合より
もストレスが低減される。
【００２１】すなわち、ＳＴＩ平坦化前にアニールする
ことでストレスが低減され、結晶欠陥の発生を抑制し、
ストレス起因のリーク電流を低減することができる。
ことでストレスが低減され、結晶欠陥の発生を抑制し、
ストレス起因のリーク電流を低減することができる。
【００２２】本発明の半導体装置の製造方法を以下に詳
しく説明する。
しく説明する。
【００２３】半導体基板表面に、酸化膜、ストッパーと
して作用する第１の絶縁膜、マスクとして作用する層を
順次堆積する工程と、該酸化膜、該第１の絶縁膜および
該マスク膜の形成された半導体基板に開口部を形成する
工程と、該開口部の両脇最上層に残ったマスク層を除去
して、第１の開口部に埋め込み絶縁材料を堆積する工程
と、該埋め込み絶縁材料の上にストッパーとして作用す
る第２の絶縁膜を形成する工程と、第２の絶縁膜をスト
ッパーとしてエッチングを行う工程と、該埋め込み絶縁
材料にアニールを施す工程と、アニールを施した該埋め
込み絶縁材料を平坦化する工程と、該第１および第２の
絶縁膜を除去する工程とを含むことを特徴としている。
して作用する第１の絶縁膜、マスクとして作用する層を
順次堆積する工程と、該酸化膜、該第１の絶縁膜および
該マスク膜の形成された半導体基板に開口部を形成する
工程と、該開口部の両脇最上層に残ったマスク層を除去
して、第１の開口部に埋め込み絶縁材料を堆積する工程
と、該埋め込み絶縁材料の上にストッパーとして作用す
る第２の絶縁膜を形成する工程と、第２の絶縁膜をスト
ッパーとしてエッチングを行う工程と、該埋め込み絶縁
材料にアニールを施す工程と、アニールを施した該埋め
込み絶縁材料を平坦化する工程と、該第１および第２の
絶縁膜を除去する工程とを含むことを特徴としている。
【００２４】酸化膜は、例えばＳｉＯ２とし、第１およ
び第２の絶縁膜は、例えば、ＳｉＮとする。
び第２の絶縁膜は、例えば、ＳｉＮとする。
【００２５】アニール条件について述べる。本発明にお
いては、特に、アニールのタイミングが重要であり、平
坦化の前に行うことで、熱ストレスの低減が図られ、ひ
いては熱ストレス起因の結晶欠陥およびそれに伴うリー
ク電流の発生を抑制することができる。このアニールの
目的はＣＶＤ膜の緻密化である。アニール温度は、９５
０℃以上であればよいが、９５０℃〜１１００℃が好ま
しい。アニール雰囲気は、窒素、アルゴン等の不活性雰
囲気、酸素またはこれらの混合ガスとし、常圧でも減圧
でもかまわない。
いては、特に、アニールのタイミングが重要であり、平
坦化の前に行うことで、熱ストレスの低減が図られ、ひ
いては熱ストレス起因の結晶欠陥およびそれに伴うリー
ク電流の発生を抑制することができる。このアニールの
目的はＣＶＤ膜の緻密化である。アニール温度は、９５
０℃以上であればよいが、９５０℃〜１１００℃が好ま
しい。アニール雰囲気は、窒素、アルゴン等の不活性雰
囲気、酸素またはこれらの混合ガスとし、常圧でも減圧
でもかまわない。
【００２６】第１の絶縁膜および埋め込み絶縁材料は、
例えば、ＣＶＤにより堆積する。ＣＶＤとしては、常圧
ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、紫外光に
よる光ＣＶＤ法、液相ＣＶＤ法等が挙げられる。常圧Ｃ
ＶＤ法は、Ｏ２をオゾナイザーに導入して放電させて形
成されたオゾン（Ｏ３）を用いる、オゾン系常圧ＣＶＤ
法でもよい。減圧ＣＶＤ法（ＬＰＣＶＤ）は、例えば、
ＴＥＯＳ−Ｏ３の反応を６．７ｋＰａ程度の減圧下で行
ってもよい。プラズマＣＶＤ法は、１３．５６ＭＨｚあ
るいは１５０ｋＨｚ程度のプラズマ放電により、ＴＥＯ
Ｓ、Ｏ２、Ｈｅ等のガスソースを用いて行う。光ＣＶＤ
法は、ＡｒＦ（１９３ｎｍ）、ＫｒＦ（２４９ｎｍ）、
ＸｅＣｌ（３０８ｎｍ）、ＸｅＦ（３５０ｎｍ）等によ
るエキシマレーザ、高圧水銀ランプ、水銀−キセノンラ
ンプの、主に紫外線の光エネルギーを用いて光反応によ
り行う。液相ＣＶＤ法は、例えば、ＲＦ放電により励起
されたＯ２とＴＭＳ（テトラメチルシラン）を用い−４
０℃で行う。
例えば、ＣＶＤにより堆積する。ＣＶＤとしては、常圧
ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、紫外光に
よる光ＣＶＤ法、液相ＣＶＤ法等が挙げられる。常圧Ｃ
ＶＤ法は、Ｏ２をオゾナイザーに導入して放電させて形
成されたオゾン（Ｏ３）を用いる、オゾン系常圧ＣＶＤ
法でもよい。減圧ＣＶＤ法（ＬＰＣＶＤ）は、例えば、
ＴＥＯＳ−Ｏ３の反応を６．７ｋＰａ程度の減圧下で行
ってもよい。プラズマＣＶＤ法は、１３．５６ＭＨｚあ
るいは１５０ｋＨｚ程度のプラズマ放電により、ＴＥＯ
Ｓ、Ｏ２、Ｈｅ等のガスソースを用いて行う。光ＣＶＤ
法は、ＡｒＦ（１９３ｎｍ）、ＫｒＦ（２４９ｎｍ）、
ＸｅＣｌ（３０８ｎｍ）、ＸｅＦ（３５０ｎｍ）等によ
るエキシマレーザ、高圧水銀ランプ、水銀−キセノンラ
ンプの、主に紫外線の光エネルギーを用いて光反応によ
り行う。液相ＣＶＤ法は、例えば、ＲＦ放電により励起
されたＯ２とＴＭＳ（テトラメチルシラン）を用い−４
０℃で行う。
【００２７】このＣＶＤは、例えば、Ｈ２等の還元性ガ
ス、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の不活性ガス、Ｏ
2 、Ｎ2 、ＨＣｌ、ＣＯまたはＣＯ2 のようなガス中、
またはこれらの中から選択された２種以上の混合ガス中
で行う。
ス、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の不活性ガス、Ｏ
2 、Ｎ2 、ＨＣｌ、ＣＯまたはＣＯ2 のようなガス中、
またはこれらの中から選択された２種以上の混合ガス中
で行う。
【００２８】また、アニールを施した埋め込み絶縁材料
の平坦化はＣＭＰ（化学的機械的研磨）により行う。
の平坦化はＣＭＰ（化学的機械的研磨）により行う。
【００２９】本発明の半導体装置における埋め込み絶縁
材料としては、シリコン酸化膜が挙げられる。有機シリ
コン系材料としては、ＴＥＯＳ（テトラエチルオルソシ
リケート：Ｓｉ（ＯＣ2 Ｈ5 ）4 ）、特に、０３−ＴＥ
ＯＳ、ＬＰ−ＴＥＯＳ、Ｐ−ＴＥＯＳ；ＴＭＯＳ（テト
ラメトキシシラン：Ｓｉ（ＯＣ2 Ｈ5 ）4 ）；ＴＰＯＳ
（テトラプロポキシシラン：Ｓｉ（ＯＣ3 Ｈ7 ）4 ）；
ＤＡＤＢＳ（ジアセトキシジターシャリーブトキシシラ
ン：Ｃ4 Ｈ9 Ｏ）2 Ｓｉ−（ＯＣＯＣＨ3 ）2）；ＨＴ
Ｏ（High Temperature Oxide）；ＬＴＯ（Low Temperat
ure Oxie）；ＰＳＧ（Phospho-Silicate Glass）、ＢＰ
ＳＧ（Boro-Phospho-Silicate Glass ）等が例示され
る。特に、ＴＥＯＳとＯ3 を反応させると、４５０℃以
下の低温で絶縁膜の形成が可能で、しかも埋め込み酸化
膜の段差被覆性が良好である。
材料としては、シリコン酸化膜が挙げられる。有機シリ
コン系材料としては、ＴＥＯＳ（テトラエチルオルソシ
リケート：Ｓｉ（ＯＣ2 Ｈ5 ）4 ）、特に、０３−ＴＥ
ＯＳ、ＬＰ−ＴＥＯＳ、Ｐ−ＴＥＯＳ；ＴＭＯＳ（テト
ラメトキシシラン：Ｓｉ（ＯＣ2 Ｈ5 ）4 ）；ＴＰＯＳ
（テトラプロポキシシラン：Ｓｉ（ＯＣ3 Ｈ7 ）4 ）；
ＤＡＤＢＳ（ジアセトキシジターシャリーブトキシシラ
ン：Ｃ4 Ｈ9 Ｏ）2 Ｓｉ−（ＯＣＯＣＨ3 ）2）；ＨＴ
Ｏ（High Temperature Oxide）；ＬＴＯ（Low Temperat
ure Oxie）；ＰＳＧ（Phospho-Silicate Glass）、ＢＰ
ＳＧ（Boro-Phospho-Silicate Glass ）等が例示され
る。特に、ＴＥＯＳとＯ3 を反応させると、４５０℃以
下の低温で絶縁膜の形成が可能で、しかも埋め込み酸化
膜の段差被覆性が良好である。
【００３０】溝部の幅は、溝部にＣＶＤ酸化膜を埋め込
んだ際にボイドが形成されない程度であればよい。これ
は膜種や半導体装置の集積度等によって異なる。例え
ば、ＬＰＴＥＯＳでは０．５μｍ以上とする。また、溝
部の深さは、１μｍ以下とし、例えば、ＤＲＡＭの場合
には０．３〜０．７μｍとする。
んだ際にボイドが形成されない程度であればよい。これ
は膜種や半導体装置の集積度等によって異なる。例え
ば、ＬＰＴＥＯＳでは０．５μｍ以上とする。また、溝
部の深さは、１μｍ以下とし、例えば、ＤＲＡＭの場合
には０．３〜０．７μｍとする。
【００３１】本発明の半導体装置の製造方法は、ＭＯＳ
型およびバイポーラ型のいずれにも適用できるものであ
り、特に限定されるものではない。
型およびバイポーラ型のいずれにも適用できるものであ
り、特に限定されるものではない。
【００３２】
【発明の実施の形態】本発明の半導体装置の製造方法に
おける一連のＳＴＩ形成工程について以下の実施例によ
り説明する。
おける一連のＳＴＩ形成工程について以下の実施例によ
り説明する。
【００３３】Ｓｉウェーハである半導体基板１を熱酸化
し、バッファー酸化膜２を形成する。次に、ＳＴＩ Ｃ
ＭＰ時に素子領域上のストッパーとして作用する第１の
ＳｉＮ膜３をＣＶＤにより形成する。さらに、第１のＳ
ｉＮ膜３上にＳＴＩ ＲＩＥ時のマスクとなる第１のＣ
ＶＤ酸化膜４を堆積させる。（図１（ａ））さらに、マ
スク材の上にフォトレジストを塗布し、フォトリソグラ
フィーによりＳＴＩ領域となる部分のレジストを開口す
る。そのパターニングされたレジストをマスクとし、第
１のＣＶＤ酸化膜４、第１のＳｉＮ膜３、バッファー酸
化膜２に開口５（最小幅０．５μｍ）をＲＩＥにより形
成する。ＲＩＥは、例えば、ＣＦ4 とＣＨＦ3 の混合ガ
スを２Ｐａの圧力で、１３．５６ＭＨｚの高周波電力を
５００Ｗ／ｃｍ2 で印加して行えばよい。その後、レジ
ストを剥離する。次に開口５を窓として、Ｓｉ ＲＩＥ
によりＳＴＩ領域のＳｉに深さ０．７μｍ程度の浅い溝
６を形成する。この時のＲＩＥの雰囲気ガスは、例え
ば、ＨＢｒ、ＮＦ3 混合である。（図１（ｂ））浅い溝
の形成後、Ｓｉ ＲＩＥのマスクである第１のＣＶＤ酸
化膜４をバッファードフッ酸等を用い、ウェットエッチ
ングして剥離する。次に浅い溝６の角部に加わる応力を
緩和する目的で、角を丸めるために、軽くケミカルドラ
イエッチング（ＣＤＥ）を行う。丸め工程後、浅い溝６
の側壁部を保護するために、熱酸化を行い、浅い溝６の
底部および側壁に熱酸化膜７を形成する。（図１
（ｃ））側壁熱酸化膜７を形成した後、ＳＴＩの埋め込
み材として、第２のＣＶＤ酸化膜８を堆積させる。（図
１（ｄ））次に、ＳＴＩ ＣＭＰ時のＳＴＩ上の、つま
りフィールド上のストッパーとして第２のＳｉＮ膜９を
堆積させる。さらに第２のＳｉＮ膜９上にフォトレジス
ト１０を塗布し、フォトリソグラフィーにより素子領域
上の突起部１２に開口１１を形成する。（図２（ｅ））
次に第２のＳｉＮ膜９をＲＩＥにより開口し、その後フ
ォトレジスト１０を剥離する。（図２（ｆ））次に、突
起部１２の除去・平坦化を行う前に、埋め込みＣＶＤ酸
化膜８の緻密化のために、１０００℃／Ｎ2 雰囲気で６
０分間アニールを行う。アニール後、ＣＭＰにより、第
１のＳｉＮ膜３と第２のＳｉＮ膜９とをストッパーとし
て突起部１２を除去して平坦化する。（図２（ｇ））平
坦化後、表面に露出した第１のＳｉＮ膜３と第２のＳｉ
Ｎ膜９を、例えばＣＤＥにより除去し、ＳＴＩの形成を
完了する。（図２（ｈ））この後、図示は省略するが、
素子形成領域、すなわちＳＤＧ領域に、例えば、ＭＯＳ
トランジスタを形成する。ＭＯＳトランジスタは、ポリ
シリコンゲートを用いて自己整合的にドレイン領域を形
成する標準的なＭＯＳプロセスで形成すればよい。
し、バッファー酸化膜２を形成する。次に、ＳＴＩ Ｃ
ＭＰ時に素子領域上のストッパーとして作用する第１の
ＳｉＮ膜３をＣＶＤにより形成する。さらに、第１のＳ
ｉＮ膜３上にＳＴＩ ＲＩＥ時のマスクとなる第１のＣ
ＶＤ酸化膜４を堆積させる。（図１（ａ））さらに、マ
スク材の上にフォトレジストを塗布し、フォトリソグラ
フィーによりＳＴＩ領域となる部分のレジストを開口す
る。そのパターニングされたレジストをマスクとし、第
１のＣＶＤ酸化膜４、第１のＳｉＮ膜３、バッファー酸
化膜２に開口５（最小幅０．５μｍ）をＲＩＥにより形
成する。ＲＩＥは、例えば、ＣＦ4 とＣＨＦ3 の混合ガ
スを２Ｐａの圧力で、１３．５６ＭＨｚの高周波電力を
５００Ｗ／ｃｍ2 で印加して行えばよい。その後、レジ
ストを剥離する。次に開口５を窓として、Ｓｉ ＲＩＥ
によりＳＴＩ領域のＳｉに深さ０．７μｍ程度の浅い溝
６を形成する。この時のＲＩＥの雰囲気ガスは、例え
ば、ＨＢｒ、ＮＦ3 混合である。（図１（ｂ））浅い溝
の形成後、Ｓｉ ＲＩＥのマスクである第１のＣＶＤ酸
化膜４をバッファードフッ酸等を用い、ウェットエッチ
ングして剥離する。次に浅い溝６の角部に加わる応力を
緩和する目的で、角を丸めるために、軽くケミカルドラ
イエッチング（ＣＤＥ）を行う。丸め工程後、浅い溝６
の側壁部を保護するために、熱酸化を行い、浅い溝６の
底部および側壁に熱酸化膜７を形成する。（図１
（ｃ））側壁熱酸化膜７を形成した後、ＳＴＩの埋め込
み材として、第２のＣＶＤ酸化膜８を堆積させる。（図
１（ｄ））次に、ＳＴＩ ＣＭＰ時のＳＴＩ上の、つま
りフィールド上のストッパーとして第２のＳｉＮ膜９を
堆積させる。さらに第２のＳｉＮ膜９上にフォトレジス
ト１０を塗布し、フォトリソグラフィーにより素子領域
上の突起部１２に開口１１を形成する。（図２（ｅ））
次に第２のＳｉＮ膜９をＲＩＥにより開口し、その後フ
ォトレジスト１０を剥離する。（図２（ｆ））次に、突
起部１２の除去・平坦化を行う前に、埋め込みＣＶＤ酸
化膜８の緻密化のために、１０００℃／Ｎ2 雰囲気で６
０分間アニールを行う。アニール後、ＣＭＰにより、第
１のＳｉＮ膜３と第２のＳｉＮ膜９とをストッパーとし
て突起部１２を除去して平坦化する。（図２（ｇ））平
坦化後、表面に露出した第１のＳｉＮ膜３と第２のＳｉ
Ｎ膜９を、例えばＣＤＥにより除去し、ＳＴＩの形成を
完了する。（図２（ｈ））この後、図示は省略するが、
素子形成領域、すなわちＳＤＧ領域に、例えば、ＭＯＳ
トランジスタを形成する。ＭＯＳトランジスタは、ポリ
シリコンゲートを用いて自己整合的にドレイン領域を形
成する標準的なＭＯＳプロセスで形成すればよい。
【００３４】本実施例において、図２（ｅ）の状態でア
ニールを行っているが、本発明で規定する熱処理とは、
図１（ｄ）の状態、つまりＳＴＩ埋め込みＣＶＤ酸化膜
８を堆積させた直後から、図１（ｇ）の状態の直前、つ
まり平坦化を行う直前の間に行い、その温度は約９５０
℃以上で、埋め込みＣＶＤ酸化膜８の組成を緻密にする
ような効果をもたらす全ての熱処理を言う。
ニールを行っているが、本発明で規定する熱処理とは、
図１（ｄ）の状態、つまりＳＴＩ埋め込みＣＶＤ酸化膜
８を堆積させた直後から、図１（ｇ）の状態の直前、つ
まり平坦化を行う直前の間に行い、その温度は約９５０
℃以上で、埋め込みＣＶＤ酸化膜８の組成を緻密にする
ような効果をもたらす全ての熱処理を言う。
【００３５】平坦化終了後に熱処理を行い、埋め込みＣ
ＶＤ酸化膜８の組成を緻密にする場合に比べ、本発明で
規定するような熱処理により、埋め込みＣＶＤ酸化膜８
の組成を緻密にする場合の方が、熱処理時に発生する熱
ストレスが小さく、ひいては熱ストレス起因の結晶欠陥
の発生を抑制することができる。
ＶＤ酸化膜８の組成を緻密にする場合に比べ、本発明で
規定するような熱処理により、埋め込みＣＶＤ酸化膜８
の組成を緻密にする場合の方が、熱処理時に発生する熱
ストレスが小さく、ひいては熱ストレス起因の結晶欠陥
の発生を抑制することができる。
【００３６】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、熱処理を行うことにより、埋め込み酸化膜の膜質が
緻密化し、後のエッチング工程で発生する膜減りを抑制
することができる。また、熱処理により、熱ストレスの
低減が図られ、結晶欠陥の発生が抑制される。ひいて
は、熱ストレスおよび結晶欠陥起因のリーク電流の発生
を抑制することが可能となり、半導体装置の特性が大幅
に向上される。
ば、熱処理を行うことにより、埋め込み酸化膜の膜質が
緻密化し、後のエッチング工程で発生する膜減りを抑制
することができる。また、熱処理により、熱ストレスの
低減が図られ、結晶欠陥の発生が抑制される。ひいて
は、熱ストレスおよび結晶欠陥起因のリーク電流の発生
を抑制することが可能となり、半導体装置の特性が大幅
に向上される。
【図１】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図２】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
１... 基板 ２... バッファー酸化膜 ３... 第１のＳｉＮ膜 ４... 第１のＣＶＤ酸化膜 ５... 開口 ６... 浅い溝 ７... 熱酸化膜 ８... 第２のＣＶＤ酸化膜 ９... 第２のＳｉＮ膜 １０... フォトレジスト １１... 開口 １２... 突起部
Claims (12)
- 【請求項１】（Ａ）半導体基板表面に溝部を形成する工
程と、 （Ｂ）前記溝部に絶縁材料を埋め込む工程と、 （Ｃ）前記絶縁材料の上に絶縁膜を積層する工程と、 （Ｄ）前記絶縁材料上の前記絶縁膜を一部残して除去す
る工程と、 （Ｅ）前記絶縁膜が除去された前記絶縁材料を熱処理す
る工程と、 （Ｆ）熱処理された前記絶縁材料を平坦化する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記熱処理の温度は９５０℃以上である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記絶縁材料は、酸化膜であることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記絶縁膜は、窒化膜であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項５】（Ａ）半導体基板表面に第１の絶縁材料お
よび第１の絶縁膜を順次堆積してパターニングして溝部
を形成する工程と、 （Ｂ）前記溝部に第２の絶縁材料を埋め込む工程と、 （Ｃ）前記第２の絶縁材料の上に第２の絶縁膜を積層す
る工程と、 （Ｄ）前記第２の絶縁材料上の前記第２の絶縁膜を一部
残して除去する工程と、 （Ｅ）前記第２の絶縁膜が除去された前記第２の絶縁材
料を熱処理する工程と、 （Ｆ）熱処理された前記第２の絶縁材料を平坦化する工
程と、 （Ｇ）前記第１および第２の絶縁膜を除去する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記熱処理の温度は９５０℃以上である
ことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記絶縁材料は、酸化膜であることを特
徴とする請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記絶縁膜は、窒化膜であることを特徴
とする請求項５記載の半導体装置の製造方法。 - 【請求項９】（Ａ）半導体基板表面に溝部を形成する工
程と、 （Ｂ）前記溝部に絶縁材料を埋め込む工程と、 （Ｃ）前記絶縁材料の上に絶縁膜を積層する工程と、 （Ｄ）前記絶縁材料上の前記絶縁膜を一部残して除去す
る工程と、 （Ｅ）前記絶縁膜が除去された前記絶縁材料を熱処理す
る工程と、 （Ｆ）熱処理された前記絶縁材料を平坦化する工程とを
具備することを特徴とする素子分離方法。 - 【請求項１０】 前記熱処理の温度は９５０℃以上であ
ることを特徴とする請求項９記載の素子分離方法。 - 【請求項１１】 前記絶縁材料は、酸化膜であることを
特徴とする請求項９記載の素子分離方法。 - 【請求項１２】 前記絶縁膜は、窒化膜であることを特
徴とする請求項９記載の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173473A JP2000012674A (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法および素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173473A JP2000012674A (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法および素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012674A true JP2000012674A (ja) | 2000-01-14 |
Family
ID=15961145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173473A Withdrawn JP2000012674A (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法および素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012674A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303044A (ja) * | 2004-04-13 | 2005-10-27 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2006108423A (ja) * | 2004-10-06 | 2006-04-20 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| JP2009302573A (ja) * | 2009-09-24 | 2009-12-24 | Sony Corp | 固体撮像素子 |
| JP2011142335A (ja) * | 2008-09-03 | 2011-07-21 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び製造装置 |
-
1998
- 1998-06-19 JP JP10173473A patent/JP2000012674A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303044A (ja) * | 2004-04-13 | 2005-10-27 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP4577680B2 (ja) * | 2004-04-13 | 2010-11-10 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2006108423A (ja) * | 2004-10-06 | 2006-04-20 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| JP2011142335A (ja) * | 2008-09-03 | 2011-07-21 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び製造装置 |
| JP2009302573A (ja) * | 2009-09-24 | 2009-12-24 | Sony Corp | 固体撮像素子 |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |