JP2000012674A - 半導体装置の製造方法および素子分離方法 - Google Patents
半導体装置の製造方法および素子分離方法Info
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- JP2000012674A JP2000012674A JP10173473A JP17347398A JP2000012674A JP 2000012674 A JP2000012674 A JP 2000012674A JP 10173473 A JP10173473 A JP 10173473A JP 17347398 A JP17347398 A JP 17347398A JP 2000012674 A JP2000012674 A JP 2000012674A
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- insulating
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Abstract
(57)【要約】
【課題】 半導体集積回路の素子分離の際、絶縁膜のア
ニールにおいて、よりストレスの小さいアニールプロセ
スを提供する。 【解決手段】 (A)半導体基板表面に溝部を形成する
工程と、(B)溝部に絶縁材料を埋め込む工程と、
(C)絶縁材料の上に絶縁膜を積層する工程と、(D)
絶縁材料上の絶縁膜を一部残して除去する工程と、
(E)絶縁膜が除去された絶縁材料を熱処理する工程
と、(F)熱処理された絶縁材料を平坦化する工程とを
具備する半導体装置の製造方法および素子分離方法。
ニールにおいて、よりストレスの小さいアニールプロセ
スを提供する。 【解決手段】 (A)半導体基板表面に溝部を形成する
工程と、(B)溝部に絶縁材料を埋め込む工程と、
(C)絶縁材料の上に絶縁膜を積層する工程と、(D)
絶縁材料上の絶縁膜を一部残して除去する工程と、
(E)絶縁膜が除去された絶縁材料を熱処理する工程
と、(F)熱処理された絶縁材料を平坦化する工程とを
具備する半導体装置の製造方法および素子分離方法。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および素子分離方法に関する。
方法および素子分離方法に関する。
【0002】
【従来の技術】半導体装置において、半導体基板上に電
気的に分離して配置したトランジスタやダイオード、キ
ャパシタ、抵抗などの構成素子が、相互に配線により接
続されている。これらの素子間を分離する技術が素子分
離技術である。
気的に分離して配置したトランジスタやダイオード、キ
ャパシタ、抵抗などの構成素子が、相互に配線により接
続されている。これらの素子間を分離する技術が素子分
離技術である。
【0003】素子の分離においては、表面の平坦性や工
程の簡素化、欠陥密度を低減しつつ、素子分離幅をでき
る限り小さくすることが、良好な素子の特性、信頼性お
よび回路性能を得るのに望ましいとされている。
程の簡素化、欠陥密度を低減しつつ、素子分離幅をでき
る限り小さくすることが、良好な素子の特性、信頼性お
よび回路性能を得るのに望ましいとされている。
【0004】素子分離技術は、LOCOS(LOCal Oxid
ation of Silicon)とSTI(Shallow Trench Isolati
on)とに大きく分けられる。
ation of Silicon)とSTI(Shallow Trench Isolati
on)とに大きく分けられる。
【0005】半導体基板表面を選択酸化するLOCOS
は、いわゆるバーズビークによる素子形成領域の侵食
と、フィールド酸化膜形成時の局部的なストレスの発生
による結晶欠陥の発生という問題点を有している。
は、いわゆるバーズビークによる素子形成領域の侵食
と、フィールド酸化膜形成時の局部的なストレスの発生
による結晶欠陥の発生という問題点を有している。
【0006】このLOCOS法を改良した素子分離技術
としては、BOX(Buried OXide)法、改良コプラナ
法、直接窒化膜マスク方式、SWAMI(Side Wall Ma
sked Isolation)、選択エピタキシャル法、Uグループ
法等が提案されている。中でも、酸化膜埋め込み法であ
るBOX法は、サブミクロンオーダーのVLSI等にお
ける素子分離技術として注目されている。これは、半導
体基板にU溝を形成し、絶縁材料でそのU溝を埋め込む
ように堆積する方法である。
としては、BOX(Buried OXide)法、改良コプラナ
法、直接窒化膜マスク方式、SWAMI(Side Wall Ma
sked Isolation)、選択エピタキシャル法、Uグループ
法等が提案されている。中でも、酸化膜埋め込み法であ
るBOX法は、サブミクロンオーダーのVLSI等にお
ける素子分離技術として注目されている。これは、半導
体基板にU溝を形成し、絶縁材料でそのU溝を埋め込む
ように堆積する方法である。
【0007】BOX法を用いたトレンチ素子分離法とし
ては、特開平9−82703号公報には、酸化シリコン
埋め込み絶縁膜中の水素を酸素に置換する方法が、特開
平9−205140号公報には、埋め込み酸化膜を平坦
化前又は後に1100℃〜1350℃で熱処理し、埋め
込み酸化膜中の5員環以上の環構造と4員環以下の環構
造を所定の割合とする方法が、特開平8−153776
号公報には、IV族元素(Si、Ge、Sn)の酸化物
の固溶体からなる絶縁物を埋め込む方法が、そして特開
昭63−237542号公報には、埋め込み酸化膜とし
て硼素等の不純物を含んだシリケートガラスを用いる方
法がそれぞれ開示されている。
ては、特開平9−82703号公報には、酸化シリコン
埋め込み絶縁膜中の水素を酸素に置換する方法が、特開
平9−205140号公報には、埋め込み酸化膜を平坦
化前又は後に1100℃〜1350℃で熱処理し、埋め
込み酸化膜中の5員環以上の環構造と4員環以下の環構
造を所定の割合とする方法が、特開平8−153776
号公報には、IV族元素(Si、Ge、Sn)の酸化物
の固溶体からなる絶縁物を埋め込む方法が、そして特開
昭63−237542号公報には、埋め込み酸化膜とし
て硼素等の不純物を含んだシリケートガラスを用いる方
法がそれぞれ開示されている。
【0008】一方、STI法は微細化に有利である。具
体的には、素子分離領域にRIE(反応性イオンエッチ
ング)により溝を形成した後、埋め込み材となる酸化膜
をCVD(化学蒸着)法により堆積させ、溝以外の部分
に堆積した酸化膜を、CMP(化学的機械的研磨法)な
どを用いて除去・平坦化して、素子分離を行う。
体的には、素子分離領域にRIE(反応性イオンエッチ
ング)により溝を形成した後、埋め込み材となる酸化膜
をCVD(化学蒸着)法により堆積させ、溝以外の部分
に堆積した酸化膜を、CMP(化学的機械的研磨法)な
どを用いて除去・平坦化して、素子分離を行う。
【0009】従来、半導体基板と溝に埋め込まれる絶縁
材料との熱膨張係数が異なるために、素子分離領域形成
中または形成後の熱工程によって、半導体基板中に応力
が生じて結晶欠陥が発生するという問題があった。
材料との熱膨張係数が異なるために、素子分離領域形成
中または形成後の熱工程によって、半導体基板中に応力
が生じて結晶欠陥が発生するという問題があった。
【0010】とりわけ、絶縁材料の組成を緻密化するた
めに行われるアニールの際の熱ストレスに起因して、特
に、素子分離周辺部において結晶欠陥が生じたり、結晶
欠陥までは至らないもののリーク電流が発生したりする
問題があった。
めに行われるアニールの際の熱ストレスに起因して、特
に、素子分離周辺部において結晶欠陥が生じたり、結晶
欠陥までは至らないもののリーク電流が発生したりする
問題があった。
【0011】また、例えば、絶縁材料としてシリコン酸
化膜を用いた場合、現在の技術においては不可避の不純
物として水が100〜20ppm含まれてしまう。上述
した半導体基板と酸化膜との熱膨張係数の違いに加え、
この酸化膜中の水分の解離に伴って膜が収縮することに
よって、半導体基板には過大な圧縮応力が加わるという
問題もあった。
化膜を用いた場合、現在の技術においては不可避の不純
物として水が100〜20ppm含まれてしまう。上述
した半導体基板と酸化膜との熱膨張係数の違いに加え、
この酸化膜中の水分の解離に伴って膜が収縮することに
よって、半導体基板には過大な圧縮応力が加わるという
問題もあった。
【0012】すなわち、素子分離を行った後に、表面が
平坦で、結晶欠陥のない半導体装置が望まれていた。特
に、アニール時の熱ストレスに起因する結晶欠陥を抑制
することが望まれていた。
平坦で、結晶欠陥のない半導体装置が望まれていた。特
に、アニール時の熱ストレスに起因する結晶欠陥を抑制
することが望まれていた。
【0013】
【発明が解決しようとする課題】本発明の目的は、半導
体集積回路の素子分離の際、絶縁膜のアニールにおい
て、よりストレスの小さいアニールプロセスを提供する
ことである。
体集積回路の素子分離の際、絶縁膜のアニールにおい
て、よりストレスの小さいアニールプロセスを提供する
ことである。
【0014】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、(A)半導体基板表面に溝部を形成する工程
と、(B)溝部に絶縁材料を埋め込む工程と、(C)絶
縁材料の上に絶縁膜を積層する工程と、(D)絶縁材料
上の絶縁膜を一部残して除去する工程と、(E)絶縁膜
が除去された絶縁材料を熱処理する工程と、(F)熱処
理された絶縁材料を平坦化する工程とを具備することを
特徴としている。
造方法は、(A)半導体基板表面に溝部を形成する工程
と、(B)溝部に絶縁材料を埋め込む工程と、(C)絶
縁材料の上に絶縁膜を積層する工程と、(D)絶縁材料
上の絶縁膜を一部残して除去する工程と、(E)絶縁膜
が除去された絶縁材料を熱処理する工程と、(F)熱処
理された絶縁材料を平坦化する工程とを具備することを
特徴としている。
【0015】また、本発明の半導体装置の製造方法は、
(A)半導体基板表面に第1の絶縁材料および第1の絶
縁膜を順次堆積してパターニングして溝部を形成する工
程と、(B)溝部に第2の絶縁材料を埋め込む工程と、
(C)第2の絶縁材料の上に第2の絶縁膜を積層する工
程と、(D)第2の絶縁材料上の第2の絶縁膜を一部残
して除去する工程と、(E)第2の絶縁膜が除去された
第2の絶縁材料を熱処理する工程と、(F)熱処理され
た第2の絶縁材料を平坦化する工程と、(G)第1およ
び第2の絶縁膜を除去する工程とを具備することを特徴
としている。
(A)半導体基板表面に第1の絶縁材料および第1の絶
縁膜を順次堆積してパターニングして溝部を形成する工
程と、(B)溝部に第2の絶縁材料を埋め込む工程と、
(C)第2の絶縁材料の上に第2の絶縁膜を積層する工
程と、(D)第2の絶縁材料上の第2の絶縁膜を一部残
して除去する工程と、(E)第2の絶縁膜が除去された
第2の絶縁材料を熱処理する工程と、(F)熱処理され
た第2の絶縁材料を平坦化する工程と、(G)第1およ
び第2の絶縁膜を除去する工程とを具備することを特徴
としている。
【0016】さらに、本発明の素子分離方法は、(A)
半導体基板表面に溝部を形成する工程と、(B)溝部に
絶縁材料を埋め込む工程と、(C)絶縁材料の上に絶縁
膜を積層する工程と、(D)絶縁材料上の絶縁膜を一部
残して除去する工程と、(E)絶縁膜が除去された絶縁
材料を熱処理する工程と、(F)熱処理された絶縁材料
を平坦化する工程とを具備することを特徴としている。
半導体基板表面に溝部を形成する工程と、(B)溝部に
絶縁材料を埋め込む工程と、(C)絶縁材料の上に絶縁
膜を積層する工程と、(D)絶縁材料上の絶縁膜を一部
残して除去する工程と、(E)絶縁膜が除去された絶縁
材料を熱処理する工程と、(F)熱処理された絶縁材料
を平坦化する工程とを具備することを特徴としている。
【0017】本発明の半導体装置の製造方法および素子
分離方法における熱処理の温度は950℃以上であるこ
とを特徴としている。また、絶縁材料は酸化膜、絶縁膜
は窒化膜であることを特徴としている。
分離方法における熱処理の温度は950℃以上であるこ
とを特徴としている。また、絶縁材料は酸化膜、絶縁膜
は窒化膜であることを特徴としている。
【0018】本発明は、詳しくは、STI法による素子
分離工程における埋め込みCVD酸化膜のアニールに関
するものであり、STI平坦化前にCVD酸化膜のアニ
ールを行うことを特徴としている。
分離工程における埋め込みCVD酸化膜のアニールに関
するものであり、STI平坦化前にCVD酸化膜のアニ
ールを行うことを特徴としている。
【0019】すなわち、アニールを行うタイミング、条
件、酸化膜種を限定することにより、埋め込み酸化膜の
膜質を改善し、アニール時に発生する熱ストレス起因の
結晶欠陥の発生を抑制するものである。
件、酸化膜種を限定することにより、埋め込み酸化膜の
膜質を改善し、アニール時に発生する熱ストレス起因の
結晶欠陥の発生を抑制するものである。
【0020】STI平坦化前後でアニールに起因するス
トレスの大小を比較した場合、STI平坦化前にアニー
ルを行う場合の方が、平坦化後にアニールする場合より
もストレスが低減される。
トレスの大小を比較した場合、STI平坦化前にアニー
ルを行う場合の方が、平坦化後にアニールする場合より
もストレスが低減される。
【0021】すなわち、STI平坦化前にアニールする
ことでストレスが低減され、結晶欠陥の発生を抑制し、
ストレス起因のリーク電流を低減することができる。
ことでストレスが低減され、結晶欠陥の発生を抑制し、
ストレス起因のリーク電流を低減することができる。
【0022】本発明の半導体装置の製造方法を以下に詳
しく説明する。
しく説明する。
【0023】半導体基板表面に、酸化膜、ストッパーと
して作用する第1の絶縁膜、マスクとして作用する層を
順次堆積する工程と、該酸化膜、該第1の絶縁膜および
該マスク膜の形成された半導体基板に開口部を形成する
工程と、該開口部の両脇最上層に残ったマスク層を除去
して、第1の開口部に埋め込み絶縁材料を堆積する工程
と、該埋め込み絶縁材料の上にストッパーとして作用す
る第2の絶縁膜を形成する工程と、第2の絶縁膜をスト
ッパーとしてエッチングを行う工程と、該埋め込み絶縁
材料にアニールを施す工程と、アニールを施した該埋め
込み絶縁材料を平坦化する工程と、該第1および第2の
絶縁膜を除去する工程とを含むことを特徴としている。
して作用する第1の絶縁膜、マスクとして作用する層を
順次堆積する工程と、該酸化膜、該第1の絶縁膜および
該マスク膜の形成された半導体基板に開口部を形成する
工程と、該開口部の両脇最上層に残ったマスク層を除去
して、第1の開口部に埋め込み絶縁材料を堆積する工程
と、該埋め込み絶縁材料の上にストッパーとして作用す
る第2の絶縁膜を形成する工程と、第2の絶縁膜をスト
ッパーとしてエッチングを行う工程と、該埋め込み絶縁
材料にアニールを施す工程と、アニールを施した該埋め
込み絶縁材料を平坦化する工程と、該第1および第2の
絶縁膜を除去する工程とを含むことを特徴としている。
【0024】酸化膜は、例えばSiO2とし、第1およ
び第2の絶縁膜は、例えば、SiNとする。
び第2の絶縁膜は、例えば、SiNとする。
【0025】アニール条件について述べる。本発明にお
いては、特に、アニールのタイミングが重要であり、平
坦化の前に行うことで、熱ストレスの低減が図られ、ひ
いては熱ストレス起因の結晶欠陥およびそれに伴うリー
ク電流の発生を抑制することができる。このアニールの
目的はCVD膜の緻密化である。アニール温度は、95
0℃以上であればよいが、950℃〜1100℃が好ま
しい。アニール雰囲気は、窒素、アルゴン等の不活性雰
囲気、酸素またはこれらの混合ガスとし、常圧でも減圧
でもかまわない。
いては、特に、アニールのタイミングが重要であり、平
坦化の前に行うことで、熱ストレスの低減が図られ、ひ
いては熱ストレス起因の結晶欠陥およびそれに伴うリー
ク電流の発生を抑制することができる。このアニールの
目的はCVD膜の緻密化である。アニール温度は、95
0℃以上であればよいが、950℃〜1100℃が好ま
しい。アニール雰囲気は、窒素、アルゴン等の不活性雰
囲気、酸素またはこれらの混合ガスとし、常圧でも減圧
でもかまわない。
【0026】第1の絶縁膜および埋め込み絶縁材料は、
例えば、CVDにより堆積する。CVDとしては、常圧
CVD法、減圧CVD法、プラズマCVD法、紫外光に
よる光CVD法、液相CVD法等が挙げられる。常圧C
VD法は、O2をオゾナイザーに導入して放電させて形
成されたオゾン(O3)を用いる、オゾン系常圧CVD
法でもよい。減圧CVD法(LPCVD)は、例えば、
TEOS−O3の反応を6.7kPa程度の減圧下で行
ってもよい。プラズマCVD法は、13.56MHzあ
るいは150kHz程度のプラズマ放電により、TEO
S、O2、He等のガスソースを用いて行う。光CVD
法は、ArF(193nm)、KrF(249nm)、
XeCl(308nm)、XeF(350nm)等によ
るエキシマレーザ、高圧水銀ランプ、水銀−キセノンラ
ンプの、主に紫外線の光エネルギーを用いて光反応によ
り行う。液相CVD法は、例えば、RF放電により励起
されたO2とTMS(テトラメチルシラン)を用い−4
0℃で行う。
例えば、CVDにより堆積する。CVDとしては、常圧
CVD法、減圧CVD法、プラズマCVD法、紫外光に
よる光CVD法、液相CVD法等が挙げられる。常圧C
VD法は、O2をオゾナイザーに導入して放電させて形
成されたオゾン(O3)を用いる、オゾン系常圧CVD
法でもよい。減圧CVD法(LPCVD)は、例えば、
TEOS−O3の反応を6.7kPa程度の減圧下で行
ってもよい。プラズマCVD法は、13.56MHzあ
るいは150kHz程度のプラズマ放電により、TEO
S、O2、He等のガスソースを用いて行う。光CVD
法は、ArF(193nm)、KrF(249nm)、
XeCl(308nm)、XeF(350nm)等によ
るエキシマレーザ、高圧水銀ランプ、水銀−キセノンラ
ンプの、主に紫外線の光エネルギーを用いて光反応によ
り行う。液相CVD法は、例えば、RF放電により励起
されたO2とTMS(テトラメチルシラン)を用い−4
0℃で行う。
【0027】このCVDは、例えば、H2等の還元性ガ
ス、He、Ne、Ar、Kr、Xe等の不活性ガス、O
2 、N2 、HCl、COまたはCO2 のようなガス中、
またはこれらの中から選択された2種以上の混合ガス中
で行う。
ス、He、Ne、Ar、Kr、Xe等の不活性ガス、O
2 、N2 、HCl、COまたはCO2 のようなガス中、
またはこれらの中から選択された2種以上の混合ガス中
で行う。
【0028】また、アニールを施した埋め込み絶縁材料
の平坦化はCMP(化学的機械的研磨)により行う。
の平坦化はCMP(化学的機械的研磨)により行う。
【0029】本発明の半導体装置における埋め込み絶縁
材料としては、シリコン酸化膜が挙げられる。有機シリ
コン系材料としては、TEOS(テトラエチルオルソシ
リケート:Si(OC2 H5 )4 )、特に、03−TE
OS、LP−TEOS、P−TEOS;TMOS(テト
ラメトキシシラン:Si(OC2 H5 )4 );TPOS
(テトラプロポキシシラン:Si(OC3 H7 )4 );
DADBS(ジアセトキシジターシャリーブトキシシラ
ン:C4 H9 O)2 Si−(OCOCH3 )2);HT
O(High Temperature Oxide);LTO(Low Temperat
ure Oxie);PSG(Phospho-Silicate Glass)、BP
SG(Boro-Phospho-Silicate Glass )等が例示され
る。特に、TEOSとO3 を反応させると、450℃以
下の低温で絶縁膜の形成が可能で、しかも埋め込み酸化
膜の段差被覆性が良好である。
材料としては、シリコン酸化膜が挙げられる。有機シリ
コン系材料としては、TEOS(テトラエチルオルソシ
リケート:Si(OC2 H5 )4 )、特に、03−TE
OS、LP−TEOS、P−TEOS;TMOS(テト
ラメトキシシラン:Si(OC2 H5 )4 );TPOS
(テトラプロポキシシラン:Si(OC3 H7 )4 );
DADBS(ジアセトキシジターシャリーブトキシシラ
ン:C4 H9 O)2 Si−(OCOCH3 )2);HT
O(High Temperature Oxide);LTO(Low Temperat
ure Oxie);PSG(Phospho-Silicate Glass)、BP
SG(Boro-Phospho-Silicate Glass )等が例示され
る。特に、TEOSとO3 を反応させると、450℃以
下の低温で絶縁膜の形成が可能で、しかも埋め込み酸化
膜の段差被覆性が良好である。
【0030】溝部の幅は、溝部にCVD酸化膜を埋め込
んだ際にボイドが形成されない程度であればよい。これ
は膜種や半導体装置の集積度等によって異なる。例え
ば、LPTEOSでは0.5μm以上とする。また、溝
部の深さは、1μm以下とし、例えば、DRAMの場合
には0.3〜0.7μmとする。
んだ際にボイドが形成されない程度であればよい。これ
は膜種や半導体装置の集積度等によって異なる。例え
ば、LPTEOSでは0.5μm以上とする。また、溝
部の深さは、1μm以下とし、例えば、DRAMの場合
には0.3〜0.7μmとする。
【0031】本発明の半導体装置の製造方法は、MOS
型およびバイポーラ型のいずれにも適用できるものであ
り、特に限定されるものではない。
型およびバイポーラ型のいずれにも適用できるものであ
り、特に限定されるものではない。
【0032】
【発明の実施の形態】本発明の半導体装置の製造方法に
おける一連のSTI形成工程について以下の実施例によ
り説明する。
おける一連のSTI形成工程について以下の実施例によ
り説明する。
【0033】Siウェーハである半導体基板1を熱酸化
し、バッファー酸化膜2を形成する。次に、STI C
MP時に素子領域上のストッパーとして作用する第1の
SiN膜3をCVDにより形成する。さらに、第1のS
iN膜3上にSTI RIE時のマスクとなる第1のC
VD酸化膜4を堆積させる。(図1(a))さらに、マ
スク材の上にフォトレジストを塗布し、フォトリソグラ
フィーによりSTI領域となる部分のレジストを開口す
る。そのパターニングされたレジストをマスクとし、第
1のCVD酸化膜4、第1のSiN膜3、バッファー酸
化膜2に開口5(最小幅0.5μm)をRIEにより形
成する。RIEは、例えば、CF4 とCHF3 の混合ガ
スを2Paの圧力で、13.56MHzの高周波電力を
500W/cm2 で印加して行えばよい。その後、レジ
ストを剥離する。次に開口5を窓として、Si RIE
によりSTI領域のSiに深さ0.7μm程度の浅い溝
6を形成する。この時のRIEの雰囲気ガスは、例え
ば、HBr、NF3 混合である。(図1(b))浅い溝
の形成後、Si RIEのマスクである第1のCVD酸
化膜4をバッファードフッ酸等を用い、ウェットエッチ
ングして剥離する。次に浅い溝6の角部に加わる応力を
緩和する目的で、角を丸めるために、軽くケミカルドラ
イエッチング(CDE)を行う。丸め工程後、浅い溝6
の側壁部を保護するために、熱酸化を行い、浅い溝6の
底部および側壁に熱酸化膜7を形成する。(図1
(c))側壁熱酸化膜7を形成した後、STIの埋め込
み材として、第2のCVD酸化膜8を堆積させる。(図
1(d))次に、STI CMP時のSTI上の、つま
りフィールド上のストッパーとして第2のSiN膜9を
堆積させる。さらに第2のSiN膜9上にフォトレジス
ト10を塗布し、フォトリソグラフィーにより素子領域
上の突起部12に開口11を形成する。(図2(e))
次に第2のSiN膜9をRIEにより開口し、その後フ
ォトレジスト10を剥離する。(図2(f))次に、突
起部12の除去・平坦化を行う前に、埋め込みCVD酸
化膜8の緻密化のために、1000℃/N2 雰囲気で6
0分間アニールを行う。アニール後、CMPにより、第
1のSiN膜3と第2のSiN膜9とをストッパーとし
て突起部12を除去して平坦化する。(図2(g))平
坦化後、表面に露出した第1のSiN膜3と第2のSi
N膜9を、例えばCDEにより除去し、STIの形成を
完了する。(図2(h))この後、図示は省略するが、
素子形成領域、すなわちSDG領域に、例えば、MOS
トランジスタを形成する。MOSトランジスタは、ポリ
シリコンゲートを用いて自己整合的にドレイン領域を形
成する標準的なMOSプロセスで形成すればよい。
し、バッファー酸化膜2を形成する。次に、STI C
MP時に素子領域上のストッパーとして作用する第1の
SiN膜3をCVDにより形成する。さらに、第1のS
iN膜3上にSTI RIE時のマスクとなる第1のC
VD酸化膜4を堆積させる。(図1(a))さらに、マ
スク材の上にフォトレジストを塗布し、フォトリソグラ
フィーによりSTI領域となる部分のレジストを開口す
る。そのパターニングされたレジストをマスクとし、第
1のCVD酸化膜4、第1のSiN膜3、バッファー酸
化膜2に開口5(最小幅0.5μm)をRIEにより形
成する。RIEは、例えば、CF4 とCHF3 の混合ガ
スを2Paの圧力で、13.56MHzの高周波電力を
500W/cm2 で印加して行えばよい。その後、レジ
ストを剥離する。次に開口5を窓として、Si RIE
によりSTI領域のSiに深さ0.7μm程度の浅い溝
6を形成する。この時のRIEの雰囲気ガスは、例え
ば、HBr、NF3 混合である。(図1(b))浅い溝
の形成後、Si RIEのマスクである第1のCVD酸
化膜4をバッファードフッ酸等を用い、ウェットエッチ
ングして剥離する。次に浅い溝6の角部に加わる応力を
緩和する目的で、角を丸めるために、軽くケミカルドラ
イエッチング(CDE)を行う。丸め工程後、浅い溝6
の側壁部を保護するために、熱酸化を行い、浅い溝6の
底部および側壁に熱酸化膜7を形成する。(図1
(c))側壁熱酸化膜7を形成した後、STIの埋め込
み材として、第2のCVD酸化膜8を堆積させる。(図
1(d))次に、STI CMP時のSTI上の、つま
りフィールド上のストッパーとして第2のSiN膜9を
堆積させる。さらに第2のSiN膜9上にフォトレジス
ト10を塗布し、フォトリソグラフィーにより素子領域
上の突起部12に開口11を形成する。(図2(e))
次に第2のSiN膜9をRIEにより開口し、その後フ
ォトレジスト10を剥離する。(図2(f))次に、突
起部12の除去・平坦化を行う前に、埋め込みCVD酸
化膜8の緻密化のために、1000℃/N2 雰囲気で6
0分間アニールを行う。アニール後、CMPにより、第
1のSiN膜3と第2のSiN膜9とをストッパーとし
て突起部12を除去して平坦化する。(図2(g))平
坦化後、表面に露出した第1のSiN膜3と第2のSi
N膜9を、例えばCDEにより除去し、STIの形成を
完了する。(図2(h))この後、図示は省略するが、
素子形成領域、すなわちSDG領域に、例えば、MOS
トランジスタを形成する。MOSトランジスタは、ポリ
シリコンゲートを用いて自己整合的にドレイン領域を形
成する標準的なMOSプロセスで形成すればよい。
【0034】本実施例において、図2(e)の状態でア
ニールを行っているが、本発明で規定する熱処理とは、
図1(d)の状態、つまりSTI埋め込みCVD酸化膜
8を堆積させた直後から、図1(g)の状態の直前、つ
まり平坦化を行う直前の間に行い、その温度は約950
℃以上で、埋め込みCVD酸化膜8の組成を緻密にする
ような効果をもたらす全ての熱処理を言う。
ニールを行っているが、本発明で規定する熱処理とは、
図1(d)の状態、つまりSTI埋め込みCVD酸化膜
8を堆積させた直後から、図1(g)の状態の直前、つ
まり平坦化を行う直前の間に行い、その温度は約950
℃以上で、埋め込みCVD酸化膜8の組成を緻密にする
ような効果をもたらす全ての熱処理を言う。
【0035】平坦化終了後に熱処理を行い、埋め込みC
VD酸化膜8の組成を緻密にする場合に比べ、本発明で
規定するような熱処理により、埋め込みCVD酸化膜8
の組成を緻密にする場合の方が、熱処理時に発生する熱
ストレスが小さく、ひいては熱ストレス起因の結晶欠陥
の発生を抑制することができる。
VD酸化膜8の組成を緻密にする場合に比べ、本発明で
規定するような熱処理により、埋め込みCVD酸化膜8
の組成を緻密にする場合の方が、熱処理時に発生する熱
ストレスが小さく、ひいては熱ストレス起因の結晶欠陥
の発生を抑制することができる。
【0036】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、熱処理を行うことにより、埋め込み酸化膜の膜質が
緻密化し、後のエッチング工程で発生する膜減りを抑制
することができる。また、熱処理により、熱ストレスの
低減が図られ、結晶欠陥の発生が抑制される。ひいて
は、熱ストレスおよび結晶欠陥起因のリーク電流の発生
を抑制することが可能となり、半導体装置の特性が大幅
に向上される。
ば、熱処理を行うことにより、埋め込み酸化膜の膜質が
緻密化し、後のエッチング工程で発生する膜減りを抑制
することができる。また、熱処理により、熱ストレスの
低減が図られ、結晶欠陥の発生が抑制される。ひいて
は、熱ストレスおよび結晶欠陥起因のリーク電流の発生
を抑制することが可能となり、半導体装置の特性が大幅
に向上される。
【図1】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図2】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
1... 基板 2... バッファー酸化膜 3... 第1のSiN膜 4... 第1のCVD酸化膜 5... 開口 6... 浅い溝 7... 熱酸化膜 8... 第2のCVD酸化膜 9... 第2のSiN膜 10... フォトレジスト 11... 開口 12... 突起部
Claims (12)
- 【請求項1】(A)半導体基板表面に溝部を形成する工
程と、 (B)前記溝部に絶縁材料を埋め込む工程と、 (C)前記絶縁材料の上に絶縁膜を積層する工程と、 (D)前記絶縁材料上の前記絶縁膜を一部残して除去す
る工程と、 (E)前記絶縁膜が除去された前記絶縁材料を熱処理す
る工程と、 (F)熱処理された前記絶縁材料を平坦化する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項2】 前記熱処理の温度は950℃以上である
ことを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項3】 前記絶縁材料は、酸化膜であることを特
徴とする請求項1記載の半導体装置の製造方法。 - 【請求項4】 前記絶縁膜は、窒化膜であることを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項5】(A)半導体基板表面に第1の絶縁材料お
よび第1の絶縁膜を順次堆積してパターニングして溝部
を形成する工程と、 (B)前記溝部に第2の絶縁材料を埋め込む工程と、 (C)前記第2の絶縁材料の上に第2の絶縁膜を積層す
る工程と、 (D)前記第2の絶縁材料上の前記第2の絶縁膜を一部
残して除去する工程と、 (E)前記第2の絶縁膜が除去された前記第2の絶縁材
料を熱処理する工程と、 (F)熱処理された前記第2の絶縁材料を平坦化する工
程と、 (G)前記第1および第2の絶縁膜を除去する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項6】 前記熱処理の温度は950℃以上である
ことを特徴とする請求項5記載の半導体装置の製造方
法。 - 【請求項7】 前記絶縁材料は、酸化膜であることを特
徴とする請求項5記載の半導体装置の製造方法。 - 【請求項8】 前記絶縁膜は、窒化膜であることを特徴
とする請求項5記載の半導体装置の製造方法。 - 【請求項9】(A)半導体基板表面に溝部を形成する工
程と、 (B)前記溝部に絶縁材料を埋め込む工程と、 (C)前記絶縁材料の上に絶縁膜を積層する工程と、 (D)前記絶縁材料上の前記絶縁膜を一部残して除去す
る工程と、 (E)前記絶縁膜が除去された前記絶縁材料を熱処理す
る工程と、 (F)熱処理された前記絶縁材料を平坦化する工程とを
具備することを特徴とする素子分離方法。 - 【請求項10】 前記熱処理の温度は950℃以上であ
ることを特徴とする請求項9記載の素子分離方法。 - 【請求項11】 前記絶縁材料は、酸化膜であることを
特徴とする請求項9記載の素子分離方法。 - 【請求項12】 前記絶縁膜は、窒化膜であることを特
徴とする請求項9記載の素子分離方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10173473A JP2000012674A (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法および素子分離方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10173473A JP2000012674A (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法および素子分離方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000012674A true JP2000012674A (ja) | 2000-01-14 |
Family
ID=15961145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10173473A Withdrawn JP2000012674A (ja) | 1998-06-19 | 1998-06-19 | 半導体装置の製造方法および素子分離方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000012674A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005303044A (ja) * | 2004-04-13 | 2005-10-27 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2006108423A (ja) * | 2004-10-06 | 2006-04-20 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
JP2009302573A (ja) * | 2009-09-24 | 2009-12-24 | Sony Corp | 固体撮像素子 |
JP2011142335A (ja) * | 2008-09-03 | 2011-07-21 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び製造装置 |
-
1998
- 1998-06-19 JP JP10173473A patent/JP2000012674A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Legal Events
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---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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