JP4567587B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特にダマシン法を用いて配線溝等の凹部に導電部材を充填する工程を含む半導体装置の製造方法に関する。
従来のダマシン法による配線形成方法について簡単に説明する。層間絶縁膜に配線溝等の凹部を形成した後、基板温度３５０〜４００℃程度で脱ガス処理を行う。その後、凹部の底面に露出している下層の導電部材の表面をアルゴンプラズマ等でエッチングすることにより、表面の変質層を除去する。凹部の内面及び層間絶縁膜の上面をバリアメタル膜で覆い、さらにその表面にＣｕのシード層を形成する。Ｃｕを電解めっきすることにより、凹部内にＣｕを充填する。化学機械研磨（ＣＭＰ）により不要なＣｕを除去し、凹部内にのみＣｕからなる配線を残す。
下記の特許文献１に、脱ガス処理を３５０〜４００℃で行うと、上下配線間の接触不良が発生しやすいことが示されている。特許文献１に開示された方法では、脱ガス処理の温度を１５０〜３００℃の範囲まで低下させることにより、接触不良の発生を抑制している。
特開２００４−３５６５００号公報
本願発明者らは、特許文献１に示されているように、脱ガス処理の温度を低くすると、ＣＭＰ時に種々の欠陥が発生することを見出した。
図１０Ａ〜図１０Ｃに、２００℃で脱ガス処理を行ってダマシン法で形成したＣｕ配線の表面の顕微鏡写真をスケッチした図を示す。図１０Ａにおいては、Ｃｕ配線の表面に多数の盛り上がり部が発生している。図１０Ｂにおいては、Ｃｕ配線に穴あき欠陥が発生している。図１０Ｃにおいては、Ｃｕ配線とバリアメタル膜との界面が腐食され、界面に沿って欠陥が発生している。
本発明の目的は、凹部が形成された絶縁性表面上に導電部材を堆積させ、その後、ＣＭＰを行う際に、欠陥が発生することを抑制することが可能な半導体装置の製造方法を提供することである。
本発明の一観点によると、
（ａ）半導体基板上に形成された絶縁膜に凹部を形成し、該凹部の底面の少なくとも一部に、銅または銅合金からなる導電部材を露出させる工程と、
（ｂ）前記凹部を形成した後、前記基板を１０℃／ｓ以下の昇温速度で３００℃以上の温度まで昇温させ第１の脱ガス処理を行う工程と、
（ｂ１）前記第１の脱ガス処理後、前記凹部の底面に形成されている前記導電部材の酸化皮膜を除去する工程と、
（ｅ）前記酸化皮膜を除去した後、前記基板を１０℃／ｓ以下の昇温速度で昇温させ第２の脱ガス処理を行う工程と、
（ｃ）前記第２の脱ガス処理の後、前記凹部内に充填されるように、前記絶縁膜上に導電膜を堆積させる工程と、
（ｄ）堆積した前記導電膜を、前記絶縁膜が露出するまで研磨する工程と
を有する半導体装置の製造方法が提供される。
工程ｂでの昇温速度を１０℃／ｓ以下にすることにより、上下の配線の接触不良の発生を抑制することができる。第１の脱ガス処理の温度を３００℃以上にすることにより、研磨時における欠陥の発生を抑制することができる。
図１に、実施例による方法で製造される半導体装置の断面図を示す。シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成され、活性領域が画定されている。この活性領域内に、ＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、ソース領域３Ｓ、ドレイン領域３Ｄ、ゲート絶縁膜３Ｉ、及びゲート電極３Ｇを含んで構成される。
半導体基板１の上に、ＭＯＳトランジスタ３を覆うように、酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜４、及びＳｉＯＣからなる厚さ５０ｎｍの保護膜６が形成されている。保護膜６及び層間絶縁膜４を貫通するビアホールが形成され、その底面に、ドレイン領域３Ｄの表面の一部が露出する。このビアホール内に、タングステン（Ｗ）からなる導電プラグ５Ｂが充填されている。導電プラグ５Ｂとビアホールの内面との間に、ＴｉＮからなる厚さ２５ｎｍのバリアメタル膜５Ａが配置されている。
以上の構造は、周知のフォトリソグラフィ、エッチング、化学気相成長（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。
保護膜６の上に、低誘電率絶縁材料、例えばＳｉＯＣ系材料、ポーラスシリカ等からなる層間絶縁膜１０が形成されている。層間絶縁膜１０の上面が、ＳｉＣ系またはＳｉＮ系の保護膜１１で覆われている。保護膜１１及び層間絶縁膜１０に、層間絶縁膜１０の底面まで達し、導電プラグ５Ｂの上方を通過する配線溝１５が形成されている。この配線溝１５の内面がバリアメタル膜１７で被覆され、配線溝１５内に第１層目の銅配線１８が充填されている。銅配線１８は、導電プラグ５Ｂに電気的に接続される。バリアメタル膜１７は、例えばＴａ、ＴａＮ、ＴｉＮ、ＷＮ等で形成される。なお、バリアメタル膜１７を、Ｔａ膜とＴａＮ膜との２層構造、またはＴｉ膜とＴｉＮ膜との２層構造としてもよい。
保護膜１１の上に、キャップ膜２０、ビア層用層間絶縁膜２１、エッチングストッパ膜２２、配線層用層間絶縁膜２３、保護膜２４がこの順番に積層されている。
配線層用層間絶縁膜２３に配線溝２８が形成され、ビア層用層間絶縁膜２１にビアホール２７が形成されている。配線溝２８はエッチングストッパ膜２２の上面まで達する。ビアホール２７は、配線溝２８の底面に開口するとともに、キャップ膜２０を貫通して下層の配線１８の上面まで達する。また、配線層用層間絶縁膜２３には、他の複数の配線溝が形成されている。
配線溝２８及びビアホール２７の内面をバリアメタル膜２９が覆い、配線溝２８及びビアホール２７内に、銅または銅合金からなる導電部材３０が充填されている。導電部材３０は、第１層目の配線１８に接続されており、第２層目の配線を構成する。他の配線溝内にも、バリアメタル膜が形成され、銅配線が充填されている。
２層目の配線層の上に、キャップ膜５０、ビア層用層間絶縁膜５１、エッチングストッパ膜５２、配線層用層間絶縁膜５３、及び保護膜５４が積層されている。第２層目の配線構造と同様に、配線溝５８及びビアホール５７が形成され、その内部に、バリアメタル膜５９及び導電部材６０が充填されている。導電部材６０は、第３層目の配線を構成する。
図２Ａ〜図２Ｄを参照して、２層目の配線層の形成方法について説明する。２層目の配線層はデュアルダマシン法で形成される。３層目及びそれよりも上方の配線層の形成方法は、２層目の配線層の形成方法を同様である。また、１層目の配線１８はシングルダマシン法で形成される。１層目の配線１８の形成方法は、２層目の配線層のビア層に関わる工程を除いた手順と同様である。
図２Ａに示すように、１層目の配線層の保護膜１１の上に、ＳｉＣまたはＳｉＮ系材料からなる厚さ２０〜６０ｎｍのキャップ膜２０を化学気相成長（ＣＶＤ）により形成する。その上に、ＳｉＯＣ系材料からなる厚さ２２０〜２５０ｎｍのビア層用層間絶縁膜２１をＣＶＤにより形成する。その上に、ＳｉＣ系またはＳｉＮ系材料からなる厚さ２０〜６０ｎｍのエッチングストッパ膜２２をＣＶＤにより形成する。その上に、ＳｉＯＣ系またはＳｉＯ系材料からなる厚さ２２０〜２５０ｎｍの配線層用層間絶縁膜２３をＣＶＤにより形成する。さらにその上に、ＳｉＣ系またはＳｉＮ系材料からなる厚さ２０〜６０ｎｍの保護膜２４をＣＶＤにより形成する。なお、層間絶縁膜２１及び２３を、有機系低誘電率絶縁材料やポーラスシリカ等で形成してもよい。
図２Ｂに示すように、配線層用層間絶縁膜２３の底面まで達する配線溝２８、及び配線溝２８の底面から下層の配線１８の上面まで達するビアホール２７を形成する。なお、配線溝２８の形成と同時に、他の複数の配線溝を形成する。以下、配線溝２８及びビアホール２７の形成方法の一例を説明する。
まず、保護膜２４の上に、ビアホール２７と同一の平面形状を持つ開口が形成されたレジストパターンを形成する。このレジストパターンをマスクとして、キャップ膜２０の底面までエッチングし、ビアホール２７を形成する。エッチングマスクとして用いたレジストパターンを除去した後、新たにレジスト剤を塗布してエッチバックすることにより、ビアホール２７の内部の下方の一部分にのみレジスト剤を残す。
次に、配線溝２８及びその他の配線溝と同一の平面形状を持つ開口が形成されたレジストパターンを形成する。このレジストパターンをマスクとして、配線層用層間絶縁膜２３の底面までエッチングすることにより、配線溝２８等を形成する。このとき、ビアホール２７内に充填されているレジスト剤が、その底面に露出している下層の配線１８を保護する。
配線溝２８等を形成した後、エッチングマスクとして使用したレジストパターン、及びビアホール２７内に残されていたレジスト剤を除去する。これにより、配線溝２８等及びビアホール２７が形成される。ビアホール２７の直径は、例えば９０ｎｍであり、配線溝２８等の幅は、例えば１００ｎｍである。なお、先に配線溝を形成し、その後ビアホールを形成する方法を採用してもよい。
次に、脱ガス処理及び酸化皮膜除去処理を行う。以下、図３を参照して、脱ガス処理及び酸化皮膜除去処理について説明する。
図３に、基板温度の時間変化を示す。まず、図２Ｂに示した配線溝２８等及びビアホール２７を形成した基板を、脱ガス処理チャンバ内に装填し、チャンバ内を真空排気する。時刻ｔ１において基板の加熱を開始する。時刻ｔ１時点の基板温度をＴ０とする。昇温速度が１０℃／ｓ以下になる条件で処理温度Ｔ１まで基板温度を上昇させる。処理温度Ｔ１は、例えば３５０℃である。時刻ｔ２で基板温度が処理温度Ｔ１に到達すると、時刻ｔ３まで温度を一定に維持する。時刻ｔ２からｔ３までの脱ガス処理時間は、例えば１分である。脱ガス処理が終了すると、基板温度を室温まで降下させ、基板を酸化皮膜除去処理用チャンバに移送する。この移送は、真空雰囲気を維持した状態で行う。
基板が酸化皮膜除去処理用チャンバ内に装填されると、チャンバ内に水素ガスを導入し、時刻ｔ４において基板の加熱を開始する。水素ガスの流量は、１５０〜３００ｓｃｃｍとし、チャンバ内の圧力は１００〜３００Ｐａとする。昇温速度が１０℃／ｓ以下になる条件で処理温度Ｔ２まで基板温度を上昇させる。処理温度Ｔ２は、例えば１５０〜３００℃である。時刻ｔ５で基板温度が処理温度Ｔ２に到達すると、時刻ｔ６まで温度を一定に維持する。時刻ｔ５からｔ６までの処理時間は、３０秒以上とする。時刻ｔ６以降、基板温度を室温まで降下させ、基板をチャンバから取り出す。なお、チャンバ内に導入するガスとして、水素ガスに代えて、その他の還元性を有するガスを用いてもよい。例えば、ＮＨ３、ＣＯ、ＣＨ４等を用いることができる。
また、これらの還元性ガスのプラズマを発生させて、プラズマ処理を行ってもよい。プラズマ処理を行う場合には、基板温度は室温のままでよい。プラズマ処理用チャンバ内の圧力は１００Ｐａ以下とし、還元性ガス流量は３００ｓｃｃｍ以下とし、プラズマを発生させるためのＤＣパワーは１００〜５００Ｗとし、プラズマ処理時間は、３０秒以上とする。なお、Ａｒ等の不活性ガスのプラズマを用いて、酸化皮膜を物理的に除去してもよい。
図２Ｃに示すように、ビアホール２７及び配線溝２８等の内面、及び保護膜２４の上面を覆うように、バリアメタル膜２９をスパッタリングにより形成する。バリアメタル膜２９は、保護膜２４の平坦面上における厚さが５〜２０ｎｍになるように成膜される。ビアホール２７及び配線溝２８の内面を覆うバリアメタル膜２９は、平坦面上における厚さよりも薄くなる。
バリアメタル膜２９の表面上に、Ｃｕからなるシード層３０Ａをスパッタリングにより形成する。シード層３０Ａは、平坦面上における厚さが４０〜１００ｎｍになるように成膜される。なお、シード層３０ＡをＣＶＤで形成してもよい。シード層３０Ａを電極として、その表面上にＣｕまたはＣｕ合金を電解めっきすることにより、導電膜３０Ｂを形成する。
図２Ｄに示すように、保護膜２４の表面が露出するまでＣＭＰを行う。ビアホール２７及び配線溝２８等の内部に、バリアメタル膜２９、及びＣｕまたはＣｕ合金からなる導電部材３０が残る。
図４Ａ及び図４Ｂに、ＣＭＰ後のＣｕ配線の欠陥発生箇所の個数を示す。なお、比較のために、図３に示した脱ガス処理温度Ｔ１を２００℃にして作製した試料の欠陥発生箇所の数も、併せて示す。図４Ａは、直径８インチのウエハを用い、配線の幅及び配線間の間隔が共に１００ｎｍになるように多数の配線を高密度で配置した試料の評価結果を示し、図４Ｂは、配線の幅が１００ｎｍ、配線間の間隔が５００ｎｍになるように多数の配線を低密度で配置した試料の評価結果を示す。図４Ａ及び図４Ｂに示した盛り上がり欠陥、穴あき欠陥、及び界面腐食欠陥は、それぞれ図１０Ａ、図１０Ｂ、及び図１０Ｃに示した種類の欠陥に対応する。合計欄には、これら３種類の欠陥数と、いずれにも分類されない欠陥の数との合計を示す。
脱ガス処理温度Ｔ１を２００℃から３５０℃に高めると、配線を高密度に配置した試料においては、盛り上がり欠陥及び界面腐食欠陥の個数が顕著に減少しており、配線を低密度に配置した試料においては、穴あき欠陥及び界面腐食欠陥の個数が顕著に減少していることがわかる。このように、脱ガス処理温度Ｔ１を３５０℃にすることにより、２００℃で処理した場合に比べて配線の欠陥発生を抑制することができる。次に、図５Ａ及び図５Ｂを参照して、脱ガス処理温度の好ましい範囲について説明する。
図５Ａに、基板温度を昇温速度５℃／ｓで上昇させたときに発生する水分量の時間変化を示す。横軸は基板温度を単位「℃」で表し、縦軸は発生した水分の分圧を単位「Ｐａ」で表す。室温から温度を上昇させていくと、発生する水分量が徐々に増加し、基板温度２００℃近傍で、一旦、極大値を示す。さらに基板温度を上昇させると、極小値を示した後、基板温度３００℃近傍で再度極大値を示す。
基板温度２００℃で極大値を示すのは、２００℃程度で、基板表面に付着していた水分がほぼすべて脱離したためと考えられる。さらに温度を上昇させると、層間絶縁膜中に含まれていた水分が脱離し始める。基板温度を３００℃にすると、層間絶縁膜中に含まれていた水部をほぼすべて脱離させることができる。
図５Ｂに、基板温度を３０秒間で目標温度まで上昇させ、基板温度がそれぞれ２００℃、３００℃、及び４００℃に到達した時点で温度を一定に維持したときに発生する水分量の時間変化を示す。図５Ｂの横軸は経過時間を単位「分」で表し、縦軸は発生した水分の分圧を単位「Ｐａ」で表す。図中の破線ａ、点線ｂ、及び実線ｃは、それぞれ基板温度を２００℃、３００℃、及び４００℃に維持したときに発生する水分量を示す。基板温度が２００℃のときには、温度上昇から２０分を経過しても、水分が出尽くしていない。
一定に維持される基板温度が３００℃及び４００℃のいずれの場合にも、温度上昇から約１０分が経過した時点でほぼ水分が出尽くしていると考えられる。脱ガスのための処理時間の増加を避けるために、図３に示した脱ガス処理温度Ｔ１を３００℃以上にすることが好ましい。また、脱ガス処理温度を４００℃以下にすることが好ましい。
脱ガス処理温度を３５０℃程度まで高くすると、特許文献１に記載されているように、接触不良の発生が懸念される。図６を参照して、接触不良の発生の要因について説明する。
図６は、従来の方法で、温度３５０℃程度で脱ガス処理を行って作製した配線部分の断面図を示す。層間絶縁膜１００に形成された配線溝内に配線１０１が充填されている。層間絶縁膜１００の上に、ビア層用層間絶縁膜１０２、配線層用層間絶縁膜１０３が順番に積層されている。ビア層用層間絶縁膜１０２にビアホール１１０が形成され、配線層用層間絶縁膜１１１に配線溝１１１が形成されている。その内面がバリアメタル膜１１５で覆われ、内部に銅が充填されている。
ビアホール１１０を形成した後に、温度３５０℃で脱ガス処理を行うと、ビアホール１１０の底面に露出している下層の配線１０１の表面が盛り上がり、凸部１２０が形成される場合がある。凸部１２０が形成されると、バリアメタル膜１１５のカバレッジ率が低下し、接触不良が生じやすくなる。
図７に、脱ガス処理時の基板温度の昇温速度と、接触不良の発生頻度との関係を示す。横軸は昇温速度を単位「℃／ｓ」で表し、縦軸は接触不良の発生頻度を単位「％」で表す。なお、脱ガス処理温度は３５０℃とした。昇温速度が５℃／ｓの時は、脱ガス処理温度を３５０℃としても接触不良は発生しなかった。昇温速度を９℃／ｓから１１℃／ｓに速めると、接触不良の発生頻度が急激に増加した。この評価結果から、昇温速度を１０℃／ｓ以下にすることが好ましく、５℃／ｓ以下にすることがより好ましいことがわかる。なお、図３に示した酸化皮膜除去処理時の昇温速度も同様に、１０℃／ｓ以下にすることが好ましく、５℃／ｓ以下にすることがより好ましい。
上述のように、昇温速度を低速にし、脱ガス処理温度を３００℃以上に高めることにより、接触不良の発生を抑制し、かつＣＭＰ後の配線欠陥の発生を抑制することができる。
次に、図８を参照して、第２の実施例による半導体装置の製造方法について説明する。第２の実施例では、第１の実施例における酸化皮膜の除去処理後に、第２回目の脱ガス処理を行う。その他の工程は、第１の実施例による方法と同一である。
図８に示すように、酸化皮膜の除去処理が終了すると、基板を脱ガス処理用のチャンバに移送する。チャンバ内に装填されると、チャンバ内を真空排気し、時刻ｔ７において、基板加熱を開始する。基板温度の上昇速度は、第１回目の脱ガス処理時における上昇速度の好適な範囲内とする。
酸化皮膜の除去処理時に発生する水分が、基板表面に残留する場合がある。第２回目の脱ガス処理を行うことにより、表面に残留した水分を除去することができる。第２回目の脱ガス処理においては、層間絶縁膜中に含まれる水分を除去する必要はなく、表面に残留する水分のみを除去すればよいため、処理温度は、第１回目の脱ガス処理の温度より低くしてもよい。例えば、処理温度を１５０〜２５０℃としてもよい。温度を一定に維持する処理時間は３０秒以上とすることが好ましい。
次に、図９を参照して、第３の実施例による半導体装置の製造方法について説明する。第３の実施例では、第１の実施例における酸化皮膜の除去処理後に、紫外線照射を行う。その他の工程は、第１の実施例による方法と同一である。
図９に示すように、酸化皮膜の除去処理が終了すると、基板を紫外線照射用のチャンバに移送する。チャンバ内を水素ガス雰囲気または炭化水素ガス（例えばメタンガス）雰囲気とする。時刻ｔ１０からｔ１１の間、層間絶縁膜に波長２２０ｎｍ以下の紫外線を照射する。紫外線の光源として、例えばハロゲンランプ等を用いることができる。
通常、図２Ｃに示したバリアメタル膜２９の十分な密着性を確保するために、ビアホール２７及び配線溝２８の内面は親水性にされる。例えば、表面のＳｉの結合手がＨやＯＨ基で終端されていると、表面が親水性になる。第３の実施例では、水素ガス、炭化水素ガス等の還元性ガス雰囲気中で紫外線を照射することにより、表面を撥水性に変質させる。なお、紫外線照射時の雰囲気を、Ａｒ等の不活性ガス雰囲気としてもよい。表面が撥水性に変質するのは、紫外線照射によって、表面の水素原子及び水酸基が反応してＨ２Ｏになって基板表面から脱離するためである。紫外線照射後には、ビアホール２７及び配線溝２８の内面に、Ｓｉ−Ｃ結合が現れ、撥水性を示すようになる。
表面が撥水性になるため、バリアメタル膜を形成するまでに、表面に水分が再付着することを防止することができる。また、Ｓｉ−Ｃ結合が現れている撥水性の表面は、バリアメタル膜の十分な密着性を確保することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
第１の実施例による製造方法で製造される半導体装置の断面図である。 第１の実施例による製造方法の途中段階における装置断面図（その１）である。 第１の実施例による製造方法の途中段階における装置断面図（その２）である。 第１の実施例による製造方法の脱ガス処理及び酸化皮膜除去処理時における基板温度の変化を示すグラフである。 第１の実施例による方法で作製した試料、及び比較例による方法で作製した試料のＣＭＰ後の配線欠陥の数を示す図表である。 （５Ａ）は、基板温度を５℃／ｓで上昇させたとに発生した水分量と温度との関係を示すグラフであり、（５Ｂ）は、一定に維持する温度を２００℃、３００℃、及び４００℃としたときに発生する水分量と、加熱開始からの経過時間との関係を示すグラフである。 従来の方法で作製したときに接触不良が発生する要因を説明するためのビアホール部分の断面図である。 脱ガス処理時の昇温速度と接触不良発生頻度との関係を示すグラフである。 第２の実施例による製造方法における基板温度の変化を示すグラフである。 第３の実施例による製造方法における基板温度の変化を示すグラフである。 従来の方法で作製した配線の欠陥部分の電子顕微鏡写真をスケッチした図である。
符号の説明
１ 基板
２ 素子分離絶縁膜
３ ＭＯＳＦＥＴ
４、１０、１００ 層間絶縁膜
５Ａ、１７、２９、５９、１１５ バリアメタル膜
５Ｂ プラグ
６、１１、２４ 保護膜
１５、２８、５８、１１１ 配線溝
１８ 配線
２０、５０ キャップ膜
２１、５１、１０２ ビア層用層間絶縁膜
２２、５２ エッチングストッパ膜
２３、５３、１０３ 配線層用層間絶縁膜
２７、５７、１１０ ビアホール
３０、６０ 導電部材
３０Ａ シード層
３０Ｂ、１１６ 導電膜
１２０ 凸部

Claims (4)

  1. （ａ）半導体基板上に形成された絶縁膜に凹部を形成し、該凹部の底面の少なくとも一部に、銅または銅合金からなる導電部材を露出させる工程と、
    （ｂ）前記凹部を形成した後、前記基板を１０℃／ｓ以下の昇温速度で３００℃以上の温度まで昇温させ第１の脱ガス処理を行う工程と、
    （ｂ１）前記第１の脱ガス処理後、前記凹部の底面に形成されている前記導電部材の酸化皮膜を除去する工程と、
    （ｅ）前記酸化皮膜を除去した後、前記基板を１０℃／ｓ以下の昇温速度で昇温させ第２の脱ガス処理を行う工程と、
    （ｃ）前記第２の脱ガス処理の後、前記凹部内に充填されるように、前記絶縁膜上に導電膜を堆積させる工程と、
    （ｄ）堆積した前記導電膜を、前記絶縁膜が露出するまで研磨する工程と
    を有する半導体装置の製造方法。
  2. 前記工程ｅにおいて、前記工程ｂにおける第１の脱ガス処理よりも低い温度で第２の脱ガス処理を行う請求項１に記載の半導体装置の製造方法。
  3. 前記工程ｂ１において、還元性雰囲気中で熱処理を行うことにより、前記酸化皮膜を除去する請求項１または２に記載の半導体装置の製造方法。
  4. 前記工程ｂ１において、プラズマに晒すことにより、前記酸化皮膜を除去する請求項１〜３のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4567587B2 (ja) * 2005-12-12 2010-10-20 富士通株式会社 半導体装置の製造方法
US8470390B2 (en) * 2008-01-11 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation-free copper metallization process using in-situ baking
US9502290B2 (en) 2008-01-11 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation-free copper metallization process using in-situ baking
JP2009228078A (ja) * 2008-03-24 2009-10-08 Fujitsu Ltd 電解メッキ液、電解メッキ方法、および半導体装置の製造方法
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
FR2950134B1 (fr) * 2009-09-14 2011-12-09 Commissariat Energie Atomique Dispositif d'echange thermique a ebullition convective et confinee a efficacite amelioree
JP2011216597A (ja) * 2010-03-31 2011-10-27 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び成膜装置
CN102760832B (zh) * 2011-04-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 相变半导体器件的制造方法以及相变半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242274A (ja) * 1997-02-27 1998-09-11 Sony Corp 多層配線基板の製造方法
JP2000040700A (ja) * 1998-07-24 2000-02-08 Hitachi Ltd 半導体装置の製造方法
JP2000164712A (ja) * 1998-11-27 2000-06-16 Sony Corp 電子装置の製造方法
JP2004095728A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置の製造方法
JP2004096080A (ja) * 2002-06-05 2004-03-25 Samsung Electronics Co Ltd 金属間絶縁膜のパターン形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413940A (en) * 1994-10-11 1995-05-09 Taiwan Semiconductor Manufacturing Company Process of treating SOG layer using end-point detector for outgassing
US6033584A (en) * 1997-12-22 2000-03-07 Advanced Micro Devices, Inc. Process for reducing copper oxide during integrated circuit fabrication
TW424265B (en) * 1999-10-06 2001-03-01 Mosel Vitelic Inc Method for stabilizing semiconductor degas temperature
US6531389B1 (en) * 1999-12-20 2003-03-11 Taiwan Semiconductor Manufacturing Company Method for forming incompletely landed via with attenuated contact resistance
US6319809B1 (en) * 2000-07-12 2001-11-20 Taiwan Semiconductor Manfacturing Company Method to reduce via poison in low-k Cu dual damascene by UV-treatment
US6528884B1 (en) * 2001-06-01 2003-03-04 Advanced Micro Devices, Inc. Conformal atomic liner layer in an integrated circuit interconnect
WO2004064147A2 (en) * 2003-01-07 2004-07-29 Applied Materials, Inc. Integration of ald/cvd barriers with porous low k materials
JP4219215B2 (ja) 2003-05-30 2009-02-04 株式会社ルネサステクノロジ 電子デバイスの製造方法
US7176119B2 (en) * 2004-09-20 2007-02-13 International Business Machines Corporation Method of fabricating copper damascene and dual damascene interconnect wiring
JP2006228990A (ja) * 2005-02-17 2006-08-31 Toshiba Corp 半導体装置の製造方法、及び製造装置
US7144808B1 (en) * 2005-06-13 2006-12-05 Texas Instruments Incorporated Integration flow to prevent delamination from copper
US7253097B2 (en) * 2005-06-30 2007-08-07 Chartered Semiconductor Manufacturing, Ltd. Integrated circuit system using dual damascene process
JP4567587B2 (ja) * 2005-12-12 2010-10-20 富士通株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242274A (ja) * 1997-02-27 1998-09-11 Sony Corp 多層配線基板の製造方法
JP2000040700A (ja) * 1998-07-24 2000-02-08 Hitachi Ltd 半導体装置の製造方法
JP2000164712A (ja) * 1998-11-27 2000-06-16 Sony Corp 電子装置の製造方法
JP2004096080A (ja) * 2002-06-05 2004-03-25 Samsung Electronics Co Ltd 金属間絶縁膜のパターン形成方法
JP2004095728A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置の製造方法

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