JPH05243223A - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
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- JPH05243223A JPH05243223A JP4042770A JP4277092A JPH05243223A JP H05243223 A JPH05243223 A JP H05243223A JP 4042770 A JP4042770 A JP 4042770A JP 4277092 A JP4277092 A JP 4277092A JP H05243223 A JPH05243223 A JP H05243223A
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Abstract
(57)【要約】
【目的】 電極段差,素子分離領域による段差,配線段
差等の段差を平坦化する集積回路装置の製造方法に関
し、バルク段差を平坦化し、その上に形成するViaや
配線の製造工程のマージンを大きくする。 【構成】 LOCOS酸化膜2やゲート電極4によって
生じた段差を有する半導体装置の表面に必要に応じてC
VD−SiO2 膜7等を形成した後、ポリシラザン膜8
をスピンコート等によって形成し、比較的低温でキュア
して酸化,緻密化する。このキュア温度を可能であれば
550℃以上にしてより緻密化することができる。ま
た、段差を有する表面上にポリシラザンを塗布してキュ
アした後に段差の上部に存在し段差の平坦化に寄与しな
い部分を除去してより平坦化するとともに、積層される
CVD膜相互間の密着性を改善し、また、ポリシラザン
が持っていた窒素に起因するアンモニアの放出を低減し
て金属配線の侵食を防ぐ。
差等の段差を平坦化する集積回路装置の製造方法に関
し、バルク段差を平坦化し、その上に形成するViaや
配線の製造工程のマージンを大きくする。 【構成】 LOCOS酸化膜2やゲート電極4によって
生じた段差を有する半導体装置の表面に必要に応じてC
VD−SiO2 膜7等を形成した後、ポリシラザン膜8
をスピンコート等によって形成し、比較的低温でキュア
して酸化,緻密化する。このキュア温度を可能であれば
550℃以上にしてより緻密化することができる。ま
た、段差を有する表面上にポリシラザンを塗布してキュ
アした後に段差の上部に存在し段差の平坦化に寄与しな
い部分を除去してより平坦化するとともに、積層される
CVD膜相互間の密着性を改善し、また、ポリシラザン
が持っていた窒素に起因するアンモニアの放出を低減し
て金属配線の侵食を防ぐ。
Description
【0001】
【産業上の利用分野】本発明は、電極段差,素子分離領
域等によるバルク段差、または、配線段差等の段差を平
坦化する工程を含む集積回路装置の製造方法に関する。
域等によるバルク段差、または、配線段差等の段差を平
坦化する工程を含む集積回路装置の製造方法に関する。
【0002】
【従来の技術】半導体集積回路装置等の集積回路装置の
高集積化と微細化にともないこれらの集積回路装置の表
面に微細な多層配線を形成することが必要になり、この
多層配線の下地となるバルク段差を可能な限り平坦化す
ることが要望されていた。
高集積化と微細化にともないこれらの集積回路装置の表
面に微細な多層配線を形成することが必要になり、この
多層配線の下地となるバルク段差を可能な限り平坦化す
ることが要望されていた。
【0003】なお、ここでいうバルク段差とは、金属配
線を形成する前に、集積回路装置の表面に例えば多結晶
シリコンの電極やLOCOS酸化膜等の素子間分離領域
によって形成される段差をいう。金属配線を形成する前
は、550℃以上の高比較的高温で処理することができ
るが、Al等の金属配線を形成した後は配線が酸化され
たり、溶融するためにそのような高温で処理することが
できない。
線を形成する前に、集積回路装置の表面に例えば多結晶
シリコンの電極やLOCOS酸化膜等の素子間分離領域
によって形成される段差をいう。金属配線を形成する前
は、550℃以上の高比較的高温で処理することができ
るが、Al等の金属配線を形成した後は配線が酸化され
たり、溶融するためにそのような高温で処理することが
できない。
【0004】上記の要望に応え、従来から、集積回路装
置の表面に形成されるバルク段差やその後形成された金
属配線に起因する配線段差等の段差を埋めて平坦するた
め、無機SOG(スピンオングラス)工程や有機SOG
工程あるいはBPSGを溶融してリフローする工程等が
採用されていた。
置の表面に形成されるバルク段差やその後形成された金
属配線に起因する配線段差等の段差を埋めて平坦するた
め、無機SOG(スピンオングラス)工程や有機SOG
工程あるいはBPSGを溶融してリフローする工程等が
採用されていた。
【0005】図4(A)〜(C)は、従来の集積回路装
置の製造工程説明図である。この図において、21は半
導体基板、22はLOCOS酸化膜、23はゲート絶縁
膜、24はゲート電極、25はソース領域、26はドレ
イン領域、27はCVD−SiO2 膜、28は無機SO
G膜、29はBPSG膜である。この製造工程説明図に
よって従来の集積回路装置の製造方法を説明する。
置の製造工程説明図である。この図において、21は半
導体基板、22はLOCOS酸化膜、23はゲート絶縁
膜、24はゲート電極、25はソース領域、26はドレ
イン領域、27はCVD−SiO2 膜、28は無機SO
G膜、29はBPSG膜である。この製造工程説明図に
よって従来の集積回路装置の製造方法を説明する。
【0006】第1工程(図4(A)参照) 半導体基板21に厚さ3000Å程度のLOCOS酸化
膜22と100Å程度のゲート絶縁膜23と厚さ400
0Å程度のゲート電極24を形成し、このゲート電極2
4にセルフアラインしてソース領域25とドレイン領域
26を形成し、金属配線を形成する前のバルクウェハの
全面に厚さ2000Å程度のCVD−SiO2 膜27を
形成する。
膜22と100Å程度のゲート絶縁膜23と厚さ400
0Å程度のゲート電極24を形成し、このゲート電極2
4にセルフアラインしてソース領域25とドレイン領域
26を形成し、金属配線を形成する前のバルクウェハの
全面に厚さ2000Å程度のCVD−SiO2 膜27を
形成する。
【0007】第2工程(図4(B)参照) バルク段差を有するCVD−SiO2 膜27の上に厚さ
1000Å程度の無機SOG膜28を形成する。
1000Å程度の無機SOG膜28を形成する。
【0008】第3工程(図4(C)参照) この無機SOG膜28の上に、厚さ5000〜6000
程度のBPSG膜29を形成する。
程度のBPSG膜29を形成する。
【0009】
【発明が解決しようとする課題】しかしながら、上記の
従来の平坦化工程によっては上記のバルク段差を軽減す
ることは困難であった。すなわち、無機SOG工程によ
っては、クラックを発生させないで厚い膜を形成するこ
とができないため大きな段差を平坦化することはできな
かった。
従来の平坦化工程によっては上記のバルク段差を軽減す
ることは困難であった。すなわち、無機SOG工程によ
っては、クラックを発生させないで厚い膜を形成するこ
とができないため大きな段差を平坦化することはできな
かった。
【0010】その理由は、無機SOGを用いる場合は下
記の化学式1に示されるように、右側の無機SOGの
(OH)と(OH)が(H2 O)として抜け、その後に
(O)が残って(Si−O−Si)の形で酸化されるた
め、原子量が34から16に減少しそれと同程度に体積
が減少するため膜にクラックを生じるからである。
記の化学式1に示されるように、右側の無機SOGの
(OH)と(OH)が(H2 O)として抜け、その後に
(O)が残って(Si−O−Si)の形で酸化されるた
め、原子量が34から16に減少しそれと同程度に体積
が減少するため膜にクラックを生じるからである。
【0011】
【化1】
【0012】また、有機SOGを用いる場合は下記の化
学式2に示されるように、右側の有機SOGの有機基が
離脱して(Si−O−Si)の形で酸化されるが、Rが
CH 3 である場合は、原子量が15から16に増加する
から、体積は僅かに膨張し、クラックの発生を伴わない
で厚い膜を形成することができる。
学式2に示されるように、右側の有機SOGの有機基が
離脱して(Si−O−Si)の形で酸化されるが、Rが
CH 3 である場合は、原子量が15から16に増加する
から、体積は僅かに膨張し、クラックの発生を伴わない
で厚い膜を形成することができる。
【0013】
【化2】
【0014】しかし、有機SOGは、耐熱性が不足する
ため、550℃以上の高温処理を伴うバルク工程では用
いることができなかった。
ため、550℃以上の高温処理を伴うバルク工程では用
いることができなかった。
【0015】そしてまた、BPSGを溶融してリフロー
する工程においては、高純度のBPSGをリフローする
には最低850℃の高温処理が必要であるが、この温度
で半導体基板に導入されているボロン(B)が動き出し
て不純物分布が変化し、高速動作を得るための高濃度の
シャロージャンクションが破壊される等の致命的な障害
を発生するため、Bを導入した集積回路装置の表面の平
坦化に用いることができなかった。
する工程においては、高純度のBPSGをリフローする
には最低850℃の高温処理が必要であるが、この温度
で半導体基板に導入されているボロン(B)が動き出し
て不純物分布が変化し、高速動作を得るための高濃度の
シャロージャンクションが破壊される等の致命的な障害
を発生するため、Bを導入した集積回路装置の表面の平
坦化に用いることができなかった。
【0016】また、従来から知られていた完全平坦化技
術の一つである、無機SOGによるPSGまたはBPS
G上の上塗り、またはCVD−SiO2 とPSGの挟み
込み技術によっては、無機SOGを厚く形成できないた
めに充分な平坦化を実現することができなかった。
術の一つである、無機SOGによるPSGまたはBPS
G上の上塗り、またはCVD−SiO2 とPSGの挟み
込み技術によっては、無機SOGを厚く形成できないた
めに充分な平坦化を実現することができなかった。
【0017】上記の無機SOGによるPSGまたはBP
SG上の上塗り技術は、段差がある半導体基板上にPS
GまたはBPSG膜を形成し、これをリフローして若干
平坦化しその上に無機SOG膜を上塗りする技術である
が、前記のように無機SOGをクラックを発生させない
で厚く形成することができないために十分な平坦化が達
成できなかった。
SG上の上塗り技術は、段差がある半導体基板上にPS
GまたはBPSG膜を形成し、これをリフローして若干
平坦化しその上に無機SOG膜を上塗りする技術である
が、前記のように無機SOGをクラックを発生させない
で厚く形成することができないために十分な平坦化が達
成できなかった。
【0018】また、上記のCVD−SiO2 とPSGの
挟み込み技術は、段差を有する半導体基板上にPSGま
たはBPSG膜を形成し、その上に無機SOG膜を形成
し、さらにその上にPSGまたはBPSGを形成する技
術であるが、前記のように無機SOGをクラックを発生
させないで厚く形成することができないために十分な平
坦化が達成できず、また、工程が複雑であるため量産性
が劣り実用的ではなかった。
挟み込み技術は、段差を有する半導体基板上にPSGま
たはBPSG膜を形成し、その上に無機SOG膜を形成
し、さらにその上にPSGまたはBPSGを形成する技
術であるが、前記のように無機SOGをクラックを発生
させないで厚く形成することができないために十分な平
坦化が達成できず、また、工程が複雑であるため量産性
が劣り実用的ではなかった。
【0019】本発明は、電極や素子分離領域に起因する
バルク段差、および、金属配線に起因する段差を含む表
面の段差を平坦化することができる集積回路装置の平坦
化技術を提供することを目的とする。
バルク段差、および、金属配線に起因する段差を含む表
面の段差を平坦化することができる集積回路装置の平坦
化技術を提供することを目的とする。
【0020】
【課題を解決するための手段】本発明にかかる集積回路
装置の製造方法においては、電極段差,素子分離領域に
よる段差等のバルク段差を有する表面にポリシラザンを
塗布しキュアすることによってポリシラザンを酸化およ
び緻密化して段差部を平坦化する工程を採用した。
装置の製造方法においては、電極段差,素子分離領域に
よる段差等のバルク段差を有する表面にポリシラザンを
塗布しキュアすることによってポリシラザンを酸化およ
び緻密化して段差部を平坦化する工程を採用した。
【0021】この場合、ポリシラザンを550℃以上の
温度でキュアすることによってより緻密化した酸化膜に
よってバルク段差を平坦化することができる。
温度でキュアすることによってより緻密化した酸化膜に
よってバルク段差を平坦化することができる。
【0022】また、本発明の他の集積回路装置の製造方
法においては、段差を有する表面にポリシラザンを塗布
しキュアすることによってポリシラザンを酸化および緻
密化して段差部を平坦化する場合に、段差の上部に形成
され段差部の平坦化に寄与しないポリシラザンまたはポ
リシラザンを酸化したシリコン酸化膜を除去する工程を
採用することができる。
法においては、段差を有する表面にポリシラザンを塗布
しキュアすることによってポリシラザンを酸化および緻
密化して段差部を平坦化する場合に、段差の上部に形成
され段差部の平坦化に寄与しないポリシラザンまたはポ
リシラザンを酸化したシリコン酸化膜を除去する工程を
採用することができる。
【0023】
【作用】本発明は、ポリシラザンの塗布形状が段差の凸
部で薄く、凹部に厚く形成される無機SOGに似た特性
と、無機SOGに比べて厚く形成できる特性を利用する
ことによって、半導体基板上にバルク工程によって形成
されたバルク段差あるいはその後の配線工程によって生
じた配線段差を平坦化するもので、従来技術に比較して
平坦性を向上することができるため、その後の配線形成
プロセスにおいて配線間の短絡が生じにくく、レジスト
が抜けやすいため、集積回路装置の設計やその製造工程
の条件のマージンが拡大する。
部で薄く、凹部に厚く形成される無機SOGに似た特性
と、無機SOGに比べて厚く形成できる特性を利用する
ことによって、半導体基板上にバルク工程によって形成
されたバルク段差あるいはその後の配線工程によって生
じた配線段差を平坦化するもので、従来技術に比較して
平坦性を向上することができるため、その後の配線形成
プロセスにおいて配線間の短絡が生じにくく、レジスト
が抜けやすいため、集積回路装置の設計やその製造工程
の条件のマージンが拡大する。
【0024】従来技術における無機SOGでは、450
℃のアニールに耐える膜厚は6000Å程度であった
が、本発明のポリシラザン膜においては6000Åの膜
厚に形成しても450℃程度の低温のキュアによっても
クラックの発生を防ぐことができ、さらに高温でのキュ
アが可能なバルク工程では1.0μm以上の膜厚に形成
することが可能である。
℃のアニールに耐える膜厚は6000Å程度であった
が、本発明のポリシラザン膜においては6000Åの膜
厚に形成しても450℃程度の低温のキュアによっても
クラックの発生を防ぐことができ、さらに高温でのキュ
アが可能なバルク工程では1.0μm以上の膜厚に形成
することが可能である。
【0025】その理由は、ポリシラザンを用いる場合は
下記の化学式3に示されるように、右側のポリシラザン
の(H)を(O)で置換して(Si−O−Si)の形で
酸化されるから、原子量が1から16に増大するためそ
の体積が膨張して圧縮力を生じるためクラックを生じな
いものと考えられる。
下記の化学式3に示されるように、右側のポリシラザン
の(H)を(O)で置換して(Si−O−Si)の形で
酸化されるから、原子量が1から16に増大するためそ
の体積が膨張して圧縮力を生じるためクラックを生じな
いものと考えられる。
【0026】
【化3】
【0027】ポリシラザンが含んでいる窒素(N)が酸
化後も痕跡程度残留するため、キュア条件が不適当な場
合等、この窒素に起因するアンモニアガスが後の熱処理
によって発生する可能性があり、Al等の金属配線を侵
食するおそれがあるが、段差の上部に形成され、平坦化
に寄与しないポリシラザンを酸化したシリコン酸化膜を
除去すると、アンモニアガスの発生量を低減することが
でき、このようなAl等の配線の侵食を低減することが
できる。また、段差の上部に形成されたシリコン酸化膜
を除去すると、上下のCVD膜間に挟まれる異質のシリ
コン酸化膜の接触面積が減少するため、これらのCVD
膜間の密着性が強化される効果も生じる。
化後も痕跡程度残留するため、キュア条件が不適当な場
合等、この窒素に起因するアンモニアガスが後の熱処理
によって発生する可能性があり、Al等の金属配線を侵
食するおそれがあるが、段差の上部に形成され、平坦化
に寄与しないポリシラザンを酸化したシリコン酸化膜を
除去すると、アンモニアガスの発生量を低減することが
でき、このようなAl等の配線の侵食を低減することが
できる。また、段差の上部に形成されたシリコン酸化膜
を除去すると、上下のCVD膜間に挟まれる異質のシリ
コン酸化膜の接触面積が減少するため、これらのCVD
膜間の密着性が強化される効果も生じる。
【0028】
【実施例】以下、本発明の実施例を説明する。 (第1実施例)図1(A)〜(C)は、第1実施例の集
積回路装置の製造工程説明図である。この図において、
1は半導体基板、2はLOCOS酸化膜、3はゲート絶
縁膜、4はゲート電極、5はソース領域、6はドレイン
領域、7はCVD−SiO2膜、8はポリシラザン膜、
9はシリコン酸化膜、10はBPSG膜である。
積回路装置の製造工程説明図である。この図において、
1は半導体基板、2はLOCOS酸化膜、3はゲート絶
縁膜、4はゲート電極、5はソース領域、6はドレイン
領域、7はCVD−SiO2膜、8はポリシラザン膜、
9はシリコン酸化膜、10はBPSG膜である。
【0029】この工程説明図によって第1実施例の集積
回路装置の製造方法を説明する。 第1工程(図1(A)参照) 半導体基板1に素子分離領域である厚さ3000Å程度
のLOCOS酸化膜2とゲート絶縁膜3と厚さ4000
Å程度のゲート電極4を形成し、このゲート電極4とセ
ルフアラインしてソース領域5とドレイン領域6を形成
した後のバルクウェハの全面に厚さ2000Å程度のC
VD−SiO2 膜7を形成する。
回路装置の製造方法を説明する。 第1工程(図1(A)参照) 半導体基板1に素子分離領域である厚さ3000Å程度
のLOCOS酸化膜2とゲート絶縁膜3と厚さ4000
Å程度のゲート電極4を形成し、このゲート電極4とセ
ルフアラインしてソース領域5とドレイン領域6を形成
した後のバルクウェハの全面に厚さ2000Å程度のC
VD−SiO2 膜7を形成する。
【0030】第2工程(図1(B)参照) バルクウェハにCVD−SiO2 膜7を形成した段差の
ある表面上にポリシラザンを8000Å程度塗布し、2
00℃で3分間程度ベーク工程を施し、有機溶剤を除去
して固体化してポリシラザン膜8を形成する。
ある表面上にポリシラザンを8000Å程度塗布し、2
00℃で3分間程度ベーク工程を施し、有機溶剤を除去
して固体化してポリシラザン膜8を形成する。
【0031】第3工程(図1(B)参照) ベーク工程が終わったポリシラザン膜8を、ウェット酸
素雰囲気中において、450℃で30分間焼成して、ポ
リシラザン膜8の中の窒素の一部を酸素に置換してシリ
コン酸化膜(SiO2 と僅かなSiON)9に変換す
る。この際、さらにポリシラザン膜8を800℃程度の
温度で30分間キュアすると酸化膜の膜質を著しく緻密
化することができる。
素雰囲気中において、450℃で30分間焼成して、ポ
リシラザン膜8の中の窒素の一部を酸素に置換してシリ
コン酸化膜(SiO2 と僅かなSiON)9に変換す
る。この際、さらにポリシラザン膜8を800℃程度の
温度で30分間キュアすると酸化膜の膜質を著しく緻密
化することができる。
【0032】第4工程(図1(C)参照) その上に厚さ5000〜6000程度のBPSG膜(ボ
ロンとリンを含むCVDシリケートガラス膜)10を形
成する。このBPSG膜10は、ポリシラザン膜8を酸
化したシリコン酸化膜9のエッチングレートがBPSG
膜10より若干大きいため、その上に金属配線を施すと
きのエッチングによってこのシリコン酸化膜9が削られ
て段差が拡がるのを防ぐために形成している。
ロンとリンを含むCVDシリケートガラス膜)10を形
成する。このBPSG膜10は、ポリシラザン膜8を酸
化したシリコン酸化膜9のエッチングレートがBPSG
膜10より若干大きいため、その上に金属配線を施すと
きのエッチングによってこのシリコン酸化膜9が削られ
て段差が拡がるのを防ぐために形成している。
【0033】この実施例の集積回路装置の製造方法によ
ると、半導体特性を劣化させることなく電極段差や素子
分離領域の段差を容易に平坦化でき、この上に形成され
る配線のステップカバレッジ率を改善することができる
ため、その後の配線工程やVia形成工程等のマージン
を拡大することができる。
ると、半導体特性を劣化させることなく電極段差や素子
分離領域の段差を容易に平坦化でき、この上に形成され
る配線のステップカバレッジ率を改善することができる
ため、その後の配線工程やVia形成工程等のマージン
を拡大することができる。
【0034】(第2実施例)図2(A)〜(C),図3
(D),(E)は、第2実施例の集積回路装置の製造工
程説明図である。この図において、11は半導体基板、
12は第1層の配線、13はP−SiO 2 膜、14はP
SG膜またはSiO2 膜、15はポリシラザン、16は
シリコン酸化膜、17はVia、18は第2層の配線で
ある。
(D),(E)は、第2実施例の集積回路装置の製造工
程説明図である。この図において、11は半導体基板、
12は第1層の配線、13はP−SiO 2 膜、14はP
SG膜またはSiO2 膜、15はポリシラザン、16は
シリコン酸化膜、17はVia、18は第2層の配線で
ある。
【0035】第1工程(図2(A)参照) 半導体基板11の上にAl等の第1層の配線12を形成
した後に、プラズマCVD法によって厚さ3000Åの
P−SiO2 (Plasma Enhanced Si
O2 )膜13を形成する。
した後に、プラズマCVD法によって厚さ3000Åの
P−SiO2 (Plasma Enhanced Si
O2 )膜13を形成する。
【0036】第2工程(図2(B)参照) その上に、厚さ5000Å程度の低温CVD法によっ
て、PSG膜またはSiO2 膜14を形成する。その上
にポリシラザン15を厚さ8000Å程度塗布する。
て、PSG膜またはSiO2 膜14を形成する。その上
にポリシラザン15を厚さ8000Å程度塗布する。
【0037】第3工程(図2(C)参照) ポリシラザン15を200℃程度で3分間程度ベーク
し、次いで、ウェット酸素雰囲気中において450℃で
30分間焼成してポリシラザン中の窒素(N)を酸素で
置換し、同時にキュアしてシリコン酸化膜16を形成す
る。この実施例においては、第1層の配線12を形成し
た後にポリシラザンを塗布し、キュアするから、第1層
の配線12を構成する例えばAl,Al合金の融点との
関係で500℃程度より高温でキュアすることはできな
い。
し、次いで、ウェット酸素雰囲気中において450℃で
30分間焼成してポリシラザン中の窒素(N)を酸素で
置換し、同時にキュアしてシリコン酸化膜16を形成す
る。この実施例においては、第1層の配線12を形成し
た後にポリシラザンを塗布し、キュアするから、第1層
の配線12を構成する例えばAl,Al合金の融点との
関係で500℃程度より高温でキュアすることはできな
い。
【0038】第4工程(図3(D)参照) 段差上部に形成されたシリコン酸化膜16を、CF4 5
0sccm/CHF350sccm,0.15Tor
r,450Wの条件で反応性イオンエッチング(RI
E)装置を用いて除去する。処理時間は平坦化の許す限
り長くするが、アスペクト比が1で、配線幅が1μm、
配線間隔が1μmの場合、1分間が適当である。なお、
この場合、ポリシラザンを酸化して形成されたシリコン
酸化膜16のエッチングレートは2000Å/minで
あった。
0sccm/CHF350sccm,0.15Tor
r,450Wの条件で反応性イオンエッチング(RI
E)装置を用いて除去する。処理時間は平坦化の許す限
り長くするが、アスペクト比が1で、配線幅が1μm、
配線間隔が1μmの場合、1分間が適当である。なお、
この場合、ポリシラザンを酸化して形成されたシリコン
酸化膜16のエッチングレートは2000Å/minで
あった。
【0039】第5工程(図3(E)参照) Via17を形成し、Al等の第2層の配線18を形成
する。
する。
【0040】この実施例では、ポリシラザンを酸化して
形成された段差上のシリコン酸化膜16をエッチバック
して平坦化しているが、酸化する前に段差上のポリシラ
ザンを除去することもできる。
形成された段差上のシリコン酸化膜16をエッチバック
して平坦化しているが、酸化する前に段差上のポリシラ
ザンを除去することもできる。
【0041】この実施例によると、配線によって生じた
段差をポリシラザンを酸化して形成したシリコン酸化膜
によって埋め込み、段差の上部のシリコン酸化膜を除去
したが、そのため積層されるCVD膜間の密着性を強化
することができ、また、Al等の金属配線がこのシリコ
ン酸化膜と直接接触する面積が小さくなるため、ポリシ
ラザン膜のキュアが不充分で、後の熱処理のかかり方に
よって発生するおそれがある、ポリシラザン中の窒素に
起因するアンモニアガスによって侵食される危険性が低
減される。
段差をポリシラザンを酸化して形成したシリコン酸化膜
によって埋め込み、段差の上部のシリコン酸化膜を除去
したが、そのため積層されるCVD膜間の密着性を強化
することができ、また、Al等の金属配線がこのシリコ
ン酸化膜と直接接触する面積が小さくなるため、ポリシ
ラザン膜のキュアが不充分で、後の熱処理のかかり方に
よって発生するおそれがある、ポリシラザン中の窒素に
起因するアンモニアガスによって侵食される危険性が低
減される。
【0042】この実施例では、従来技術における無機S
OGに比べてポリシラザン膜を厚く形成し、それを酸化
してシリコン酸化膜16を形成しているため、段差部の
上のシリコン酸化膜を除去しても充分に平坦性は確保で
きる。また、ポリシラザンを酸化したシリコン酸化膜を
エッチバックする工程にマスクを使用しないためきわめ
て容易に段差上のシリコン酸化膜を除去することができ
る。
OGに比べてポリシラザン膜を厚く形成し、それを酸化
してシリコン酸化膜16を形成しているため、段差部の
上のシリコン酸化膜を除去しても充分に平坦性は確保で
きる。また、ポリシラザンを酸化したシリコン酸化膜を
エッチバックする工程にマスクを使用しないためきわめ
て容易に段差上のシリコン酸化膜を除去することができ
る。
【0043】
【発明の効果】以上説明したように、本発明によれば、
半導体特性を劣化させることなく電極段差や素子分離領
域の段差を容易に平坦化できるため、この上に形成され
る第1層目の配線のステップカバレッジ率をほぼ100
%にすることができ、また、配線工程後の工程の平坦化
やVia形成などの工程のマージンを拡大することが可
能で高集積化半導体技術分野において寄与するところが
大きい。
半導体特性を劣化させることなく電極段差や素子分離領
域の段差を容易に平坦化できるため、この上に形成され
る第1層目の配線のステップカバレッジ率をほぼ100
%にすることができ、また、配線工程後の工程の平坦化
やVia形成などの工程のマージンを拡大することが可
能で高集積化半導体技術分野において寄与するところが
大きい。
【図1】(A)〜(C)は第1実施例の集積回路装置の
製造工程説明図である。
製造工程説明図である。
【図2】(A)〜(C)は第2実施例の集積回路装置の
製造工程説明図(1)である。
製造工程説明図(1)である。
【図3】(D),(E)は第2実施例の集積回路装置の
製造工程説明図(2)である。
製造工程説明図(2)である。
【図4】(A)〜(C)は従来の集積回路装置の製造工
程説明図である。
程説明図である。
1 半導体基板 2 LOCOS酸化膜 3 ゲート絶縁膜 4 ゲート電極 5 ソース領域 6 ドレイン領域 7 CVD−SiO2 膜 8 ポリシラザン膜 9 シリコン酸化膜 10 BPSG膜
Claims (3)
- 【請求項1】 電極段差,素子分離領域による段差等の
バルク段差を有する表面にポリシラザンを塗布しキュア
することによってポリシラザンを酸化および緻密化して
段差部を平坦化する工程を含むことを特徴とする集積回
路装置の製造方法。 - 【請求項2】 電極段差,素子分離領域による段差等の
バルク段差を有する表面にポリシラザンを塗布し550
℃以上の温度でキュアすることによってポリシラザンを
酸化および緻密化して段差部を平坦化する工程を含むこ
とを特徴とする集積回路装置の製造方法。 - 【請求項3】 段差を有する表面にポリシラザンを塗布
しキュアすることによってポリシラザンを酸化および緻
密化して段差部を平坦化する場合に、段差の上部に形成
され段差部の平坦化に寄与しないポリシラザン、または
ポリシラザンを酸化したシリコン酸化膜を除去する工程
を含むことを特徴とする集積回路装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4042770A JPH05243223A (ja) | 1992-02-28 | 1992-02-28 | 集積回路装置の製造方法 |
US08/021,573 US5310720A (en) | 1992-02-28 | 1993-02-24 | Process for fabricating an integrated circuit device by forming a planarized polysilazane layer and oxidizing to form oxide layer |
KR93002681A KR960010061B1 (en) | 1992-02-28 | 1993-02-25 | Integrated circuit device manufacturing method |
EP93301479A EP0559394A3 (en) | 1992-02-28 | 1993-02-26 | Process for planarizing an integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4042770A JPH05243223A (ja) | 1992-02-28 | 1992-02-28 | 集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05243223A true JPH05243223A (ja) | 1993-09-21 |
Family
ID=12645209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4042770A Withdrawn JPH05243223A (ja) | 1992-02-28 | 1992-02-28 | 集積回路装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5310720A (ja) |
EP (1) | EP0559394A3 (ja) |
JP (1) | JPH05243223A (ja) |
KR (1) | KR960010061B1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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