JPH05243223A - 集積回路装置の製造方法 - Google Patents

集積回路装置の製造方法

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JPH05243223A
JPH05243223A JP4042770A JP4277092A JPH05243223A JP H05243223 A JPH05243223 A JP H05243223A JP 4042770 A JP4042770 A JP 4042770A JP 4277092 A JP4277092 A JP 4277092A JP H05243223 A JPH05243223 A JP H05243223A
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film
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level
integrated circuit
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Daishiyoku Shin
大▲堤▼ 申
Hideki Harada
秀樹 原田
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Fujitsu Ltd
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Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 電極段差，素子分離領域による段差，配線段
差等の段差を平坦化する集積回路装置の製造方法に関
し、バルク段差を平坦化し、その上に形成するＶｉａや
配線の製造工程のマージンを大きくする。 【構成】 ＬＯＣＯＳ酸化膜２やゲート電極４によって
生じた段差を有する半導体装置の表面に必要に応じてＣ
ＶＤ−ＳｉＯ2 膜７等を形成した後、ポリシラザン膜８
をスピンコート等によって形成し、比較的低温でキュア
して酸化，緻密化する。このキュア温度を可能であれば
５５０℃以上にしてより緻密化することができる。ま
た、段差を有する表面上にポリシラザンを塗布してキュ
アした後に段差の上部に存在し段差の平坦化に寄与しな
い部分を除去してより平坦化するとともに、積層される
ＣＶＤ膜相互間の密着性を改善し、また、ポリシラザン
が持っていた窒素に起因するアンモニアの放出を低減し
て金属配線の侵食を防ぐ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電極段差，素子分離領
域等によるバルク段差、または、配線段差等の段差を平
坦化する工程を含む集積回路装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置等の集積回路装置の
高集積化と微細化にともないこれらの集積回路装置の表
面に微細な多層配線を形成することが必要になり、この
多層配線の下地となるバルク段差を可能な限り平坦化す
ることが要望されていた。
【０００３】なお、ここでいうバルク段差とは、金属配
線を形成する前に、集積回路装置の表面に例えば多結晶
シリコンの電極やＬＯＣＯＳ酸化膜等の素子間分離領域
によって形成される段差をいう。金属配線を形成する前
は、５５０℃以上の高比較的高温で処理することができ
るが、Ａｌ等の金属配線を形成した後は配線が酸化され
たり、溶融するためにそのような高温で処理することが
できない。
【０００４】上記の要望に応え、従来から、集積回路装
置の表面に形成されるバルク段差やその後形成された金
属配線に起因する配線段差等の段差を埋めて平坦するた
め、無機ＳＯＧ（スピンオングラス）工程や有機ＳＯＧ
工程あるいはＢＰＳＧを溶融してリフローする工程等が
採用されていた。
【０００５】図４（Ａ）〜（Ｃ）は、従来の集積回路装
置の製造工程説明図である。この図において、２１は半
導体基板、２２はＬＯＣＯＳ酸化膜、２３はゲート絶縁
膜、２４はゲート電極、２５はソース領域、２６はドレ
イン領域、２７はＣＶＤ−ＳｉＯ2 膜、２８は無機ＳＯ
Ｇ膜、２９はＢＰＳＧ膜である。この製造工程説明図に
よって従来の集積回路装置の製造方法を説明する。
【０００６】第１工程（図４（Ａ）参照） 半導体基板２１に厚さ３０００Å程度のＬＯＣＯＳ酸化
膜２２と１００Å程度のゲート絶縁膜２３と厚さ４００
０Å程度のゲート電極２４を形成し、このゲート電極２
４にセルフアラインしてソース領域２５とドレイン領域
２６を形成し、金属配線を形成する前のバルクウェハの
全面に厚さ２０００Å程度のＣＶＤ−ＳｉＯ2 膜２７を
形成する。
【０００７】第２工程（図４（Ｂ）参照） バルク段差を有するＣＶＤ−ＳｉＯ2 膜２７の上に厚さ
１０００Å程度の無機ＳＯＧ膜２８を形成する。
【０００８】第３工程（図４（Ｃ）参照） この無機ＳＯＧ膜２８の上に、厚さ５０００〜６０００
程度のＢＰＳＧ膜２９を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
従来の平坦化工程によっては上記のバルク段差を軽減す
ることは困難であった。すなわち、無機ＳＯＧ工程によ
っては、クラックを発生させないで厚い膜を形成するこ
とができないため大きな段差を平坦化することはできな
かった。
【００１０】その理由は、無機ＳＯＧを用いる場合は下
記の化学式１に示されるように、右側の無機ＳＯＧの
（ＯＨ）と（ＯＨ）が（Ｈ2 Ｏ）として抜け、その後に
（Ｏ）が残って（Ｓｉ−Ｏ−Ｓｉ）の形で酸化されるた
め、原子量が３４から１６に減少しそれと同程度に体積
が減少するため膜にクラックを生じるからである。
【００１１】
【化１】
【００１２】また、有機ＳＯＧを用いる場合は下記の化
学式２に示されるように、右側の有機ＳＯＧの有機基が
離脱して（Ｓｉ−Ｏ−Ｓｉ）の形で酸化されるが、Ｒが
ＣＨ 3 である場合は、原子量が１５から１６に増加する
から、体積は僅かに膨張し、クラックの発生を伴わない
で厚い膜を形成することができる。
【００１３】
【化２】
【００１４】しかし、有機ＳＯＧは、耐熱性が不足する
ため、５５０℃以上の高温処理を伴うバルク工程では用
いることができなかった。
【００１５】そしてまた、ＢＰＳＧを溶融してリフロー
する工程においては、高純度のＢＰＳＧをリフローする
には最低８５０℃の高温処理が必要であるが、この温度
で半導体基板に導入されているボロン（Ｂ）が動き出し
て不純物分布が変化し、高速動作を得るための高濃度の
シャロージャンクションが破壊される等の致命的な障害
を発生するため、Ｂを導入した集積回路装置の表面の平
坦化に用いることができなかった。
【００１６】また、従来から知られていた完全平坦化技
術の一つである、無機ＳＯＧによるＰＳＧまたはＢＰＳ
Ｇ上の上塗り、またはＣＶＤ−ＳｉＯ2 とＰＳＧの挟み
込み技術によっては、無機ＳＯＧを厚く形成できないた
めに充分な平坦化を実現することができなかった。
【００１７】上記の無機ＳＯＧによるＰＳＧまたはＢＰ
ＳＧ上の上塗り技術は、段差がある半導体基板上にＰＳ
ＧまたはＢＰＳＧ膜を形成し、これをリフローして若干
平坦化しその上に無機ＳＯＧ膜を上塗りする技術である
が、前記のように無機ＳＯＧをクラックを発生させない
で厚く形成することができないために十分な平坦化が達
成できなかった。
【００１８】また、上記のＣＶＤ−ＳｉＯ2 とＰＳＧの
挟み込み技術は、段差を有する半導体基板上にＰＳＧま
たはＢＰＳＧ膜を形成し、その上に無機ＳＯＧ膜を形成
し、さらにその上にＰＳＧまたはＢＰＳＧを形成する技
術であるが、前記のように無機ＳＯＧをクラックを発生
させないで厚く形成することができないために十分な平
坦化が達成できず、また、工程が複雑であるため量産性
が劣り実用的ではなかった。
【００１９】本発明は、電極や素子分離領域に起因する
バルク段差、および、金属配線に起因する段差を含む表
面の段差を平坦化することができる集積回路装置の平坦
化技術を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明にかかる集積回路
装置の製造方法においては、電極段差，素子分離領域に
よる段差等のバルク段差を有する表面にポリシラザンを
塗布しキュアすることによってポリシラザンを酸化およ
び緻密化して段差部を平坦化する工程を採用した。
【００２１】この場合、ポリシラザンを５５０℃以上の
温度でキュアすることによってより緻密化した酸化膜に
よってバルク段差を平坦化することができる。
【００２２】また、本発明の他の集積回路装置の製造方
法においては、段差を有する表面にポリシラザンを塗布
しキュアすることによってポリシラザンを酸化および緻
密化して段差部を平坦化する場合に、段差の上部に形成
され段差部の平坦化に寄与しないポリシラザンまたはポ
リシラザンを酸化したシリコン酸化膜を除去する工程を
採用することができる。
【００２３】
【作用】本発明は、ポリシラザンの塗布形状が段差の凸
部で薄く、凹部に厚く形成される無機ＳＯＧに似た特性
と、無機ＳＯＧに比べて厚く形成できる特性を利用する
ことによって、半導体基板上にバルク工程によって形成
されたバルク段差あるいはその後の配線工程によって生
じた配線段差を平坦化するもので、従来技術に比較して
平坦性を向上することができるため、その後の配線形成
プロセスにおいて配線間の短絡が生じにくく、レジスト
が抜けやすいため、集積回路装置の設計やその製造工程
の条件のマージンが拡大する。
【００２４】従来技術における無機ＳＯＧでは、４５０
℃のアニールに耐える膜厚は６０００Å程度であった
が、本発明のポリシラザン膜においては６０００Åの膜
厚に形成しても４５０℃程度の低温のキュアによっても
クラックの発生を防ぐことができ、さらに高温でのキュ
アが可能なバルク工程では１．０μｍ以上の膜厚に形成
することが可能である。
【００２５】その理由は、ポリシラザンを用いる場合は
下記の化学式３に示されるように、右側のポリシラザン
の（Ｈ）を（Ｏ）で置換して（Ｓｉ−Ｏ−Ｓｉ）の形で
酸化されるから、原子量が１から１６に増大するためそ
の体積が膨張して圧縮力を生じるためクラックを生じな
いものと考えられる。
【００２６】
【化３】
【００２７】ポリシラザンが含んでいる窒素（Ｎ）が酸
化後も痕跡程度残留するため、キュア条件が不適当な場
合等、この窒素に起因するアンモニアガスが後の熱処理
によって発生する可能性があり、Ａｌ等の金属配線を侵
食するおそれがあるが、段差の上部に形成され、平坦化
に寄与しないポリシラザンを酸化したシリコン酸化膜を
除去すると、アンモニアガスの発生量を低減することが
でき、このようなＡｌ等の配線の侵食を低減することが
できる。また、段差の上部に形成されたシリコン酸化膜
を除去すると、上下のＣＶＤ膜間に挟まれる異質のシリ
コン酸化膜の接触面積が減少するため、これらのＣＶＤ
膜間の密着性が強化される効果も生じる。
【００２８】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１（Ａ）〜（Ｃ）は、第１実施例の集
積回路装置の製造工程説明図である。この図において、
１は半導体基板、２はＬＯＣＯＳ酸化膜、３はゲート絶
縁膜、４はゲート電極、５はソース領域、６はドレイン
領域、７はＣＶＤ−ＳｉＯ2膜、８はポリシラザン膜、
９はシリコン酸化膜、１０はＢＰＳＧ膜である。
【００２９】この工程説明図によって第１実施例の集積
回路装置の製造方法を説明する。 第１工程（図１（Ａ）参照） 半導体基板１に素子分離領域である厚さ３０００Å程度
のＬＯＣＯＳ酸化膜２とゲート絶縁膜３と厚さ４０００
Å程度のゲート電極４を形成し、このゲート電極４とセ
ルフアラインしてソース領域５とドレイン領域６を形成
した後のバルクウェハの全面に厚さ２０００Å程度のＣ
ＶＤ−ＳｉＯ2 膜７を形成する。
【００３０】第２工程（図１（Ｂ）参照） バルクウェハにＣＶＤ−ＳｉＯ2 膜７を形成した段差の
ある表面上にポリシラザンを８０００Å程度塗布し、２
００℃で３分間程度ベーク工程を施し、有機溶剤を除去
して固体化してポリシラザン膜８を形成する。
【００３１】第３工程（図１（Ｂ）参照） ベーク工程が終わったポリシラザン膜８を、ウェット酸
素雰囲気中において、４５０℃で３０分間焼成して、ポ
リシラザン膜８の中の窒素の一部を酸素に置換してシリ
コン酸化膜（ＳｉＯ2 と僅かなＳｉＯＮ）９に変換す
る。この際、さらにポリシラザン膜８を８００℃程度の
温度で３０分間キュアすると酸化膜の膜質を著しく緻密
化することができる。
【００３２】第４工程（図１（Ｃ）参照） その上に厚さ５０００〜６０００程度のＢＰＳＧ膜（ボ
ロンとリンを含むＣＶＤシリケートガラス膜）１０を形
成する。このＢＰＳＧ膜１０は、ポリシラザン膜８を酸
化したシリコン酸化膜９のエッチングレートがＢＰＳＧ
膜１０より若干大きいため、その上に金属配線を施すと
きのエッチングによってこのシリコン酸化膜９が削られ
て段差が拡がるのを防ぐために形成している。
【００３３】この実施例の集積回路装置の製造方法によ
ると、半導体特性を劣化させることなく電極段差や素子
分離領域の段差を容易に平坦化でき、この上に形成され
る配線のステップカバレッジ率を改善することができる
ため、その後の配線工程やＶｉａ形成工程等のマージン
を拡大することができる。
【００３４】（第２実施例）図２（Ａ）〜（Ｃ），図３
（Ｄ），（Ｅ）は、第２実施例の集積回路装置の製造工
程説明図である。この図において、１１は半導体基板、
１２は第１層の配線、１３はＰ−ＳｉＯ 2 膜、１４はＰ
ＳＧ膜またはＳｉＯ2 膜、１５はポリシラザン、１６は
シリコン酸化膜、１７はＶｉａ、１８は第２層の配線で
ある。
【００３５】第１工程（図２（Ａ）参照） 半導体基板１１の上にＡｌ等の第１層の配線１２を形成
した後に、プラズマＣＶＤ法によって厚さ３０００Åの
Ｐ−ＳｉＯ2 （Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｓｉ
Ｏ2 ）膜１３を形成する。
【００３６】第２工程（図２（Ｂ）参照） その上に、厚さ５０００Å程度の低温ＣＶＤ法によっ
て、ＰＳＧ膜またはＳｉＯ2 膜１４を形成する。その上
にポリシラザン１５を厚さ８０００Å程度塗布する。
【００３７】第３工程（図２（Ｃ）参照） ポリシラザン１５を２００℃程度で３分間程度ベーク
し、次いで、ウェット酸素雰囲気中において４５０℃で
３０分間焼成してポリシラザン中の窒素（Ｎ）を酸素で
置換し、同時にキュアしてシリコン酸化膜１６を形成す
る。この実施例においては、第１層の配線１２を形成し
た後にポリシラザンを塗布し、キュアするから、第１層
の配線１２を構成する例えばＡｌ，Ａｌ合金の融点との
関係で５００℃程度より高温でキュアすることはできな
い。
【００３８】第４工程（図３（Ｄ）参照） 段差上部に形成されたシリコン酸化膜１６を、ＣＦ4 ５
０ｓｃｃｍ／ＣＨＦ3５０ｓｃｃｍ，０．１５Ｔｏｒ
ｒ，４５０Ｗの条件で反応性イオンエッチング（ＲＩ
Ｅ）装置を用いて除去する。処理時間は平坦化の許す限
り長くするが、アスペクト比が１で、配線幅が１μｍ、
配線間隔が１μｍの場合、１分間が適当である。なお、
この場合、ポリシラザンを酸化して形成されたシリコン
酸化膜１６のエッチングレートは２０００Å／ｍｉｎで
あった。
【００３９】第５工程（図３（Ｅ）参照） Ｖｉａ１７を形成し、Ａｌ等の第２層の配線１８を形成
する。
【００４０】この実施例では、ポリシラザンを酸化して
形成された段差上のシリコン酸化膜１６をエッチバック
して平坦化しているが、酸化する前に段差上のポリシラ
ザンを除去することもできる。
【００４１】この実施例によると、配線によって生じた
段差をポリシラザンを酸化して形成したシリコン酸化膜
によって埋め込み、段差の上部のシリコン酸化膜を除去
したが、そのため積層されるＣＶＤ膜間の密着性を強化
することができ、また、Ａｌ等の金属配線がこのシリコ
ン酸化膜と直接接触する面積が小さくなるため、ポリシ
ラザン膜のキュアが不充分で、後の熱処理のかかり方に
よって発生するおそれがある、ポリシラザン中の窒素に
起因するアンモニアガスによって侵食される危険性が低
減される。
【００４２】この実施例では、従来技術における無機Ｓ
ＯＧに比べてポリシラザン膜を厚く形成し、それを酸化
してシリコン酸化膜１６を形成しているため、段差部の
上のシリコン酸化膜を除去しても充分に平坦性は確保で
きる。また、ポリシラザンを酸化したシリコン酸化膜を
エッチバックする工程にマスクを使用しないためきわめ
て容易に段差上のシリコン酸化膜を除去することができ
る。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
半導体特性を劣化させることなく電極段差や素子分離領
域の段差を容易に平坦化できるため、この上に形成され
る第１層目の配線のステップカバレッジ率をほぼ１００
％にすることができ、また、配線工程後の工程の平坦化
やＶｉａ形成などの工程のマージンを拡大することが可
能で高集積化半導体技術分野において寄与するところが
大きい。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は第１実施例の集積回路装置の
製造工程説明図である。
【図２】（Ａ）〜（Ｃ）は第２実施例の集積回路装置の
製造工程説明図（１）である。
【図３】（Ｄ），（Ｅ）は第２実施例の集積回路装置の
製造工程説明図（２）である。
【図４】（Ａ）〜（Ｃ）は従来の集積回路装置の製造工
程説明図である。
【符号の説明】
１ 半導体基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ ＣＶＤ−ＳｉＯ2 膜 ８ ポリシラザン膜 ９ シリコン酸化膜 １０ ＢＰＳＧ膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 電極段差，素子分離領域による段差等の
    バルク段差を有する表面にポリシラザンを塗布しキュア
    することによってポリシラザンを酸化および緻密化して
    段差部を平坦化する工程を含むことを特徴とする集積回
    路装置の製造方法。
  2. 【請求項２】 電極段差，素子分離領域による段差等の
    バルク段差を有する表面にポリシラザンを塗布し５５０
    ℃以上の温度でキュアすることによってポリシラザンを
    酸化および緻密化して段差部を平坦化する工程を含むこ
    とを特徴とする集積回路装置の製造方法。
  3. 【請求項３】 段差を有する表面にポリシラザンを塗布
    しキュアすることによってポリシラザンを酸化および緻
    密化して段差部を平坦化する場合に、段差の上部に形成
    され段差部の平坦化に寄与しないポリシラザン、または
    ポリシラザンを酸化したシリコン酸化膜を除去する工程
    を含むことを特徴とする集積回路装置の製造方法。
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