JP3323055B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3323055B2
JP3323055B2 JP08154196A JP8154196A JP3323055B2 JP 3323055 B2 JP3323055 B2 JP 3323055B2 JP 08154196 A JP08154196 A JP 08154196A JP 8154196 A JP8154196 A JP 8154196A JP 3323055 B2 JP3323055 B2 JP 3323055B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
metal
interlayer insulating
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP08154196A
Other languages
English (en)
Other versions
JPH09275138A (ja
Inventor
正 松能
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP08154196A priority Critical patent/JP3323055B2/ja
Priority to US08/831,967 priority patent/US5850102A/en
Priority to KR1019970012330A priority patent/KR100288827B1/ko
Priority to TW086104275A priority patent/TW336347B/zh
Publication of JPH09275138A publication Critical patent/JPH09275138A/ja
Priority to US09/189,640 priority patent/US6127256A/en
Application granted granted Critical
Publication of JP3323055B2 publication Critical patent/JP3323055B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばCu等を用
いた金属配線技術に関する。
【0002】
【従来の技術】高集積回路等の半導体装置において、配
線技術は、トランジスタ等の素子開発と同様に、非常に
重要な技術である。Cuは、従来最も頻繁に用いられて
いるAlに比べて、抵抗が小さく、また、大電流を流し
た場合にもエレクトロマイグレーション等の問題が発生
しにくいことから、信頼性が高いという特性を有してい
る。このため、Cuを配線材料として用いる試みが近年
さかんに行われている。
【0003】しかし、CuまたはCuを含有する金属を
配線材料として用いた場合に、Cuが層間絶縁層中に拡
散し、この拡散したCuに起因して、配線間において電
流がリークするという問題がある。このため、このよう
なCuの拡散を防止するために、例えばTiまたはW等
の高融点金属を含有する金属をバリアメタル層としてC
u配線と層間絶縁層の間に使用する必要がある。
【0004】図4に、従来のCuを用いた配線の一例を
示す。半導体基板1上に層間絶縁層2を介してCuによ
り構成された配線層6が形成されている。この配線層6
は、例えば層間絶縁層2に形成された溝3の内部に埋め
込まれるように形成されている。また、配線層6と層間
絶縁層2との間には例えばTiN等の高融点金属膜によ
りバリアメタル層5が形成されている。このバリアメタ
ル層5は、例えば溝3を開口した後に、配線層6を溝の
内部に埋め込む前に、溝3の内壁面に形成することがで
きる。また、配線層6上にはバリアメタル層は形成され
ていないが、例えばSiN等の緻密な絶縁膜8を形成す
ることにより、Cuの拡散を防止することができる。
【0005】一方、近年の半導体装置の高集積化によ
り、配線層6の間の間隔は短縮される傾向にあり、これ
らの配線層6の間の容量成分の増加の影響を低減するた
めに、層間絶縁層2として低誘電率の絶縁膜を使用する
必要が生じてきている。
【0006】ここで、F(弗素)を酸化膜(SiO2
に添加することにより、この酸化膜の誘電率を酸化膜の
3.9より例えば3〜3.5程度まで低減できることが
知られている。このため、層間絶縁層2として、例えば
プラズマCVD(化学気相成長)法を用いて、F含有の
酸化膜を形成する方法が試みられている。
【0007】しかし、層間絶縁層2中に含有されている
Fは、特にTi等のバリアメタル層5を構成する金属と
反応しやすいという性質を有している。このため、バリ
アメタル層5のバリア性が劣化して、Cuが層間絶縁層
2中に拡散するという問題が生じる。
【0008】また、プラズマCVDにより形成されたF
含有の酸化膜は、Si−O、Si−F結合基のみでな
く、例えばSi−Cxy 、Si−Hxy 、Si−O
H結合基等により構成されている。ここで、Si−F、
Si−Cxy 、Si−Hxy 、Si−OH結合は、
Si−O結合に比べて結合エネルギーが低い。このた
め、例えば熱処理等によるエネルギーが加わると、−
F、−Cxy 、−Hxy、−OHは、容易にバリア
メタル層5と反応する。これにより、前述の問題と同様
に、バリアメタル層5のバリア性が劣化するという問題
が生じる。
【0009】また、低誘電率の層間絶縁層材料として、
例えばSOG(Spin On Glass )等の有機系絶縁膜材料
を用いることも可能であるが、前述のF含有の酸化膜と
同様に、この絶縁膜もバリアメタル層5を構成する金属
膜と簡単に反応するため、Cuが層間絶縁層2中へ拡散
するという問題が生じる。
【0010】さらに、低誘電率の層間絶縁層材料とし
て、例えばCO2 等の気体により配線層6間を充填する
方法も考案されている。これは、例えば固体炭素による
層間絶縁層2を介して配線層6を形成した後に、例えば
酸素プラズマ雰囲気中の処理または酸素雰囲気中の熱処
理等により、この固体炭素を気化させる方法である。こ
の場合には、気体中にCuが拡散する可能性はないが、
気体を封止するために層間絶縁層の上下面に絶縁膜を形
成する必要があり、この絶縁膜と配線層とが接触する構
造となる。このため、この接触面から絶縁膜中にCuが
拡散し、他の配線層に電流がリークする可能性が生じ
る。
【0011】また、製造工程中に例えば原料ガスからC
が層間絶縁層中へ混入し、Cを含有する結合基を形成す
る可能性がある。ここで、このCを含有する結合基も、
前述のFを含有する結合基と同様に、バリアメタル層5
を構成する金属と簡単に反応するため、バリアメタル層
5のバリア性が劣化するという問題が生じる。
【0012】
【発明が解決しようとする課題】このように、従来の半
導体装置およびその製造方法では、Cuを含有する金属
を配線層として用い、低誘電率の絶縁物を層間絶縁層と
して用いた場合に、Cuの層間絶縁層中への拡散を防止
するバリアメタル層と層間絶縁層材料とが反応して、バ
リアメタル層のバリア性を劣化させるという問題があっ
た。
【0013】本発明の目的は、バリアメタル層と低誘電
率の層間絶縁層とが直接接触することを防止することに
より、配線層中のCuが層間絶縁層へ拡散することを防
止することができる半導体装置およびその製造方法を提
供することである。
【0014】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置は、半導体基
板上に形成された3.9未満の比誘電率を有する層間絶
縁層と、この層間絶縁層に形成された溝に埋め込まれる
ように形成されている金属配線層とを具備する半導体装
置において、前記層間絶縁層と前記金属配線層との間に
層間絶縁層とは異なる材料の絶縁層を具備し、この絶縁
層は前記金属配線層の絶縁層と接触する表面を構成する
金属と反応しない材料で構成されていることを特徴とす
る。
【0015】また、上記の半導体装置において、前記絶
縁層は弗素の含有率が前記層間絶縁層のそれに比べて低
い材料から構成されていることも可能である。さらに、
前述の半導体装置において、前記絶縁層は炭素の含有率
が前記層間絶縁層のそれに比べて低い材料から構成され
ていることも可能である。
【0016】また、前述の半導体装置において、前記絶
縁層は非有機系の絶縁膜により構成されることも可能で
ある。また、前述の半導体装置において、前記非有機系
の絶縁膜は、プラズマ密度が1×1011cm-3以上の状
態で形成された高密度プラズマCVD(化学気相成長)
膜であることも可能である。
【0017】また、前述の半導体装置において、前記金
属配線層は、銅を含有する金属膜により構成されること
も可能である。また、前述の半導体装置において、前記
金属配線層は、銅を含有する金属膜と、この金属膜と前
記絶縁層との間に形成されている高融点金属を含有する
バリアメタル層とにより構成されることも可能である。
【0018】また、前述の半導体装置において、前記層
間絶縁層は、SiF結合基を含有する絶縁膜により構成
されることも可能である。また、前述の半導体装置にお
いて、前記層間絶縁層は、有機系の絶縁膜により構成さ
れることも可能である。
【0019】また、前述の半導体装置において、前記層
間絶縁層は、配線層間に封止された気体により構成さ
れ、前記絶縁層は前記金属配線層を覆うように構成され
ることも可能である。
【0020】また、本発明による半導体装置の製造方法
は、半導体基板上に3.9未満の比誘電率を有する層間
絶縁層を形成する工程と、この層間絶縁層に溝を形成す
る工程と、この溝の少なくとも内壁面上に前記層間絶縁
層とは異なる材料により絶縁層を形成する工程と、この
絶縁層上に前記溝の内部を完全に充填するように金属配
線材料膜を形成する工程と、前記溝以外の領域に形成さ
れた前記金属配線材料膜を除去して前記溝の内部に前記
絶縁層を介して前記金属配線材料膜を埋め込む工程とを
具備し、この絶縁層は前記金属配線層の絶縁層と接触す
る表面を構成する金属と反応しない材料により形成する
ことを特徴とする。
【0021】また、本発明による半導体装置の製造方法
は、半導体基板上に3.9未満の比誘電率を有する層間
絶縁層を形成する工程と、この層間絶縁層に溝を形成す
る工程と、この溝の少なくとも内壁面上に前記層間絶縁
層とは異なる材料により絶縁層を形成する工程と、この
絶縁層上に高融点金属膜を形成する工程と、この高融点
金属膜上に前記溝の内部を完全に充填するように金属配
線材料膜を形成する工程と、前記溝以外の領域に形成さ
れた前記金属配線材料膜と前記高融点金属膜とを除去し
て前記溝の内部に前記絶縁層と前記高融点金属膜とを介
して前記金属配線材料膜を埋め込む工程とを具備し、こ
の絶縁層は前記高融点金属膜と反応しない材料により形
成することを特徴とする。
【0022】さらに、前述の半導体装置の製造方法にお
いて、前記絶縁層は弗素の含有率が前記層間絶縁層のそ
れに比べて低い材料により形成することも可能である。
また、前述の半導体装置の製造方法において、前記絶縁
層は炭素の含有率が前記層間絶縁層のそれに比べて低い
材料により形成することも可能である。
【0023】また、前述の半導体装置の製造方法におい
て、前記絶縁層は、プラズマ密度が1×1011cm-3
上の高密度プラズマCVD(化学気相成長)法により形
成することも可能である。
【0024】このように、本発明による半導体装置で
は、層間絶縁層と金属配線層との間に層間絶縁層と異な
る材料の絶縁層を具備しており、この絶縁層は金属配線
層の絶縁層と接触する表面を構成する金属と反応しない
材料で構成されているため、金属配線層中の表面を構成
する金属と簡単に反応する結合基を含有する層間絶縁層
と金属配線層とが直接接触している場合に比べて、金属
配線層の表面を構成する金属が反応することを抑制する
ことができる。
【0025】また、弗素の含有率が層間絶縁層のそれに
比べて少ない材料により絶縁層が構成されている本発明
による半導体装置では、弗素を含む結合基と金属配線層
の絶縁層と接触する表面を構成する金属とが反応するこ
とを、層間絶縁層が金属配線層に直接接触している場合
に比べて抑制することができる。
【0026】また、同様に炭素の含有率が層間絶縁層の
それに比べて少ない材料により絶縁層が構成されている
本発明による半導体装置では、炭素を含む結合基と金属
配線層の絶縁層と接触する表面を構成する金属とが反応
することを、層間絶縁層が金属配線層に直接接触してい
る場合に比べて抑制することができる。
【0027】また、炭素または弗素の含有率の低い絶縁
膜は、一般に欠陥密度が少ない。このため、このような
絶縁膜により構成される絶縁層と金属配線層とが接触す
るように構成された本発明の半導体装置では、金属配線
層から絶縁層中へCuが拡散する可能性を低減すること
ができる。
【0028】また、絶縁層は非有機系の絶縁膜により構
成される本発明による半導体装置では、非有機系の絶縁
膜は有機系の絶縁膜に比べて、一般に金属と反応する結
合基の含有量が少ないため、金属配線層と反応すること
を防止することができる。
【0029】また、この非有機系の絶縁膜が、プラズマ
密度が1×1011cm-3以上の状態で形成された高密度
プラズマCVD(化学気相成長)膜である本発明による
半導体装置では、一般に、高密度プラズマCVD膜は炭
素または弗素を含む不安定な結合基の含有量が少なく、
また、欠陥密度が低いため、金属配線層とこの絶縁層と
の反応を抑制することができる。
【0030】さらに、金属配線層は、銅を含有する金属
膜と、この金属膜と前記絶縁層との間に形成されている
高融点金属を含有するバリアメタル層とにより構成され
る本発明による半導体装置では、高融点金属膜は銅の拡
散を防止することができるため、この高融点金属膜を含
むバリアメタル層により、銅を含有する金属膜から層間
絶縁層中へ銅が拡散することを防止することができる。
また、一般に、高融点金属膜と層間絶縁層中に含まれる
例えば弗素または炭素等を含有する結合基とは反応しや
すいため、この層間絶縁層とバリアメタル層との間に弗
素または炭素の含有量の少ない絶縁層を構成することに
より、高融点金属膜の反応を抑制することができる。こ
のようにして、バリアメタル層のバリア性を保持し、銅
が層間絶縁層中へ拡散することを防止することができ
る。
【0031】また、層間絶縁層が、SiF結合基を含有
する絶縁膜により構成される本発明による半導体装置で
は、SiF結合基を含有する絶縁膜の比誘電率は3.9
未満であるため、層間絶縁層の比誘電率を3.9未満と
することができる。ここで、SiF結合基は例えば高融
点金属膜等の金属膜と反応しやすいため、例えばバリア
メタル層のバリア性を劣化させる可能性がある。しか
し、本発明の半導体装置では、バリアメタル層等の金属
配線層とSiF結合基を含有する絶縁膜により構成され
る層間絶縁層との間に、炭素または弗素の含有量の少な
い絶縁層を構成するため、金属とSiF結合基等の不安
定な結合基との反応を抑制することができる。このよう
にして、バリアメタル層のバリア性を保持し、金属配線
層中の金属が層間絶縁層中へ拡散することを防止するこ
とができる。
【0032】また、層間絶縁層は、有機系の絶縁膜によ
り構成される本発明による半導体装置では、有機系の絶
縁膜の比誘電率は3.9未満であるため、層間絶縁層の
比誘電率を3.9未満とすることができる。ここで、有
機系の絶縁膜は、種々の不安定な結合基を含有している
ため、この不安定な結合基と金属配線層を構成する金属
とが反応して、例えばバリアメタル層のバリア性を劣化
させる可能性がある。しかし、本発明の半導体装置で
は、バリアメタル層等の金属配線層と有機系の絶縁膜に
より構成される層間絶縁層との間に、炭素または弗素の
含有量の少ない絶縁層を構成するため、金属と不安定な
結合基との反応を抑制することができる。このようにし
て、バリアメタル層のバリア性を保持し、金属配線層中
の金属が層間絶縁層中へ拡散することを防止することが
できる。
【0033】さらに、層間絶縁層は、配線層間に封止さ
れた気体により構成される本発明による半導体装置で
は、気体の比誘電率は3.9未満であるため、層間絶縁
層の比誘電率を3.9未満とすることができる。ここ
で、配線層間に気体を封止するために、層間絶縁層の上
下面に絶縁膜を構成する必要があり、この絶縁膜と金属
配線層とが接触する構造となる。このため、金属配線層
中の金属がこの接触面から絶縁膜中へ拡散する可能性が
ある。しかし、本発明の半導体装置では、金属配線層を
覆うように、弗素または炭素の含有量の少ない絶縁層を
構成しており、一般に弗素または炭素の含有量の少ない
絶縁層は欠陥密度が小さいため、金属配線層中の金属が
拡散することを抑制することができる。このようにし
て、金属配線層の間のリーク電流を低減することができ
る。
【0034】また、本発明による半導体装置の製造方法
では、半導体基板上の3.9未満の比誘電率を有する層
間絶縁層に溝を形成した後に、この溝の少なくとも内壁
面上に層間絶縁層と異なる材料により絶縁層を形成し、
この絶縁層上に溝の内部を完全に充填するように金属配
線材料膜を形成した後に、溝以外の領域に形成された金
属配線材料膜を除去して溝の内部に絶縁層を介して金属
配線材料膜を埋め込むことにより、金属配線層と層間絶
縁層との間に層間絶縁層と異なる材料の絶縁層を形成す
ることができる。
【0035】また、この絶縁層は金属配線層の絶縁層と
接触する表面を構成する金属と反応しない材料により形
成するため、このような絶縁層を形成せずに、層間絶縁
層と金属配線層とを直接接触させる従来の製造方法に比
べて、金属配線層中の表面を構成する金属と層間絶縁層
中の不安定な結合基とが反応することを抑制することが
できる。
【0036】また、この絶縁層は層間絶縁層に比べて炭
素の含有率が低い材料により形成する本発明の半導体装
置の製造方法では、層間絶縁層と金属配線層とが直接接
触するように形成する従来の製造方法に比べて、金属配
線層を構成する金属が炭素を含有する不安定な結合基と
反応することを抑制することができる。このようにし
て、金属配線層を構成する金属のバリア性を保持し、金
属配線層中の金属が層間絶縁層中へ拡散することを防止
することができる。
【0037】また、この絶縁層は層間絶縁層に比べて弗
素の含有率が低い材料により形成する本発明の半導体装
置の製造方法では、上記の炭素の場合と同様に、層間絶
縁層と金属配線層とが直接接触するように形成する従来
の製造方法に比べて、金属配線層を構成する金属が弗素
を含有する不安定な結合基と反応することを抑制するこ
とができる。このようにして、金属配線層を構成する金
属のバリア性を保持し、金属配線層中の金属が層間絶縁
層中へ拡散することを防止することができる。
【0038】また、本発明の半導体装置の製造方法で
は、半導体基板上の3.9未満の比誘電率を有する層間
絶縁層に溝を形成した後に、この溝の少なくとも内壁面
上に層間絶縁層とは異なる材料の絶縁層を形成し、この
絶縁層上に高融点金属膜を形成し、この高融点金属膜上
に溝の内部を完全に充填するように金属配線材料膜を形
成した後に、溝以外の領域に形成された金属配線材料膜
と高融点金属膜とを除去して溝の内部に絶縁層と高融点
金属膜とを介して金属配線材料膜を埋め込むことによ
り、高融点金属膜と層間絶縁層との間に層間絶縁層と異
なる材料により絶縁層を形成することができる。
【0039】また、この絶縁層は高融点金属膜と反応し
ない材料により形成するため、このような絶縁層を形成
せずに、層間絶縁層と高融点金属膜とを直接接触させる
従来の製造方法に比べて、高融点金属膜と層間絶縁層中
の不安定な結合基とが反応することを抑制することがで
きる。このようにして、高融点金属膜のバリア性を保持
し、金属配線材料中の金属が層間絶縁層中へ拡散するこ
とを防止することができる。
【0040】また、この絶縁層を層間絶縁層に比べて炭
素の含有率が低い材料により形成する本発明の半導体装
置の製造方法では、層間絶縁層と高融点帰属膜とが直接
接触するように形成する従来の製造方法に比べて、高融
点金属膜が炭素を含有する不安定な結合基と反応するこ
とを抑制することができる。このようにして、高融点金
属膜のバリア性を保持し、金属配線材料中の金属が層間
絶縁層中へ拡散することを防止することができる。
【0041】また、この絶縁層を層間絶縁層に比べて弗
素の含有率が低い材料により形成する本発明の半導体装
置の製造方法では、上記の炭素の場合と同様に、層間絶
縁層と高融点帰属膜とが直接接触するように形成する従
来の製造方法に比べて、高融点金属膜が弗素を含有する
不安定な結合基と反応することを抑制することができ
る。このようにして、高融点金属膜のバリア性を保持
し、金属配線材料中の金属が層間絶縁層中へ拡散するこ
とを防止することができる。
【0042】また、絶縁層は、プラズマ密度が1×10
11cm-3以上の高密度プラズマCVD(化学気相成長)
法により形成される本発明による半導体装置の製造方法
では、高密度プラズマ状態により、絶縁膜を生成するた
めの原料ガスの大部分が非常に単純なイオンに分解また
は励起されるため、これにより生成された絶縁膜に含有
される結合基は大部分が非常に安定した状態となる。こ
れにより、従来のプラズマ密度が1×1011cm-3未満
のプラズマCVD法により形成された絶縁膜に比べて、
上記のような方法により形成された絶縁膜は、炭素およ
び弗素を含む不安定な結合基の含有率を低減することが
できる。
【0043】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図1は、本発明の第1の実
施の形態による半導体装置の構造を示す断面図である。
図1の(a)は、1層の配線層を有する半導体装置の場
合、図1の(b)は2層の配線層を有する場合について
示している。
【0044】この図に示すように、本実施の形態による
半導体装置では、従来と同様に、半導体基板1上の層間
絶縁層2に例えばCuまたはAlとCuの合金等、Cu
を含有する金属により構成される配線層6が埋め込ま
れ、溝埋め込み型の配線層構造を構成している。また、
ここには図示されていないが、半導体基板1上には例え
ばトランジスタ等の半導体素子が形成されており、層間
絶縁層2によりこれらの半導体素子と配線層6とが分離
されている。この層間絶縁層2は、従来と同様に、例え
ばFを含有する酸化膜等の低誘電率の絶縁膜により構成
されている。また、この配線層6中のCuが層間絶縁層
2中に拡散することを防止するために、配線層6と層間
絶縁層2との間に、例えばTiN等によりバリアメタル
層5が形成されている。
【0045】さらに、バリアメタル層5と層間絶縁層2
とが直接接触していた従来の半導体素子と異なり、本実
施の形態による半導体装置では、バリアメタル層5と層
間絶縁層2との間に、例えば50nm程度の膜厚の絶縁
層4が形成されている。この絶縁層4は、CまたはFの
含有率が層間絶縁層2のそれより低い、例えば酸化膜ま
たはSiN等の絶縁膜により構成されている。
【0046】また、本実施の形態では、配線層6上にも
絶縁層4と同様にCまたはFの含有率の低い絶縁膜によ
り、例えば膜厚が50nm程度の絶縁層7が形成されて
いる。
【0047】このように、本実施の形態による半導体装
置では、バリアメタル層5と層間絶縁層2との間に、層
間絶縁層2とは異なる材料の絶縁層4が形成されてお
り、この絶縁層4は、CまたはFの含有率が、層間絶縁
層2のそれより低い絶縁膜により構成されていることが
特徴である。
【0048】一般に、CまたはFの含有率の低い絶縁膜
は、絶縁膜中の欠陥密度が低いため、バリアメタル層5
を構成する例えばTiN等の金属と簡単に反応しにく
い。このため、CまたはFの含有率が高い層間絶縁層2
とバリアメタル層5とが直接接触していた従来の半導体
装置に比べて、バリアメタル層と絶縁膜との反応を抑制
することができる。さらに、この絶縁膜の成膜にHDP
CVDを用いることにより、より欠陥数の少ない安定
な膜を得ることができる。このため、バリアメタル層5
のバリア特性を保持して、配線層6中のCuが層間絶縁
層2中へ拡散することを防止することができる。このよ
うにして、層間絶縁層2中に拡散したCuに起因して、
配線層6の間において電流がリークすることを防止する
ことができる。
【0049】なお、この絶縁層4の膜厚は、層間絶縁層
2とバリアメタル層5との反応を防止できる程度であれ
ば良く、必要とされる最低膜厚は、絶縁層4の膜質と、
バリアメタル層5を形成した後の熱工程の温度により影
響される。絶縁層4の膜質が良い程、熱処理温度が低い
程、絶縁膜4の膜厚を薄くすることができる。例えば、
バリアメタル層5を形成した後に、Cuをスパッタまた
は溶融等により形成する場合には、例えば550℃程度
の熱処理が必要となるが、CuをCVD法により形成す
る場合には、例えば350℃程度の温度でCVDを行う
ため、絶縁層4の膜厚を薄くすることができる。
【0050】一方、高集積化により溝3の幅は狭くなる
傾向にある。ここで、幅の狭い溝3の内部に形成される
配線層6の抵抗の増加を防止するために、配線層6の幅
を確保する必要がある。このため、絶縁層4の膜厚は薄
い方が望ましい。
【0051】また、図1の(b)に示すような、2層以
上の配線層を有する多層配線構造においても、前述の構
造の配線層を層間絶縁層2´を介して積み重ねることに
より、本発明を適用することができる。
【0052】図2は、上記のような構造を実現するため
の本発明による半導体装置の製造方法の実施の形態を示
す断面図である。まず、通常の方法により、半導体基板
1上に例えばMOSFET等の半導体素子を形成する。
次に、半導体素子上に、低誘電率の層間絶縁層として、
例えば弗素を含有するプラズマCVD膜2を、例えば
0.8μm堆積する。
【0053】ここで、本発明における低誘電率とは、熱
酸化膜の比誘電率3.90より低い比誘電率を示すもの
とする。また、このような弗素を弗素を含有するプラズ
マCVD膜2は、例えばTEOS(Teraethylortho-sil
icate )とO2 を原料ガスとし、これに例えばC26
ガスを混入して、例えば平行平板型のプラズマ装置を用
いて、形成することができる。このようにして形成され
た絶縁膜は、例えば3.6の比誘電率を有する。
【0054】また、上記のTEOSに代えて例えばSi
4 を、O2 に代えてO3 を原料ガスとして用いること
も可能である。また、Fを添加するために用いられるガ
スは、C26 のみでなく、例えばNF3 、CF4 、C
48 、SiF4 等のガスを用いることもできる。ま
た、例えばSiF4 ガスとO2 ガスの混合ガスを用いる
ことも可能である。さらに、成膜装置としては、上記の
平行平板型のプラズマCVD装置の他に、例えばECR
(Electron Cyclotron Resonance)、Helicon(Hecon
Wave Excited Plasma 、ICP(Inductively Coupled
Plasma)等の高密度のプラズマ発生装置を備えた成膜装
置を用いることも可能である。この場合、成膜時にバイ
アスエッチング成分を持たせる目的でAr等の不活性ガ
スを添加することもある。
【0055】次に、通常のリソグラフィ−法と例えばR
IE(反応性イオンエッチング)等のエッチング技術を
用いて、配線領域に溝3を形成して、図2の(a)に示
すような構造とする。なお、図1と同様に、この図で
は、半導体基板1上のトランジスタ等の半導体素子は省
略してある。
【0056】ここで、溝3に露出している側壁面および
底面には、従来と同様に、Si−Fまたは−Cxy
−Hxy 、−OH等の不安定な結合基が含まれてい
る。この後、この不安定な結合基を含む溝3の側壁面お
よび底面上にバリアメタル層を直接形成していた従来と
異なり、本実施の形態では、図2の(b)に示すよう
に、溝3の側壁面および底面上に、層間絶縁層2に比べ
てCおよびFの含有率が低い絶縁層4を例えば50μm
の膜厚で形成する。このような絶縁層4は、例えばIC
P型の高密度プラズマ装置を用いて、SiH4 、O2
原料ガスとして形成することができる。また、高密度プ
ラズマ装置として、例えばECR、Helicon等を用いる
ことも可能である。なお、このようにして絶縁層4を形
成した場合、一般に、層間絶縁層2上に形成される膜厚
に比べて溝の内壁面に形成される膜厚は薄くなる傾向が
ある。
【0057】次に、図2の(c)に示すように、バリア
メタル層として、例えばTiNまたはWSiN等の高融
点金属を含有する金属膜5を、例えば30nm程度の膜
厚で絶縁層4上に形成する。さらに、例えばCuまたは
Al−Cu等のCuを含有する配線材料6を、例えば2
50℃以上の高温スパッタ法等の成膜技術を用いて、溝
3の内部が完全に充填されるように、例えば1.0ミク
ロン程度形成する。
【0058】この配線材料6は、上記のスパッタ法以外
に、例えばレーザを用いて配線領域の温度を選択的に上
昇させる方法、または、高圧チャンバ内で熱処理を行う
方法等により、溝3の内部に充填させることができる。
【0059】この後、例えばCMP法等の技術を用い
て、層間絶縁層2上のバリアメタル層5および配線材料
6を除去し、溝3の内部に残存する配線材料6の表面の
高さと層間絶縁層2の表面の高さとがほぼ等しくなるよ
うに、配線材料6を研磨して溝3の内部に配線層を形成
する。この時、層間絶縁層2上の絶縁層4を、すべて研
磨することも残存させることも可能である。
【0060】さらに、図1の(a)に示すように、この
平坦化された層間絶縁層2と配線層6上に、例えば絶縁
層4と同様にして、例えばSiO2 またはSiN等の第
2の絶縁層7を例えば50nm程度形成して、溝埋め込
み型金属配線が完成する。
【0061】この後は、必要に応じて、前述の工程を繰
り返すことにより、図1の(b)に示すような、2層以
上の配線層を有する半導体装置を形成することができ
る。このように、本実施の形態による半導体装置の製造
方法では、高密度プラズマ装置を用いることにより、バ
リアメタル層5と層間絶縁層2との間に絶縁層4を形成
することが特徴である。
【0062】一般に、高密度プラズマ装置を用いた場合
には、原料ガスの大部分を非常に単純な構造のイオンに
分解することができる。このため、このような単純なイ
オンにより形成された酸化膜では、Si原子の端が活性
な結合基の状態で終端する可能性が低くなる。これによ
り、高密度プラズマ装置を用いない場合に比べて、より
安定なSi−O結合基を有する構造になる。このため、
例えば層間絶縁層2に比べて、CまたはFの含有率が小
さい絶縁膜を形成することができる。また、このように
CまたはFの含有率が小さい絶縁膜は、一般に、欠陥密
度が非常に低くなる。このため、従来の方法により形成
された絶縁膜に比べて、バリアメタル層5とは簡単に反
応しにくい。このようにして、バリアメタル層5のバリ
ア性を保持することが可能となり、Cuが層間絶縁層2
中に拡散することを防止することができる。
【0063】また、上記の実施の形態では、Fを含有し
た酸化膜により、低誘電率の層間絶縁層2を形成してい
るが、層間絶縁層2として例えば有機系の絶縁膜を用い
ることにより、低誘電率化した場合にも、本発明の構造
の配線層を適用することが可能である。有機系の絶縁膜
とは、OまたはSi等を有機溶剤に溶融したもので、こ
れを半導体基板上に塗布した後に、熱処理を加えること
により有機溶剤を除去して、絶縁膜が形成される。
【0064】ここでは、例えば膜厚0.8μmのSOG
を回転塗布した後、例えば400℃のN2 雰囲気中にお
いて約30分程度の熱処理を行うことにより、層間絶縁
層2を形成することができる。
【0065】この後は、前述の実施の形態と同様にし
て、この層間絶縁層2に溝を形成した後に、溝の内壁面
に例えば高密度プラズマ装置を用いて、FまたはCの含
有量の低い絶縁膜を形成することにより、層間絶縁層2
とバリアメタル層5とが直接接触しないようにすること
ができる。
【0066】一般に、有機系の絶縁膜は、活性な結合基
を多く含んでいるため、バリアメタル層5を構成する金
属と簡単に反応するが、本発明によれば、有機系の絶縁
膜により構成される層間絶縁層2とバリアメタル層5と
の間に絶縁層4を形成することにより、これらが直接接
触することを防止することができる。このようにして、
バリアメタル層5が層間絶縁層2と反応することを防止
して、バリア性を保持することができる。
【0067】さらに、低誘電率の層間絶縁層2として、
例えばCOまたはCO2 等の気体により、配線層間を充
填することも可能である。この場合には、例えばスパッ
タ技術を用いて固体のCを約0.8μmの膜厚に形成
し、前述の実施の形態と同様に、溝3を形成し、この溝
3の内壁面に、例えば高密度プラズマ装置を用いて、F
またはCの含有量の低い絶縁層4を形成する。さらに、
前述の実施の形態と同様にしてバリアメタル層5および
配線層6を形成し、この配線層6と層間絶縁層2との上
に、絶縁層4と同様にして、第2の絶縁層7を形成す
る。
【0068】ここで、本実施の形態では、前述の実施の
形態と異なり、例えば400℃のO2 雰囲気中において
例えば60分程度の熱処理を行う。この熱処理により、
第1の絶縁層4と第2の絶縁層7との間の固体Cを気化
し、配線層間が、例えばO2、CO、CO2 等により充
填された状態とすることができる。なお、O2 プラズマ
雰囲気中において例えば30分程度の処理を行うことに
より、Cを気化させることも可能である。
【0069】このように配線層6間が気体により充填さ
れている構造では、気体を封止するために、層間絶縁層
の上下面に絶縁膜を形成する必要がある。このため、従
来は、この絶縁膜と配線層6とが接触し、この接触面よ
り絶縁膜中にCuが拡散することにより、配線層6間に
電流がリークするという問題があった。これに対して、
本実施の形態では、配線層6の周囲を欠陥密度の少ない
絶縁層4で覆う構造となっているため、配線層6からC
uが拡散することを防止して、配線層6間に電流がリー
クすることを防止することができる。
【0070】また、前述の実施の形態では、バリアメタ
ル層5は溝3の内壁面のみに形成されており、配線層6
の上面には形成されていない。これに対して、第2の実
施の形態として、例えば図3に示すように、配線層6上
にバリアメタル層5´´を形成することも可能である。
さらに、バリアメタル層5´´上には、絶縁層4と同様
にして、絶縁層7が形成されている。
【0071】このような構造は、例えばCMP法を用い
て配線層6を溝3の内部に埋め込んだ後に、例えば選択
CVD法を用いて、例えばニオブ(Nb)等の高融点金
属を配線層6上に選択的に形成することにより、製造す
ることができる。
【0072】また、例えば上記と同様に配線層6を溝3
の内部に埋め込んだ後に、例えば400〜500℃の熱
処理を行うことにより、溝の内壁面に形成されているバ
リアメタル層5から例えばW等の高融点金属を配線層6
の表面に自己整合的に析出させることにより、製造する
ことも可能である。
【0073】前述のように、一般的には、絶縁層7また
は8を緻密な絶縁膜により構成することにより、配線層
6からのCuの拡散を防止することができるため、配線
層6上にバリアメタル層を形成する必要はない。しか
し、上記のように配線層6上にもバリアメタル層5´´
を形成して、配線層6をバリアメタル層で完全に覆うよ
うに構成することにより、配線層6からのCuの拡散を
より確実に防止することができる。
【0074】また、配線層6上のバリアメタル層5´´
上に、さらに絶縁層7が形成されているため、例えば2
層以上の配線層を有する多層配線構造において、バリア
メタル層5´´を構成する金属とその上方の第2の層間
絶縁層中に含まれる結合基とが反応して、バリアメタル
層5´´のバリア性が劣化することを防止することがで
きる。
【0075】また、前述の実施の形態では、配線層6の
材料として、CuまたはCuを含有する金属を用いる場
合について説明したが、抵抗が小さく、信頼性の高い材
料であれば他の材料を用いることも可能である。
【0076】この場合に、配線層6を構成する材料が層
間絶縁層2中に拡散しやすい場合には、前述の実施の形
態と同様に、バリアメタル層5により配線層6を覆い、
このバリアメタル層5と層間絶縁層2との間に層間絶縁
層2とは異なる材料の絶縁層4を形成することにより、
バリアメタル層5のバリア性を確保して、配線層6を構
成する材料が層間絶縁層2中に拡散することを防止する
ことができる。
【0077】また、配線層6がどのような材料で構成さ
れた場合にも、絶縁層4を欠陥密度の非常に小さい材料
により形成することにより、配線層6を構成する材料が
層間絶縁層2中に拡散することを防止することができる
場合には、バリアメタル層5は必ずしも形成する必要は
ない。
【0078】なお、ここに示したように、前述の実施の
形態において示した様々な構造および製造方法は、図1
の(b)に示すような、多層配線構造に適用することが
可能である。
【0079】
【発明の効果】このように、本発明による半導体素子お
よびその製造方法では、FまたはCの含有率の低い絶縁
膜をバリアメタル層と低誘電率の層間絶縁層との間に形
成して、バリアメタル層と低誘電率の層間絶縁層とが直
接接触することを防止することにより、バリアメタル層
のバリア性の劣化を防止し、配線層中のCuが層間絶縁
層へ拡散することを抑制して、配線層間のリーク電流を
低減することができる。また、配線層をFまたはCの含
有率の低い絶縁膜により覆うことにより、配線層中のC
uが層間絶縁膜を通って拡散することを防止し、配線層
間のリーク電流を低減することができる。
【図面の簡単な説明】
【図1】本発明による半導体装置の構造を示す断面図。
【図2】本発明による半導体装置の製造方法を示す断面
図。
【図3】本発明の第2の実施の形態による半導体装置の
構造を示す断面図。
【図4】従来の半導体装置の構造を示す断面図。
【符号の説明】
1…半導体基板、 2…層間絶縁層、 3…溝、 4、7…絶縁層、 5…バリアメタル層、 6…Cu配線層、 8…SiN層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された3.9未満の
    比誘電率を有する層間絶縁層と、この層間絶縁層に形成
    された溝に埋め込まれるように形成されている金属配線
    層とを具備する半導体装置において、前記層間絶縁層と
    前記金属配線層との間に前記層間絶縁層とは異なる材料
    の絶縁層を具備し、この絶縁層は前記金属配線層の前記
    絶縁層と接触する表面を構成する金属と反応しない材料
    で構成され、且つ炭素の含有率が前記層間絶縁層のそれ
    に比べて低い材料から構成されていることを特徴とする
    半導体装置。
  2. 【請求項2】 前記絶縁層は、非有機系の絶縁膜により
    構成され、且つプラズマ密度が1×1011cm−3
    上の状態で形成された高密度プラズマCVD(化学気相
    成長)膜である請求項1記載の半導体装置。
  3. 【請求項3】 半導体基板上に形成された3.9未満の
    比誘電率を有する層間絶縁層と、この層間絶縁層に形成
    された溝に埋め込まれるように形成されている金属配線
    層とを具備する半導体装置において、前記層間絶縁層と
    前記金属配線層との間に前記層間絶縁層とは異なる材料
    の絶縁層を具備し、この絶縁層は前記金属配線層の前記
    絶縁層と接触する表面を構成する金属と反応しない材料
    で構成され、前記金属配線層は、銅を含有する金属膜
    と、この金属膜と前記絶縁層との間に形成されている高
    融点金属を含有するバリアメタル層とにより構成される
    ことを特徴とする半導体装置。
  4. 【請求項4】 半導体基板上に3.9未満の比誘電率を
    有する層間絶縁層を形成する工程と、この層間絶縁層に
    溝を形成する工程と、この溝の少なくとも内壁面上に前
    記層間絶縁層とは異なる材料により絶縁層を形成する工
    程と、この絶縁層上に高融点金属膜を形成する工程と、
    この高融点金属膜上に前記溝の内部を完全に充填するよ
    うに金属配線材料膜を形成する工程と、前記溝以外の領
    域に形成された前記金属配線材料膜と前記高融点金属膜
    とを除去して前記溝の内部に前記絶縁層と前記高融点金
    属膜とを介して前記金属配線材料膜を埋め込む工程とを
    具備し、この絶縁層は前記高融点金属膜と反応しない
    料により形成することを特徴とする半導体装置の製造方
    法。
  5. 【請求項5】 前記絶縁層は炭素の含有率が前記層間絶
    縁層のそれに比べて低い材料により形成する請求項4
    載の半導体装置の製造方法。
  6. 【請求項6】 前記絶縁層は、プラズマ密度が1×10
    11cm−3以上の高密度プラズマCVD(化学気相成
    長)法により形成する請求項4または5記載の半導体装
    置の製造方法。
JP08154196A 1996-04-03 1996-04-03 半導体装置およびその製造方法 Expired - Fee Related JP3323055B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP08154196A JP3323055B2 (ja) 1996-04-03 1996-04-03 半導体装置およびその製造方法
US08/831,967 US5850102A (en) 1996-04-03 1997-04-02 Semiconductor device having a second insulating layer which includes carbon or fluorine at a density lower than a first insulating layer
KR1019970012330A KR100288827B1 (ko) 1996-04-03 1997-04-03 반도체장치 및 그 제조방법
TW086104275A TW336347B (en) 1996-04-03 1997-04-03 Semiconductor device, method of manufacturing the same
US09/189,640 US6127256A (en) 1996-04-03 1998-11-10 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP08154196A JP3323055B2 (ja) 1996-04-03 1996-04-03 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH09275138A JPH09275138A (ja) 1997-10-21
JP3323055B2 true JP3323055B2 (ja) 2002-09-09

Family

ID=13749165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08154196A Expired - Fee Related JP3323055B2 (ja) 1996-04-03 1996-04-03 半導体装置およびその製造方法

Country Status (4)

Country Link
US (2) US5850102A (ja)
JP (1) JP3323055B2 (ja)
KR (1) KR100288827B1 (ja)
TW (1) TW336347B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701060B2 (en) 2003-05-29 2010-04-20 Nec Corporation Wiring structure and method for manufacturing the same

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6310300B1 (en) * 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
US6130161A (en) 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6069068A (en) 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
EP0933815B1 (en) * 1998-01-28 2005-11-09 Interuniversitair Microelektronica Centrum Vzw A metallization structure on a fluorine-containing dielectric and a method for fabrication thereof
EP0933814A1 (en) 1998-01-28 1999-08-04 Interuniversitair Micro-Elektronica Centrum Vzw A metallization structure on a fluorine-containing dielectric and a method for fabrication thereof
JPH11220025A (ja) * 1998-02-03 1999-08-10 Rohm Co Ltd 半導体装置およびその製造方法
US6424040B1 (en) * 1998-02-04 2002-07-23 Texas Instruments Incorporated Integration of fluorinated dielectrics in multi-level metallizations
US6277730B1 (en) 1998-02-17 2001-08-21 Matsushita Electronics Corporation Method of fabricating interconnects utilizing fluorine doped insulators and barrier layers
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
US6239491B1 (en) * 1998-05-18 2001-05-29 Lsi Logic Corporation Integrated circuit structure with thin dielectric between at least local interconnect level and first metal interconnect level, and process for making same
JP3080071B2 (ja) 1998-06-12 2000-08-21 日本電気株式会社 半導体装置及びその製造方法
KR100407542B1 (ko) 1999-03-09 2003-11-28 동경 엘렉트론 주식회사 반도체 장치 및 그 제조 방법
WO2000054328A1 (fr) * 1999-03-09 2000-09-14 Tokyo Electron Limited Systeme de fabrication de dispositif semi-conducteur
JP4363716B2 (ja) * 1999-06-25 2009-11-11 株式会社東芝 Lsiの配線構造の設計方法
JP2001085436A (ja) 1999-08-27 2001-03-30 Texas Instr Inc <Ti> 拡散バリアの製造方法及び集積回路
JP2001196576A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20010015499A1 (en) 2000-02-23 2001-08-23 Hiroshi Yuasa Semiconductor device and method for fabricating the same
US6531407B1 (en) * 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material
JP2002083870A (ja) * 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2002252280A (ja) * 2001-02-26 2002-09-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100753119B1 (ko) * 2001-06-30 2007-08-29 주식회사 하이닉스반도체 반도체 소자 제조 방법
US6958290B2 (en) 2002-05-03 2005-10-25 Texas Instruments Incorporated Method and apparatus for improving adhesion between layers in integrated devices
JP3556206B2 (ja) * 2002-07-15 2004-08-18 沖電気工業株式会社 金属配線の形成方法
AU2003220989A1 (en) 2003-03-28 2004-10-25 Fujitsu Limited Semiconductor device
KR100703097B1 (ko) * 2005-04-01 2007-04-06 후지쯔 가부시끼가이샤 반도체 장치
US7394154B2 (en) * 2005-09-13 2008-07-01 International Business Machines Corporation Embedded barrier for dielectric encapsulation
US8039964B2 (en) 2008-02-27 2011-10-18 International Business Machines Corporation Fluorine depleted adhesion layer for metal interconnect structure
TWI455271B (zh) * 2011-05-24 2014-10-01 矽品精密工業股份有限公司 半導體元件結構及其製法
US8618661B2 (en) * 2011-10-03 2013-12-31 Texas Instruments Incorporated Die having coefficient of thermal expansion graded layer
KR102443029B1 (ko) * 2017-09-04 2022-09-14 삼성전자주식회사 절연성 캐핑 구조물을 포함하는 반도체 소자
JP6975584B2 (ja) * 2017-09-07 2021-12-01 東京エレクトロン株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JPH07183194A (ja) * 1993-12-24 1995-07-21 Sony Corp 多層レジストパターン形成方法
JP2917783B2 (ja) * 1993-12-24 1999-07-12 日本電気株式会社 半導体装置及びその製造方法
US5714418A (en) * 1995-11-08 1998-02-03 Intel Corporation Diffusion barrier for electrical interconnects in an integrated circuit
US5661334A (en) * 1996-01-16 1997-08-26 Micron Technology, Inc. Inter-metal dielectric structure which combines fluorine-doped glass and barrier layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701060B2 (en) 2003-05-29 2010-04-20 Nec Corporation Wiring structure and method for manufacturing the same

Also Published As

Publication number Publication date
US5850102A (en) 1998-12-15
KR100288827B1 (ko) 2001-05-02
TW336347B (en) 1998-07-11
JPH09275138A (ja) 1997-10-21
US6127256A (en) 2000-10-03
KR970072102A (ko) 1997-11-07

Similar Documents

Publication Publication Date Title
JP3323055B2 (ja) 半導体装置およびその製造方法
US5503882A (en) Method for planarizing an integrated circuit topography
US6143670A (en) Method to improve adhesion between low dielectric constant layer and silicon containing dielectric layer
US8129254B2 (en) Semiconductor device and manufacturing method thereof
JPH08153784A (ja) 半導体装置の製造方法
JPH0969562A (ja) 半導体装置の製造方法および半導体装置
US20060163730A1 (en) Electronic device and its manufacturing method
US6432843B1 (en) Methods of manufacturing integrated circuit devices in which a spin on glass insulation layer is dissolved so as to recess the spin on glass insulation layer from the upper surface of a pattern
JPH0964037A (ja) 半導体装置の製造方法
US7202160B2 (en) Method of forming an insulating structure having an insulating interlayer and a capping layer and method of forming a metal wiring structure using the same
JPH06177120A (ja) 層間絶縁膜の形成方法
JPH10303295A (ja) 半導体装置の製造方法
KR20010051285A (ko) 평탄화와 간극 충전을 강화시키기 위한hsq/peteos ild 스택 위의 hdp 캡핑층또는 폴리쉬층
JP2002134494A (ja) 半導体装置およびその製造方法
JP2000183150A (ja) 半導体装置の製造方法
US20060110912A1 (en) Semiconductor devices with composite etch stop layers and methods of fabrication thereof
JP3097839B2 (ja) 半導体装置およびその製造方法
US20020063334A1 (en) Integrated circuit devices having a composite insulation layer and methods of manufacturing same
JPH11111845A (ja) 半導体装置及びその製造方法
KR100596277B1 (ko) 반도체 소자 및 그의 절연막 형성 방법
KR20060029762A (ko) 반도체 장치의 박막 형성 방법
JP2004221104A (ja) 半導体装置とその製造方法
JPH09293717A (ja) 半導体装置およびその作製方法
JP2817680B2 (ja) 半導体装置の製造方法
JP2000058541A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090628

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090628

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100628

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100628

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110628

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees