JPH11284183A - 半導体素子の製造方法と製造装置 - Google Patents
半導体素子の製造方法と製造装置Info
- Publication number
- JPH11284183A JPH11284183A JP8687298A JP8687298A JPH11284183A JP H11284183 A JPH11284183 A JP H11284183A JP 8687298 A JP8687298 A JP 8687298A JP 8687298 A JP8687298 A JP 8687298A JP H11284183 A JPH11284183 A JP H11284183A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- deuterium
- interface
- light hydrogen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ゲート絶縁膜の損傷を防止する。
【解決手段】シリコン基板１上に形成されたゲート絶縁
膜２に損傷が加わる反応性イオンエッチング１１の前
に、重水素雰囲気１０中で熱処理を行うことによりゲー
ト絶縁膜２中又はゲート絶縁膜２とシリコン基板１との
界面に重水素を導入する。
膜２に損傷が加わる反応性イオンエッチング１１の前
に、重水素雰囲気１０中で熱処理を行うことによりゲー
ト絶縁膜２中又はゲート絶縁膜２とシリコン基板１との
界面に重水素を導入する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
係わり、特に重水素を用いてゲート絶縁膜の改質処理を
行う半導体素子の製造方法と製造装置に関する。
係わり、特に重水素を用いてゲート絶縁膜の改質処理を
行う半導体素子の製造方法と製造装置に関する。
【０００２】
【従来の技術】重水素雰囲気中の熱処理を行うと、軽水
素を用いたときよりもホットキャリアストレスによる膜
質の劣化を抑制できることが知られている。この性質を
利用して、ゲート絶縁膜を具備する半導体素子に対して
重水素雰囲気中で熱処理を行い、ホットキャリアストレ
スによる膜質の劣化を抑制する半導体素子の製造方法が
広く用いられている。この方法によれば、ゲート絶縁膜
の界面準位の形成を低減し、ゲート電圧のしきい値Ｖth
を安定化させることができる。
素を用いたときよりもホットキャリアストレスによる膜
質の劣化を抑制できることが知られている。この性質を
利用して、ゲート絶縁膜を具備する半導体素子に対して
重水素雰囲気中で熱処理を行い、ホットキャリアストレ
スによる膜質の劣化を抑制する半導体素子の製造方法が
広く用いられている。この方法によれば、ゲート絶縁膜
の界面準位の形成を低減し、ゲート電圧のしきい値Ｖth
を安定化させることができる。
【０００３】このような重水素を用いた熱処理を行った
後の半導体素子にホットキャリアストレスが加わった場
合の膜質が劣化する様子を図１２に示す。横軸はＳｉバ
ンドギャップ、縦軸は界面準位密度を示し、破線は軽水
素のアニールサンプルを、実線は重水素のアニールサン
プルを、一点鎖線はホットキャリアストレスが加わる前
のサンプルを示す。図１２に示すように、ホットキャリ
アストレスが加わることによりゲート絶縁膜の界面準位
密度が高くなるが、軽水素のサンプルに比較して重水素
のサンプルは界面準位密度が低減されるため、膜質の劣
化が抑制されることが分かる。
後の半導体素子にホットキャリアストレスが加わった場
合の膜質が劣化する様子を図１２に示す。横軸はＳｉバ
ンドギャップ、縦軸は界面準位密度を示し、破線は軽水
素のアニールサンプルを、実線は重水素のアニールサン
プルを、一点鎖線はホットキャリアストレスが加わる前
のサンプルを示す。図１２に示すように、ホットキャリ
アストレスが加わることによりゲート絶縁膜の界面準位
密度が高くなるが、軽水素のサンプルに比較して重水素
のサンプルは界面準位密度が低減されるため、膜質の劣
化が抑制されることが分かる。
【０００４】しかし、図１２の測定における重水素雰囲
気中の熱処理は、素子構造を形成し、パッシベーション
膜を堆積した後の半導体素子の製造工程の最終部でなさ
れたものである。
気中の熱処理は、素子構造を形成し、パッシベーション
膜を堆積した後の半導体素子の製造工程の最終部でなさ
れたものである。
【０００５】これに対して、パッシベーション膜堆積前
でも、ゲート絶縁膜の劣化を招くことがある。その一例
を図１３に示す。シリコン基板１上にゲート絶縁膜２及
び素子分離膜３が堆積し、このゲート絶縁膜２上にゲー
ト電極４が形成され、さらに層間絶縁膜５、コンタクト
ホール６を介して配線材料が堆積している。ここで、こ
の配線材料を例えば反応性イオンエッチングによりパタ
ーニングして配線層７’とする際、配線層７’に負電荷
８が侵入することにより、コンタクトホール６を介して
配線層７’と接続されたゲート電極４が帯電してゲート
絶縁膜２中に電流９が流れ、膜質の劣化を抑制すること
ができなかった。
でも、ゲート絶縁膜の劣化を招くことがある。その一例
を図１３に示す。シリコン基板１上にゲート絶縁膜２及
び素子分離膜３が堆積し、このゲート絶縁膜２上にゲー
ト電極４が形成され、さらに層間絶縁膜５、コンタクト
ホール６を介して配線材料が堆積している。ここで、こ
の配線材料を例えば反応性イオンエッチングによりパタ
ーニングして配線層７’とする際、配線層７’に負電荷
８が侵入することにより、コンタクトホール６を介して
配線層７’と接続されたゲート電極４が帯電してゲート
絶縁膜２中に電流９が流れ、膜質の劣化を抑制すること
ができなかった。
【０００６】
【発明が解決しようとする課題】上述したように、従来
は半導体素子の製造工程の最終工程で重水素雰囲気中の
熱処理を行うことによりゲート絶縁膜の膜質の改善がな
されていたが、この最終工程前にゲート絶縁膜に電流が
流れるような工程を経る場合、ゲート絶縁膜の損傷を防
止できなかった。
は半導体素子の製造工程の最終工程で重水素雰囲気中の
熱処理を行うことによりゲート絶縁膜の膜質の改善がな
されていたが、この最終工程前にゲート絶縁膜に電流が
流れるような工程を経る場合、ゲート絶縁膜の損傷を防
止できなかった。
【０００７】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、ゲート絶縁膜の損
傷を防止する半導体素子の製造方法と製造装置を提供す
ることにある。
たもので、その目的とするところは、ゲート絶縁膜の損
傷を防止する半導体素子の製造方法と製造装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体素子
の製造方法は、半導体層上に形成されたゲート絶縁膜に
損傷が加わる工程を施す前に、前記ゲート絶縁膜中又は
該ゲート絶縁膜と前記半導体層との界面に重水素を導入
することを特徴とする。
の製造方法は、半導体層上に形成されたゲート絶縁膜に
損傷が加わる工程を施す前に、前記ゲート絶縁膜中又は
該ゲート絶縁膜と前記半導体層との界面に重水素を導入
することを特徴とする。
【０００９】本発明の望ましい形態を以下に示す。 （１）重水素を導入する前に、ゲート絶縁膜中又は該ゲ
ート絶縁膜と半導体層との界面の軽水素を脱離させる。 （２）軽水素の脱離は、電子線を照射し、又はプラズマ
雰囲気中にゲート絶縁膜を有する基板を晒すことにより
行う。 （３）ゲート絶縁膜中又は該ゲート絶縁膜と半導体層と
の界面の軽水素を脱離させてから重水素を導入する工程
を、ゲート絶縁膜に損傷が加わる工程の前におく。 （４）軽水素を脱離させる工程は、重水素雰囲気中で行
う。 （５）重水素雰囲気中でゲート絶縁膜中又は該ゲート絶
縁膜と半導体層との界面の水素を脱離させる工程を行っ
た後に、ゲート絶縁膜に損傷が加わる工程を行う。 （６）重水素の供給を重水素を含有した膜から行なう。 （７）重水素の導入は、ゲート絶縁膜又は該ゲート絶縁
膜の上層若しくは下層の少なくとも一部を重水素を含む
材料を用いて形成し、該形成された層に含まれる重水素
をゲート絶縁膜又は該ゲート絶縁膜と半導体層との界面
へ拡散することにより行う。 （８）重水素の拡散は、ゲート絶縁膜中又は該ゲート絶
縁膜と半導体層との界面の軽水素を脱離させるとともに
重水素雰囲気中で行う。 （９）重水素の拡散は、熱処理により行う。 （１０）ゲート絶縁膜に損傷が加わる工程とは、ゲート
絶縁膜中の半導体と他の物質との結合が切られるような
工程をいい、より具体的には例えばゲート絶縁膜がＳｉ
Ｏ2 からなる場合、Ｓｉ−Ｆ，Ｓｉ−Ｏ，Ｓｉ−Ｈ，Ｓ
ｉ−ＯＨ，Ｓｉ−Ｎ等の結合が切られる工程をいう。 （１１）ゲート絶縁膜に損傷が加わる工程とは、ゲート
絶縁膜に対して電流ストレスが加わる工程をいう。 （１２）軽水素脱離、重水素導入、ゲート絶縁膜に損傷
が加わる工程を同一チャンバ内で行う。
ート絶縁膜と半導体層との界面の軽水素を脱離させる。 （２）軽水素の脱離は、電子線を照射し、又はプラズマ
雰囲気中にゲート絶縁膜を有する基板を晒すことにより
行う。 （３）ゲート絶縁膜中又は該ゲート絶縁膜と半導体層と
の界面の軽水素を脱離させてから重水素を導入する工程
を、ゲート絶縁膜に損傷が加わる工程の前におく。 （４）軽水素を脱離させる工程は、重水素雰囲気中で行
う。 （５）重水素雰囲気中でゲート絶縁膜中又は該ゲート絶
縁膜と半導体層との界面の水素を脱離させる工程を行っ
た後に、ゲート絶縁膜に損傷が加わる工程を行う。 （６）重水素の供給を重水素を含有した膜から行なう。 （７）重水素の導入は、ゲート絶縁膜又は該ゲート絶縁
膜の上層若しくは下層の少なくとも一部を重水素を含む
材料を用いて形成し、該形成された層に含まれる重水素
をゲート絶縁膜又は該ゲート絶縁膜と半導体層との界面
へ拡散することにより行う。 （８）重水素の拡散は、ゲート絶縁膜中又は該ゲート絶
縁膜と半導体層との界面の軽水素を脱離させるとともに
重水素雰囲気中で行う。 （９）重水素の拡散は、熱処理により行う。 （１０）ゲート絶縁膜に損傷が加わる工程とは、ゲート
絶縁膜中の半導体と他の物質との結合が切られるような
工程をいい、より具体的には例えばゲート絶縁膜がＳｉ
Ｏ2 からなる場合、Ｓｉ−Ｆ，Ｓｉ−Ｏ，Ｓｉ−Ｈ，Ｓ
ｉ−ＯＨ，Ｓｉ−Ｎ等の結合が切られる工程をいう。 （１１）ゲート絶縁膜に損傷が加わる工程とは、ゲート
絶縁膜に対して電流ストレスが加わる工程をいう。 （１２）軽水素脱離、重水素導入、ゲート絶縁膜に損傷
が加わる工程を同一チャンバ内で行う。
【００１０】また、本発明に係る半導体素子の製造装置
は、ゲート絶縁膜中又は該ゲート絶縁膜と該ゲート絶縁
膜の下層に形成された半導体層との界面の軽水素を脱離
させる軽水素脱離手段と、前記ゲート絶縁膜中又は該ゲ
ート絶縁膜と前記半導体層との界面に重水素を導入する
重水素導入手段と、前記ゲート絶縁膜に損傷が加わる処
理を施す手段とを具備してなり、前記各手段による処理
を大気に晒すことなく連続して行うことを特徴とする。
は、ゲート絶縁膜中又は該ゲート絶縁膜と該ゲート絶縁
膜の下層に形成された半導体層との界面の軽水素を脱離
させる軽水素脱離手段と、前記ゲート絶縁膜中又は該ゲ
ート絶縁膜と前記半導体層との界面に重水素を導入する
重水素導入手段と、前記ゲート絶縁膜に損傷が加わる処
理を施す手段とを具備してなり、前記各手段による処理
を大気に晒すことなく連続して行うことを特徴とする。
【００１１】また、本発明に係る半導体素子の製造装置
は、ゲート絶縁膜中又は該ゲート絶縁膜と半導体層との
界面に重水素を導入する工程と、ゲート絶縁膜に損傷が
加わる工程を大気に晒すことなく行うことを特徴とす
る。
は、ゲート絶縁膜中又は該ゲート絶縁膜と半導体層との
界面に重水素を導入する工程と、ゲート絶縁膜に損傷が
加わる工程を大気に晒すことなく行うことを特徴とす
る。
【００１２】また、本発明に係る半導体素子の製造装置
は、ゲート絶縁膜中又は該ゲート絶縁膜と半導体層との
界面の水素を脱離させる工程と、重水素を導入する工程
を、大気に晒すことなく行うことを特徴とする。
は、ゲート絶縁膜中又は該ゲート絶縁膜と半導体層との
界面の水素を脱離させる工程と、重水素を導入する工程
を、大気に晒すことなく行うことを特徴とする。
【００１３】また、本発明に係る半導体素子の製造装置
は、ゲート絶縁膜中又は該ゲート絶縁膜と半導体層との
界面の水素を脱離させるのと同時に重水素を導入する工
程と、ゲート絶縁膜に損傷が加わる工程を大気に晒すこ
となく行う。
は、ゲート絶縁膜中又は該ゲート絶縁膜と半導体層との
界面の水素を脱離させるのと同時に重水素を導入する工
程と、ゲート絶縁膜に損傷が加わる工程を大気に晒すこ
となく行う。
【００１４】本発明の望ましい形態は、重水素導入手
段、軽水素脱離手段、ゲート絶縁膜に損傷が加わる手段
を同一チャンバ内に設置する。 （作用）本発明では、ゲート絶縁膜に損傷が加わる工程
の前に、ゲート絶縁膜又は該ゲート絶縁膜と半導体層と
の界面に重水素を導入する。これによってゲート絶縁膜
に電流が注入されるような工程を経た場合に生ずるゲー
ト絶縁膜の損傷を低減できる。
段、軽水素脱離手段、ゲート絶縁膜に損傷が加わる手段
を同一チャンバ内に設置する。 （作用）本発明では、ゲート絶縁膜に損傷が加わる工程
の前に、ゲート絶縁膜又は該ゲート絶縁膜と半導体層と
の界面に重水素を導入する。これによってゲート絶縁膜
に電流が注入されるような工程を経た場合に生ずるゲー
ト絶縁膜の損傷を低減できる。
【００１５】また、重水素を導入する工程の前にさらに
軽水素を脱離させる工程を行うことで、ゲート絶縁膜又
はその界面への重水素の導入を容易にすることができ、
これによってゲート絶縁膜の損傷をさらに低減すること
ができる。また、これら軽水素脱離工程と同時に重水素
導入工程を行うことで、重水素の導入効率をさらに高め
ることができる。
軽水素を脱離させる工程を行うことで、ゲート絶縁膜又
はその界面への重水素の導入を容易にすることができ、
これによってゲート絶縁膜の損傷をさらに低減すること
ができる。また、これら軽水素脱離工程と同時に重水素
導入工程を行うことで、重水素の導入効率をさらに高め
ることができる。
【００１６】また、重水素の導入を、ゲート絶縁膜の上
層又は下層に形成された重水素を含む膜からの拡散によ
り行うことで、重水素が拡散しにくいような例えばシリ
コン窒化膜等がゲート絶縁膜の上層に形成された後に
も、ゲート絶縁膜中又はその界面に重水素を供給するこ
とが可能である。
層又は下層に形成された重水素を含む膜からの拡散によ
り行うことで、重水素が拡散しにくいような例えばシリ
コン窒化膜等がゲート絶縁膜の上層に形成された後に
も、ゲート絶縁膜中又はその界面に重水素を供給するこ
とが可能である。
【００１７】また、軽水素を脱離させる工程と、重水素
を導入する工程と、ゲート絶縁膜に損傷が加わるような
工程を大気に晒すことなく連続して行う半導体素子の製
造装置を用いることで、各工程の待機時間に、大気中の
水分に起因する水酸基や水滴等が基板表面に付着するの
を防ぐことができる。従って、ゲート絶縁膜への軽水素
の混入を防止することができ、重水素の導入効率を高め
ることができる。
を導入する工程と、ゲート絶縁膜に損傷が加わるような
工程を大気に晒すことなく連続して行う半導体素子の製
造装置を用いることで、各工程の待機時間に、大気中の
水分に起因する水酸基や水滴等が基板表面に付着するの
を防ぐことができる。従って、ゲート絶縁膜への軽水素
の混入を防止することができ、重水素の導入効率を高め
ることができる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。 （第１実施形態）図１は本発明の第１実施形態に係る半
導体素子の製造方法の工程断面図である。まず、シリコ
ン基板１上に熱酸化法によってＳｉＯ2 からなるゲート
絶縁膜２及び素子分離膜３を形成する。次いで、このゲ
ート絶縁膜２及び素子分離膜３上に例えばＣＶＤ法等に
より多結晶シリコン被膜を形成し、反応性イオンエッチ
ング法等によりパターニングを行いゲート電極４を形成
する。次いで、ＣＶＤ法等によりＳｉＯ2 等からなる層
間絶縁膜５を形成する。次いで、この層間絶縁膜５を反
応性イオンエッチング等によりゲート電極４が露出する
まで掘り込み、コンタクトホール６を形成する。次い
で、層間絶縁膜５上にコンタクトホール６内部を含めて
Ａｌからなる配線材料７を堆積する（図１（ａ））。
の実施形態を説明する。 （第１実施形態）図１は本発明の第１実施形態に係る半
導体素子の製造方法の工程断面図である。まず、シリコ
ン基板１上に熱酸化法によってＳｉＯ2 からなるゲート
絶縁膜２及び素子分離膜３を形成する。次いで、このゲ
ート絶縁膜２及び素子分離膜３上に例えばＣＶＤ法等に
より多結晶シリコン被膜を形成し、反応性イオンエッチ
ング法等によりパターニングを行いゲート電極４を形成
する。次いで、ＣＶＤ法等によりＳｉＯ2 等からなる層
間絶縁膜５を形成する。次いで、この層間絶縁膜５を反
応性イオンエッチング等によりゲート電極４が露出する
まで掘り込み、コンタクトホール６を形成する。次い
で、層間絶縁膜５上にコンタクトホール６内部を含めて
Ａｌからなる配線材料７を堆積する（図１（ａ））。
【００１９】これら複数の層が形成された半導体素子
を、常圧、４５０℃の重水素雰囲気１０中で３０分熱処
理する。この熱処理により、ゲート絶縁膜２中のシリコ
ンの未結合手に重水素が結合する。また、シリコンに結
合した軽水素の一部も結合が切れ、これにより生じた未
結合手にも重水素が結合し、ゲート絶縁膜２中に重水素
が導入される。
を、常圧、４５０℃の重水素雰囲気１０中で３０分熱処
理する。この熱処理により、ゲート絶縁膜２中のシリコ
ンの未結合手に重水素が結合する。また、シリコンに結
合した軽水素の一部も結合が切れ、これにより生じた未
結合手にも重水素が結合し、ゲート絶縁膜２中に重水素
が導入される。
【００２０】この重水素導入工程の後に、フォトレジス
ト１２を塗布してパターニングし、このフォトレジスト
１２をマスクとして配線材料７を反応性イオンエッチン
グ１１によりパターニングして配線層７’を形成する
（図１（ｂ））。このパターニングの際には、ゲート絶
縁膜２中に重水素が導入されているためにゲート絶縁膜
２の損傷は低減される。
ト１２を塗布してパターニングし、このフォトレジスト
１２をマスクとして配線材料７を反応性イオンエッチン
グ１１によりパターニングして配線層７’を形成する
（図１（ｂ））。このパターニングの際には、ゲート絶
縁膜２中に重水素が導入されているためにゲート絶縁膜
２の損傷は低減される。
【００２１】このように形成された半導体素子における
ゲート絶縁膜２中の重水素量を２次イオン質量分析装置
によって求めた結果、重水素の量が軽水素の量との比率
にして２％となった。この値はゲート絶縁膜２中又はそ
の界面に存在する重水素の総量計測されたものである。
ゲート絶縁膜２中の重水素量を２次イオン質量分析装置
によって求めた結果、重水素の量が軽水素の量との比率
にして２％となった。この値はゲート絶縁膜２中又はそ
の界面に存在する重水素の総量計測されたものである。
【００２２】また、このように形成された半導体素子の
ゲート電圧Ｖg の時間的変化の測定結果を図２に示す。
重水素アニールサンプルを実線で示し、比較のために軽
水素アニールサンプルを破線で示す。ストレス電流密度
Ｊstress＝−１０ｍＡ／ｃｍ2 として測定を行ったもの
で、横軸は時間を、縦軸はゲート電圧Ｖg を示す。図２
に示すように、軽水素アニールサンプルは時間の経過と
共にゲート電圧Ｖg が徐々に劣化していくが、重水素ア
ニールサンプルの場合、劣化する割合が軽水素アニール
サンプルに比較して小さい。従って、ゲート絶縁膜２中
に電流を注入した際に生ずるゲート絶縁膜２の損傷が重
水素導入により低減されていることが分かる。
ゲート電圧Ｖg の時間的変化の測定結果を図２に示す。
重水素アニールサンプルを実線で示し、比較のために軽
水素アニールサンプルを破線で示す。ストレス電流密度
Ｊstress＝−１０ｍＡ／ｃｍ2 として測定を行ったもの
で、横軸は時間を、縦軸はゲート電圧Ｖg を示す。図２
に示すように、軽水素アニールサンプルは時間の経過と
共にゲート電圧Ｖg が徐々に劣化していくが、重水素ア
ニールサンプルの場合、劣化する割合が軽水素アニール
サンプルに比較して小さい。従って、ゲート絶縁膜２中
に電流を注入した際に生ずるゲート絶縁膜２の損傷が重
水素導入により低減されていることが分かる。
【００２３】このように、ゲート絶縁膜２に予め重水素
を導入しているため、反応性イオンエッチング１１に伴
うゲート絶縁膜２のリーク電流の増大を抑制することが
できる。
を導入しているため、反応性イオンエッチング１１に伴
うゲート絶縁膜２のリーク電流の増大を抑制することが
できる。
【００２４】（第２実施形態）図３は本発明の第２実施
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において第１実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、シリコン
基板１上に熱酸化法によってＳｉＯ2 からなるゲート絶
縁膜２及び素子分離膜３を形成した後、多結晶シリコン
被膜を形成し、反応性イオンエッチング法によってゲー
ト電極４を形成し、ＣＶＤ法によってＳｉＯ2 等からな
る層間絶縁膜５を形成する。しかる後に、層間絶縁膜５
にコンタクトホール６を開口して配線材料７を形成す
る。ここまでは第１実施形態と同様である。
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において第１実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、シリコン
基板１上に熱酸化法によってＳｉＯ2 からなるゲート絶
縁膜２及び素子分離膜３を形成した後、多結晶シリコン
被膜を形成し、反応性イオンエッチング法によってゲー
ト電極４を形成し、ＣＶＤ法によってＳｉＯ2 等からな
る層間絶縁膜５を形成する。しかる後に、層間絶縁膜５
にコンタクトホール６を開口して配線材料７を形成す
る。ここまでは第１実施形態と同様である。
【００２５】これら複数の層が形成された半導体素子を
２３０℃の酸素プラズマ雰囲気３１中で１０分間熱処理
する（図３（ａ））。このプラズマ雰囲気３１により、
配線材料７表面に負電荷８が誘起される。この負電荷８
により、ゲート絶縁膜２中でシリコンと軽水素の結合が
切れ、軽水素が脱離して配線材料７まで引き出される。
従って、酸素プラズマ雰囲気３１中に晒す前に比較し
て、未結合手を持つシリコンの比率が高くなる。
２３０℃の酸素プラズマ雰囲気３１中で１０分間熱処理
する（図３（ａ））。このプラズマ雰囲気３１により、
配線材料７表面に負電荷８が誘起される。この負電荷８
により、ゲート絶縁膜２中でシリコンと軽水素の結合が
切れ、軽水素が脱離して配線材料７まで引き出される。
従って、酸素プラズマ雰囲気３１中に晒す前に比較し
て、未結合手を持つシリコンの比率が高くなる。
【００２６】さらに、軽水素の脱離した半導体素子に対
して、常圧で４５０℃の重水素雰囲気１０中で１５分間
の熱処理を行う（図３（ｂ））。この熱処理により、シ
リコンの未結合手に重水素が結合し、ゲート絶縁膜２中
に重水素が導入される。
して、常圧で４５０℃の重水素雰囲気１０中で１５分間
の熱処理を行う（図３（ｂ））。この熱処理により、シ
リコンの未結合手に重水素が結合し、ゲート絶縁膜２中
に重水素が導入される。
【００２７】これら軽水素脱離工程及び重水素導入工程
を経た後、反応性イオンエッチング１１によって配線層
７’を形成する（図３（ｃ））。このように形成された
半導体素子におけるゲート絶縁膜２中の重水素量を２次
イオン質量分析装置によって求めた結果、重水素の量が
軽水素の量との比率にして１０％となった。この値はゲ
ート絶縁膜２中又はその界面に存在する重水素の総量計
測されたものであり、第１実施形態の場合よりも重水素
の導入量が増加しているのが分かる。これは、軽水素脱
離により軽水素導入量を低減し、さらに重水素を結合さ
せる未結合手を持つシリコンの比率を増加させているか
らである。従って、第１実施形態と比較して反応性イオ
ンエッチング１１に伴うゲート絶縁膜２のリーク電流増
大を大幅に低減することができる。
を経た後、反応性イオンエッチング１１によって配線層
７’を形成する（図３（ｃ））。このように形成された
半導体素子におけるゲート絶縁膜２中の重水素量を２次
イオン質量分析装置によって求めた結果、重水素の量が
軽水素の量との比率にして１０％となった。この値はゲ
ート絶縁膜２中又はその界面に存在する重水素の総量計
測されたものであり、第１実施形態の場合よりも重水素
の導入量が増加しているのが分かる。これは、軽水素脱
離により軽水素導入量を低減し、さらに重水素を結合さ
せる未結合手を持つシリコンの比率を増加させているか
らである。従って、第１実施形態と比較して反応性イオ
ンエッチング１１に伴うゲート絶縁膜２のリーク電流増
大を大幅に低減することができる。
【００２８】（第３実施形態）図４は本発明の第３実施
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、シリコン
基板１の上に、熱酸化法によってＳｉＯ2 からなるゲー
ト絶縁膜２及び素子分離膜３を形成した後、多結晶シリ
コン被膜を形成し、反応性イオンエッチング法によって
ゲート電極４を形成し、ＣＶＤ法によってＳｉＯ2 等か
らなる層間絶縁膜５を形成する。しかる後に、層間絶縁
膜にコンタクトホール６を開口する。ここまでは第１実
施形態と同様である。
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、シリコン
基板１の上に、熱酸化法によってＳｉＯ2 からなるゲー
ト絶縁膜２及び素子分離膜３を形成した後、多結晶シリ
コン被膜を形成し、反応性イオンエッチング法によって
ゲート電極４を形成し、ＣＶＤ法によってＳｉＯ2 等か
らなる層間絶縁膜５を形成する。しかる後に、層間絶縁
膜にコンタクトホール６を開口する。ここまでは第１実
施形態と同様である。
【００２９】次いで、このコンタクトホール６を含めて
層間絶縁膜５上にＣｕからなる配線材料４１を形成す
る。これら複数の層が形成された半導体素子を重水素雰
囲気１０中で熱処理してゲート絶縁膜２又はその界面に
重水素を導入するとともに、配線材料４１表面に電子線
４２を照射して配線材料４１表面を負電荷８で帯電させ
てゲート絶縁膜２中の軽水素を脱離させる（図４
（ａ））。その際、温度は４５０℃とし、３０分間の処
理を行う。
層間絶縁膜５上にＣｕからなる配線材料４１を形成す
る。これら複数の層が形成された半導体素子を重水素雰
囲気１０中で熱処理してゲート絶縁膜２又はその界面に
重水素を導入するとともに、配線材料４１表面に電子線
４２を照射して配線材料４１表面を負電荷８で帯電させ
てゲート絶縁膜２中の軽水素を脱離させる（図４
（ａ））。その際、温度は４５０℃とし、３０分間の処
理を行う。
【００３０】しかる後に、反応性イオンエッチング１１
によって配線層４１’を形成する（図４（ｂ））。この
ように形成された半導体素子におけるゲート絶縁膜２中
の重水素量を２次イオン質量分析装置によって求めた結
果、重水素の量が軽水素の量との比率にして１７％とな
った。この値はゲート絶縁膜２中又はその界面に存在す
る重水素の総量計測されたものであり、第１，２実施形
態の場合よりも重水素の導入量を増加させることができ
ることが分かる。これは、ゲート絶縁膜２中又はその界
面の軽水素を脱離させるのと同時に重水素を導入してい
るため、ゲート絶縁膜２中への重水素の導入が容易にな
るからであり、そのため反応性イオンエッチング１１に
起因するゲート電流の増大を第２実施形態の場合よりも
さらに低減できる。
によって配線層４１’を形成する（図４（ｂ））。この
ように形成された半導体素子におけるゲート絶縁膜２中
の重水素量を２次イオン質量分析装置によって求めた結
果、重水素の量が軽水素の量との比率にして１７％とな
った。この値はゲート絶縁膜２中又はその界面に存在す
る重水素の総量計測されたものであり、第１，２実施形
態の場合よりも重水素の導入量を増加させることができ
ることが分かる。これは、ゲート絶縁膜２中又はその界
面の軽水素を脱離させるのと同時に重水素を導入してい
るため、ゲート絶縁膜２中への重水素の導入が容易にな
るからであり、そのため反応性イオンエッチング１１に
起因するゲート電流の増大を第２実施形態の場合よりも
さらに低減できる。
【００３１】（第４実施形態）図５は本発明の第４実施
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。ＳｉＯ2 からな
るゲート絶縁膜２を熱酸化法によってシリコン基板１上
に形成した後、軽水素が重水素によって置き換えられた
シランガス（ＳｉＤ4 ）を用いて多結晶シリコン被膜を
形成する。そして、この多結晶シリコン被膜を反応性イ
オンエッチング法によってパターニングしてゲート電極
５１を形成する。このゲート電極５１には通常軽水素が
混入しているが、重水素に置換されたシランガスを用い
ているため重水素が混入している。
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。ＳｉＯ2 からな
るゲート絶縁膜２を熱酸化法によってシリコン基板１上
に形成した後、軽水素が重水素によって置き換えられた
シランガス（ＳｉＤ4 ）を用いて多結晶シリコン被膜を
形成する。そして、この多結晶シリコン被膜を反応性イ
オンエッチング法によってパターニングしてゲート電極
５１を形成する。このゲート電極５１には通常軽水素が
混入しているが、重水素に置換されたシランガスを用い
ているため重水素が混入している。
【００３２】次いで、ＣＶＤ法によってＳｉＯ2 等から
なる層間絶縁膜５を形成する。しかる後に、層間絶縁膜
５にコンタクトホール６を開口し、Ａｌからなる配線材
料７を形成する（図５（ａ））。
なる層間絶縁膜５を形成する。しかる後に、層間絶縁膜
５にコンタクトホール６を開口し、Ａｌからなる配線材
料７を形成する（図５（ａ））。
【００３３】次いで、真空中で３５０℃にて配線材料７
に向けて電子線４２を照射して配線材料７表面を帯電さ
せる。この電子線４２の照射によりゲート絶縁膜２中の
軽水素が脱離する。また、３５０℃の高温で熱処理され
るため、軽水素の脱離と同時にゲート電極５１に混入し
た重水素５２がゲート絶縁膜２中に拡散し、ゲート絶縁
膜２中に重水素５２が導入される（図５（ｂ））。
に向けて電子線４２を照射して配線材料７表面を帯電さ
せる。この電子線４２の照射によりゲート絶縁膜２中の
軽水素が脱離する。また、３５０℃の高温で熱処理され
るため、軽水素の脱離と同時にゲート電極５１に混入し
た重水素５２がゲート絶縁膜２中に拡散し、ゲート絶縁
膜２中に重水素５２が導入される（図５（ｂ））。
【００３４】しかる後に、反応性イオンエッチング１１
によって配線層７’を形成する（図５（ｃ））。このよ
うに形成された半導体素子におけるゲート絶縁膜２中の
重水素量を２次イオン質量分析装置によって求めた結
果、重水素の量が軽水素の量と同等以上になり、第１〜
３実施形態の場合よりも重水素の量を増加させることが
できることが分かる。これは、第１〜３実施形態に比較
して軽水素の量がゲート絶縁膜２中で既に少なくなって
いる状態で、軽水素脱離により軽水素導入量を低減し、
重水素を結合させる未結合手を持つシリコンの比率をさ
らに増加させるからである。従って、第１〜３実施形態
と比較しても反応性イオンエッチング１１に伴うゲート
絶縁膜２のリーク電流増大を大幅に低減することができ
る。
によって配線層７’を形成する（図５（ｃ））。このよ
うに形成された半導体素子におけるゲート絶縁膜２中の
重水素量を２次イオン質量分析装置によって求めた結
果、重水素の量が軽水素の量と同等以上になり、第１〜
３実施形態の場合よりも重水素の量を増加させることが
できることが分かる。これは、第１〜３実施形態に比較
して軽水素の量がゲート絶縁膜２中で既に少なくなって
いる状態で、軽水素脱離により軽水素導入量を低減し、
重水素を結合させる未結合手を持つシリコンの比率をさ
らに増加させるからである。従って、第１〜３実施形態
と比較しても反応性イオンエッチング１１に伴うゲート
絶縁膜２のリーク電流増大を大幅に低減することができ
る。
【００３５】なお、配線層７’の形成後、シリコン窒化
膜等からなるパッシベーション膜を配線層７’上に堆積
する場合、従来ではシリコン窒化膜がバリア層となり重
水素の拡散が妨げられたが、本実施形態によれば、パッ
シベーション膜堆積時には既にゲート電極５１中に重水
素が導入されているため、バリア層であるパッシベーシ
ョン膜を介することなくゲート絶縁膜２に容易に重水素
の導入が行える。
膜等からなるパッシベーション膜を配線層７’上に堆積
する場合、従来ではシリコン窒化膜がバリア層となり重
水素の拡散が妨げられたが、本実施形態によれば、パッ
シベーション膜堆積時には既にゲート電極５１中に重水
素が導入されているため、バリア層であるパッシベーシ
ョン膜を介することなくゲート絶縁膜２に容易に重水素
の導入が行える。
【００３６】（第５実施形態）図６は本発明の第５実施
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、第１実施
形態と同様の方法によりシリコン基板１，ゲート絶縁膜
２，ゲート電極４からなるＭＯＳ構造を形成する。次い
で、軽水素が重水素で置き換えられたテトラエトキシシ
ラン（ＴＥＯＳ：Ｓｉ（ＯＣ2 Ｄ5 ）4）を用いて層間
絶縁膜６１をＣＶＤ法により形成し、３５０℃の窒素雰
囲気中で３０分の熱処理を行う。次いで、反応性イオン
エッチングによってコンタクトホール６を開口し、Ａｌ
からなる配線材料７を形成する（図６（ａ））。
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、第１実施
形態と同様の方法によりシリコン基板１，ゲート絶縁膜
２，ゲート電極４からなるＭＯＳ構造を形成する。次い
で、軽水素が重水素で置き換えられたテトラエトキシシ
ラン（ＴＥＯＳ：Ｓｉ（ＯＣ2 Ｄ5 ）4）を用いて層間
絶縁膜６１をＣＶＤ法により形成し、３５０℃の窒素雰
囲気中で３０分の熱処理を行う。次いで、反応性イオン
エッチングによってコンタクトホール６を開口し、Ａｌ
からなる配線材料７を形成する（図６（ａ））。
【００３７】しかる後に、真空中で４５０℃にて、１５
分間電子線４２を照射して配線材料７表面を帯電させ、
ゲート絶縁膜２中又はその界面の軽水素を脱離させると
同時に、層間絶縁膜６１中に混入した重水素６２を拡散
させ、ゲート電極４を介してゲート絶縁膜２中又はその
界面に重水素６２を導入する（図６（ｂ））。しかる後
に、反応性イオンエッチング１１によって配線層７’を
形成する（図６（ｃ））。
分間電子線４２を照射して配線材料７表面を帯電させ、
ゲート絶縁膜２中又はその界面の軽水素を脱離させると
同時に、層間絶縁膜６１中に混入した重水素６２を拡散
させ、ゲート電極４を介してゲート絶縁膜２中又はその
界面に重水素６２を導入する（図６（ｂ））。しかる後
に、反応性イオンエッチング１１によって配線層７’を
形成する（図６（ｃ））。
【００３８】このように形成された半導体素子における
ゲート絶縁膜２中の重水素量を２次イオン質量分析装置
によって求めた結果、重水素の量が軽水素の量と同程度
になり、第１〜３実施形態の場合よりも重水素の導入量
を増加させることができることが分かる。これは、層間
絶縁膜６１を通常のテトラエトキシシラン（ＴＥＯＳ）
を用いて形成した場合よりも、ゲート絶縁膜２中の軽水
素の量が少なくなっている状態で、さらに軽水素を脱離
させながら同時に重水素６２を導入しているからであ
る。従って、第３実施形態と比較しても反応性イオンエ
ッチング１１に伴うゲート絶縁膜２のリーク電流増大を
大幅に低減することができる。
ゲート絶縁膜２中の重水素量を２次イオン質量分析装置
によって求めた結果、重水素の量が軽水素の量と同程度
になり、第１〜３実施形態の場合よりも重水素の導入量
を増加させることができることが分かる。これは、層間
絶縁膜６１を通常のテトラエトキシシラン（ＴＥＯＳ）
を用いて形成した場合よりも、ゲート絶縁膜２中の軽水
素の量が少なくなっている状態で、さらに軽水素を脱離
させながら同時に重水素６２を導入しているからであ
る。従って、第３実施形態と比較しても反応性イオンエ
ッチング１１に伴うゲート絶縁膜２のリーク電流増大を
大幅に低減することができる。
【００３９】なお、バリア層であるパッシベーション膜
を介することなくゲート絶縁膜２に容易に重水素の導入
が行える点は第４実施形態と同様である。 （第６実施形態）図７は本発明の第６実施形態に係る半
導体素子の製造方法の工程断面図である。本実施形態に
おいて上記実施形態と共通する部分には同一符号を付
し、詳細な説明は省略する。まず、シリコン基板１上に
四塩化シリコンＳｉＣｌ4 と亜酸化窒素Ｎ2 Ｏガスを用
いたＣＶＤ法によってゲート絶縁膜７１を形成する。こ
のゲート絶縁膜７１上に、軽水素が重水素で置き換えら
れたシランガスＳｉＤ4 を用いて多結晶シリコン被膜を
形成し、反応性イオンエッチングによってゲート電極５
１を形成する。次いで、軽水素を重水素で置換したテト
ラエトキシシラン（ＴＥＯＳ）を用いて層間絶縁膜６１
を形成し、２５０℃の酸素プラズマ雰囲気３１中で１０
分の熱処理を行う。これにより、ゲート絶縁膜７１中又
はその界面での水素が脱離し、かつ重水素が導入され
る。次いで、コンタクトホール６を反応性イオンエッチ
ングによって開口し、Ａｌ等からなる配線材料７を形成
する（図７（ａ））。
を介することなくゲート絶縁膜２に容易に重水素の導入
が行える点は第４実施形態と同様である。 （第６実施形態）図７は本発明の第６実施形態に係る半
導体素子の製造方法の工程断面図である。本実施形態に
おいて上記実施形態と共通する部分には同一符号を付
し、詳細な説明は省略する。まず、シリコン基板１上に
四塩化シリコンＳｉＣｌ4 と亜酸化窒素Ｎ2 Ｏガスを用
いたＣＶＤ法によってゲート絶縁膜７１を形成する。こ
のゲート絶縁膜７１上に、軽水素が重水素で置き換えら
れたシランガスＳｉＤ4 を用いて多結晶シリコン被膜を
形成し、反応性イオンエッチングによってゲート電極５
１を形成する。次いで、軽水素を重水素で置換したテト
ラエトキシシラン（ＴＥＯＳ）を用いて層間絶縁膜６１
を形成し、２５０℃の酸素プラズマ雰囲気３１中で１０
分の熱処理を行う。これにより、ゲート絶縁膜７１中又
はその界面での水素が脱離し、かつ重水素が導入され
る。次いで、コンタクトホール６を反応性イオンエッチ
ングによって開口し、Ａｌ等からなる配線材料７を形成
する（図７（ａ））。
【００４０】次いで、真空中で４５０℃にて、１５分間
電子線４２を照射して、配線材料７表面を帯電させる。
この配線材料７の帯電によりゲート絶縁膜７１中の軽水
素が脱離する。また、高温熱処理により、軽水素の脱離
と同時にゲート電極５１及び層間絶縁膜６１中に混入し
た重水素５２，６２がゲート絶縁膜７１中に拡散し、ゲ
ート絶縁膜７１中に重水素５２，６２が導入される（図
７（ｂ））。
電子線４２を照射して、配線材料７表面を帯電させる。
この配線材料７の帯電によりゲート絶縁膜７１中の軽水
素が脱離する。また、高温熱処理により、軽水素の脱離
と同時にゲート電極５１及び層間絶縁膜６１中に混入し
た重水素５２，６２がゲート絶縁膜７１中に拡散し、ゲ
ート絶縁膜７１中に重水素５２，６２が導入される（図
７（ｂ））。
【００４１】しかる後に、反応性イオンエッチング１１
によって配線層７’を形成する（図７（ｃ））。その結
果、ゲート電極５１や層間絶縁膜６１を軽水素を含む材
料で形成した場合よりもゲート絶縁膜７１中の軽水素量
が遙かに少ない状態で、残存している軽水素を脱離させ
ながら重水素を導入しているので、ゲート絶縁膜７１中
又はその界面の重水素の総量は軽水素よりも遙かに多
く、重水素と軽水素を合わせた水素の総量の大部分を占
める。また、軽水素脱離工程及び重水素導入工程を配線
材料７形成後のみならず層間絶縁膜６１形成後にも行う
ことにより、さらに重水素の比率を高めることができ
る。
によって配線層７’を形成する（図７（ｃ））。その結
果、ゲート電極５１や層間絶縁膜６１を軽水素を含む材
料で形成した場合よりもゲート絶縁膜７１中の軽水素量
が遙かに少ない状態で、残存している軽水素を脱離させ
ながら重水素を導入しているので、ゲート絶縁膜７１中
又はその界面の重水素の総量は軽水素よりも遙かに多
く、重水素と軽水素を合わせた水素の総量の大部分を占
める。また、軽水素脱離工程及び重水素導入工程を配線
材料７形成後のみならず層間絶縁膜６１形成後にも行う
ことにより、さらに重水素の比率を高めることができ
る。
【００４２】そのため、反応性イオンエッチング１１に
よるゲート絶縁膜７１のリーク電流の増大は、反応性イ
オンエッチング１１を用いない場合と比較してもほぼ同
等にまで抑制することができる。
よるゲート絶縁膜７１のリーク電流の増大は、反応性イ
オンエッチング１１を用いない場合と比較してもほぼ同
等にまで抑制することができる。
【００４３】（第７実施形態）図８は本発明の第７実施
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、シリコン
基板１の表面を軽水素が重水によって置き換えられたフ
ッ化水素ガスにさらした後、軽水素が重水素で置き換え
られた塩酸及びオゾンを用いて処理することによって、
シリコン基板１上に極めて薄いＳｉＯ2からなるバリア
層８１を形成する。このバリア層８１は、シリコン基板
１からその上層に形成されるべきゲート絶縁膜８２への
拡散を防止するために形成される。そして、このバリア
層８１の形成されたシリコン基板１を窒素雰囲気中で９
００度３分の熱処理を行う。この熱処理により、バリア
層８１中の原子間の結合を高めて軽水素の拡散を困難と
し、シリコン基板１とゲート絶縁膜８２とのバリア効果
を高めることができる。
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。まず、シリコン
基板１の表面を軽水素が重水によって置き換えられたフ
ッ化水素ガスにさらした後、軽水素が重水素で置き換え
られた塩酸及びオゾンを用いて処理することによって、
シリコン基板１上に極めて薄いＳｉＯ2からなるバリア
層８１を形成する。このバリア層８１は、シリコン基板
１からその上層に形成されるべきゲート絶縁膜８２への
拡散を防止するために形成される。そして、このバリア
層８１の形成されたシリコン基板１を窒素雰囲気中で９
００度３分の熱処理を行う。この熱処理により、バリア
層８１中の原子間の結合を高めて軽水素の拡散を困難と
し、シリコン基板１とゲート絶縁膜８２とのバリア効果
を高めることができる。
【００４４】次いで、軽水素が重水素で置き換えられた
Ｔａ（ＯＣ2 Ｄ5 ）5 と酸素ガスを用いたＣＶＤ法によ
ってゲート絶縁膜８２を形成した後、３５０℃の酸素プ
ラズマ中で３０分の熱処理を行う。これにより、ゲート
絶縁膜８２中又はその界面の軽水素が脱離し、さらに重
水素がゲート絶縁膜８２中又はその界面に導入される。
Ｔａ（ＯＣ2 Ｄ5 ）5 と酸素ガスを用いたＣＶＤ法によ
ってゲート絶縁膜８２を形成した後、３５０℃の酸素プ
ラズマ中で３０分の熱処理を行う。これにより、ゲート
絶縁膜８２中又はその界面の軽水素が脱離し、さらに重
水素がゲート絶縁膜８２中又はその界面に導入される。
【００４５】しかる後に、四塩化チタンＴｉＣｌ4 と軽
水素が重水素で置換されたアンモニアＮＤ3 を用いて、
ＣＶＤ法によって窒化チタン等からなる被膜を形成し、
反応性イオンエッチングによってゲート電極８３を形成
した後、軽水素が重水素によって置き換えられたテトラ
エトキシシラン（ＴＥＯＳ）を用いて層間絶縁膜６１を
形成する。しかる後に、再び酸素プラズマ中で４００℃
で１０分の熱処理してゲート絶縁膜８２中又はその界面
の軽水素を脱離し、層間絶縁膜６１から重水素をゲート
電極８３を介してゲート絶縁膜８２中又はその界面に導
入した後、コンタクトホール６を反応性イオンエッチン
グによって開口し、Ａｌ等からなる配線材料７を形成す
る（図８（ａ））。
水素が重水素で置換されたアンモニアＮＤ3 を用いて、
ＣＶＤ法によって窒化チタン等からなる被膜を形成し、
反応性イオンエッチングによってゲート電極８３を形成
した後、軽水素が重水素によって置き換えられたテトラ
エトキシシラン（ＴＥＯＳ）を用いて層間絶縁膜６１を
形成する。しかる後に、再び酸素プラズマ中で４００℃
で１０分の熱処理してゲート絶縁膜８２中又はその界面
の軽水素を脱離し、層間絶縁膜６１から重水素をゲート
電極８３を介してゲート絶縁膜８２中又はその界面に導
入した後、コンタクトホール６を反応性イオンエッチン
グによって開口し、Ａｌ等からなる配線材料７を形成す
る（図８（ａ））。
【００４６】しかる後に、真空中で４５０℃にて、１５
分間電子線４２を照射して、配線材料７表面を帯電さ
せ、ゲート絶縁膜８２中又はその界面の軽水素を脱離
し、各層に残存する重水素を拡散させ、ゲート絶縁膜８
２中又はその界面に導入する（図８（ｂ））。しかる後
に、反応性イオンエッチング１１によって配線層７’を
形成する（図８（ｃ））。
分間電子線４２を照射して、配線材料７表面を帯電さ
せ、ゲート絶縁膜８２中又はその界面の軽水素を脱離
し、各層に残存する重水素を拡散させ、ゲート絶縁膜８
２中又はその界面に導入する（図８（ｂ））。しかる後
に、反応性イオンエッチング１１によって配線層７’を
形成する（図８（ｃ））。
【００４７】その結果、ゲート絶縁膜８２、ゲート電極
８３、層間絶縁膜６１のそれぞれを、軽水素を含まない
材料で形成し、ゲート電極８３中に軽水素が極めて少な
い状態で更に残存している軽水素を脱離させながら同時
に重水素を導入しているので、ゲート絶縁膜８２中又は
その界面の重水素の量は軽水素よりも遥かに多く、重水
素と軽水素を合わせた総量の大部分を重水素が占める。
また、軽水素脱離工程及び重水素導入工程を配線材料７
形成後のみならずゲート絶縁膜８２形成後及び層間絶縁
膜６１形成後にも行うことにより、さらに重水素の比率
を高めることができる。
８３、層間絶縁膜６１のそれぞれを、軽水素を含まない
材料で形成し、ゲート電極８３中に軽水素が極めて少な
い状態で更に残存している軽水素を脱離させながら同時
に重水素を導入しているので、ゲート絶縁膜８２中又は
その界面の重水素の量は軽水素よりも遥かに多く、重水
素と軽水素を合わせた総量の大部分を重水素が占める。
また、軽水素脱離工程及び重水素導入工程を配線材料７
形成後のみならずゲート絶縁膜８２形成後及び層間絶縁
膜６１形成後にも行うことにより、さらに重水素の比率
を高めることができる。
【００４８】従って、反応性イオンエッチング１１によ
るゲート絶縁膜８２のリーク電流の増大は、反応性イオ
ンエッチング１１を用いない場合と比較してもほぼ同等
にまで抑制することが出来る。
るゲート絶縁膜８２のリーク電流の増大は、反応性イオ
ンエッチング１１を用いない場合と比較してもほぼ同等
にまで抑制することが出来る。
【００４９】（第８実施形態）図９は本発明の第８実施
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。シリコン基板１
上に熱酸化法によってバリア層８１を介してゲート絶縁
膜８２を形成する。ここまでは第７実施形態と同様であ
る。
形態に係る半導体素子の製造方法の工程断面図である。
本実施形態において上記実施形態と共通する部分には同
一符号を付し、詳細な説明は省略する。シリコン基板１
上に熱酸化法によってバリア層８１を介してゲート絶縁
膜８２を形成する。ここまでは第７実施形態と同様であ
る。
【００５０】次いで、ゲート絶縁膜８２上に、軽水素が
重水素によって置き換えられたシランガス（ＳｉＤ4 ）
を用いて多結晶シリコン被膜を形成し、この多結晶シリ
コン被膜を反応性イオンエッチング法によってパターニ
ングしてゲート電極５１を形成する。次いで、ＣＶＤ法
によってＳｉＯ2 等からなる層間絶縁膜６１を形成す
る。しかる後に、層間絶縁膜６１にコンタクトホール６
を開口し、Ｃｕからなる配線材料４１を形成する（図９
（ａ））。
重水素によって置き換えられたシランガス（ＳｉＤ4 ）
を用いて多結晶シリコン被膜を形成し、この多結晶シリ
コン被膜を反応性イオンエッチング法によってパターニ
ングしてゲート電極５１を形成する。次いで、ＣＶＤ法
によってＳｉＯ2 等からなる層間絶縁膜６１を形成す
る。しかる後に、層間絶縁膜６１にコンタクトホール６
を開口し、Ｃｕからなる配線材料４１を形成する（図９
（ａ））。
【００５１】しかる後に、四塩化チタンＴｉＣｌ4 と軽
水素が重水素で置換されたアンモニアＮＤ3 を用いて、
ＣＶＤ法により窒化チタン被膜９１を形成し、反応性イ
オンエッチングによって窒化チタン被膜９１をパターニ
ングする。そして、フォトレジストを除去した後、本発
明に係る半導体素子の製造装置にこの半導体素子を導入
する。
水素が重水素で置換されたアンモニアＮＤ3 を用いて、
ＣＶＤ法により窒化チタン被膜９１を形成し、反応性イ
オンエッチングによって窒化チタン被膜９１をパターニ
ングする。そして、フォトレジストを除去した後、本発
明に係る半導体素子の製造装置にこの半導体素子を導入
する。
【００５２】本発明に係る半導体素子の製造装置の全体
構成を図１０に示す。図１０に示すように、チャンバ１
０１の上部には反応ガスや重水素ガス等を導入する導入
口１０２が設けられ、その下部には反応ガス等を排気す
る排気口１０３が設けられている。また、チャンバ１０
１内にはステージ１０４が配置されており、このステー
ジ１０４上に上記製造工程により作製された半導体素子
１０５が載置される。また、ステージ１０４内部にはヒ
ータ１０６が組み込まれ、ヒータ１０６の加熱により半
導体素子１０５を加熱する。さらに、ステージ１０４と
対峙して電極１０７が設けられている。
構成を図１０に示す。図１０に示すように、チャンバ１
０１の上部には反応ガスや重水素ガス等を導入する導入
口１０２が設けられ、その下部には反応ガス等を排気す
る排気口１０３が設けられている。また、チャンバ１０
１内にはステージ１０４が配置されており、このステー
ジ１０４上に上記製造工程により作製された半導体素子
１０５が載置される。また、ステージ１０４内部にはヒ
ータ１０６が組み込まれ、ヒータ１０６の加熱により半
導体素子１０５を加熱する。さらに、ステージ１０４と
対峙して電極１０７が設けられている。
【００５３】この半導体素子の製造装置のチャンバ１０
１中に半導体素子１０５を搬入し、４００℃、０．１気
圧の重水素雰囲気１０を導入口１０２から導入し、ヒー
タ１０６で１時間熱処理を施す（図９（ｂ））。この熱
処理により、ゲート絶縁膜８２中又はその界面に重水素
が導入される。しかる後に、同一チャンバ１０１中で大
気に晒すことなく、反応ガスを導入口１０２から導入
し、反応性イオンエッチング１１によって配線材料４１
をパターニングし、配線層４１’を形成する（図９
（ｃ））。
１中に半導体素子１０５を搬入し、４００℃、０．１気
圧の重水素雰囲気１０を導入口１０２から導入し、ヒー
タ１０６で１時間熱処理を施す（図９（ｂ））。この熱
処理により、ゲート絶縁膜８２中又はその界面に重水素
が導入される。しかる後に、同一チャンバ１０１中で大
気に晒すことなく、反応ガスを導入口１０２から導入
し、反応性イオンエッチング１１によって配線材料４１
をパターニングし、配線層４１’を形成する（図９
（ｃ））。
【００５４】このように、同一チャンバ１０１内で大気
に晒すことなく重水素導入と配線材料４１のパターニン
グを行うため、重水素導入後の半導体素子表面に水分等
が付着するのを防ぐことができ、ゲート絶縁膜８２中の
軽水素比率が上がるのを防止できる。そのため、反応性
イオンエッチング１１によるゲート絶縁膜８２のリーク
電流の増大は、重水素導入工程とゲート電極５１のパタ
ーニング工程を連続的に行なわない場合に比べて、更に
低減することができる。また、窒化チタン被膜９１を重
水素を含む材料により形成することで、配線層からも重
水素を導入することができるため、重水素の導入効率を
さらに高めることができる。
に晒すことなく重水素導入と配線材料４１のパターニン
グを行うため、重水素導入後の半導体素子表面に水分等
が付着するのを防ぐことができ、ゲート絶縁膜８２中の
軽水素比率が上がるのを防止できる。そのため、反応性
イオンエッチング１１によるゲート絶縁膜８２のリーク
電流の増大は、重水素導入工程とゲート電極５１のパタ
ーニング工程を連続的に行なわない場合に比べて、更に
低減することができる。また、窒化チタン被膜９１を重
水素を含む材料により形成することで、配線層からも重
水素を導入することができるため、重水素の導入効率を
さらに高めることができる。
【００５５】（第９実施形態）図１１は本発明の第９実
施形態に係る半導体素子の製造方法の工程断面図であ
る。シリコン基板１上に、熱酸化法によってバリア層８
１を介してゲート絶縁膜８２を形成した後、多結晶シリ
コン被膜を形成し、反応性イオンエッチング法によって
ゲート電極５１を形成し、ＣＶＤ法によってＳｉＯ2 等
からなる層間絶縁膜６１を形成する。しかる後に、層間
絶縁膜６１にコンタクトホール６を開口する。ここまで
は第８実施形態と同様である。
施形態に係る半導体素子の製造方法の工程断面図であ
る。シリコン基板１上に、熱酸化法によってバリア層８
１を介してゲート絶縁膜８２を形成した後、多結晶シリ
コン被膜を形成し、反応性イオンエッチング法によって
ゲート電極５１を形成し、ＣＶＤ法によってＳｉＯ2 等
からなる層間絶縁膜６１を形成する。しかる後に、層間
絶縁膜６１にコンタクトホール６を開口する。ここまで
は第８実施形態と同様である。
【００５６】次いで、層間絶縁膜６１上に、コンタクト
ホール６内部を含めてＡｌ等からなる配線材料７を形成
する（図１１（ａ））。しかる後に、配線材料７上にＣ
ＶＤ法で窒化チタン被膜９１を形成し、反応性イオンエ
ッチングによってパターニングする。そして、パターニ
ングに用いたフォトレジストを除去した後、図１０に示
すチャンバ１０１中にこの半導体素子１０５を導入し、
図示しない電子線照射部から電子線４２を照射しながら
４００℃、０．１気圧の重水素雰囲気１０中で１時間熱
処理し、ゲート絶縁膜８２中又はその界面での軽水素脱
離及び重水素導入を行う（図１１（ｂ））。しかる後
に、同一チャンバ１０１中で、大気に晒すことなく反応
ガスを導入口１０２から導入し、反応性イオンエッチン
グ１１によって配線材料７をパターニングし、配線層
７’を形成する（図１１（ｃ））。
ホール６内部を含めてＡｌ等からなる配線材料７を形成
する（図１１（ａ））。しかる後に、配線材料７上にＣ
ＶＤ法で窒化チタン被膜９１を形成し、反応性イオンエ
ッチングによってパターニングする。そして、パターニ
ングに用いたフォトレジストを除去した後、図１０に示
すチャンバ１０１中にこの半導体素子１０５を導入し、
図示しない電子線照射部から電子線４２を照射しながら
４００℃、０．１気圧の重水素雰囲気１０中で１時間熱
処理し、ゲート絶縁膜８２中又はその界面での軽水素脱
離及び重水素導入を行う（図１１（ｂ））。しかる後
に、同一チャンバ１０１中で、大気に晒すことなく反応
ガスを導入口１０２から導入し、反応性イオンエッチン
グ１１によって配線材料７をパターニングし、配線層
７’を形成する（図１１（ｃ））。
【００５７】その結果、ゲート絶縁膜８２中又はその界
面に重水素を導入する工程と、ゲート電極５１のパター
ニング工程を連続して行うことで、大気中の水分に起因
する水酸基や水滴が半導体素子表面に付着することを防
ぐことが出来るので、ゲート絶縁膜８２中又はその界面
の総重水素量を、軽水素の量との比率にして２５％まで
増加させることが出来る。そのため、反応性イオンエッ
チング１１によるゲート絶縁膜８２のリーク電流の増大
は、重水素導入工程とゲート電極５１のパターニング工
程を連続的に行なわない場合に比べて、更に低減するこ
とができる。また、重水素を含む材料により形成された
窒化チタン被膜９１からも重水素を導入することができ
るため、重水素の導入効率をさらに高めることができ
る。
面に重水素を導入する工程と、ゲート電極５１のパター
ニング工程を連続して行うことで、大気中の水分に起因
する水酸基や水滴が半導体素子表面に付着することを防
ぐことが出来るので、ゲート絶縁膜８２中又はその界面
の総重水素量を、軽水素の量との比率にして２５％まで
増加させることが出来る。そのため、反応性イオンエッ
チング１１によるゲート絶縁膜８２のリーク電流の増大
は、重水素導入工程とゲート電極５１のパターニング工
程を連続的に行なわない場合に比べて、更に低減するこ
とができる。また、重水素を含む材料により形成された
窒化チタン被膜９１からも重水素を導入することができ
るため、重水素の導入効率をさらに高めることができ
る。
【００５８】なお、本発明は上記実施形態に限定される
ものではない。重水素は不活性ガスで希釈されていても
よいし、圧力も問わない。加圧して行うことも可能であ
る。ゲート絶縁膜２，７１，８２はシリコン酸化膜やＴ
ａ2 Ｏ5 膜に限らない。シリコン窒化膜やシリコン酸窒
化膜、チタン酸バリウム、ストロンチウム等、高誘電体
の被膜であってもよい。
ものではない。重水素は不活性ガスで希釈されていても
よいし、圧力も問わない。加圧して行うことも可能であ
る。ゲート絶縁膜２，７１，８２はシリコン酸化膜やＴ
ａ2 Ｏ5 膜に限らない。シリコン窒化膜やシリコン酸窒
化膜、チタン酸バリウム、ストロンチウム等、高誘電体
の被膜であってもよい。
【００５９】重水素を含むゲート電極５１，８３として
はポリシリコンに限らない。単結晶シリコンでも良い
し、ポリシリコンや単結晶シリコンと金属の積層構造で
も良いし、重水素を含ませることが出来れば、例えばＴ
ｉ等の金属被膜でも良い。
はポリシリコンに限らない。単結晶シリコンでも良い
し、ポリシリコンや単結晶シリコンと金属の積層構造で
も良いし、重水素を含ませることが出来れば、例えばＴ
ｉ等の金属被膜でも良い。
【００６０】重水素を含んだ層間絶縁膜６１としては、
シリコン酸化膜だけでなく、リンを含有したシリコン酸
化膜でも、リンとボロンを同時に含有したシリコン酸化
膜でも、シリコン窒化膜でも、重水素を含んだ絶縁性の
被膜であれば使用可能である。
シリコン酸化膜だけでなく、リンを含有したシリコン酸
化膜でも、リンとボロンを同時に含有したシリコン酸化
膜でも、シリコン窒化膜でも、重水素を含んだ絶縁性の
被膜であれば使用可能である。
【００６１】配線層７’，４１’の材質は、アルミニウ
ムや銅に限らず、半導体素子の配線層として使用可能で
あればどんな材質でも良く、例えば超伝導物質等も使用
可能である。
ムや銅に限らず、半導体素子の配線層として使用可能で
あればどんな材質でも良く、例えば超伝導物質等も使用
可能である。
【００６２】重水素を含んだ層としては、ゲート電極５
１，８３や層間絶縁膜６１のみならず、素子間分離膜３
でも良いし、シリコン基板１そのものに重水素を含有さ
せておくことも出来る。その他、半導体素子を構成する
あらゆる部分が重水素を含有させておく部位として使用
可能である。
１，８３や層間絶縁膜６１のみならず、素子間分離膜３
でも良いし、シリコン基板１そのものに重水素を含有さ
せておくことも出来る。その他、半導体素子を構成する
あらゆる部分が重水素を含有させておく部位として使用
可能である。
【００６３】軽水素を脱離させる工程としては、ゲート
絶縁膜２，７１，８２に電流ストレスが加わるような条
件であれば、電子線照射や、プラズマ中の熱処理に限ら
ない。例えば、半導体素子の表面側に、電位を持たせた
溶液を接触させる方法を用いることも出来るし、熱処
理、光照射等によっても軽水素を脱離させることが可能
である。
絶縁膜２，７１，８２に電流ストレスが加わるような条
件であれば、電子線照射や、プラズマ中の熱処理に限ら
ない。例えば、半導体素子の表面側に、電位を持たせた
溶液を接触させる方法を用いることも出来るし、熱処
理、光照射等によっても軽水素を脱離させることが可能
である。
【００６４】重水素をゲート絶縁膜２，７１，８２中又
はその界面に導入する場合の温度、処理時間は、ゲート
絶縁膜２，７１，８２中又はその界面にまで重水素が到
達できるような温度、時間であれば、どのようにとるこ
とも可能である。
はその界面に導入する場合の温度、処理時間は、ゲート
絶縁膜２，７１，８２中又はその界面にまで重水素が到
達できるような温度、時間であれば、どのようにとるこ
とも可能である。
【００６５】ゲート絶縁膜２，７１，８２に損傷が加わ
るような工程とは、ゲート絶縁膜中の半導体と他の物質
との結合が切られるような工程をいい、より具体的には
例えばゲート絶縁膜がＳｉＯ2 からなる場合、Ｓｉ−
Ｆ，Ｓｉ−Ｏ，Ｓｉ−Ｈ，Ｓｉ−ＯＨ，Ｓｉ−Ｎ等の結
合が切られる工程をいう。その一例として反応性イオン
エッチングが考えられるが、ゲート絶縁膜２，７１，８
２中に電流が流れることによりゲート絶縁膜２，７１，
８２に損傷が加わるような工程であれば、いかなる工程
であっても本発明の対象となる。
るような工程とは、ゲート絶縁膜中の半導体と他の物質
との結合が切られるような工程をいい、より具体的には
例えばゲート絶縁膜がＳｉＯ2 からなる場合、Ｓｉ−
Ｆ，Ｓｉ−Ｏ，Ｓｉ−Ｈ，Ｓｉ−ＯＨ，Ｓｉ−Ｎ等の結
合が切られる工程をいう。その一例として反応性イオン
エッチングが考えられるが、ゲート絶縁膜２，７１，８
２中に電流が流れることによりゲート絶縁膜２，７１，
８２に損傷が加わるような工程であれば、いかなる工程
であっても本発明の対象となる。
【００６６】尚、ゲート絶縁膜２，７１，８２中又はそ
の界面には、様々な工程によって重水素が導入される
が、ゲート絶縁膜２，７１，８２形成、ゲート電極４，
５１，８３形成、層間絶縁膜５，６１形成以外の工程で
あっても、それらの工程中で用いられる材料として、軽
水素が重水素で置き換えられた材料を用いることで、形
成されるゲート絶縁膜２，７１，８２中の重水素量と軽
水素量の比率を大きくしておくことができ、反応性イオ
ンエッチング等によってゲート絶縁膜２，７１，８２へ
加わる損傷を抑制することが出来る。
の界面には、様々な工程によって重水素が導入される
が、ゲート絶縁膜２，７１，８２形成、ゲート電極４，
５１，８３形成、層間絶縁膜５，６１形成以外の工程で
あっても、それらの工程中で用いられる材料として、軽
水素が重水素で置き換えられた材料を用いることで、形
成されるゲート絶縁膜２，７１，８２中の重水素量と軽
水素量の比率を大きくしておくことができ、反応性イオ
ンエッチング等によってゲート絶縁膜２，７１，８２へ
加わる損傷を抑制することが出来る。
【００６７】また、更にゲート電極４，５１，８３中に
重水素を導入する工程を複数設けておけば更にゲート絶
縁膜２，７１，８２に加わる損傷を低減する事が出来
る。更に、ゲート絶縁膜２，７１，８２中の軽水素を脱
離させる工程を複数含んでいれば、重水素を導入する効
率は更に高くなり、ゲート絶縁膜２，７１，８２に加わ
る損傷を低減する事が出来るのは勿論である。
重水素を導入する工程を複数設けておけば更にゲート絶
縁膜２，７１，８２に加わる損傷を低減する事が出来
る。更に、ゲート絶縁膜２，７１，８２中の軽水素を脱
離させる工程を複数含んでいれば、重水素を導入する効
率は更に高くなり、ゲート絶縁膜２，７１，８２に加わ
る損傷を低減する事が出来るのは勿論である。
【００６８】また、本発明による半導体素子の製造方法
は、トランジスタのゲート絶縁膜２，７１，８２に適用
される場合に限定されるものではない。例えば、トンネ
ル絶縁膜の改質に用いれば、フローティングゲートの蓄
積電荷の書き換えに伴うトンネル絶縁膜の、いわゆるス
トレスリーク電流の増大を抑制することが出来る。
は、トランジスタのゲート絶縁膜２，７１，８２に適用
される場合に限定されるものではない。例えば、トンネ
ル絶縁膜の改質に用いれば、フローティングゲートの蓄
積電荷の書き換えに伴うトンネル絶縁膜の、いわゆるス
トレスリーク電流の増大を抑制することが出来る。
【００６９】また、本発明の半導体素子の製造装置とし
て図１０に示したが、大気に晒すことなく重水素導入か
らゲート絶縁膜に損傷が加わる工程までを行えるもので
あれば、図１０のように同一チャンバ内に各手段を設け
るものでなくてもよい。
て図１０に示したが、大気に晒すことなく重水素導入か
らゲート絶縁膜に損傷が加わる工程までを行えるもので
あれば、図１０のように同一チャンバ内に各手段を設け
るものでなくてもよい。
【００７０】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜中又はその界面に重水素を導入しておくと、
ゲート絶縁膜に電流を注入したときに生ずるゲート絶縁
膜の損傷を低減出来る。
ート絶縁膜中又はその界面に重水素を導入しておくと、
ゲート絶縁膜に電流を注入したときに生ずるゲート絶縁
膜の損傷を低減出来る。
【００７１】また、重水素をゲート絶縁膜中又はその界
面に導入する工程と、ゲート絶縁膜に損傷が加わるよう
な工程を大気に晒すことなく行なうことで、重水素をゲ
ート絶縁膜中又はその界面に導入した後に半導体素子表
面に水酸基や、水分が被着することを防ぎ、水酸基等に
より軽水素がゲート絶縁膜中又はその界面に導入されて
しまうのを防ぐことが出来る。
面に導入する工程と、ゲート絶縁膜に損傷が加わるよう
な工程を大気に晒すことなく行なうことで、重水素をゲ
ート絶縁膜中又はその界面に導入した後に半導体素子表
面に水酸基や、水分が被着することを防ぎ、水酸基等に
より軽水素がゲート絶縁膜中又はその界面に導入されて
しまうのを防ぐことが出来る。
【図１】本発明の第１実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図２】同実施形態におけるゲート電圧Ｖg の時間変化
を示す図。
を示す図。
【図３】本発明の第２実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図４】本発明の第３実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図５】本発明の第４実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図６】本発明の第５実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図７】本発明の第６実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図８】本発明の第７実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図９】本発明の第８実施形態に係る半導体素子の製造
方法の工程断面図。
方法の工程断面図。
【図１０】同実施形態における半導体素子の製造装置の
全体構成を示す断面図。
全体構成を示す断面図。
【図１１】本発明の第９実施形態に係る半導体素子の製
造方法の工程断面図。
造方法の工程断面図。
【図１２】従来のホットキャリアストレスによる界面準
位密度の変化を示す図。
位密度の変化を示す図。
【図１３】従来のゲート絶縁膜の損傷を示す図。
１…シリコン基板 ２，７１…ゲート絶縁膜 ３…素子分離膜 ４，５１，８３…ゲート電極 ５，６１…層間絶縁膜 ６…コンタクトホール ７，４１…配線材料 ７’，４１’…配線層 ８…負電荷 １０…重水素雰囲気 １１…反応性イオンエッチング １２…フォトレジスト ３１…酸素プラズマ雰囲気 ４２…電子線 ５２，６２…重水素 ８１…バリア層
Claims (5)
- 【請求項１】 半導体層上に形成されたゲート絶縁膜に
損傷が加わる工程を施す前に、前記ゲート絶縁膜中又は
該ゲート絶縁膜と前記半導体層との界面に重水素を導入
することを特徴とする半導体素子の製造方法。 - 【請求項２】 半導体層上に形成されたゲート絶縁膜中
又は該ゲート絶縁膜と前記半導体層との界面の軽水素を
脱離させる工程と、前記ゲート絶縁膜中又は該ゲート絶
縁膜と前記半導体層との界面に重水素を導入する工程
と、前記ゲート絶縁膜に損傷が加わる工程とを含むこと
を特徴とする半導体素子の製造方法。 - 【請求項３】 前記重水素の導入は、前記ゲート絶縁膜
又は該ゲート絶縁膜の上層若しくは下層の少なくとも一
部を重水素を含む材料を用いて形成し、該形成された層
に含まれる重水素を前記ゲート絶縁膜又は該ゲート絶縁
膜と前記半導体層との界面へ拡散することにより行うこ
とを特徴とする請求項１又は２に記載のゲート半導体素
子の製造方法。 - 【請求項４】 前記重水素の拡散は、前記ゲート絶縁膜
又は該ゲート絶縁膜と前記半導体層との界面の軽水素を
脱離させるとともに重水素雰囲気中で行うことを特徴と
する請求項３に記載の半導体素子の製造方法。 - 【請求項５】 ゲート絶縁膜中又は該ゲート絶縁膜と該
ゲート絶縁膜の下層に形成された半導体層との界面の軽
水素を脱離させる軽水素脱離手段と、前記ゲート絶縁膜
中又は該ゲート絶縁膜と前記半導体層との界面に重水素
を導入する重水素導入手段と、前記ゲート絶縁膜に損傷
が加わる処理を施す手段とを具備してなり、 前記各手段による処理を大気に晒すことなく連続して行
うことを特徴とする半導体素子の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08687298A JP4213250B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08687298A JP4213250B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284183A true JPH11284183A (ja) | 1999-10-15 |
| JP4213250B2 JP4213250B2 (ja) | 2009-01-21 |
Family
ID=13898926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08687298A Expired - Fee Related JP4213250B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4213250B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661065B2 (en) | 2000-09-01 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and SOI substrate |
| US6975019B2 (en) | 2002-11-06 | 2005-12-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a multi-layered interlayer insulation consisting of deuterium and nitride |
-
1998
- 1998-03-31 JP JP08687298A patent/JP4213250B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661065B2 (en) | 2000-09-01 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and SOI substrate |
| US6975019B2 (en) | 2002-11-06 | 2005-12-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a multi-layered interlayer insulation consisting of deuterium and nitride |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4213250B2 (ja) | 2009-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4340830B2 (ja) | 半導体装置のゲート絶縁膜形成方法 | |
| US6033998A (en) | Method of forming variable thickness gate dielectrics | |
| JP2002261097A (ja) | 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法 | |
| JPH1174485A (ja) | 半導体装置およびその製造方法 | |
| KR100266428B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JP2002299612A (ja) | 半導体装置及びその製造方法 | |
| WO2003056622A1 (fr) | Procede de traitement d'un substrat et methode de production d'un dispositif a semi-conducteurs | |
| JPH07335641A (ja) | シリコン酸化膜の形成方法及び半導体装置の酸化膜 | |
| JPH11274489A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US20060079077A1 (en) | Semiconductor device manufacturing method | |
| JP2002299614A (ja) | Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法 | |
| JPH10209147A (ja) | 半導体装置の製造方法 | |
| US7160818B2 (en) | Semiconductor device and method for fabricating same | |
| TWI245347B (en) | Method of fabricating a semiconductor structure | |
| JP3406811B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1012609A (ja) | 半導体装置及びその製造方法 | |
| JP4213250B2 (ja) | 半導体素子の製造方法 | |
| JP3256059B2 (ja) | 半導体装置の製造方法 | |
| JP3681525B2 (ja) | 半導体装置の製造方法 | |
| JPH08125197A (ja) | 半導体装置の作製方法および半導体装置の作製装置 | |
| JP3619795B2 (ja) | 半導体装置の製造方法 | |
| JP2914282B2 (ja) | 半導体装置の製造方法 | |
| JPH10223628A (ja) | 半導体装置の製造方法 | |
| US7358198B2 (en) | Semiconductor device and method for fabricating same | |
| JP3372030B2 (ja) | 薄膜絶縁膜の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20041124 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080311 |
|
| A521 | Written amendment |
Effective date: 20080512 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080603 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20080804 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A521 | Written amendment |
Effective date: 20081002 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20081028 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081030 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |