JPH09275331A - Data latch method and its circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize an accurate latch operation by preventing a timing deviation of a data latch. SOLUTION: A change point detection section 102 detects a change point of input data to a D flip-flop 36 and a change point interval counter 103 counts an interval of a pulse train VD denoting its change point and an adder 105 calculates the accumulated value of the intervals. Then a divider 110 is used to calculate a mean value of the accumulated value for a range corresponding to a set value (n) and a time equivalent to a half of the mean value is measured by a down-counter 12 to decide the latch timing.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、データのラッチ方
法とその回路に係わり、とくに高速クロックに同期して
発生されたデータをラッチして外部へ取り出すインター
フェースに適したデータのラッチ方法とその回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data latching method and its circuit, and more particularly to a data latching method and its circuit suitable for an interface for latching the data generated in synchronization with a high speed clock and taking it out. Regarding

【０００２】[0002]

【従来の技術】図３は、クロック発生器３１からのクロ
ックに同期してデータ発生器３３からデータが生成・出
力され、それが上記クロックに同期してＤフリップフロ
ップ３６にラッチされて出力されるように構成した従来
のラッチ回路例を示すブロック図で、Ｄフリップフロッ
プ３６はデータ発生器３３出力を外部へ取り出すための
インターフェースとなっている。2. Description of the Related Art In FIG. 3, data is generated and output from a data generator 33 in synchronization with a clock from a clock generator 31, and the data is latched and output to a D flip-flop 36 in synchronization with the clock. In the block diagram showing the example of the conventional latch circuit configured as described above, the D flip-flop 36 serves as an interface for taking out the output of the data generator 33 to the outside.

【０００３】図４は、この回路の動作を示すタイムチャ
ートである。クロック発生器３１とデータ発生器３３を
接続するケーブルは等価遅延線３２で表されており、ク
ロック発生器３１から出力されたクロックＣ１は、この
遅延時間分遅れたクロックＣ２としてデータ発生器３３
へ入力される。データ発生器３３はこのクロックＣ２に
同期してデータＤ１を発生するが、その出力タイミング
はクロックＣ２より遅れる。データ発生器３３とＤフリ
ップフロップ３６を接続するケーブルは等価遅延線３４
で表されており、データＤ１はこの等価遅延線３４の遅
延時間分遅れたデータＤ２としてラッチ用のＤフリップ
フロップ３６へ入力される。一方、クロックＣ２はイン
バータ３５で反転されたクロックＣ３としてＤフリップ
フロップ３６のクロック端子へ入力され、このクロック
Ｃ３の立ち上がりのタイミングでデータＤ２をＤフリッ
プフロップ３６へラッチする。こうしてＤフリップフロ
ップの出力Ｑ端子からデータＤ３が出力される。FIG. 4 is a time chart showing the operation of this circuit. The cable connecting the clock generator 31 and the data generator 33 is represented by an equivalent delay line 32, and the clock C1 output from the clock generator 31 is the data generator 33 as the clock C2 delayed by this delay time.
Is input to The data generator 33 generates the data D1 in synchronization with this clock C2, but its output timing is delayed from the clock C2. The cable connecting the data generator 33 and the D flip-flop 36 is an equivalent delay line 34.
The data D1 is input to the latch D flip-flop 36 as the data D2 delayed by the delay time of the equivalent delay line 34. On the other hand, the clock C2 is input to the clock terminal of the D flip-flop 36 as the clock C3 inverted by the inverter 35, and the data D2 is latched in the D flip-flop 36 at the rising timing of this clock C3. Thus, the data D3 is output from the output Q terminal of the D flip-flop.

【０００４】[0004]

【発明が解決しようとする課題】上記した従来回路に於
いて、各回路を接続するケーブル、即ち図３の等価遅延
線３２、３４は、周囲温度の変化等のためにその遅延時
間が変動する。このうち、等価遅延線３２の遅延時間の
変動は、Ｄフリップフロップ３６のＤ入力とクロック入
力の双方の同じだけのタイミング変動を与えるから、Ｄ
フリップフロップ３６のラッチ動作には影響しない。し
かし等価遅延線３４の遅延時間変動はデータＤ２のタイ
ミングだけを移動させる。このために例えば、初期調整
時にデータＤ２の立ち上がりタイミングが図４の時刻ｔ
１であったものが時刻ｔ２に移動し、一方クロックＣ３
は変化しなかったとする。この場合、クロックＣ３の立
ち上がり時刻ｔＣにはデータＤ２が十分立ち上がって確
立しているから、上記のようなデータＤ２のタイミング
変動があってもデータＤ２はＤフリップフロップ３６に
正しくラッチされる。In the above-mentioned conventional circuit, the delay time of the cables connecting the circuits, that is, the equivalent delay lines 32 and 34 in FIG. 3, varies due to changes in ambient temperature and the like. . Among them, the variation of the delay time of the equivalent delay line 32 gives the same timing variation of both the D input and the clock input of the D flip-flop 36.
It does not affect the latch operation of the flip-flop 36. However, the delay time fluctuation of the equivalent delay line 34 moves only the timing of the data D2. For this reason, for example, the rising timing of the data D2 at the time of initial adjustment is time t in FIG.
What was 1 moved to time t2, while clock C3
Has not changed. In this case, since the data D2 sufficiently rises and is established at the rising time tC of the clock C3, the data D2 is correctly latched by the D flip-flop 36 even if the timing of the data D2 changes as described above.

【０００５】しかし、等価遅延線３４の遅延時間変動の
ためにデータＤ２の立ち上がりタイミングが図４の時刻
ｔ３で示したようなところまで移動したとすると、デー
タＤ２が確率するまでには斜線部で示したような一定の
時間を要するので、そのデータＤ２の立ち上がり途中に
クロックＣ３の立ち上がりでラッチされることになる。
このような場合は正しいデータラッチが行われず、従っ
て誤ったデータが出力されることになる。このような状
態は等価遅延線３４で表されるケーブルが長いほど、ま
た使用されるクロック周波数が高いほど起こり易くな
り、何らかの対策が要求される。However, if the rising timing of the data D2 is moved to a position as shown at time t3 in FIG. 4 due to the variation in the delay time of the equivalent delay line 34, the shaded area will occur until the data D2 has a probability. Since it takes a certain time as shown, the data D2 is latched at the rising edge of the clock C3 during the rising edge of the data D2.
In such a case, correct data latch will not be performed, and thus incorrect data will be output. Such a state is more likely to occur as the cable represented by the equivalent delay line 34 is longer and the clock frequency used is higher, and some measure is required.

【０００６】本発明の目的は、高速データであっても常
に出力データを正しくラッチできるようにしたデータの
ラッチ方法とその回路を提供するにある。An object of the present invention is to provide a data latching method and a circuit for the same so that output data can always be correctly latched even at high speed data.

【０００７】[0007]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、第１のクロック発生器からの
第１クロックに同期してデータを生成出力するデータ発
生器からのデータを、接続ケーブルを介してインターフ
ェース用のＤフリップフロップにラッチするためのラッ
チタイミングを与えるラッチ回路であって、前記Ｄフリ
ップフロップに入力されるデータの変化点を検出するた
めの変化点検出手段と、該手段により検出された変化点
の時間間隔を前記第１クロックよりも短い周期の第２ク
ロックをカウントすることにより計測するための時間間
隔計測手段と、前記変化点検出手段により検出された変
化点の個数をカウントし、そのカウント値が予め定めた
設定値に達するごとに第１のキャリィパルスを出力して
そのカウント値は０にリセットされる変化点計数手段
と、前記第１のキャリィパルスが出力されて次のキャリ
ィパルスが出力されるまでの間の前記時間間隔計測手段
により計測された時間間隔の総計を算出するための加算
手段と、該手段により算出された時間間隔の総計を前記
設定値の２で除算するための除算手段と、該除算手段の
出力値に相当する時間を前記第２クロックをカウントす
ることにより計測するごとに第２キャリィパルスを出力
するダウンカウンタと、該ダウンカウンタからの第２キ
ャリィパルスに周期して前記ラッチタイミングを生成す
るためのラッチタイミング生成手段と、を備えたことを
特徴とするラッチ回路を開示する。To achieve the above object, in the present invention, data from a data generator for generating and outputting data in synchronization with a first clock from a first clock generator is used. A change point detecting means for detecting a change point of data input to the D flip-flop, which is a latch circuit for giving a latch timing for latching to the interface D flip-flop via a connection cable. Time interval measuring means for measuring the time interval of the change points detected by the means by counting a second clock having a cycle shorter than the first clock, and the change point detected by the change point detecting means. The count value is counted, and every time the count value reaches a preset value, the first carry pulse is output and the count value is For calculating the total of the time intervals measured by the time interval measuring means between the change point counting means reset to 0 and the output of the first carry pulse and the output of the next carry pulse. An adding unit, a dividing unit for dividing the total of the time intervals calculated by the unit by 2 of the set value, and a time corresponding to the output value of the dividing unit is measured by counting the second clock. Latch timing generating means for outputting a second carry pulse each time, and latch timing generating means for generating the latch timing in synchronization with the second carry pulse from the down counter. A circuit is disclosed.

【０００８】さらに、本発明は、第１のクロック発生器
からの第１クロックに同期してデータを生成出力するデ
ータ発生器からのデータを、接続ケーブルを介してイン
ターフェース用のＤフリップフロップにラッチするため
のデータのラッチ方法であって、前記Ｄフリップフロッ
プに入力されるデータの変化点を検出してその時間間隔
を前記第１クロックよりも短い周期の第２クロックをカ
ウントすることにより計測し、該計測した時間間隔の前
記変化点の複数個の間の平均値を算出し、さらにその平
均値の半分に相当する個数の前記第２クロックのパルス
が経過した時点を前記Ｄフリップフロップへのデータの
ラッチタイミングとすることを特徴とするデータのラッ
チ方法を開示する。Further, according to the present invention, the data from the data generator, which generates and outputs the data in synchronization with the first clock from the first clock generator, is latched in the interface D flip-flop via the connection cable. A data latching method for achieving the above, wherein a change point of data input to the D flip-flop is detected, and its time interval is measured by counting a second clock having a cycle shorter than the first clock. , Calculating an average value between a plurality of the change points of the measured time interval, and further indicating to the D flip-flop the time when a number of pulses of the second clock corresponding to half the average value have elapsed. Disclosed is a data latching method, which uses data latch timing.

【０００９】[0009]

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図１は、本発明になるラッチ回路の構成例
を示すブロック図で、クロック発生器３１からのクロッ
クＣに同期してデータ発生器３３から出力されたデータ
ＤＡＴＡが、Ｄフリップフロップ３６へ正しくラッチさ
れるようにした回路である。この回路の特徴は、データ
発生器３３の出力データのタイミングがクロック発生器
３１からのクロックによってとられるが、そのクロック
周波数よりも高い周波数をもつクロックＣＨを発生する
クロック発生器１０１が設けられている点であり、この
クロックＣＨとデータ発生器３３からの出力データＤＡ
ＴＡとから、変化点検出部１０２、変化点間隔カウンタ
１０３、変化点間隔値ラッチ１０４、加算器１０５、同
ラッチ１０６、変化点カウンタ１０７、設定器１０８、
被除数ラッチ１０９、除算器１１０、１／２除算器１１
１、ダウンカウンタ１１２、及びＤフリップフロップ１
１３を用いて、Ｄフリップフロップ３６入力点でみてデ
ータＤＡＴＡの変化点のほぼ中央の位置を検出し、ラッ
チクロックＬＣを生成するものである。Embodiments of the present invention will be described below in detail. FIG. 1 is a block diagram showing a configuration example of a latch circuit according to the present invention. Data DATA output from a data generator 33 in synchronization with a clock C from a clock generator 31 is correctly latched in a D flip-flop 36. It is a circuit designed to be done. The characteristic of this circuit is that the timing of the output data of the data generator 33 is taken by the clock from the clock generator 31, but a clock generator 101 for generating a clock CH having a frequency higher than the clock frequency is provided. That is, the output data DA from the clock CH and the data generator 33.
From TA, the change point detection unit 102, the change point interval counter 103, the change point interval value latch 104, the adder 105, the same latch 106, the change point counter 107, the setter 108,
Dividend latch 109, divider 110, 1/2 divider 11
1, down counter 112, and D flip-flop 1
13, the latch clock LC is generated by detecting the position of the center of the change point of the data DATA as seen at the input point of the D flip-flop 36.

【００１０】図２は、この図１の回路の動作を示すタイ
ムチャートである。まず、クロック発生器１０１は、ク
ロック発生器３１の出力周波数よりも高い周波数をもつ
クロックＣＨを出力する。図２ではクロックＣＨがクロ
ック発生器３１からのクロックよりも約７．５倍の周波
数をもつものとしている。変化点検出部１０２は、デー
タＤＡＴＡの変化点を検出し、その検出位置を示す狭い
幅のパルスからなるパルス列ＶＤを生成する。図５は、
この変化点検出部１０３の詳細な構成例を示しており、
データＤＡＴＡが変化した直後のクロックＣＨの立ち上
がりでデータＤＡＴＡの値をＤフリップフロップ５０１
にラッチし、クロックＣのその次の立ち上がりで今度は
Ｄフリップフロップ５０１の出力ＱをＤフリップフロッ
プ５０２へラッチする。そしてこの２つのＤフリップフ
ロップ５０１、５０２出力の排他的論理和をゲート５０
３で求めることにより、データＤＡＴＡが変化した直後
とその次のクロックＣの立ち上がり時点の間でだけ
“１”を出力する。従って変化点検出部１０２の出力パ
ルス幅は、クロックＣの周期に等しい。FIG. 2 is a time chart showing the operation of the circuit of FIG. First, the clock generator 101 outputs the clock CH having a frequency higher than the output frequency of the clock generator 31. In FIG. 2, it is assumed that the clock CH has a frequency about 7.5 times that of the clock from the clock generator 31. The change point detection unit 102 detects a change point of the data DATA and generates a pulse train VD having a narrow pulse width indicating the detection position. FIG.
A detailed configuration example of the change point detection unit 103 is shown,
The value of the data DATA is set to the D flip-flop 501 at the rising edge of the clock CH immediately after the data DATA is changed.
And the output Q of the D flip-flop 501 is latched to the D flip-flop 502 at the next rising edge of the clock C. Then, the exclusive OR of these two D flip-flops 501 and 502 outputs is calculated by the gate 50.
By obtaining 3 in this way, "1" is output only immediately after the change of the data DATA and between the next rising time of the clock C. Therefore, the output pulse width of the change point detection unit 102 is equal to the cycle of the clock C.

【００１１】変化点間隔カウンタ１０３は、クロックＣ
Ｈの個数をカウントし、変化点検出部からの出力パルス
が入力されるごとにリセットされる。従ってその出力値
は変化点検出部１０２の出力パルス列ＶＤのパルス間隔
をクロックＣＨの個数で計数した値となり、このカウン
ト値ｄは、パルス列ＶＤにより変化点間隔値ラッチ１０
４へセットされる。このカウント値ｄは、クロック発生
器３３とクロック発生器１０１とが一般に丁度整数倍の
関係にはないから、平均的な値を中心に±１程度は変化
する。加算器１０５は、データＤＡＴＡの変化点を示す
パルス列ＶＤのパルスにより上記のカウント値ｄがリセ
ットされるごとに、その直前のカウント値とそれまでの
同カウント値を累積したところの、加算値ラッチ１０６
に格納された累積値Ｓとを加算して、その結果により加
算値ラッチ１０６の値を更新する。即ち、累積値の算出
開始時からのカウント値をｄ₁、ｄ₂、・・・とすると、The change point interval counter 103 has a clock C.
The number of H is counted, and is reset each time the output pulse from the change point detection unit is input. Therefore, the output value is a value obtained by counting the pulse intervals of the output pulse train VD of the change point detection unit 102 by the number of clocks CH, and this count value d is changed by the pulse train VD.
Set to 4. The count value d changes by about ± 1 around the average value because the clock generator 33 and the clock generator 101 are not in a relationship of just an integer. Every time the above count value d is reset by the pulse of the pulse train VD indicating the change point of the data DATA, the adder 105 latches the count value immediately before and the count value up to that point 106
The cumulative value S stored in the above is added, and the value of the added value latch 106 is updated by the result. That is, if the count values from the start of calculating the cumulative value are d ₁ , d ₂ , ...

【数１】Ｓ＝ｄ₁＋ｄ₂＋・・・ である。## EQU1 ## S = d ₁ + d ₂ + ...

【００１２】一方、変化点カウンタ１０７は、変化点検
出部１０２出力のパルス列ＶＤのパルス数をカウント
し、そのカウント値が設定器１０８の設定値（ｎとす
る）に達するごとにキャリィパルスを出力し、そのカウ
ント値は０にリセットされる。さらにこのキャリィパル
スＣＡによりそのときの加算値ラッチ１０６の格納値Ｈ
＝Ｓが被除数ラッチ１０９にセットされ、加算値ラッチ
１０６はその格納値が０にリセットされる。ここでOn the other hand, the change point counter 107 counts the number of pulses of the pulse train VD output from the change point detection unit 102, and outputs a carry pulse each time the count value reaches the set value (denoted by n) of the setter 108. Then, the count value is reset to 0. Further, by the carry pulse CA, the stored value H of the addition value latch 106 at that time
= S is set in the dividend latch 109, and the storage value of the addition value latch 106 is reset to 0. here

【数２】Ｈ＝ｄ₁＋ｄ₂＋・・・＋ｄ_ｎ である。この値Ｈは、Ｄフリップフロップ３６入力点に
置けるデータＤＡＴＡの変化点ｎ個の間に含まれるクロ
ックＣＨのパルス数の合計である。そこで除算器１１０
によってこの値Ｈを設定器１０８の設定値ｎで割ってそ
の商を求め、さらにその商を１／２除算器１１１によっ
て２で割ることにより、データＤＡＴＡの１つの変化点
とそこから次の変化点までのほぼ中央位置までの平均的
な時間幅をクロックＣＨのパルス数でカウントした値が
得られる。なお１／２除算器１１１としてはシフトレジ
スタを用い、１ビットシフトすることで１／２除算を行
えばよい。## EQU2 ## H = d ₁ + d ₂ + ... + d _n . This value H is the total number of pulses of the clock CH included between n change points of the data DATA at the input point of the D flip-flop 36. Therefore, the divider 110
This value H is divided by the set value n of the setter 108 to obtain the quotient, and the quotient is further divided by 2 by the ½ divider 111 to obtain one change point of the data DATA and the next change point. A value obtained by counting the average time width up to the substantially central position up to the point with the number of pulses of the clock CH is obtained. Note that a shift register is used as the 1/2 divider 111, and 1/2 division may be performed by shifting by 1 bit.

【００１３】さらに上記のカウント値をダウンカウンタ
１１２へセットしてクロックＣＨによりダウンカウント
し、その値が０になるごとにキャリィパルスＣＭを出力
すると、このキャリィパルスＣＭの出力タイミングは、
図２のようにＤフリップフロップ３６の入力点に於ける
データＤＡＴＡ各データのほぼ中央付近となる。そこで
このタイミングによってクロック発生器３１のクロック
パルスＣをＤフリップフロップ１１３にラッチすれば、
Ｄフリップフロップ１１３出力Ｑは、等価遅延線３４の
遅延時間の変動があっても、常にデータＤＡＴＡをイン
ターフェースとしてのＤフリップフロップ３６に正しく
ラッチすることができる。Further, when the count value is set in the down counter 112 and down-counted by the clock CH, and the carry pulse CM is output every time the value becomes 0, the output timing of the carry pulse CM is
As shown in FIG. 2, the data DATA at the input point of the D flip-flop 36 is near the center of each data. Therefore, if the clock pulse C of the clock generator 31 is latched in the D flip-flop 113 at this timing,
The output Q of the D flip-flop 113 can always correctly latch the data DATA in the D flip-flop 36 as the interface even if the delay time of the equivalent delay line 34 varies.

【００１４】[0014]

【発明の効果】本発明によれば、データ発生器とインタ
ーフェース用のＤフリップフロップとの間の接続ケーブ
ルの遅延時間が温度等により変動しても、常に正常にデ
ータ発生器出力データをＤフリップフロップにラッチで
きるという効果がある。According to the present invention, even if the delay time of the connection cable between the data generator and the D flip-flop for the interface changes due to temperature or the like, the output data of the data generator can always be output normally. It has the effect that it can be latched in

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明になるラッチ回路の構成例を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration example of a latch circuit according to the present invention.

【図２】図１の回路の動作を示すタイムチャートであ
る。FIG. 2 is a time chart showing the operation of the circuit of FIG.

【図３】従来のラッチ回路の構成を示すブロック図であ
る。FIG. 3 is a block diagram showing a configuration of a conventional latch circuit.

【図４】図３の回路の動作を示すタイムチャートであ
る。FIG. 4 is a time chart showing the operation of the circuit of FIG.

【図５】図１の変化点検出部の内部構成を示す図であ
る。5 is a diagram showing an internal configuration of a change point detection unit in FIG.

【符号の説明】[Explanation of symbols]

１０１ クロック発生器 １０２ 変化点検出部 １０３ 変化点間隔カウンタ １０４ 変化点間隔値ラッチ １０５ 加算器 １０６ 加算値ラッチ １０７ 変化点カウンタ １０８ 設定器 １０９ 被除数ラッチ １１０ 除算器 １１１ １／２除算器 １１２ ダウンカウンタ １１３ Ｄフリップフロップ 101 Clock Generator 102 Change Point Detecting Unit 103 Change Point Interval Counter 104 Change Point Interval Value Latch 105 Adder 106 Addition Value Latch 107 Change Point Counter 108 Setting Unit 109 Dividend Latch 110 Divider 111 1/2 Divider 112 Down Counter 113 D flip-flop

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 第１のクロック発生器からの第１クロッ
クに同期してデータを生成出力するデータ発生器からの
データを、接続ケーブルを介してインターフェース用の
Ｄフリップフロップにラッチするためのラッチタイミン
グを与えるラッチ回路であって、 前記Ｄフリップフロップに入力されるデータの変化点を
検出するための変化点検出手段と、 該手段により検出された変化点の時間間隔を前記第１ク
ロックよりも短い周期の第２クロックをカウントするこ
とにより計測するための時間間隔計測手段と、 前記変化点検出手段により検出された変化点の個数をカ
ウントし、そのカウント値が予め定めた設定値に達する
ごとに第１のキャリィパルスを出力してそのカウント値
は０にリセットされる変化点計数手段と、 前記第１のキャリィパルスが出力されて次のキャリィパ
ルスが出力されるまでの間の前記時間間隔計測手段によ
り計測された時間間隔の総計を算出するための加算手段
と、 該手段により算出された時間間隔の総計を前記設定値の
２で除算するための除算手段と、 該除算手段の出力値に相当する時間を前記第２クロック
をカウントすることにより計測するごとに第２キャリィ
パルスを出力するダウンカウンタと、 該ダウンカウンタからの第２キャリィパルスに周期して
前記ラッチタイミングを生成するためのラッチタイミン
グ生成手段と、 を備えたことを特徴とするラッチ回路。1. A latch for latching data from a data generator, which generates and outputs data in synchronization with a first clock from a first clock generator, to a D flip-flop for an interface via a connection cable. A latch circuit for giving a timing, which is a change point detecting means for detecting a change point of data inputted to the D flip-flop, and a time interval of the change points detected by the means than the first clock. A time interval measuring means for measuring by counting the second clock of a short cycle, and the number of changing points detected by the changing point detecting means is counted, and each time the count value reaches a predetermined set value. Changing point counting means for outputting a first carry pulse to the counter and resetting its count value to 0; and the first carry pulse. Is output and the next carry pulse is output, the adding means for calculating the total of the time intervals measured by the time interval measuring means, and the total of the time intervals calculated by the means are Dividing means for dividing by a set value of 2, a down counter for outputting a second carry pulse each time the time corresponding to the output value of the dividing means is measured by counting the second clock, and the down counter Latch timing generating means for generating the latch timing in synchronization with a second carry pulse from a counter, and a latch circuit. 【請求項２】 第１のクロック発生器からの第１クロッ
クに同期してデータを生成出力するデータ発生器からの
データを、接続ケーブルを介してインターフェース用の
Ｄフリップフロップにラッチするためのデータのラッチ
方法であって、 前記Ｄフリップフロップに入力されるデータの変化点を
検出してその時間間隔を前記第１クロックよりも短い周
期の第２クロックをカウントすることにより計測し、該
計測した時間間隔の前記変化点の複数個の間の平均値を
算出し、さらにその平均値の半分に相当する個数の前記
第２クロックのパルスが経過した時点を前記Ｄフリップ
フロップへのデータのラッチタイミングとすることを特
徴とするデータのラッチ方法。2. Data for latching data from a data generator, which generates and outputs data in synchronization with a first clock from a first clock generator, to a D flip-flop for an interface via a connection cable. The method of latching, wherein the change point of the data input to the D flip-flop is detected, and its time interval is measured by counting a second clock having a cycle shorter than the first clock, and the measurement is performed. The latch value of the data to the D flip-flop is calculated by calculating an average value between a plurality of the change points of the time interval and further when the number of pulses of the second clock corresponding to half of the average value has elapsed. A method of latching data, characterized by: