JP5914718B2 - 発振器を有する時間ベース、周波数分割回路及びクロックパルス抑制回路 - Google Patents

Description

本発明は、入力において発振器、特に、水晶発振器によって生成される周期的信号を受信する周波数分割回路によって周波数が生成されるような一又は複数のクロック信号を提供する時間ベースの分野に関する。

クロック信号の周波数又はいくつかのクロック信号のそれぞれの周波数を調整する回路が設けられた種類の時間ベースが知られている。この調整回路は、一般的に、分割チェーンにおけるクロックパルス抑制回路によって形成され、この抑制回路は、各抑制期間の分割チェーンにおける１つのステージにおいて特定の整数個のクロックパルスを抑制するように構成している。一般的には、第１の分割ステージにおいてクロックパルスが抑制されて分解能が改善されるように構成している。

具体的には、このような時間ベースを備え、周波数Ｆ_oscが３２，７６８Ｈｚの周波数（一般的に、３２Ｈｚ信号と呼ばれる）よりもわずかに高い周期的信号を水晶発振器が生成するような電子的な計時器用ムーブメントが知られている。周波数分割回路は、２による除算のチェーンで形成される。発振器周波数は、３２，７６８＝２¹⁵であるために選択されていることを理解できるであろう。抑制回路は、例えば、第２の分割ステージに対して、クロック周波数が発振器周波数Ｆ_oscを２で除算した値に対応するような第２のステージの入力において、より正確に作用する。このように、基準周波数Ｆ_ref＝３２，７６８／２＝１６，３８４を定めることができる。各抑制期間Ｐ_inhにおいて抑制されるクロックパルスの整数個Ｎ_inhは、一般的に、Ｆ_osc ^det／２と、Ｆ_refと抑制期間Ｐ_inhを乗算した値との間の差を丸めた整数値をとることによって得られる。すなわち、（Ｆ_osc ^det／２−Ｆ_ref）・Ｐ_inhを単位元まで丸めた値である。ここで、Ｆ_osc ^detは、周期的信号に対して決められた周波数である。この周波数の決定は、初期測定によって得るか、あるいは発振器周波数の依存性を温度の関数として表す所定の多項式を使用することによって測定温度を考慮に入れて計算によって得られる。このようにして、得られた分解能は、１／（２・Ｆ_ref・Ｐ_inh）で与えられる。したがって、分解能、したがって時間ベースの精度を長期的に改善するためには、期間Ｐ_inhを増加させることが必要であることを理解できるであろう。この状況は、最大の瞬間的エラーがこの期間Ｐ_inhに応じて増加するということに起因する第１の課題を引き起こす。この課題は、比較的短い試験期間、例えば、数時間にわたって行われる時間ベースの精度テストにおいて重大となる。また、一般的に各期間Ｐ_inhの短い区間において抑制が行われるので、一又は複数のクロック信号がこの短い区間の間で損害を受けることに起因して第２の課題が発生する。このようにして、各抑制期間において、調整されていない周波数の信号があり、例えば、抑制期間の終わりにおいて、意図した整数のクロックパルスが抑制され、この抑制中にクロック信号が周期的信号を提供するのを止める。

本発明は、分解能が非常に高く、同時に最大の瞬間的エラーが低いような時間ベースを提供することによって、従来技術の前記課題を克服することを目的とする。

このために、本発明は、請求項１に記載の時間ベース、及び請求項８に記載の少なくとも１つのクロック信号の周波数を調整する方法に関する。

添付図面を参照しながら本発明を下記で例（これに限定されない）として説明する。

図１は、様々な機能ブロックを備えた本発明に係る時間ベースの概略図である。 図２は、図１の時間ベースの少なくとも１つのクロック信号の周波数を調整する回路のアーキテクチャについての概略図である。

図１及び図２を参照して、本発明に係る時間ベースを下記に説明する。この時間ベース２は、
− 基準値よりも高い固有周波数Ｆ_oscを有する周期的信号Ｓ_pを生成する発振器４と、
− いくつかの分割ステージ（１、２、３、…、Ｘ−１、Ｘとして参照する）を定める分割チェーンで形成される周波数分割回路１０であって、入力において周期的信号Ｓ_pを受信し、分割された周波数を有する少なくとも１つのクロック信号Ｓ_cl ¹又はＳ_cl ²を出力において運ぶ前記周波数分割回路と、
− 複数の連続的な抑制期間の各抑制期間Ｐ_inhにおいて、分割チェーンの所与のステージ１４の入力において整数個Ｎ_inhのクロックパルスを抑制することによって機能する被分割周波数調整回路１６とを有する。

本発明によると、時間ベースは、各抑制期間Ｐ_inhにおいて、抑制期間Ｐ_inhに、所定のクロック周波数Ｆ_ctと所与のステージをクロックするための基準周波数Ｆ_refの間の差を乗算した値に対応する第１の実数Ｎ_ctを作るように構成している。この所定のクロック周波数Ｆ_ctは、所与のステージ１４よりも前の分割ステージ又は所与のステージが分割チェーンの最初のステージである場合は発振器によって作られるものである。すなわち、第１の実数Ｎ_ctは、次の数式で与えられる。
Ｎ_ct＝Ｐ_inh・（Ｆ_osc ^det−Ｆ_osc ^ref）／Ｋ_Div （１）
ここで、Ｆ_osc ^detは、発振器４によって作られる周期的信号Ｓ_pの所定の周波数、Ｆ_osc ^refは、発振器周波数の基準値、Ｋ_Divは、周波数分割回路１０の入力と、クロックパルス抑制が発生する分割チェーンの所与のステージの入力の間の分割係数である。したがって、Ｆ_ct＝Ｆ_osc ^det／Ｋ_Div、かつ、Ｆ_ref＝Ｆ_osc ^ref／Ｋ_Divである。所与のステージが分割チェーンの最初のステージ１２であるような第１の変種においては、Ｋ_Div＝１である。所与のステージが２による除算のチェーンの第２のステージ１４であるような第２の変種においては、Ｋ_Div＝２である。

次に、被分割周波数調整回路１６は、各抑制期間において（ｎ＝１、２及び３、…など）、第２の実数ＮＢⁿを計算するように構成する。これは、第１の抑制期間（ｎ＝１）において、第１の実数Ｎ_ct（したがって、ＮＢ¹＝Ｎ_ct）と等しく、そして、後の抑制期間それぞれにおいて、この第１の実数と、前の抑制期間に得られた第２の実数ＮＢ^n-1の小数部との和と等しい。各抑制期間に抑制される整数の数のクロックパルスは、その抑制期間において計算した第２の実数ＮＢⁿの整数部によって与えられる。

図１に示す変種において、発振器４は、デジタル周期的信号Ｓ_pを提供する電子回路８に関連づけられた水晶振動子６で形成される。第１の実数は、電子ユニット１８によって作られ、これは、単純な変種において、初期には実数が導入されるメモリーによって形成することができる。以下に説明するより高度な変種では、電子ユニット１８は、特定の計算を行うことができる電子回路、あるいはマイクロプロセッサーである。

なお、図１において、抑制信号Ｎ_inhが周波数分割回路の第２のステージ１４に運ばれる。しかし、これは単に好ましい変種であって、本発明を限定するものではない。なお、本発明の説明を単純化するために、抑制信号を、抑制期間当たりに抑制される整数個Ｎ_inhのクロックパルスによって参照する。また、図１において、２つのクロック信号Ｓ_cl ¹及びＳ_cl ²が周波数分割回路の出力において示されており、第１のクロック信号Ｓ_cl ¹が分割チェーンの端において作られており、これに対して、第２のクロック信号Ｓ_cl ²は、Ｘ個の分割ステージを有する分割チェーンの最後から２番目のステージＸ−１によって作られることに留意すべきである。この例によって本発明が限定されることはない。実際に、変種の１つにおいて、時間ベースは、単一のクロック信号を運ぶことができ、別の変種では、２つよりも多くのクロック信号を運ぶことができる。また、抑制が行われる分割ステージの下流の分割ステージのいずれの出力においても、その所与の分割ステージの出力でさえも、クロック信号が作られるように構成することもできる。

発振器周波数の温度依存性が考慮に入れられない場合には、第１の実数Ｎ_ctは、初期には前記で与えられた数式（１）を使用して計算され、発振器周波数Ｆ_osc ^detの測定が続く。その後、Ｎ_ctが時間ベースのメモリーに入力される。好ましい変種においては、時間ベースに関連づけられた温度センサーによって温度が周期的に測定され、温度依存性が、特に次の種類の多項式で与えられる。
Ｎ_ct＝ａ（Ｔ−Ｔ₀）⁴＋ｂ（Ｔ−Ｔ₀）³＋ｃ（Ｔ−Ｔ₀）²＋ｄ（Ｔ−Ｔ₀）＋Ｎ_ct（Ｔ₀） （２）

例えば、Ｔ₀＝２０°を選ぶことができる。発振器周波数Ｆ_osc ^detは、２０°で測定され、Ｎ_ct（２０°）が数式（１）を使用して計算される。多項式（２）のパラメーターａ、ｂ、ｃ及びｄの値については、２つの手法を想起することができる。これらのパラメーターは、水晶振動子６についての理論的又は経験的な測定及び／又は知識に基づいて、発振器のバッチ群のために決定され、バッチの時間ベースすべてにおいて初期に入力されるか、あるいはいくつかの周波数測定が様々な温度で各発振器４に対して行われ、このようにして、各発振器に対してパラメーターが計算され、各時間ベースに入力される。各抑制期間に対して温度Ｔを再び測定することができるが、温度が通常ゆっくり変わるため、及びエネルギーの節約のために、温度Ｔの測定の期間は、一般的に、抑制期間よりも大きい。

水晶振動子を用いる変種によると、基準値Ｆ_osc ^refは、３２．７６８であり、分割チェーンは２による除算のチェーンである。抑制が行われるステージは、分割チェーンの第２のステージ１４であり、したがって、基準周波数Ｆ_refは１６．３８４Ｈｚである。

別の変種によると、各抑制期間Ｐ_inhは、持続時間が１秒であり、この持続時間は、クロック信号Ｓ_inhによって定められる。これは、分割チェーンの抑制ステージの下流の周波数分割回路１０によって調整回路１６に運ばれるものである。最後の分割チェーンＸがトップセカンドを運ぶ場合、信号Ｓ_inhは、ここでは図１に示すクロック信号Ｓ_cl ¹である。

別の変種によると、各抑制期間Ｐ_inhは、持続時間が１秒未満であり、この持続時間は、分割チェーンの抑制ステージの下流の周波数分割回路１０によって調整回路１６に運ばれるクロック信号Ｓ_inhによって定められる。２による除算のチェーンの場合には、持続時間は、好ましくは、１／２^y秒である。ここで、ｙは、１以上の整数である。このようにして、調整回路に運ばれるクロック信号Ｓ_inhは、２^yＨｚの周波数の被調整クロック信号を運ぶ周波数分割回路によって直接生成される。

以上に言及した変種によると、時間ベースは、周波数分割回路１０の分割チェーンと異なる複数の分割ステージの対応する出力によって生成された複数の被調整クロック信号を生成するように構成し、この複数のステージは、抑制ステージ及びその抑制ステージの下流の分割ステージの中から選択される。

図２に示す被分割周波数調整回路１６の１つの実施形態によると、前記で定められる第１の実数Ｎ_ct及び第２の実数は、２つのレジスター２２及び２６にそれぞれロードされる。これらの２つのレジスターは、それぞれ小数部用に少なくともＮビットを有し、ここで、Ｎは、１よりも大きな整数である。したがって、第１の実数Ｎ_ctは、当該ロード時点の後に数Ｎの数の精度で決定される。第１の変種において、数Ｎは、５よりも大きい。第２の好ましい変種において、数Ｎは、１０以上である。

各抑制期間において、レジスター２６にある第２の実数の整数部は、フリップフロップ３０を介して周波数分割回路に運ばれる。これは、抑制ステージにおいてクロックパルスの対応する数を抑制することによって、当該データを正確に処理するように構成する。レジスター２６の小数部は、バッファメモリーを形成するレジスター２４においてフリップフロップ２８を介して転送される。レジスター２６の整数部及び小数部がクロック信号Ｓ_inhを受信した際に転送されると、レジスター２４にある剰余値がレジスター２２における数Ｎ_ctに加えられ、この加算の結果が、またレジスター２６に入力される。次のクロック信号Ｓ_inhに対して、上に示すように、レジスター２６の整数部及び小数部が再び転送され、その後の抑制期間についても同様である。このようにして、実数Ｎ_ctの小数部が、各抑制期間において、前の抑制期間の小数部の積算された合計に加えられ、積算された合計が１以上の値に達すると毎回、レジスター２６の整数部が１単位分増やされる。したがって、次のクロック信号Ｓ_inh上の抑制されたクロックパルスの数は、１単位分増やされる。

本発明の特徴の結果、時間ベースによって運ばれるクロック信号の高い分解能を実現しつつ、最大の瞬間的エラーを低く抑えることができる。なぜなら、分解能はもはや抑制期間だけに依存するわけではなく、第１及び第２の実数の小数部レジスターの大きさにも依存するからである。実際に、本発明に係る時間ベースにおいて、分解能Ｒは、次によって与えられる。
Ｒ＝（１／Ｐ_inh）・（１／Ｆ_ct）・（１／２^N）
ここで、Ｎは、対応するレジスター２２及び２６における第１及び第２の実数の小数部のために用意されるビットの数であり、Ｆ_ctは、周波数分割器における抑制ステージのクロック周波数であり、Ｐ_inhは、抑制期間である。したがって、分解能を非常に高くすることができることが明らかである。すなわち、Ｒは非常に小さい。

本発明は、さらに、上記のような時間ベースによって作られる少なくとも１つのクロック信号の周波数を調整する方法に関する。一般的には、この時間ベースは、
− 基準値よりも高い固有周波数を有する周期的信号を生成する発振器と、
− いくつかの分割ステージを定める分割チェーンによって形成され、入力において、周期的信号を受信し、出力において、被分割周波数の少なくとも１つのクロック信号を運ぶような周波数分割回路と、
− 複数の連続的な抑制期間の各抑制期間において、分割チェーンの所与のステージの入力において整数個のクロックパルスを抑制することによって機能する被分割周波数調整回路とを有する。

本発明に従って少なくとも１つのクロック信号の周波数を調整する方法は、
Ａ）各抑制期間Ｐ_inhにおいて、抑制期間Ｐ_inhに、所定のクロック周波数と前記所与のステージをクロックする基準周波数との間の差を乗算した値に対応する第１の実数Ｎ_ctを用意するステップであって、前記クロック周波数は、前記所与のステージが分割チェーンの最初のステージである場合に前記所与のステージよりも前の分割ステージ、又は発振器によって、作られるようなステップと、
Ｂ）各抑制期間において、第２の実数を計算するステップであって、この第２の実数は、第１の抑制期間においては第１の実数Ｎ_ctと等しく、その後の各抑制期間においては前記第１の実数と前の抑制期間に対して得られた当該第２の実数の小数部との和と等しいようなステップと、
Ｃ）各抑制期間において、前記抑制期間において計算された前記第２の実数の整数部の分を抑制するステップとを有する。

２ 時間ベース
４ 発振器
６ 水晶振動子
８ 電子回路
１０ 周波数分割回路
１４ ステージ
１６ 被分割周波数調整回路
１８ 電子ユニット
２２、２４、２６ レジスター

Claims (14)

1. 基準値よりも高い固有周波数を有する周期的信号（Ｓ_p）を生成する発振器（４）と、
   いくつかの分割ステージ（１〜Ｘ）を定める分割チェーンによって形成され、入力において、周期的信号を受信し、出力において、被分割周波数の少なくとも１つのクロック信号（Ｓ_cl ¹、Ｓ_cl ²）を運ぶような周波数分割回路（１０）と、
   複数の連続的な抑制期間の各抑制期間において、分割チェーンの所与のステージの入力において整数個のクロックパルス（Ｎ_inh）を抑制することによって機能する被分割周波数調整回路（１６）とを有する時間ベース（２）であって、
   当該時間ベースは、各抑制期間において、所定のクロック周波数と、前記所与のステージをクロックするための基準周波数との間の差を乗算した前記抑制期間に対応する第１の実数（Ｎ_ct）を作るように構成し、
   前記所定のクロック周波数は、前記所与のステージよりも前の分割ステージ、又は前記所与のステージが分割チェーンの最初のステージである場合には発振器によって作られ、 前記調整回路は、各抑制期間において、第２の実数を計算するように構成し、
   前記第２の実数は、第１の抑制期間において前記第１の実数と等しく、そして、その後の抑制期間それぞれにおいて前記第１の実数と前の抑制期間において得られた第２の実数の小数部との和と等しく、
   各抑制期間において抑制される前記整数個のクロックパルス（Ｎ_inh）は、前記抑制期間に計算された前記第２の実数の整数部によって与えられる
   ことを特徴とする時間ベース。
2. 前記基準値は、３２，７６８であり、
   前記分割チェーンは、２による除算のチェーンであり、
   前記所与のステージは、前記分割チェーンの第２のステージであり、
   前記基準周波数は、１６，３８４Ｈｚである
   ことを特徴とする請求項１に記載の時間ベース。
3. 各抑制期間は、持続時間が１秒であり、
   前記持続時間は、前記所与のステージの下流の当該時間ベースによって運ばれたクロック信号（Ｓ_inh）によって定められる
   ことを特徴とする請求項１又は２に記載の時間ベース。
4. 各抑制期間は、持続時間が１秒未満であり、
   前記持続時間は、前記所与のステージの下流の当該時間ベースによって運ばれるクロック信号によって定められる
   ことを特徴とする請求項１又は２に記載の時間ベース。
5. 当該時間ベースは、前記所与のステージとこの所与のステージの下流の分割ステージのいずれかから前記分割チェーンとは異なる複数の分割ステージのそれぞれの出力によって生成される複数の被調整クロック信号を運ぶように構成した
   ことを特徴とする請求項１〜４のいずれかに１項に記載の時間ベース。
6. 前記第１の実数（Ｎ_ct）及び前記第２の実数は、２つの対応するレジスター（２２、２６）においてロードされ、これにおいて、各レジスターは、小数部のために少なくともＮビットを有し、
   前記第１の実数は、当該ロード時点の後に数Ｎの精度で決められ、
   数Ｎは５よりも大きい
   ことを特徴とする請求項１〜５のいずれか１項に記載の時間ベース。
7. 前記第１の実数（Ｎ_ct）及び前記第２の実数は、２つの対応するレジスターにそれぞれロードされ、小数部のために少なくともＮビットをそれぞれ有し、
   前記第１の実数は、当該ロード時点の後に数Ｎの精度で決定され、
   数Ｎは１０以上である
   ことを特徴とする請求項１〜５のいずれかに１項に記載の時間ベース。
8. 時間ベース（２）によって作られた少なくとも１つのクロック信号の周波数を調整する方法であって、前記時間ベースは、
   基準値よりも高い固有周波数を有する周期的信号を生成する発振器（４）と、
   いくつかの分割ステージを定める分割チェーンによって形成され、入力において、周期的信号を受信し、出力において、被分割周波数の少なくとも１つのクロック信号を運ぶような周波数分割回路（１０）と、
   複数の連続的な抑制期間の各抑制期間において、分割チェーンの所与のステージの入力において整数個のクロックパルスを抑制することによって機能する被分割周波数調整回路（１６）とを有し、
   Ａ）各抑制期間において、抑制期間に、所定のクロック周波数と前記所与のステージをクロックする基準周波数との間の差を乗算した値に対応する第１の実数を用意するステップであって、前記クロック周波数は、前記所与のステージが分割チェーンの最初のステージである場合に前記所与のステージよりも前の分割ステージ、又は発振器によって、作られるようなステップと、
   Ｂ）各抑制期間において、第２の実数を計算するステップであって、この第２の実数は、第１の抑制期間においては第１の実数と等しく、その後の各抑制期間においては前記第１の実数と前の抑制期間に対して得られた当該第２の実数の小数部との和と等しいようなステップと、及び
   Ｃ）各抑制期間において、前記抑制期間において計算された前記第２の実数の整数部の分を抑制するステップとを有する
   ことを特徴とする方法。
9. 前記基準値は、３２，７６８であり、
   前記分割チェーンは、２による除算のチェーンであり、
   前記所与のステージは、前記分割チェーンの第２のステージであり、
   前記基準周波数は、１６，３８４Ｈｚである
   ことを特徴とする請求項８に記載の方法。
10. 各抑制期間は、持続時間が１秒であり、
    前記持続時間は、前記所与のステージの下流の前記時間ベースによって運ばれたクロック信号によって定められる
    ことを特徴とする請求項８又は９に記載の方法。
11. 各抑制期間は、持続時間が１秒未満であり、
    前記持続時間は、前記所与のステージの下流の前記時間ベースによって運ばれたクロック信号によって定められる
    ことを特徴とする請求項８又は９に記載の方法。
12. 前記時間ベースは、前記所与のステージと前記所与のステージの下流の前記分割ステージのいずれかから、前記分割ステージとは異なる複数の分割ステージの出力によって生成された複数の被調整クロック信号を運ぶように構成する
    ことを特徴とする請求項８〜１１のいずれか１項に記載の方法。
13. 前記第１の実数及び前記第２の実数は、小数部に対して少なくともＮビットをそれぞれ有する２つの対応するレジスターにロードされ、
    前記第１の実数点は、当該ロード時点の後に数Ｎの精度で決定され、
    数Ｎは、５以上である
    ことを特徴とする請求項８〜１２のいずれか１項に記載の方法。
14. 前記第１の実数及び前記第２の実数は、小数部のために少なくともＮビットをそれぞれ
    有する２つの対応するレジスターにロードされ、
    前記第１の実数は、当該ロード時点の後に数Ｎの精度で決定され、
    前記数Ｎは１０以上である
    ことを特徴とする請求項８〜１２のいずれか１項に記載の方法。

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