JP3223884B2 - デューティ比判定回路及びデューティ比判定方法 - Google Patents
デューティ比判定回路及びデューティ比判定方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、パルスのデューテ
ィ比を判別するデューティ比判定回路に関し、特に、任
意のデューティ比を判別するデューティ比判定回路に関
する。
ィ比を判別するデューティ比判定回路に関し、特に、任
意のデューティ比を判別するデューティ比判定回路に関
する。
【０００２】
【従来の技術】従来、デューティ比判定回路は、パルス
のデューティ比を判定することにより、各種の動作状態
を判定する場合に使用される。その一例として、ビデオ
装置における、テープの走行方向を検出する目的として
用いられることがある。
のデューティ比を判定することにより、各種の動作状態
を判定する場合に使用される。その一例として、ビデオ
装置における、テープの走行方向を検出する目的として
用いられることがある。
【０００３】デューティ比の判定又は測定の技術は、特
開昭６４−８４４７５号公報、特開平２−１９４７２２
号公報、特開平５−３１５９１０号公報、及び、実開平
６−３４３４０号公報に開示されている。
開昭６４−８４４７５号公報、特開平２−１９４７２２
号公報、特開平５−３１５９１０号公報、及び、実開平
６−３４３４０号公報に開示されている。
【０００４】特開昭６４−８４４７５号公報に開示され
ている技術では、二種類のデューティ比を判別するため
に、パルスの立ち上がりから若干遅れたリセット信号
と、パルスの立ち上がりから若干遅れ、リセット信号よ
りもクロックのパルス幅だけ早いストローブ信号を生成
して、回路を制御している。
ている技術では、二種類のデューティ比を判別するため
に、パルスの立ち上がりから若干遅れたリセット信号
と、パルスの立ち上がりから若干遅れ、リセット信号よ
りもクロックのパルス幅だけ早いストローブ信号を生成
して、回路を制御している。
【０００５】特開平２−１９４７２２号公報に開示され
ている技術では、入力パルス信号のレベルに応じて二つ
のクロックを使用してカウントしている。そして、一周
期の終了時のカウント値で、入力パルス信号のデューテ
ィ比が、基準のデューティ比以上か未満かを判定してい
る。
ている技術では、入力パルス信号のレベルに応じて二つ
のクロックを使用してカウントしている。そして、一周
期の終了時のカウント値で、入力パルス信号のデューテ
ィ比が、基準のデューティ比以上か未満かを判定してい
る。
【０００６】特開平５−３１５９１０号公報に開示され
ている技術では、ＰＷＭ波のデューティ比を変化させる
ことによって、基準のデューティ比を設定して、デュー
ティ比判定を行っている。そして、基準のデューティ比
を設定するために、入力信号とＰＷＭ波の組み合わせ論
理回路にアンド回路を使用して、基準のデューティ比を
５０〜１００％で変化させている。また、入力信号とＰ
ＷＭ波の組み合わせ論理回路にノア回路を使用して、基
準のデューティ比を０〜５０％で変化させている。
ている技術では、ＰＷＭ波のデューティ比を変化させる
ことによって、基準のデューティ比を設定して、デュー
ティ比判定を行っている。そして、基準のデューティ比
を設定するために、入力信号とＰＷＭ波の組み合わせ論
理回路にアンド回路を使用して、基準のデューティ比を
５０〜１００％で変化させている。また、入力信号とＰ
ＷＭ波の組み合わせ論理回路にノア回路を使用して、基
準のデューティ比を０〜５０％で変化させている。
【０００７】実開平６−３４３４０号公報に開示されて
いる技術では、カウンタは、入力パルスのレベルに応じ
て、アップカウント及びダウンカウントを行う。そし
て、カウンタがパルスの立ち上がりのタイミングでリセ
ットされる直前のカウント値と入力パルス信号のデュー
ティ比とが対応するように、デコーダを構成してデュー
ティ比を測定している。
いる技術では、カウンタは、入力パルスのレベルに応じ
て、アップカウント及びダウンカウントを行う。そし
て、カウンタがパルスの立ち上がりのタイミングでリセ
ットされる直前のカウント値と入力パルス信号のデュー
ティ比とが対応するように、デコーダを構成してデュー
ティ比を測定している。
【０００８】
【発明が解決しようとする課題】特開昭６４−８４４７
５号公報に開示されている技術では、パルスの立ち上が
り、リセット信号及びストローブ信号のタイミングがそ
れぞれずれるように、リセット信号及びストロープ信号
を生成するため、回路構成が複雑になるという問題があ
る。
５号公報に開示されている技術では、パルスの立ち上が
り、リセット信号及びストローブ信号のタイミングがそ
れぞれずれるように、リセット信号及びストロープ信号
を生成するため、回路構成が複雑になるという問題があ
る。
【０００９】特開平２−１９４７２２号公報に開示され
ている技術では、基準のデューティ比に対応した、二つ
のクロックが必要であり、基準のデューティ比を変更す
る度にクロックを変えなければならないという問題があ
る。
ている技術では、基準のデューティ比に対応した、二つ
のクロックが必要であり、基準のデューティ比を変更す
る度にクロックを変えなければならないという問題があ
る。
【００１０】特開平５−３１５９１０号公報に開示され
ている技術では、基準のデューティ比を、例えば３０％
から６０％に変更するためには、アンド回路とノア回路
の両方を予め備えるか、その都度回路を変更しなければ
ならないという問題がある。
ている技術では、基準のデューティ比を、例えば３０％
から６０％に変更するためには、アンド回路とノア回路
の両方を予め備えるか、その都度回路を変更しなければ
ならないという問題がある。
【００１１】実開平６−３４３４０号公報に開示されて
いる技術では、デューティ比の判定を任意の基準デュー
ティ比で行うためには、デコーダの出力と基準デューテ
ィ比とを比較するマグニチュードコンパレータ等をさら
に必要とし、回路規模が大きくなるという問題がある。
いる技術では、デューティ比の判定を任意の基準デュー
ティ比で行うためには、デコーダの出力と基準デューテ
ィ比とを比較するマグニチュードコンパレータ等をさら
に必要とし、回路規模が大きくなるという問題がある。
【００１２】従って、本発明は、回路規模が小さく、回
路構成が単純なデューティ比判定回路を提供することを
目的とする。
路構成が単純なデューティ比判定回路を提供することを
目的とする。
【００１３】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明の第１の観点にかかるデューティ比判定回
路は、入力されたパルスのレベル変化を検出する検出手
段と、前記検出手段がレベル変化を検出するのに応じて
基準クロックのカウントを開始し、次に前記検出手段が
レベル変化を検出するのに応じて、前記基準クロックの
逆向きのカウントを開始するカウント手段と、前記カウ
ント手段のスタート値を、基準となるデューティ比に対
応する値に設定する設定手段と、前記カウント手段の連
続する二つの逆向きのカウントを一組とし、該一組のカ
ウント終了時におけるカウント値から、前記パルスのデ
ューティ比が、基準のデューティ比未満か以上かを判定
する判定手段と、を備えることを特徴とする。
めに、本発明の第１の観点にかかるデューティ比判定回
路は、入力されたパルスのレベル変化を検出する検出手
段と、前記検出手段がレベル変化を検出するのに応じて
基準クロックのカウントを開始し、次に前記検出手段が
レベル変化を検出するのに応じて、前記基準クロックの
逆向きのカウントを開始するカウント手段と、前記カウ
ント手段のスタート値を、基準となるデューティ比に対
応する値に設定する設定手段と、前記カウント手段の連
続する二つの逆向きのカウントを一組とし、該一組のカ
ウント終了時におけるカウント値から、前記パルスのデ
ューティ比が、基準のデューティ比未満か以上かを判定
する判定手段と、を備えることを特徴とする。
【００１４】この発明によれば、単純な回路構成でデュ
ーティ比判定を行うことができるため、回路規模を小さ
くすることができる。従って、マイコンに内蔵すること
も可能であり、他の電子デバイスにも適用することがで
きる。また、一周期終了時のカウント値で判定を行って
いるので、速度追従性に優れたデューティ比判定が可能
である。
ーティ比判定を行うことができるため、回路規模を小さ
くすることができる。従って、マイコンに内蔵すること
も可能であり、他の電子デバイスにも適用することがで
きる。また、一周期終了時のカウント値で判定を行って
いるので、速度追従性に優れたデューティ比判定が可能
である。
【００１５】前記設定手段は、前記カウント手段が、基
準となるデューティ比のパルスが印加された場合に、前
記一組のカウント終了時にカウント値が０となるよう
に、一組のカウントのスタート値を設定してもよい。
準となるデューティ比のパルスが印加された場合に、前
記一組のカウント終了時にカウント値が０となるよう
に、一組のカウントのスタート値を設定してもよい。
【００１６】前記判定手段は、前記カウント値の正負に
よって、前記パルスのデューティ比が基準のデューティ
比未満か以上かを判定してもよい。
よって、前記パルスのデューティ比が基準のデューティ
比未満か以上かを判定してもよい。
【００１７】前記パルスの一周期の間に前記カウント手
段がカウントするカウント値が既知の場合に、前記一組
のカウントの一方のカウント値からデューティ比を求め
る回路をさらに備えてもよい。
段がカウントするカウント値が既知の場合に、前記一組
のカウントの一方のカウント値からデューティ比を求め
る回路をさらに備えてもよい。
【００１８】本発明の第２の観点にかかるデューティ比
判定方法は、パルスを入力する入力工程と、前記入力工
程で入力されたパルスのレベル変化を検出する検出工程
と、前記検出工程でレベル変化が検出されるのに応じて
基準クロックのカウントを開始し、次に前記検出工程で
レベル変化が検出されるのに応じて、前記基準クロック
の逆向きのカウントを開始するカウント工程と、前記カ
ウント工程で行われる、カウントのスタート値を基準と
なるデューティ比に対応する値に設定する設定工程と、
前記カウント工程の連続する二つの逆向きのカウントを
一組とし、該一組のカウント終了時におけるカウント値
から、前記パルスのデューティ比が、基準のデューティ
比未満か以上かを判定する判定工程と、を備えることを
特徴とする。
判定方法は、パルスを入力する入力工程と、前記入力工
程で入力されたパルスのレベル変化を検出する検出工程
と、前記検出工程でレベル変化が検出されるのに応じて
基準クロックのカウントを開始し、次に前記検出工程で
レベル変化が検出されるのに応じて、前記基準クロック
の逆向きのカウントを開始するカウント工程と、前記カ
ウント工程で行われる、カウントのスタート値を基準と
なるデューティ比に対応する値に設定する設定工程と、
前記カウント工程の連続する二つの逆向きのカウントを
一組とし、該一組のカウント終了時におけるカウント値
から、前記パルスのデューティ比が、基準のデューティ
比未満か以上かを判定する判定工程と、を備えることを
特徴とする。
【００１９】この発明によると、単純な方法でデューテ
ィ比判定を行うことができるため、回路規模を小さくす
ることができる。また、一周期終了時のカウント値で判
定を行っているので、速度追従性に優れたデューティ比
判定が可能である。
ィ比判定を行うことができるため、回路規模を小さくす
ることができる。また、一周期終了時のカウント値で判
定を行っているので、速度追従性に優れたデューティ比
判定が可能である。
【００２０】前記設定工程は、前記カウント工程で、基
準となるデューティ比のパルスが印加された場合に、前
記一組のカウント終了時にカウント値が０となるよう
に、一組のカウントのスタート値を設定する工程を備え
てもよい。
準となるデューティ比のパルスが印加された場合に、前
記一組のカウント終了時にカウント値が０となるよう
に、一組のカウントのスタート値を設定する工程を備え
てもよい。
【００２１】前記判定工程は、前記カウント値の正負に
よって、前記パルスのデューティ比が基準のデューティ
比未満か以上かを判定する工程を備えてもよい。
よって、前記パルスのデューティ比が基準のデューティ
比未満か以上かを判定する工程を備えてもよい。
【００２２】前記パルスの一周期の間に前記カウント工
程がカウントするカウント値が既知の場合に、前記一組
のカウントの一方のカウント値からデューティ比を求め
る工程をさらに備えてもよい。
程がカウントするカウント値が既知の場合に、前記一組
のカウントの一方のカウント値からデューティ比を求め
る工程をさらに備えてもよい。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２４】図１は、本発明の第１の実施の形態にかか
るデューティ比判定回路の構成を示すブロック図であ
る。
るデューティ比判定回路の構成を示すブロック図であ
る。
【００２５】デューティ比判定回路は、エッジ検出回路
１と、アップダウンカウンタ２と、アップダウンカウン
タステータスフラグレジスタ３と、入力部４と、ＣＰＵ
（Central Processing Unit;中央演算処理ユニット）５
と、レジスタ６と、から構成されている。
１と、アップダウンカウンタ２と、アップダウンカウン
タステータスフラグレジスタ３と、入力部４と、ＣＰＵ
（Central Processing Unit;中央演算処理ユニット）５
と、レジスタ６と、から構成されている。
【００２６】エッジ検出回路１は、入力されたパルス信
号（デューティ比の判定対象となる信号）の立ち上がり
及び立ち下がりの両エッジを検出し、各エッジを検出し
たことを示す信号をアップダウンカウンタ２に出力す
る。また、エッジ検出回路１は、立ち上がりエッジを検
出すると、プリセット信号をアップダウンカウンタ２に
出力する。なお、立上エッジ検出信号は、プリセット信
号が出力されるタイミングよりも若干遅れて出力され
る。但し、この遅れは、クロックの周期よりも十分短
い。
号（デューティ比の判定対象となる信号）の立ち上がり
及び立ち下がりの両エッジを検出し、各エッジを検出し
たことを示す信号をアップダウンカウンタ２に出力す
る。また、エッジ検出回路１は、立ち上がりエッジを検
出すると、プリセット信号をアップダウンカウンタ２に
出力する。なお、立上エッジ検出信号は、プリセット信
号が出力されるタイミングよりも若干遅れて出力され
る。但し、この遅れは、クロックの周期よりも十分短
い。
【００２７】アップダウンカウンタ２は、一定の基準ク
ロックを使用し、エッジ検出回路１からの立上エッジ検
出信号に応答して、アップカウントを開始し、立下エッ
ジ検出信号に応答して、ダウンカウントを開始する。ま
た、アップダウンカウンタ２は、アップカウントを開始
するときのスタート値をセットするために、エッジ検出
回路１からのプリセット信号の入力に応じて、レジスタ
６からの信号を取り込む。
ロックを使用し、エッジ検出回路１からの立上エッジ検
出信号に応答して、アップカウントを開始し、立下エッ
ジ検出信号に応答して、ダウンカウントを開始する。ま
た、アップダウンカウンタ２は、アップカウントを開始
するときのスタート値をセットするために、エッジ検出
回路１からのプリセット信号の入力に応じて、レジスタ
６からの信号を取り込む。
【００２８】アップダウンカウンタステータスフラグレ
ジスタ３は、アップダウンカウンタ２の出力データのう
ち符号ビットを一旦格納し、安定した出力信号として外
部装置に出力する。この出力信号は、アップダウンカウ
ンタ２のカウント値がマイナス、すなわちボローが発生
すると１となり、カウント値がプラスなら０となる。
ジスタ３は、アップダウンカウンタ２の出力データのう
ち符号ビットを一旦格納し、安定した出力信号として外
部装置に出力する。この出力信号は、アップダウンカウ
ンタ２のカウント値がマイナス、すなわちボローが発生
すると１となり、カウント値がプラスなら０となる。
【００２９】入力部４は、アップダウンカウンタ２のア
ップカウント開始時のスタート値を入力する。
ップカウント開始時のスタート値を入力する。
【００３０】ＣＰＵ５は、入力部４から入力されたスタ
ート値を、レジスタ６にセットする。
ート値を、レジスタ６にセットする。
【００３１】レジスタ６は、ＣＰＵ５によってセットさ
れたスタート値を一旦格納し、アップダウンカウンタ２
に出力する。
れたスタート値を一旦格納し、アップダウンカウンタ２
に出力する。
【００３２】次に、図１に示したデューティ比判定回路
の回路動作について説明する。
の回路動作について説明する。
【００３３】図２は、デューティ比判定回路の、第１の
回路動作例を説明するための波形図である。
回路動作例を説明するための波形図である。
【００３４】ここでは、図に示すように、周期が、Ｔ１
＝Ｔ２＝Ｔ３という特定周期の入力パルス信号に対し
て、デューティ比があるしきい値より大きいか小さいか
を判定する場合について説明する。このしきい値は、パ
ルスのデューティ比の大小を判定するための基準となる
デューティ比である。
＝Ｔ２＝Ｔ３という特定周期の入力パルス信号に対し
て、デューティ比があるしきい値より大きいか小さいか
を判定する場合について説明する。このしきい値は、パ
ルスのデューティ比の大小を判定するための基準となる
デューティ比である。
【００３５】しきい値の設定は、以下のようにして行
う。先ず、基準となるデューティ比の入力パルス信号に
おいて、一周期終了時にアップダウンカウンタ２のカウ
ント値が０となるように、アップカウントを開始するス
タート値を実験や計算等によって求める。例えば、図２
（ａ）のようなデューティ比のパルス信号を基準とする
場合、一周期終了時に、カウント値が０となるようなア
ップカウントのスタート値Ｃを求める。基準のデューテ
ィ比のパルス信号では、スタート値Ｃが示す区間（Ｔ
００）にアップカウントする区間（Ｔ０１；パルス信号
がハイレベルである区間）を加えたものと、ダウンカウ
ントする区間（Ｔ０２）とが等しくなる。入力部４から
スタート値Ｃを入力すると、ＣＰＵ５は、入力されたス
タート値Ｃを、レジスタ６にセットする。そして、アッ
プダウンカウンタ２は、エッジ検出回路１がパルスの立
ち上がりを検出したときに出力するプリセット信号に応
答し、このスタート値Ｃをレジスタ６から取り込んでセ
ットする。
う。先ず、基準となるデューティ比の入力パルス信号に
おいて、一周期終了時にアップダウンカウンタ２のカウ
ント値が０となるように、アップカウントを開始するス
タート値を実験や計算等によって求める。例えば、図２
（ａ）のようなデューティ比のパルス信号を基準とする
場合、一周期終了時に、カウント値が０となるようなア
ップカウントのスタート値Ｃを求める。基準のデューテ
ィ比のパルス信号では、スタート値Ｃが示す区間（Ｔ
００）にアップカウントする区間（Ｔ０１；パルス信号
がハイレベルである区間）を加えたものと、ダウンカウ
ントする区間（Ｔ０２）とが等しくなる。入力部４から
スタート値Ｃを入力すると、ＣＰＵ５は、入力されたス
タート値Ｃを、レジスタ６にセットする。そして、アッ
プダウンカウンタ２は、エッジ検出回路１がパルスの立
ち上がりを検出したときに出力するプリセット信号に応
答し、このスタート値Ｃをレジスタ６から取り込んでセ
ットする。
【００３６】図２（ｂ）に示すようなパルス信号がエッ
ジ検出回路１に入力された場合、Ｔ１区間において、エ
ッジ検出回路１は、パルス信号の立ち上がりを検出し、
立上エッジ検出信号と、プリセット信号をアップダウン
カウンタ２に出力する。アップダウンカウンタ２は、エ
ッジ検出回路１からのプリセット信号を受けて、スター
ト値Ｃを取り込み、立上検出信号に応答してこのスター
ト値Ｃからアップカウントを行う。そして、アップダウ
ンカウンタ２は、エッジ検出回路１からのパルス信号の
立ち下がりを検出したことを示す立下エッジ検出信号に
応答して、ダウンカウントを開始する。
ジ検出回路１に入力された場合、Ｔ１区間において、エ
ッジ検出回路１は、パルス信号の立ち上がりを検出し、
立上エッジ検出信号と、プリセット信号をアップダウン
カウンタ２に出力する。アップダウンカウンタ２は、エ
ッジ検出回路１からのプリセット信号を受けて、スター
ト値Ｃを取り込み、立上検出信号に応答してこのスター
ト値Ｃからアップカウントを行う。そして、アップダウ
ンカウンタ２は、エッジ検出回路１からのパルス信号の
立ち下がりを検出したことを示す立下エッジ検出信号に
応答して、ダウンカウントを開始する。
【００３７】図に示すように、Ｔ１区間では、スタート
値Ｃが示す区間（Ｔ００）にアップカウントする区間
（Ｔ１１；パルス信号がハイレベルである区間）を加え
たものは、ダウンカウントする区間（Ｔ１２）よりも短
い。このため、一周期終了時（Ｔ２区間のパルスが立ち
上がる直前）のアップダウンカウンタ２のカウント値は
途中からマイナス、即ちボローが発生し、アップダウン
カウンタステータスフラグレジスタ３の出力は１とな
る。従って、Ｔ１区間のデューティ比は、しきい値未満
であることがわかる。
値Ｃが示す区間（Ｔ００）にアップカウントする区間
（Ｔ１１；パルス信号がハイレベルである区間）を加え
たものは、ダウンカウントする区間（Ｔ１２）よりも短
い。このため、一周期終了時（Ｔ２区間のパルスが立ち
上がる直前）のアップダウンカウンタ２のカウント値は
途中からマイナス、即ちボローが発生し、アップダウン
カウンタステータスフラグレジスタ３の出力は１とな
る。従って、Ｔ１区間のデューティ比は、しきい値未満
であることがわかる。
【００３８】Ｔ２区間において、エッジ検出回路１がパ
ルス信号の立ち上がりを検出すると、上記と同様にし
て、アップダウンカウンタ２は、スタート値Ｃからアッ
プカウントを開始し、パルス信号の立ち下がりのタイミ
ングで、ダウンカウントを開始する。
ルス信号の立ち上がりを検出すると、上記と同様にし
て、アップダウンカウンタ２は、スタート値Ｃからアッ
プカウントを開始し、パルス信号の立ち下がりのタイミ
ングで、ダウンカウントを開始する。
【００３９】Ｔ２区間では、スタート値Ｃが示す区間
（Ｔ００）にアップカウントする区間（Ｔ２１；パルス
信号がハイレベルである区間）を加えたものは、ダウン
カウントする区間（Ｔ２２）よりも長い。このため、Ｔ
２区間終了時（Ｔ３区間のパルスが立ち上がる直前）の
アップダウンカウンタ２のカウント値は、正であるの
で、アップダウンカウンタステータスフラグレジスタ３
の出力は０となる。従って、Ｔ２区間のデューティ比
は、しきい値より大きいことがわかる。
（Ｔ００）にアップカウントする区間（Ｔ２１；パルス
信号がハイレベルである区間）を加えたものは、ダウン
カウントする区間（Ｔ２２）よりも長い。このため、Ｔ
２区間終了時（Ｔ３区間のパルスが立ち上がる直前）の
アップダウンカウンタ２のカウント値は、正であるの
で、アップダウンカウンタステータスフラグレジスタ３
の出力は０となる。従って、Ｔ２区間のデューティ比
は、しきい値より大きいことがわかる。
【００４０】以上のようにして、アップダウンカウンタ
ステータスフラグレジスタ３の出力が１ならば、入力パ
ルス信号のデューティ比は設定したしきい値未満であ
り、プラスならば、パルス信号のデューティ比はしきい
値以上であることがわかる。従って、任意のしきい値に
おいて、アップダウンカウンタステータスフラグレジス
タ３の出力を参照するだけで、デューティ比判定が可能
になる。
ステータスフラグレジスタ３の出力が１ならば、入力パ
ルス信号のデューティ比は設定したしきい値未満であ
り、プラスならば、パルス信号のデューティ比はしきい
値以上であることがわかる。従って、任意のしきい値に
おいて、アップダウンカウンタステータスフラグレジス
タ３の出力を参照するだけで、デューティ比判定が可能
になる。
【００４１】次に、本発明の第２の実施の形態にかかる
デューティ比判定回路について説明する。
デューティ比判定回路について説明する。
【００４２】特定周期の入力パルス信号では、一周期の
アップダウンカウンタ２のカウント値は、カウンタの分
解能から予め計算等で求めることが可能である。従っ
て、パルス信号の立ち上がりと立ち下がりとの区間のカ
ウント値が分かれば、入力パルス信号のデューティ比を
計算することができる。
アップダウンカウンタ２のカウント値は、カウンタの分
解能から予め計算等で求めることが可能である。従っ
て、パルス信号の立ち上がりと立ち下がりとの区間のカ
ウント値が分かれば、入力パルス信号のデューティ比を
計算することができる。
【００４３】デューティ比を求めるために、図１に示し
たデューティ比判定回路に加えて、図３に示すように、
エッジ検出回路１からの立下エッジ検出信号と、アップ
ダウンカウンタ２の出力とが、ＣＰＵ５にも入力され
る。ＣＰＵ５は、第１の実施の形態で示した機能に加え
て、一周期のカウント値とパルスの立ち上がりから立ち
下がりまでの区間のカウント値とから、デューティ比を
求める機能を有する。そして、ＣＰＵ５には、求めたデ
ューティ比を出力するための出力端子が備えられてい
る。
たデューティ比判定回路に加えて、図３に示すように、
エッジ検出回路１からの立下エッジ検出信号と、アップ
ダウンカウンタ２の出力とが、ＣＰＵ５にも入力され
る。ＣＰＵ５は、第１の実施の形態で示した機能に加え
て、一周期のカウント値とパルスの立ち上がりから立ち
下がりまでの区間のカウント値とから、デューティ比を
求める機能を有する。そして、ＣＰＵ５には、求めたデ
ューティ比を出力するための出力端子が備えられてい
る。
【００４４】図４は、デューティ比を求める動作を説明
するための波形図である。この場合のアップダウンカウ
ンタ２のアップカウントのスタート値は、０に設定され
ている。
するための波形図である。この場合のアップダウンカウ
ンタ２のアップカウントのスタート値は、０に設定され
ている。
【００４５】予め求められた、アップダウンカウンタ２
がカウントする一周期（点Ａから点Ｃ区間）のカウント
値は、入力部４からＣＰＵ５に入力される。
がカウントする一周期（点Ａから点Ｃ区間）のカウント
値は、入力部４からＣＰＵ５に入力される。
【００４６】特定周期のパルス信号が入力され、エッジ
検出回路１がパルスの立ち上がりを検出すると、アップ
ダウンカウンタ２がアップカウントを開始する。そし
て、エッジ検出回路１がパルスの立ち下がりを検出する
と、アップダウンカウンタ２は、ダウンカウントを開始
する。このとき、ＣＰＵ５は、エッジ検出回路１からの
立下エッジ検出信号に応答して、アップダウンカウンタ
２のカウント値から、パルスの立ち上がり（点Ａ）から
立ち下がり（点Ｂ）までのカウント値を求める。そし
て、ＣＰＵ５は、予め入力部４から入力された一周期の
カウント値と、求めた点Ａから点Ｂまでのカウント値と
を使用して、以下の計算を行い、デューティ比を求め
る。（点Ａから点Ｂ間でのカウント値）／（入力パルス
信号の一周期のカウント値）
検出回路１がパルスの立ち上がりを検出すると、アップ
ダウンカウンタ２がアップカウントを開始する。そし
て、エッジ検出回路１がパルスの立ち下がりを検出する
と、アップダウンカウンタ２は、ダウンカウントを開始
する。このとき、ＣＰＵ５は、エッジ検出回路１からの
立下エッジ検出信号に応答して、アップダウンカウンタ
２のカウント値から、パルスの立ち上がり（点Ａ）から
立ち下がり（点Ｂ）までのカウント値を求める。そし
て、ＣＰＵ５は、予め入力部４から入力された一周期の
カウント値と、求めた点Ａから点Ｂまでのカウント値と
を使用して、以下の計算を行い、デューティ比を求め
る。（点Ａから点Ｂ間でのカウント値）／（入力パルス
信号の一周期のカウント値）
【００４７】なお、このデューティ比判定回路でも、第
１の実施の形態で示したように、任意のしきい値に対し
て、デューティ比判定が可能である。
１の実施の形態で示したように、任意のしきい値に対し
て、デューティ比判定が可能である。
【００４８】上記した実施の形態では、入力されたパル
スの一周期において、アップダウンカウンタ２は、初め
にアップカウントを行い、次にダウンカウントを行って
いるが、初めにダウンカウントを行って、次にダウンカ
ウントを行ってもよい。このようにしても、上記と同様
に、ダウンカウントのスタート値を設定すれば、アップ
ダウンカウンタステータスフラグレジスタ３の出力を参
照するだけで、デューティ比の判定が可能である。
スの一周期において、アップダウンカウンタ２は、初め
にアップカウントを行い、次にダウンカウントを行って
いるが、初めにダウンカウントを行って、次にダウンカ
ウントを行ってもよい。このようにしても、上記と同様
に、ダウンカウントのスタート値を設定すれば、アップ
ダウンカウンタステータスフラグレジスタ３の出力を参
照するだけで、デューティ比の判定が可能である。
【００４９】また、パルスの立ち下がりから次の立ち下
がりまでを一周期として、上記と同様のカウントを行
い、一周期終了時のカウント値からパルスのデューティ
比が基準のデューティ比未満か以上かを判定することも
可能である。
がりまでを一周期として、上記と同様のカウントを行
い、一周期終了時のカウント値からパルスのデューティ
比が基準のデューティ比未満か以上かを判定することも
可能である。
【００５０】また、上記のスタート値の設定では、レジ
スタ６からアップダウンカウンタ２への入力線に流れる
電流を、ＣＰＵを使用せずに、複数のスイッチを手動で
操作して制御することも可能である。
スタ６からアップダウンカウンタ２への入力線に流れる
電流を、ＣＰＵを使用せずに、複数のスイッチを手動で
操作して制御することも可能である。
【００５１】
【発明の効果】以上の説明から明らかなように、本発明
は、アップダウンカウンタステータスフラグの状態によ
り、デューティ比判定を行っているので、速度追従性に
優れたデューティ比判定が可能である。また、単純なカ
ウンタ回路によりデューティ比判定を行っているため、
回路規模の小さいデューティ比判定回路となる。
は、アップダウンカウンタステータスフラグの状態によ
り、デューティ比判定を行っているので、速度追従性に
優れたデューティ比判定が可能である。また、単純なカ
ウンタ回路によりデューティ比判定を行っているため、
回路規模の小さいデューティ比判定回路となる。
【図１】デューティ比判定回路の構成を示すブロック図
である。
である。
【図２】デューティ比判定回路の動作を説明するための
波形図である。
波形図である。
【図３】デューティ比判定回路の他の構成を示すブロッ
ク図である。
ク図である。
【図４】デューティ比を求める動作を説明するための波
形図である。
形図である。
１ エッジ検出回路 ２ アップダウンカウンタ ３ アップダウンカウンタステータスフラグレジスタ ４ 入力部 ５ ＣＰＵ ６ レジスタ
Claims (8)
- 【請求項１】入力されたパルスのレベル変化を検出する
検出手段と、 前記検出手段がレベル変化を検出するのに応じて基準ク
ロックのカウントを開始し、次に前記検出手段がレベル
変化を検出するのに応じて、前記基準クロックの逆向き
のカウントを開始するカウント手段と、 前記カウント手段のスタート値を、基準となるデューテ
ィ比に対応する値に設定する設定手段と、 前記カウント手段の連続する二つの逆向きのカウントを
一組とし、該一組のカウント終了時におけるカウント値
から、前記パルスのデューティ比が、基準のデューティ
比未満か以上かを判定する判定手段と、 を備えることを特徴とするデューティ比判定回路。 - 【請求項２】前記設定手段は、前記カウント手段が、基
準となるデューティ比のパルスが印加された場合に、前
記一組のカウント終了時にカウント値が０となるよう
に、一組のカウントのスタート値を設定することを特徴
とする請求項１に記載のデューティ比判定回路。 - 【請求項３】前記判定手段は、前記カウント値の正負に
よって、前記パルスのデューティ比が基準のデューティ
比未満か以上かを判定することを特徴とする請求項１又
は２に記載のデューティ比判定回路。 - 【請求項４】前記パルスの一周期の間に前記カウント手
段がカウントするカウント値が既知の場合に、前記一組
のカウントの一方のカウント値からデューティ比を求め
る回路をさらに備えることを特徴とする請求項１乃至３
の何れか１項に記載のデューティ比判定回路。 - 【請求項５】パルスを入力する入力工程と、 前記入力工程で入力されたパルスのレベル変化を検出す
る検出工程と、 前記検出工程でレベル変化が検出されるのに応じて基準
クロックのカウントを開始し、次に前記検出工程でレベ
ル変化が検出されるのに応じて、前記基準クロックの逆
向きのカウントを開始するカウント工程と、 前記カウント工程で行われる、カウントのスタート値を
基準となるデューティ比に対応する値に設定する設定工
程と、 前記カウント工程の連続する二つの逆向きのカウントを
一組とし、該一組のカウント終了時におけるカウント値
から、前記パルスのデューティ比が、基準のデューティ
比未満か以上かを判定する判定工程と、 を備えることを特徴とするデューティ比判定方法。 - 【請求項６】前記設定工程は、前記カウント工程で、基
準となるデューティ比のパルスが印加された場合に、前
記一組のカウント終了時にカウント値が０となるよう
に、一組のカウントのスタート値を設定する工程を備え
ることを特徴とする請求項５に記載のデューティ比判定
方法。 - 【請求項７】前記判定工程は、前記カウント値の正負に
よって、前記パルスのデューティ比が基準のデューティ
比未満か以上かを判定する工程を備えることを特徴とす
る請求項５又は６に記載のデューティ比判定方法。 - 【請求項８】前記パルスの一周期の間に前記カウント工
程がカウントするカウント値が既知の場合に、前記一組
のカウントの一方のカウント値からデューティ比を求め
る工程をさらに備えることを特徴とする請求項５乃至７
の何れか１項に記載のデューティ比判定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22811298A JP3223884B2 (ja) | 1998-08-12 | 1998-08-12 | デューティ比判定回路及びデューティ比判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22811298A JP3223884B2 (ja) | 1998-08-12 | 1998-08-12 | デューティ比判定回路及びデューティ比判定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000055958A JP2000055958A (ja) | 2000-02-25 |
| JP3223884B2 true JP3223884B2 (ja) | 2001-10-29 |
Family
ID=16871400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22811298A Expired - Fee Related JP3223884B2 (ja) | 1998-08-12 | 1998-08-12 | デューティ比判定回路及びデューティ比判定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223884B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5400583B2 (ja) * | 2009-11-20 | 2014-01-29 | 株式会社ショーワ | 回転角度検出装置および回転角度検出方法 |
| CN112234958B (zh) * | 2020-10-29 | 2023-06-23 | 杰华特微电子股份有限公司 | 一种脉冲信号的占空比检测方法及检测电路 |
| CN117475610A (zh) * | 2023-11-17 | 2024-01-30 | 深圳市航顺芯片技术研发有限公司 | 一种红外遥控解码方法、装置、解码设备以及存储介质 |
-
1998
- 1998-08-12 JP JP22811298A patent/JP3223884B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000055958A (ja) | 2000-02-25 |
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