KR0183847B1 - 레이아웃의 면적을 줄인 반도체 메모리 장치 - Google Patents

레이아웃의 면적을 줄인 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 디코딩된 로우/칼럼 어드레스 라인을 로우/칼럼 디코더의 입력과 로우/칼럼 퓨즈 수단에 공통으로 입력되도록 배선하여 레이아웃의 면적을 줄인 반도체 메모리 장치에 관한 것으로서, 상기 메모리 셀어레이 하단에 상기 로우 디코더를 배치하고, 상기 로우 디코더의 하단에 상기 로우 퓨즈수단을 배치하고, 상기 로우 퓨즈수단의 하단에 상기 로우 컨트롤수단을 배치하고, 외부에서 지정한 로우 어드레스 라인을 상기 로우 디코더와 로우 퓨즈수단의 사이에 위치하도롤 배선하여 각각의 입력단에 공통으로 연결하고, 블럭선택 정보로 사용되는 로우 어드레스 라인은 상기 로우 퓨즈수단과 상기 로우 컨트롤 수단의 상기에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는다.
따라서, 상술한 바와 같이 본 발명에 의하면, 어드레스 라인의 개수를 줄여 반도체 메모리 장치의 레이아웃 면적의 크기를 줄이는 효과를 갖는다.

Description

레이아웃의 면적을 줄인 반도체 메모리 장치
제1도는 종래의 로우계의 버스라인 배치 구조를 나타낸 도면.
제2도는 종래의 칼럼계의 버스라인 배치 구조를 나타낸 도면.
재3도는 본 발명에 따른 풀칩의 배치 구조를 나타낸 도면.
제4도는 제3도에 도시한 로우계의 버스라인 배치 구조를 나타낸 도면.
제5도는 제3도에 도시된 로우 디코더의 한 예를 보이는 도면.
제6도는 제3도에 도시된 로우 퓨즈 수단의 한 예를 보이는 도면.
제7도는 제3도에 도시된 로우컨트롤 수단의 한 예를 보이는 도면.
제8도는 제3도에 도시한 따른 칼럼계의 버스라인 배치 구조를 나타낸 도면.
본 발명은 레이아웃 면적을 줄인 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 디코딩된 로우/칼럼 어드레스 라인을 로우/칼럼 디코더의 입력과 로우/칼럼 퓨즈 수단에 공통으로 입력되도록 배치하여 레이아웃의 면적을 줄인 반도체 메모리 장치에 관한 것이다.
전자산업의 경박단소가 그 중요성을 더해가는 시점에서 반도체 산업에서도 반도체 메모리 장치의 크기를 최적화하고자 하는 노력이 절실하게 요구되고 있다.
이와 같은 요구에 부응하기 위한 방법으로 여러 가지 방법이 시도되고 있지만, 그 중에서도 설계과정에서 반도체 메모리 장치의 주변회로와 연결되는 버스라인의 배치를 달리하여 중복되는 버스라인의 개수를 줄이는 방법이 모색되고 있다.
첨부된 제1도는 종래의 반도체 메모리 장치에서 로우계의 버스라인의 배치도이고, 제2도는 종래의 반도체 메모리 장치에서 로우계의 버스라인의 배치도이다. 제1도를 참조하여 로우계의 버스라인 배치구조를 설명하면 다음과 같다.
제1도에 도시된 바와 같이 로우 디코더(10)의 하단에 로우 컨트롤 수단(12)를 배치하고, 로우 컨트롤 수단(12)의 하단에 로우 퓨즈수단(14)를 배치하여, DRA(decoded row address) 라인이 로우디코더(10)와 로우 컨트롤 수단(12)의 사이, 로우 컨트롤 수단(12)과 로우 퓨즈수단(14)의 사이에 위치하도록 배치한다. 그러나 이와 같이 배치된 종래의 경우에는 로우 퓨즈 수단의 입력에 연결된 DRA라인과 로우 디코더에 입력되는 DRA라인이 반도체 기판에 중복되도록 배치되기 때문에 레이아웃의 면적이 넓어진다. 또한, 제2도에 도시된 칼럼계의 DCA 라인의 배치의 경우도 제1도에서와 같이 동일한 문제가 발생한다.
본 발명은 상술한 문제점들의 적어도 일부를 해결하기 위하여 창출된 것으로서, 로우/칼럼계의 디코더에 입력되는 DRA/DCA라인과 로우/컬럼계의 퓨즈수단에 입력되는 DRA/DCA라인을 공통으로 접속되도록 로우/컬럼계의 디코더와 퓨즈수단을 배치하여 레이아웃의 면적을 줄이는 반도체 메모리 장치를 제공하는 그 목적으로 한다.
상기의 목적을 달성하는 본 발명에 따른 다수개의 워드선, 비트선 및 메모리 셀로 구성된 메모리 셀어레이와, 상기 메모리 셀어레이의 워드선 중의 일부를 선택하는 로우 디코더와, 상기 메모리 셀어레이 블럭을 컨트롤하는 로우 컨트롤 수단과, 결함된 셀의 어드레스를 저장하는 로우 퓨즈수단을 포함하는 반도체 메모리 장치는 상기 메모리 셀어레이 하단에 상기 로우 디코더를 배치하고, 상기 로우 디코더의 하단에 상기 로우 퓨즈수단을 배치하고, 상기 로우 퓨즈수단의 하단에 상기 로우 컨트롤수단을 배치한 후, 외부에서 지정한 로우 어드레스 라인을 상기 로우 디코더와 로우 퓨즈수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하고, 블럭선택 정보로 사용되는 로우 어드레스 라인을 상기 로우 퓨즈수단과 상기 로우 컨트롤 수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는 것을 특징으로 한다.
본 발명에 있어서, 상기 로우 어드레스 라인은 로우 어드레스 버퍼의 출력임을 특징으로 한다.
본 발명에 있어서, 상기 로우 어드레스 라인은 디코딩된 로우 어드레스임을 특징으로 한다.
상기의 목적을 달성하는 본 발명에 따른 다수개의 워드선, 비트선 및 메모리 셀로 구성된 메모리 셀어레이와, 상기 메모리 셀어레이의 비트선 중의 일부를 선택하는 칼럼 디코더와, 상기 메모리 셀어레이를 컨트롤하는 칼럼 컨트롤 수단과, 결함된 셀의 어드레스를 저장하는 칼럼 퓨즈수단을 포함하는 반도체 메모리 장치는 상기 메모리 셀어레이 하단에 상기 칼럼디코더를 배치하고, 상기 칼럼 디코더의 하단에 상기 칼럼 퓨즈수단을 배치하고, 상기 컬럼 퓨즈수단의 하단에 상기 칼럼 컨트롤 수단를 배치하며, 외부에서 지정한 칼럼 어드레스 라인을 상기 칼럼 디코더와 칼럼 퓨즈수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하고, 블럭선택 정보로 사용되는 칼럼 어드레스 라인을 상기 칼럼 퓨즈수단과 상기 칼럼 컨트롤 수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는 것을 특징으로 한다.
본 발명에 있어서, 상기 칼럼 어드레스 라인은 칼럼 어드레스 버퍼의 출력임을 특징으로 한다.
본 발명에 있어서, 상기 칼럼 어드레스 라인은 디코딩된 칼럼 어드레스임을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
제3도는 본 발명에 따른 로우/칼럼계의 디코더 및 퓨즈수단의 전체적인 레이아웃 구조를 나타낸 도면으로서, 256M 디램의 경우를 나타낸다.
제3도에 도시한 바와 같이 로우 퓨즈수단은 로우 디코더와 로우 컨트롤수단 사이에 존재하도록 배치되고, 이와 마찬가지로 칼럼 퓨즈수단은 칼럼 디코더와 컬럼 컨트롤수단 사이에 존재하도록 배선된다.
제4도는 제3도에 도시된 로우계의 상세 도면으로서, 로우 디코더(40)의 하단에 로우 퓨즈수단(42)이 위치하도록 배치하고, 로우 퓨즈수단(42)의 하단에 로우 컨트롤 수단(44)이 위치하도록 배치한다.
또한, 로우 퓨즈수단(42)의 입력으로 사용되는 디코딩된 로우 어드레스들(DRAij, DRAik)이 로우 디코더(40)와 로우 퓨즈 수단 사이와, 로우 퓨즈수단(42)와 로우 컨트롤수단(44)의 사이에 존재하도록 배선한다. 이와 같이 종래에서는 중복되게 배선됨으로써, 반도체 메모리 장치의 레이아웃의 면적을 크게 했던 문제점들을 해결할 수 있게 된다.
제5도는 제4도에 도시된 로우 디코더의 한 예를 보이는 도면으로서, 디코더의 프리차지 신호(PDPX)가 입력되고, DRA234, DRA56, DRA78 및 블럭선택신호(PBLSI)가 입력되는 각각의 트랜지스터가 동작되면, 워드라인을 구동하는 신호(PNWEI)가 출력된다. 여기서, DRA234, DRA56 및 DRA78은 로우 디코더에 사용되는 디코딩된 로우 어드레스이다. DRA234는 로우 어드레스 2, 3, 4를 프리디코딩한 뒤에 발생된 신호로서, 총 8개의 신호가 발생된다. 본 발명의 도면에서는 DRA2340 내지 DRA2347로 나타내고 있다.
제6도는 제4도에 도시한 로우 퓨즈수단의 한 예를 보이는 도면으로서, 입력으로 DRA234, DRA56, DRA78, DRA910, DRA1112가 사용된다. 이 퓨즈수단은 로우 디코더와 로우 컨트롤 수단사이에 존재하는 결함된 메모리 셀을 대체하는데 사용되는 결함 메모리의 어드레스를 저장한다.
제7도는 제5도에 도시된 블럭선택신호(PBLSI)의 발생회로를 나타낸 도면으로서, 디코딩된 로우 어드레스인 DRA910, DRA1112가 입력으로 사용되는 낸드게이트(70)의 출력을 반전한 인버터(72)의 출력에 의해 생성된다. 제3도에 도시된 바와 같이 로우 디코더와 로우 퓨즈수단에 사용되는 DRA234, DRA56 및 DRA78은 로우 디코더와 로우 퓨즈수단사이에 위치하도록 배치하고, 블럭선택신호(PBLSI)를 생성하도록 입력되는 DRA910과 DRA1112는 로우 퓨즈수단과 로우 컨트롤수단 사이에 위치하도록 배치한다. 여기서, 블럭선택신호(PBLSI)는 로우 컨트롤 수단에서 발생되어 로우 디코더로 출력된다.
제8도는 제2도에 도시된 칼럼계의 상세 도면으로서, 제4도에 도시된 로우계의 배치 방법과 동일한 방법으로 칼럼 디코더(8)의 하단에 칼럼 퓨즈수단(82)이 위치하도록 배치하고, 컬럼 퓨즈수단(82)의 하단에 칼럼 컨트롤수단(84)이 위치하도록 배치한다. 또한, 칼럼 퓨즈수단(82)의 입력으로 사용되는 디코딩된 칼럼 어드레스들(DRAij, DRAik)이 칼럼 디코더(80)와 칼럼 퓨즈수단(84) 사이와, 칼럼 퓨즈수단(82)과 칼럼 컨트롤수단(84)의 사이에 위치하도록 배선한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 디코딩된 로우/칼럼 어드레스 라인을 로우/칼럼 디코더와 로우/칼럼 퓨즈수단이 공통으로 점유하도록 배선함으로써, 어드레스 라인의 갯수를 줄여 반도체 메모리 장치의 레이아웃 면적의 크기를 줄이는 효과를 갖는다.

Claims (6)

  1. 다수개의 워드선, 비트선 및 메모리 셀로 구성된 메모리 셀어레이와, 상기 메모리 셀어레이의 워드선 중의 일부를 선택하는 로우 디코더와, 상기 메모리 셀어레이 블럭을 컨트롤하는 로우 컨트롤 수단과, 결함된 셀의 어드레스를 저장하는 로우 퓨즈수단을 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 셀어레이 하단에 상기 로우 디코더를 배치하고, 상기 로우 디코더의 하단에 상기 로우 퓨즈수단을 배치하고, 상기 로우 퓨즈수단의 하단에 상기 로우 컨트롤수단을 배치하며, 외부에서 지정한 로우 어드레스 라인을 상기 로우 디코더와 로우 퓨즈수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하고, 블럭선택정보로 사용되는 로우 어드레스 라인을 상기 로우 퓨즈수단과 상기 로우 컨트롤 수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는 것을 특징으로하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로우 어드레스 라인은 로우 어드레스 버퍼의 출력임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 로우 어드레스 라인은 디코딩된 로우 어드레스임을 특징을 하는 반도체 메모리 장치.
  4. 다수개의 워드선, 비트선 및 메모리 셀로 구성된 메모리 셀어레이와, 상기 메모리 셀어레이의 비트선 중의 일부를 선택하는 칼럼 디코더와, 상기 메모리 셀어레이를 컨트롤하는 칼럼 컨트롤 수단과, 결함된 셀의 어드레스를 저장하는 칼럼 퓨즈수단을 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 셀어레이 하단에 상기 칼럼 디코더를 배치하고, 상기 칼럼 디코더의 하단에 상기 칼럼 퓨즈수단을 배치하고, 상기 칼럼 퓨즈수단의 하단에 상기 칼럼 컨트롤수단을 배치하며, 외부에서 지정한 칼럼 어드레스 라인을 상기 칼럼 디코더와 칼럼 퓨즈수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하고, 블럭선택정보로 사용되는 칼럼 어드레스 라인을 상기 칼럼 퓨즈수단과 상기 칼럼 컨트롤 수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 칼럼 어드레스 라인은 칼럼 어드레스 버퍼의 출력임을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 칼럼 어드레스 라인은 디코딩된 칼럼 어드레스임을 특징으로 하는 반도체 메모리 장치.
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