JPH09230840A - グラフィックドローイングエンジンのための先入れ先出し装置 - Google Patents
グラフィックドローイングエンジンのための先入れ先出し装置Info
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- JPH09230840A JPH09230840A JP8290340A JP29034096A JPH09230840A JP H09230840 A JPH09230840 A JP H09230840A JP 8290340 A JP8290340 A JP 8290340A JP 29034096 A JP29034096 A JP 29034096A JP H09230840 A JPH09230840 A JP H09230840A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 グラフィックドローイングエンジンのための
先入れ先出し装置を提供する。 【解決手段】 グラフィックドローイングエンジン部５
１からグラフィックデータを伝送される複数のデータ処
理装置５５，５７，５９を有するパイプライン５３と、
パイプライン５３のグラフィックデータ伝送状態を制御
するドローイングエンジン制御部６３と、パイプライン
５３とドローイングエンジン制御部６３に連結されたグ
ラフィックドローイングエンジンのための先入れ先出し
装置において、先入れ先出し装置６１はパイプラインの
データ処理装置より少なくとも一つ多い複数のレジスタ
ー４１，４３，４５，４７，４９から構成され、レジス
ターのうち空いているレジスターの数がデータ処理装置
５５，５７，５９の数より少ない時には制御信号を発生
してパイプライン５３の動作を中止させることにより先
入れ先出し装置６１に蓄えられるデータの損失を防止す
ることができる。
先入れ先出し装置を提供する。 【解決手段】 グラフィックドローイングエンジン部５
１からグラフィックデータを伝送される複数のデータ処
理装置５５，５７，５９を有するパイプライン５３と、
パイプライン５３のグラフィックデータ伝送状態を制御
するドローイングエンジン制御部６３と、パイプライン
５３とドローイングエンジン制御部６３に連結されたグ
ラフィックドローイングエンジンのための先入れ先出し
装置において、先入れ先出し装置６１はパイプラインの
データ処理装置より少なくとも一つ多い複数のレジスタ
ー４１，４３，４５，４７，４９から構成され、レジス
ターのうち空いているレジスターの数がデータ処理装置
５５，５７，５９の数より少ない時には制御信号を発生
してパイプライン５３の動作を中止させることにより先
入れ先出し装置６１に蓄えられるデータの損失を防止す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明はグラフィックドロー
イングエンジンのための先入れ先出し(FIFO:First In F
irst Out)装置に係り、特にコンピュータに用いられる
グラフィックドローイングエンジン(Graphic Drawing E
ngine)のための先入れ先出し装置に関する。
イングエンジンのための先入れ先出し(FIFO:First In F
irst Out)装置に係り、特にコンピュータに用いられる
グラフィックドローイングエンジン(Graphic Drawing E
ngine)のための先入れ先出し装置に関する。
【０００２】
【従来の技術】コンピュータでデータを処理する過程に
おいてデータを臨時に蓄える場所が必要な時、よく用い
られるのがレジスターである。レジスターにデータが蓄
えられ、蓄えられたデータが再び回収される方法として
先入れ先出し方法と先入れ後出し(FILO:First In Last
Out)方法とがある。先入れ先出し方法は先に蓄えられた
データが先に回収される方法であり、先入れ後出し方法
は先に蓄えられたデータが後に回収される方法である。
スタック(stack)、テーブル、リスト等に先入れ先出し
方法が用いられており、グラフィックデータの伝送過程
でも先入れ先出し方法が主として用いられている。
おいてデータを臨時に蓄える場所が必要な時、よく用い
られるのがレジスターである。レジスターにデータが蓄
えられ、蓄えられたデータが再び回収される方法として
先入れ先出し方法と先入れ後出し(FILO:First In Last
Out)方法とがある。先入れ先出し方法は先に蓄えられた
データが先に回収される方法であり、先入れ後出し方法
は先に蓄えられたデータが後に回収される方法である。
スタック(stack)、テーブル、リスト等に先入れ先出し
方法が用いられており、グラフィックデータの伝送過程
でも先入れ先出し方法が主として用いられている。
【０００３】図１は従来のグラフィックドローイングエ
ンジンのための先入れ先出し装置のブロック図である。
その構造はデータを蓄えられるたった一つのレジスター
１１から構成されている。前記レジスター１１に蓄えら
れたデータはクロック信号（ＣＫ）と書込許容信号（Ｗ
ＥＮ）により出力される。
ンジンのための先入れ先出し装置のブロック図である。
その構造はデータを蓄えられるたった一つのレジスター
１１から構成されている。前記レジスター１１に蓄えら
れたデータはクロック信号（ＣＫ）と書込許容信号（Ｗ
ＥＮ）により出力される。
【０００４】図２は前記図１の先入れ先出し装置を用い
たグラフィックドローイングエンジンのブロック図であ
る。その構造はドローイングエンジン部２１と、前記ド
ローイングエンジン部２１から伝送されたデータが一時
蓄えられるパイプライン２３と、前記パイプライン２３
からデータを供されて一時蓄える先入れ先出し装置３１
と、前記先入れ先出し装置３１からファイフォフル(fif
o-full)信号を供されて前記パイプライン２３に蓄えら
れたデータの出力を制御するドローイングエンジン制御
部３３とから構成されている。前記パイプライン２３は
Ｎ個、例えば三つのデータ処理装置２５，２７，２９か
ら構成されている。
たグラフィックドローイングエンジンのブロック図であ
る。その構造はドローイングエンジン部２１と、前記ド
ローイングエンジン部２１から伝送されたデータが一時
蓄えられるパイプライン２３と、前記パイプライン２３
からデータを供されて一時蓄える先入れ先出し装置３１
と、前記先入れ先出し装置３１からファイフォフル(fif
o-full)信号を供されて前記パイプライン２３に蓄えら
れたデータの出力を制御するドローイングエンジン制御
部３３とから構成されている。前記パイプライン２３は
Ｎ個、例えば三つのデータ処理装置２５，２７，２９か
ら構成されている。
【０００５】前記グラフィックドローイングエンジンの
先入れ先出し方法は、前記先入れ先出し装置３１にデー
タがフル(full)されないとファイフォフル信号はオフ(o
ff)された状態を保ち、前記ドローイングエンジン制御
部３３の書込許容信号はオン(on)状態を保つ。この状態
で前記ドローイングエンジン部２１から伝送されたグラ
フィックデータはパイプライン２３に蓄えられ、このデ
ータはクロック信号と書込許容信号により前記先入れ先
出し装置３１に蓄えられる。そうするうちに、前記先入
れ先出し装置３１にデータがフルされるとファイフォフ
ル信号はオンされ、前記ドローイングエンジン制御部３
３は前記パイプライン２３内のすべてのレジスター２
５，２７，２９に連結された書込許容信号をオフさせ
る。すると、パイプライン２３は作動を中止して先入れ
先出し装置３１にデータを伝送しなくなる。
先入れ先出し方法は、前記先入れ先出し装置３１にデー
タがフル(full)されないとファイフォフル信号はオフ(o
ff)された状態を保ち、前記ドローイングエンジン制御
部３３の書込許容信号はオン(on)状態を保つ。この状態
で前記ドローイングエンジン部２１から伝送されたグラ
フィックデータはパイプライン２３に蓄えられ、このデ
ータはクロック信号と書込許容信号により前記先入れ先
出し装置３１に蓄えられる。そうするうちに、前記先入
れ先出し装置３１にデータがフルされるとファイフォフ
ル信号はオンされ、前記ドローイングエンジン制御部３
３は前記パイプライン２３内のすべてのレジスター２
５，２７，２９に連結された書込許容信号をオフさせ
る。すると、パイプライン２３は作動を中止して先入れ
先出し装置３１にデータを伝送しなくなる。
【０００６】前述した従来のグラフィックドローイング
エンジンのための先入れ先出し装置によると、先入れ先
出し装置にグラフィックデータが蓄えられる間先入れ先
出し装置がフルされた状態でファイフォフル信号がオン
されると、パイプラインに蓄えられているデータが持続
的に先入れ先出し装置に伝送され先入れ先出し装置に予
め蓄えられていたデータと重なるようになりデータの一
部が損なわれる場合が発生され得る。
エンジンのための先入れ先出し装置によると、先入れ先
出し装置にグラフィックデータが蓄えられる間先入れ先
出し装置がフルされた状態でファイフォフル信号がオン
されると、パイプラインに蓄えられているデータが持続
的に先入れ先出し装置に伝送され先入れ先出し装置に予
め蓄えられていたデータと重なるようになりデータの一
部が損なわれる場合が発生され得る。
【０００７】
【発明が解決しょうとする課題】本発明は前述した従来
の問題点を解決するためのものであり、グラフィックデ
ータの損失を防止し得るグラフィックドローイングエン
ジンのための先入れ先出し装置を提供するにその目的が
ある。
の問題点を解決するためのものであり、グラフィックデ
ータの損失を防止し得るグラフィックドローイングエン
ジンのための先入れ先出し装置を提供するにその目的が
ある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に本発明は、グラフィックドローイングエンジン部から
グラフィックデータを伝送される複数のデータ処理装置
を有するパイプラインと、前記パイプラインのグラフィ
ックデータ伝送状態を制御するドローイングエンジン制
御部及び前記パイプラインとドローイングエンジン制御
部に連結されたグラフィックドローイングエンジンのた
めの先入れ先出し装置において、前記先入れ先出し装置
は前記パイプラインのデータ処理装置より少なくとも一
つ多い複数のレジスターから構成され、前記レジスター
のうち空いているレジスターの数が前記データ処理装置
の数より少ない時には制御信号を発生しパイプラインの
動作を中止させることを特徴とするグラフィックドロー
イングエンジンのための先入れ先出し装置を提供する。
前記本発明によりグラフィックデータの損失を防止する
ことができる。
に本発明は、グラフィックドローイングエンジン部から
グラフィックデータを伝送される複数のデータ処理装置
を有するパイプラインと、前記パイプラインのグラフィ
ックデータ伝送状態を制御するドローイングエンジン制
御部及び前記パイプラインとドローイングエンジン制御
部に連結されたグラフィックドローイングエンジンのた
めの先入れ先出し装置において、前記先入れ先出し装置
は前記パイプラインのデータ処理装置より少なくとも一
つ多い複数のレジスターから構成され、前記レジスター
のうち空いているレジスターの数が前記データ処理装置
の数より少ない時には制御信号を発生しパイプラインの
動作を中止させることを特徴とするグラフィックドロー
イングエンジンのための先入れ先出し装置を提供する。
前記本発明によりグラフィックデータの損失を防止する
ことができる。
【０００９】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき更に詳細に説明する。図３は本発明のグラ
フィックドローイングエンジンのための先入れ先出し装
置のブロック図である。その構造はデータを蓄えられる
五つのレジスター４１，４３，４５，４７，４９から構
成されている。前記レジスター４１，４３，４５，４
７，４９に蓄えられたデータはクロック信号（ＣＫ）と
書込許容信号（ＷＥＮ）により出力される。
図面に基づき更に詳細に説明する。図３は本発明のグラ
フィックドローイングエンジンのための先入れ先出し装
置のブロック図である。その構造はデータを蓄えられる
五つのレジスター４１，４３，４５，４７，４９から構
成されている。前記レジスター４１，４３，４５，４
７，４９に蓄えられたデータはクロック信号（ＣＫ）と
書込許容信号（ＷＥＮ）により出力される。
【００１０】図４は前記図３の先入れ先出し装置を用い
たグラフィックドローイングエンジンのブロック図であ
る。その構造はドローイングエンジン部５１と、前記ド
ローイングエンジン部５１から伝送されたデータが一時
蓄えられるパイプライン５３と、前記パイプライン５３
からデータを供されて一時蓄える先入れ先出し装置６１
と、前記先入れ先出し装置６１からファイフォフル信号
を供されて前記パイプライン５３に蓄えられたデータを
出力するかしないかを制御するドローイングエンジン制
御部６３とから構成されている。前記パイプライン５３
は三つのデータ処理装置５５，５７，５９から、前記先
入れ先出し装置６１は五つのレジスター４１，４３，４
５，４７，４９から構成されている。
たグラフィックドローイングエンジンのブロック図であ
る。その構造はドローイングエンジン部５１と、前記ド
ローイングエンジン部５１から伝送されたデータが一時
蓄えられるパイプライン５３と、前記パイプライン５３
からデータを供されて一時蓄える先入れ先出し装置６１
と、前記先入れ先出し装置６１からファイフォフル信号
を供されて前記パイプライン５３に蓄えられたデータを
出力するかしないかを制御するドローイングエンジン制
御部６３とから構成されている。前記パイプライン５３
は三つのデータ処理装置５５，５７，５９から、前記先
入れ先出し装置６１は五つのレジスター４１，４３，４
５，４７，４９から構成されている。
【００１１】前記図４の先入れ先出し方法を説明する
と、最初に前記先入れ先出し装置６１にはデータが蓄え
られていないため、ファイフォフル信号はオフであり書
込許容信号はオンの状態である。このような状態で前記
ドローイングエンジン部５１はグラフィックデータを前
記パイプライン５３の各データ処理装置５５，５７，５
９に伝送し、このデータはオフされたファイフォフル信
号とオンされた書込許容信号及びクロック信号により先
入れ先出し装置６１の第１ないし第５レジスター４１，
４３，４５，４７，４９に順番に蓄えられる。それで、
図４に示されたように第１レジスター４１と第２レジス
ター４３及び第３レジスター４５にデータが蓄えられる
と先入れ先出し装置６１はファイフォフル信号をオンさ
せる。すると、前記ドローイングエンジン制御部６３は
ファイフォフル信号がオンされるやいなや書込許容信号
をオフさせてパイプライン５３のデータ伝送動作を中止
させる。従って、データはパイプライン５３から先入れ
先出し装置６１へと伝送されなくなる。そうするうち、
第３レジスター４５のデータがメモリー制御器に出力さ
れるとファイフォフル信号はオフされ書込許容信号はオ
ンされてパイプライン５３に蓄えられたデータの伝送が
再び開始される。このように前記先入れ先出し装置６１
のレジスター４１，４３，４５，４７，４９のうち三つ
以上のレジスターにデータが蓄えられるとファイフォフ
ル信号がオンされてパイプライン５３からデータが伝送
されなくなるので先入れ先出し装置６１のデータが損な
われることが防止される。
と、最初に前記先入れ先出し装置６１にはデータが蓄え
られていないため、ファイフォフル信号はオフであり書
込許容信号はオンの状態である。このような状態で前記
ドローイングエンジン部５１はグラフィックデータを前
記パイプライン５３の各データ処理装置５５，５７，５
９に伝送し、このデータはオフされたファイフォフル信
号とオンされた書込許容信号及びクロック信号により先
入れ先出し装置６１の第１ないし第５レジスター４１，
４３，４５，４７，４９に順番に蓄えられる。それで、
図４に示されたように第１レジスター４１と第２レジス
ター４３及び第３レジスター４５にデータが蓄えられる
と先入れ先出し装置６１はファイフォフル信号をオンさ
せる。すると、前記ドローイングエンジン制御部６３は
ファイフォフル信号がオンされるやいなや書込許容信号
をオフさせてパイプライン５３のデータ伝送動作を中止
させる。従って、データはパイプライン５３から先入れ
先出し装置６１へと伝送されなくなる。そうするうち、
第３レジスター４５のデータがメモリー制御器に出力さ
れるとファイフォフル信号はオフされ書込許容信号はオ
ンされてパイプライン５３に蓄えられたデータの伝送が
再び開始される。このように前記先入れ先出し装置６１
のレジスター４１，４３，４５，４７，４９のうち三つ
以上のレジスターにデータが蓄えられるとファイフォフ
ル信号がオンされてパイプライン５３からデータが伝送
されなくなるので先入れ先出し装置６１のデータが損な
われることが防止される。
【００１２】
【発明の効果】本発明によると、先入れ先出し装置６１
の空いているレジスターの数がパイプライン５３のデー
タ処理装置より一つでも少ない場合にはパイプラインに
蓄えられたデータが先入れ先出し装置６１に伝送されな
くなり先入れ先出し装置６１に蓄えられたデータは安全
に保たれる。本発明は前記実施例に限られず、多くの変
形が本発明の技術的思想内で当分野において通常の知識
を有する者により可能であることは明白である。
の空いているレジスターの数がパイプライン５３のデー
タ処理装置より一つでも少ない場合にはパイプラインに
蓄えられたデータが先入れ先出し装置６１に伝送されな
くなり先入れ先出し装置６１に蓄えられたデータは安全
に保たれる。本発明は前記実施例に限られず、多くの変
形が本発明の技術的思想内で当分野において通常の知識
を有する者により可能であることは明白である。
【図１】 従来のグラフィックドローイングエンジンの
ための先入れ先出し装置のブロック図である。
ための先入れ先出し装置のブロック図である。
【図２】 図１の先入れ先出し装置を用いたグラフィッ
クドローイングエンジンのブロック図である。
クドローイングエンジンのブロック図である。
【図３】 本発明のグラフィックドローイングエンジン
のための先入れ先出し装置のブロック図である。
のための先入れ先出し装置のブロック図である。
【図４】 図３の先入れ先出し装置を用いたグラフィッ
クドローイングエンジンのブロック図である。
クドローイングエンジンのブロック図である。
１１ レジスター、２１ ドローイングエンジン部、２
３ パイプライン、２５，２７，２９ データ処理装
置、３１ 先入れ先出し装置、３３ ドローイングエン
ジン制御部、４１，４３，４５，４７，４９ レジスタ
ー、５１ ドローイングエンジン部、５３ パイプライ
ン、５５，５７，５９ データ処理装置、６１ 先入れ
先出し装置、６３ ドローイングエンジン制御部
３ パイプライン、２５，２７，２９ データ処理装
置、３１ 先入れ先出し装置、３３ ドローイングエン
ジン制御部、４１，４３，４５，４７，４９ レジスタ
ー、５１ ドローイングエンジン部、５３ パイプライ
ン、５５，５７，５９ データ処理装置、６１ 先入れ
先出し装置、６３ ドローイングエンジン制御部
Claims (2)
- 【請求項１】 グラフィックドローイングエンジン部か
らグラフィックデータを伝送される複数のデータ処理装
置を有するパイプラインと、前記パイプラインのグラフ
ィックデータ伝送状態を制御するドローイングエンジン
制御部に連結されたグラフィックドローイングエンジン
のための先入れ先出し装置において、 前記先入れ先出し装置は前記パイプラインのデータ処理
装置より少なくとも一つ多い複数のレジスターから構成
され前記レジスターのうち空いているレジスターの数が
前記データ処理装置の数より少ない時には制御信号を発
生しパイプラインの動作を中止させることを特徴とする
グラフィックドローイングエンジンのための先入れ先出
し装置。 - 【請求項２】 前記制御信号が発生してパイプラインの
動作が中止された後、前記先入れ先出し装置の空いてい
るレジスターの数が前記データ処理装置の数と同じかそ
れ以上である場合、前記パイプラインの動作が再開され
ることを特徴とする請求項１に記載のグラフィックドロ
ーイングエンジンのための先入れ先出し装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003960A KR0165515B1 (ko) | 1996-02-17 | 1996-02-17 | 그래픽 데이터의 선입선출기 및 선입선출 방법 |
| KR1996-P-003960 | 1996-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09230840A true JPH09230840A (ja) | 1997-09-05 |
| JP3822685B2 JP3822685B2 (ja) | 2006-09-20 |
Family
ID=19451436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29034096A Expired - Fee Related JP3822685B2 (ja) | 1996-02-17 | 1996-10-31 | グラフィックドローイングエンジンのための先入れ先出し装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5889533A (ja) |
| JP (1) | JP3822685B2 (ja) |
| KR (1) | KR0165515B1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
| DE19654595A1 (de) * | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
| EP1329816B1 (de) * | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
| US6381659B2 (en) * | 1999-01-19 | 2002-04-30 | Maxtor Corporation | Method and circuit for controlling a first-in-first-out (FIFO) buffer using a bank of FIFO address registers capturing and saving beginning and ending write-pointer addresses |
| US8230411B1 (en) * | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
| EP1342158B1 (de) | 2000-06-13 | 2010-08-04 | Richter, Thomas | Pipeline ct-protokolle und -kommunikation |
| ATE437476T1 (de) * | 2000-10-06 | 2009-08-15 | Pact Xpp Technologies Ag | Zellenanordnung mit segmentierter zwischenzellstruktur |
| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| US20090300262A1 (en) * | 2001-03-05 | 2009-12-03 | Martin Vorbach | Methods and devices for treating and/or processing data |
| US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
| US20070299993A1 (en) * | 2001-03-05 | 2007-12-27 | Pact Xpp Technologies Ag | Method and Device for Treating and Processing Data |
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| WO2005045692A2 (en) | 2003-08-28 | 2005-05-19 | Pact Xpp Technologies Ag | Data processing device and method |
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| US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
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| US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
| US7577822B2 (en) * | 2001-12-14 | 2009-08-18 | Pact Xpp Technologies Ag | Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization |
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