JPH02135562A - キュー・バッファの制御方式 - Google Patents
キュー・バッファの制御方式Info
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- JPH02135562A JPH02135562A JP28922288A JP28922288A JPH02135562A JP H02135562 A JPH02135562 A JP H02135562A JP 28922288 A JP28922288 A JP 28922288A JP 28922288 A JP28922288 A JP 28922288A JP H02135562 A JPH02135562 A JP H02135562A
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- 239000000872 buffer Substances 0.000 title claims abstract description 86
- 238000003860 storage Methods 0.000 claims description 45
- 238000001514 detection method Methods 0.000 claims description 16
- 230000004044 response Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract description 2
- 238000007726 management method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- 239000002699 waste material Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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-
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
情報処理装置に関し、
キュー・バッファへの入力を禁止するビジー信号が適切
な条件で出力することを目的とし、データ読み出し要求
を受けてデータを出力する記憶装置から出力されたデー
タを格納するキュー・バッファと、前記キュー・バッフ
ァからデータが出力される毎に、信号を出力する出力デ
ータ検出手段と、データ読み出し要求を記憶装置が受け
る前に、キュー・バッファに入力されるべきデータがあ
ることを前記データ読み出し要求から検出する毎に、信
号を出力する入力データ検出手段を有し、前記入力デー
タ検出手段と出力データ検出手段から出力される信号か
ら、前記キュー・バッファに格納されるべきデータ数を
調べ、前記データ数がキュー・バッファの最大データ格
納数に達した時、前記記憶装置からキュー・バッファに
新たに格納されるデータの読み出し要求を停止するデー
タ読出停止手段を有する構成とする。
な条件で出力することを目的とし、データ読み出し要求
を受けてデータを出力する記憶装置から出力されたデー
タを格納するキュー・バッファと、前記キュー・バッフ
ァからデータが出力される毎に、信号を出力する出力デ
ータ検出手段と、データ読み出し要求を記憶装置が受け
る前に、キュー・バッファに入力されるべきデータがあ
ることを前記データ読み出し要求から検出する毎に、信
号を出力する入力データ検出手段を有し、前記入力デー
タ検出手段と出力データ検出手段から出力される信号か
ら、前記キュー・バッファに格納されるべきデータ数を
調べ、前記データ数がキュー・バッファの最大データ格
納数に達した時、前記記憶装置からキュー・バッファに
新たに格納されるデータの読み出し要求を停止するデー
タ読出停止手段を有する構成とする。
本発明は、キュー・バッファに於けるビジー管理を行う
方式に関する。
方式に関する。
主記憶装置からデータが読みだされ前記データが外部記
憶装置に書き込まれる際に、−旦キュー・バッファに格
納し、キュー・バッファから外部記憶装置に書き込む。
憶装置に書き込まれる際に、−旦キュー・バッファに格
納し、キュー・バッファから外部記憶装置に書き込む。
これは外部記憶装置は、読み出し及び書き込み速度が、
前記主記憶装置よりも遅く、又両者は非同期に動作して
いる為である。
前記主記憶装置よりも遅く、又両者は非同期に動作して
いる為である。
さて、キュー・バッファ記憶装置は、データ格納数が限
られている。仮に、３２個のデータ格納が可能であると
する。外部記憶装置からデータの書き込み許可が出ず、
主記憶装置からはデータが読み出され、キュー・バッフ
ァ記憶装置にデータが書き込まれ続けると、キュー・バ
ッファ記憶装置は、データ格納数の容量を越えてしまう
。
られている。仮に、３２個のデータ格納が可能であると
する。外部記憶装置からデータの書き込み許可が出ず、
主記憶装置からはデータが読み出され、キュー・バッフ
ァ記憶装置にデータが書き込まれ続けると、キュー・バ
ッファ記憶装置は、データ格納数の容量を越えてしまう
。
従って、主記憶装置からキュー・バッファ記憶装置に入
力されるデータ数と、キュー・バッファ記憶装置から外
部記憶装置に出力されるデータ数から、キュー・バッフ
ァ記憶装置に格納されているデータ数を把握し、前記デ
ータ数が、ある数に達したら、主記憶装置からのデータ
の読み出し命令を停止させるビジー信号を出力するビジ
ー管理回路が設けられている。
力されるデータ数と、キュー・バッファ記憶装置から外
部記憶装置に出力されるデータ数から、キュー・バッフ
ァ記憶装置に格納されているデータ数を把握し、前記デ
ータ数が、ある数に達したら、主記憶装置からのデータ
の読み出し命令を停止させるビジー信号を出力するビジ
ー管理回路が設けられている。
ある命令が実行され、主記憶装置からデータが読みださ
れ、キュー・バッファに前記データが読み込まれる迄に
は、何τ（タウ：クロックパルスの周期）か時間がかか
る。仮に２０τの時間がかかるとすると、キュー・バッ
ファに３２個のデータが格納されてからビジー管理回路
がビジー信号を出して、命令の実行を停止していたので
は、主記憶装置に命令が入力されキュー・バッファに前
記主記憶装置からのデータが、読み込まれる迄には、２
０τかかるので、最大２０のデータが、ビジー信号出力
後もキュー・バッファに読み込まれてしまう。
れ、キュー・バッファに前記データが読み込まれる迄に
は、何τ（タウ：クロックパルスの周期）か時間がかか
る。仮に２０τの時間がかかるとすると、キュー・バッ
ファに３２個のデータが格納されてからビジー管理回路
がビジー信号を出して、命令の実行を停止していたので
は、主記憶装置に命令が入力されキュー・バッファに前
記主記憶装置からのデータが、読み込まれる迄には、２
０τかかるので、最大２０のデータが、ビジー信号出力
後もキュー・バッファに読み込まれてしまう。
従って、ビジー管理回路は、キュー・バッファに１２個
データが格納された時点で、ビジー信号を出力する。
データが格納された時点で、ビジー信号を出力する。
ビジー信号を出してからキュー・バッファへの入力が確
実に止まる事が保障される迄に、キュー・バッファ記憶
装置に入力されるデータの数を考えて、ビジー信号を出
す為、バッファ容量に無駄が住じるうえに、頻繁にビジ
ー信号が発生する事により、性能の低下を招くという問
題を生じていた。
実に止まる事が保障される迄に、キュー・バッファ記憶
装置に入力されるデータの数を考えて、ビジー信号を出
す為、バッファ容量に無駄が住じるうえに、頻繁にビジ
ー信号が発生する事により、性能の低下を招くという問
題を生じていた。
従って、本発明は、上記の問題点を悉く解決し、キュー
・バッファ記憶装置の容量に無駄が生じることがないキ
ュー・バッファ記憶装置の制御方式を提供するものであ
る。
・バッファ記憶装置の容量に無駄が生じることがないキ
ュー・バッファ記憶装置の制御方式を提供するものであ
る。
第１図は、本発明の原理説明図である。図中、１１は記
憶装置、１２はキュー・バッファ記憶装置、１３は入力
データ検出手段、１４はデータ読み出し停止手段、１５
は出力データ検出手段である。
憶装置、１２はキュー・バッファ記憶装置、１３は入力
データ検出手段、１４はデータ読み出し停止手段、１５
は出力データ検出手段である。
データ読み出し要求を受けてデータを出力する記憶袋Ｗ
（１１）から出力されたデータを格納するキュー・バッ
ファ（１２）と、前記キュー・バッファ（１２）からデ
ータが出力される毎に、信号を出力する出力データ検出
手段（１５）と、データ読み出し要求を記憶装置（１１
）が受ける前に、キュー・バッファ（１２）に入力され
るべきデータがあることを前記データ読み出し要求から
検出する毎に、信号を出力する入力データ検出手段（１
３）を有し、前記入力データ検出手段（１３）と出力デ
ータ検出手段（１５）から出力される信号から、前記キ
ュー・バッファ（１２）に格納されるべきデータ数を調
べ、前記データ数がキュー・バッファ（１２）の最大デ
ータ格納数に達した時、前記記憶装置（１１）からキュ
ー・バッファ（１２）に新たに格納されるデータの読み
出し要求を停止するデータ読出停止手段（１４）を有す
る事を構成とする。
（１１）から出力されたデータを格納するキュー・バッ
ファ（１２）と、前記キュー・バッファ（１２）からデ
ータが出力される毎に、信号を出力する出力データ検出
手段（１５）と、データ読み出し要求を記憶装置（１１
）が受ける前に、キュー・バッファ（１２）に入力され
るべきデータがあることを前記データ読み出し要求から
検出する毎に、信号を出力する入力データ検出手段（１
３）を有し、前記入力データ検出手段（１３）と出力デ
ータ検出手段（１５）から出力される信号から、前記キ
ュー・バッファ（１２）に格納されるべきデータ数を調
べ、前記データ数がキュー・バッファ（１２）の最大デ
ータ格納数に達した時、前記記憶装置（１１）からキュ
ー・バッファ（１２）に新たに格納されるデータの読み
出し要求を停止するデータ読出停止手段（１４）を有す
る事を構成とする。
出力データ検出手段１５は、キュー・バ・ンファ１２か
らデータの出力がある毎に信号を出力する。
らデータの出力がある毎に信号を出力する。
また入力データ検出手段１３は、キュー・バッファ１２
に入力れるデータがあることを、キュー・バッファに入
力されるデータを読み出すデータ読み出し要求から、前
記要求を記憶装置１１が受ける前に検出する毎に、信号
を出力する。
に入力れるデータがあることを、キュー・バッファに入
力されるデータを読み出すデータ読み出し要求から、前
記要求を記憶装置１１が受ける前に検出する毎に、信号
を出力する。
前記２つの信号より、データ読み出し停止手段１４はキ
ュー・バッファ１２に格納されるべきデータ数を把握し
、前記データ数が、キュー・バッファ１２の最大データ
数に達したら、前記データ読み出し要求を停止させる。
ュー・バッファ１２に格納されるべきデータ数を把握し
、前記データ数が、キュー・バッファ１２の最大データ
数に達したら、前記データ読み出し要求を停止させる。
従って、記憶装置１１からデータが読み出されてからで
は無く、読み出される前に、キュー・バッファ１２にデ
ータ入力があることが判るので、キュー・バッファ１２
の記憶容量を最大限に使用することが可能となる。
は無く、読み出される前に、キュー・バッファ１２にデ
ータ入力があることが判るので、キュー・バッファ１２
の記憶容量を最大限に使用することが可能となる。
［実施例］
第２図は、本発明の一実施例のブロック図である。第２
図中、１はプライオリティ選択回路、２は主記憶装置、
３は分配回路、４はキュー・バッファ、５はビジー管理
回路、６はキュー・バッファ出力制御回路、２１〜２６
はレジスタ、３１〜５工は信号線である。信号線は信号
も表すものとする。４６．４９はビジー信号、５１は出
力可能信号である。キュー・バッファ４には最大３２の
データが格納されるものとする。以下、図面に従って、
本発明の一実施例を説明する。
図中、１はプライオリティ選択回路、２は主記憶装置、
３は分配回路、４はキュー・バッファ、５はビジー管理
回路、６はキュー・バッファ出力制御回路、２１〜２６
はレジスタ、３１〜５工は信号線である。信号線は信号
も表すものとする。４６．４９はビジー信号、５１は出
力可能信号である。キュー・バッファ４には最大３２の
データが格納されるものとする。以下、図面に従って、
本発明の一実施例を説明する。
レジスタ２１，２２．２３には、信号線３１゜３２．３
３を通じて、中央処理装置（ｃｐｕ）から要求が送られ
る。その後、プライオリティ選択回路１に入力され、信
号３４，３５．３６から処理要求を選択し、信号線３７
を経て、主記憶装置２にアクセスする。このときのデー
タは分配回路３に送られ、処理要求に応じて、レジスタ
２４゜２５．２６に振り分けられる。さて、レジスタ２
４に格納されたデータは、キュー・バッファ記憶装置４
に格納され、その後、外部記憶装置へ書き込まれる。
３を通じて、中央処理装置（ｃｐｕ）から要求が送られ
る。その後、プライオリティ選択回路１に入力され、信
号３４，３５．３６から処理要求を選択し、信号線３７
を経て、主記憶装置２にアクセスする。このときのデー
タは分配回路３に送られ、処理要求に応じて、レジスタ
２４゜２５．２６に振り分けられる。さて、レジスタ２
４に格納されたデータは、キュー・バッファ記憶装置４
に格納され、その後、外部記憶装置へ書き込まれる。
さて、外部記憶装置から、ビジー信号４９がキュー・バ
ッファ出力制御回路６に入力されていなければ、前記キ
ュー・バッファ出力制御回路６は、キュー・バッファ記
憶装置４に出力可能信号５１を出力し、前記キュー・バ
ッファ記憶装置４に格納されているデータを外部記憶装
置に出力する。
ッファ出力制御回路６に入力されていなければ、前記キ
ュー・バッファ出力制御回路６は、キュー・バッファ記
憶装置４に出力可能信号５１を出力し、前記キュー・バ
ッファ記憶装置４に格納されているデータを外部記憶装
置に出力する。
また、キュー・バッファ出力制御回路６は、キュー・バ
ッファ４から外部記憶装置に出力がある毎に、ビジー管
理回路５にデータが出力されたことを伝える。更に、上
記プライオリティ選択回路１では、レジスタ２１〜２３
から入力される要求をデコードし、前記要求内に格納さ
れている、主記憶装置から読み出されるデータの出力光
から、前記データがキュー・バッファ４に入力されるか
どうかを判断し、前記キュー・バッファ４に入力する命
令がある毎に、ビジー管理回路５に伝える。
ッファ４から外部記憶装置に出力がある毎に、ビジー管
理回路５にデータが出力されたことを伝える。更に、上
記プライオリティ選択回路１では、レジスタ２１〜２３
から入力される要求をデコードし、前記要求内に格納さ
れている、主記憶装置から読み出されるデータの出力光
から、前記データがキュー・バッファ４に入力されるか
どうかを判断し、前記キュー・バッファ４に入力する命
令がある毎に、ビジー管理回路５に伝える。
従って、ビジー管理回路５はキュー・バッファ出力制御
回路６からのキュー・バッファ４のデータ出力情報と、
プライオリティ選択回路１に入力された要求から判断さ
れるキュー・バッファ記憶装置４へのデータ入力情報か
ら、前記キュー・バッファ記憶装置４に幾つデータが格
納されるかを判断し、前記キュー・バッファ記憶装置４
に格納されるデータ数が、３２に達したらプライオリテ
ィ選択回路１にビジー信号４６を送り、キュー・バッフ
ァ記憶装置４に書き込みを行う命令を一時的に停止する
。
回路６からのキュー・バッファ４のデータ出力情報と、
プライオリティ選択回路１に入力された要求から判断さ
れるキュー・バッファ記憶装置４へのデータ入力情報か
ら、前記キュー・バッファ記憶装置４に幾つデータが格
納されるかを判断し、前記キュー・バッファ記憶装置４
に格納されるデータ数が、３２に達したらプライオリテ
ィ選択回路１にビジー信号４６を送り、キュー・バッフ
ァ記憶装置４に書き込みを行う命令を一時的に停止する
。
以上、実施例に従い、本発明を説明した。
実施例では、主記憶装置から外部記憶装置へデータを書
き込む場合を例に説明したが、本発明は、これに限られ
る物ではない。
き込む場合を例に説明したが、本発明は、これに限られ
る物ではない。
上記に示すように、本発明は本発明の要旨に従い種々の
変形が可能であり、本発明はそれらを排除するものでは
ない。
変形が可能であり、本発明はそれらを排除するものでは
ない。
以上説明した様に、キュー・バッファへの入力を禁止す
るビジー信号が適切な条件で出力されるので、バッファ
の容量を有効に利用することが出来ると共に、キュー・
バッファ・ビジーによる性能低下を最小限に留めること
が出来る。
るビジー信号が適切な条件で出力されるので、バッファ
の容量を有効に利用することが出来ると共に、キュー・
バッファ・ビジーによる性能低下を最小限に留めること
が出来る。
第１図は、本発明の原理説明図、第２図は本発明の一実
施例を説明するためのブロック図である。 １・・・・・・・・・・・・・・・・プライオリティ選
択回路２・・・・・・・・・・・・・・・・主記憶装置
３・・・・・・・・・・・・・・・・分配回路４・・・
・・・・・・・・・・・・・キュー・バッファ５・・・
・・・・・・・・・・・・・ビジー管理回路６・・・・
・・・・・・・・・・・・キュー・バッファ出力制御回
路
施例を説明するためのブロック図である。 １・・・・・・・・・・・・・・・・プライオリティ選
択回路２・・・・・・・・・・・・・・・・主記憶装置
３・・・・・・・・・・・・・・・・分配回路４・・・
・・・・・・・・・・・・・キュー・バッファ５・・・
・・・・・・・・・・・・・ビジー管理回路６・・・・
・・・・・・・・・・・・キュー・バッファ出力制御回
路
Claims (1)
- 【特許請求の範囲】 データ読み出し要求を受けてデータを出力する記憶装
置（１１）から出力されたデータを格納するキュー・バ
ッファ（１２）と、 前記キュー・バッファ（１２）からデータが出力される
毎に、信号を出力する出力データ検出手段（１５）と、 データ読み出し要求を記憶装置（１１）が受ける前に、
キュー・バッファ（１２）に入力されるべきデータがあ
ることを前記データ読み出し要求から検出する毎に、信
号を出力する入力データ検出手段（１３）を有し、 前記入力データ検出手段（１３）と出力データ検出手段
（１５）から出力される信号から、前記キュー・バッフ
ァ（１２）に格納されるべきデータ数を調べ、前記デー
タ数がキュー・バッファ（１２）の最大データ格納数に
達した時、前記記憶装置（１１）からキュー・バッファ
（１２）に新たに格納されるデータの読み出し要求を停
止するデータ読出停止手段（１４）を有する事を特徴と
するキュー・バッファの制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28922288A JPH02135562A (ja) | 1988-11-16 | 1988-11-16 | キュー・バッファの制御方式 |
| CA002002537A CA2002537A1 (en) | 1988-11-16 | 1989-11-08 | Queue buffer memory control system |
| EP19890311832 EP0369773B1 (en) | 1988-11-16 | 1989-11-15 | Queue buffer memory control system |
| DE1989619049 DE68919049T2 (de) | 1988-11-16 | 1989-11-15 | Warteschlangenpufferspeichersteuerungssystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28922288A JPH02135562A (ja) | 1988-11-16 | 1988-11-16 | キュー・バッファの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02135562A true JPH02135562A (ja) | 1990-05-24 |
Family
ID=17740369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28922288A Pending JPH02135562A (ja) | 1988-11-16 | 1988-11-16 | キュー・バッファの制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0369773B1 (ja) |
| JP (1) | JPH02135562A (ja) |
| CA (1) | CA2002537A1 (ja) |
| DE (1) | DE68919049T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290150A (ja) * | 1990-11-30 | 1992-10-14 | Internatl Business Mach Corp <Ibm> | Ｆｉｆｏバッファの制御装置及び制御方法並びにデータ転送を制御する装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0496922B1 (de) * | 1991-01-31 | 1996-04-03 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Verfahren und Schaltungsanordnung zur Steuerung der Daten- übertragung zwischen einem von mehreren Ein-/Ausgabemodulen und einer anderen Einheit einer Datenverarbeitungsanlage |
| US5673416A (en) * | 1995-06-07 | 1997-09-30 | Seiko Epson Corporation | Memory request and control unit including a mechanism for issuing and removing requests for memory access |
| US6145033A (en) * | 1998-07-17 | 2000-11-07 | Seiko Epson Corporation | Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value |
| US6119207A (en) * | 1998-08-20 | 2000-09-12 | Seiko Epson Corporation | Low priority FIFO request assignment for DRAM access |
| US7363427B2 (en) | 2004-01-12 | 2008-04-22 | Hewlett-Packard Development Company, L.P. | Memory controller connection to RAM using buffer interface |
| CN101316240A (zh) * | 2008-07-28 | 2008-12-03 | 华为技术有限公司 | 一种数据读写的方法和装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158073A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | デ−タ転送制御方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3596252A (en) * | 1968-12-11 | 1971-07-27 | British Aircraft Corp Ltd | Automatic read-out systems |
| JPS5916053A (ja) * | 1982-07-16 | 1984-01-27 | Nec Corp | パイプライン演算装置 |
-
1988
- 1988-11-16 JP JP28922288A patent/JPH02135562A/ja active Pending
-
1989
- 1989-11-08 CA CA002002537A patent/CA2002537A1/en not_active Abandoned
- 1989-11-15 EP EP19890311832 patent/EP0369773B1/en not_active Expired - Lifetime
- 1989-11-15 DE DE1989619049 patent/DE68919049T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0369773A3 (en) | 1992-01-08 |
| DE68919049T2 (de) | 1995-03-02 |
| EP0369773A2 (en) | 1990-05-23 |
| EP0369773B1 (en) | 1994-10-26 |
| CA2002537A1 (en) | 1990-05-16 |
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