JP2577604Y2 - 画像メモリ・データ演算装置 - Google Patents
画像メモリ・データ演算装置Info
- Publication number
- JP2577604Y2 JP2577604Y2 JP1992004686U JP468692U JP2577604Y2 JP 2577604 Y2 JP2577604 Y2 JP 2577604Y2 JP 1992004686 U JP1992004686 U JP 1992004686U JP 468692 U JP468692 U JP 468692U JP 2577604 Y2 JP2577604 Y2 JP 2577604Y2
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- JP
- Japan
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- data
- memory
- read
- image memory
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Description
【0001】
【産業上の利用分野】本考案は、DRAM等を利用した
コンピュータ用画像メモリに蓄えられたデータを読み込
んで演算を施す画像メモリ・データ演算装置に関し、詳
しくは、演算処理速度を高速にするように改善するもの
である。
コンピュータ用画像メモリに蓄えられたデータを読み込
んで演算を施す画像メモリ・データ演算装置に関し、詳
しくは、演算処理速度を高速にするように改善するもの
である。
【0002】
【従来の技術】例えば、図3に示すように、コンピュー
タ内部に設置された画像メモリM内のデータに対する演
算処理は、この画像メモリM内のある領域(ソース領域
S)に格納されているデータSDと、この領域Sとは異
なる領域(デスティネーション領域D)に格納されてい
るデータDDとを読み込んで演算装置1で所定の演算を
施し、その演算結果データRDを再び、もとのデスティ
ネーション領域Dに書き込む処理が一般的である。通
常、画像メモリMとしてDRAMを使用する場合、同一
ロウ・アドレスにあるデータについての読み込み、書き
出しは連続して処理できるというDRAM特有の高速ペ
ージ・モード機能を利用するため、演算処理装置1周辺
にFIFOメモリ(先入れ先出しメモリ)を設け、複数
のデータを連続して読み込んで一旦このFIFOに蓄
え、それから演算処理する方式が一般的に採用されてい
る。
タ内部に設置された画像メモリM内のデータに対する演
算処理は、この画像メモリM内のある領域(ソース領域
S)に格納されているデータSDと、この領域Sとは異
なる領域(デスティネーション領域D)に格納されてい
るデータDDとを読み込んで演算装置1で所定の演算を
施し、その演算結果データRDを再び、もとのデスティ
ネーション領域Dに書き込む処理が一般的である。通
常、画像メモリMとしてDRAMを使用する場合、同一
ロウ・アドレスにあるデータについての読み込み、書き
出しは連続して処理できるというDRAM特有の高速ペ
ージ・モード機能を利用するため、演算処理装置1周辺
にFIFOメモリ(先入れ先出しメモリ)を設け、複数
のデータを連続して読み込んで一旦このFIFOに蓄
え、それから演算処理する方式が一般的に採用されてい
る。
【0003】このようなFIFOメモリを用いた従来の
画像メモリ・データ演算装置の構成例を図4に表し、図
5のタイムチャートを用いて、その構成、動作を説明す
る。 画像メモリMの領域Sから連続的に読み込んだN個
のデータSD1〜N(値Nは領域Sの大きさによるが、
その最大値はFIFOメモリ12の容量により定まる)
は、FIFOメモリ12に入力され、一旦、格納され
る。 続いて、画像メモリMのデスティネーション領域D
からデータ1単位分DD1を読み込むとともに、FIF
O12に格納した領域Sのデータ1単位分SD1を読み
込み、これら2個のデータSD1,DD1について演算
器11にて演算処理を行う。 そして、この演算結果RD1をもとの画像メモリM
のデスティネーション領域Dに書き出す。以上,の
動作をN回連続して行い、画像メモリMについてのデー
タ演算処理を実行している。尚、メモリ・コントローラ
13は外部から与えられる動作指示により、各構成要素
に制御信号を生成するブロックであり、アドレス・カウ
ンタ14はメモリ・コントローラ13により制御され、
画像メモリMに対して書き出しアドレス、読み込みアド
レスを生成するブロックである。
画像メモリ・データ演算装置の構成例を図4に表し、図
5のタイムチャートを用いて、その構成、動作を説明す
る。 画像メモリMの領域Sから連続的に読み込んだN個
のデータSD1〜N(値Nは領域Sの大きさによるが、
その最大値はFIFOメモリ12の容量により定まる)
は、FIFOメモリ12に入力され、一旦、格納され
る。 続いて、画像メモリMのデスティネーション領域D
からデータ1単位分DD1を読み込むとともに、FIF
O12に格納した領域Sのデータ1単位分SD1を読み
込み、これら2個のデータSD1,DD1について演算
器11にて演算処理を行う。 そして、この演算結果RD1をもとの画像メモリM
のデスティネーション領域Dに書き出す。以上,の
動作をN回連続して行い、画像メモリMについてのデー
タ演算処理を実行している。尚、メモリ・コントローラ
13は外部から与えられる動作指示により、各構成要素
に制御信号を生成するブロックであり、アドレス・カウ
ンタ14はメモリ・コントローラ13により制御され、
画像メモリMに対して書き出しアドレス、読み込みアド
レスを生成するブロックである。
【0004】
【考案が解決しようとする課題】以上のような従来の装
置にあっては、図5において、データ演算処理に要する
時間と、画像メモリMであるDRAMのデータ入出力
端子の入出力方向を切り換えるのに要する時間とが必
要となるため、全体の処理を高速にしようとする際の妨
げとなっていた。
置にあっては、図5において、データ演算処理に要する
時間と、画像メモリMであるDRAMのデータ入出力
端子の入出力方向を切り換えるのに要する時間とが必
要となるため、全体の処理を高速にしようとする際の妨
げとなっていた。
【0005】本考案は、このような課題を解決したもの
であり、より高速に画像メモリ内のデータを演算処理す
ることを目的とする。
であり、より高速に画像メモリ内のデータを演算処理す
ることを目的とする。
【0006】
【課題を解決するための手段】このような目的を達成す
る本考案は、画像メモリのソース領域から読み出した複
数データを一旦FIFOメモリ(先入れ先出しメモリ)
に格納して、前記画像メモリのデスティネーション領域
から読み出した複数データとを演算器にて演算してその
演算結果データをもとの前記デスティネーション領域に
書き込む画像メモリ・データ演算装置において、前記ソ
ース領域から複数データを連続して読み出して前記FI
FOメモリに格納した後、前記デスティネーション領域
から読み出すデータ1単位につき前記FIFOメモリに
格納した前記ソース領域のデータを1単位ずつ読み出し
て前記デスティネーション領域から読み出すデータ1単
位と前記FIFOメモリに格納した前記ソース領域のデ
ータを1単位とを組にして前記演算器に送出しその演算
結果を直ちに前記FIFOメモリに転送することを繰り
返すメモリ制御部を設けたことを特徴とする画像メモリ
・データ演算装置である。
る本考案は、画像メモリのソース領域から読み出した複
数データを一旦FIFOメモリ(先入れ先出しメモリ)
に格納して、前記画像メモリのデスティネーション領域
から読み出した複数データとを演算器にて演算してその
演算結果データをもとの前記デスティネーション領域に
書き込む画像メモリ・データ演算装置において、前記ソ
ース領域から複数データを連続して読み出して前記FI
FOメモリに格納した後、前記デスティネーション領域
から読み出すデータ1単位につき前記FIFOメモリに
格納した前記ソース領域のデータを1単位ずつ読み出し
て前記デスティネーション領域から読み出すデータ1単
位と前記FIFOメモリに格納した前記ソース領域のデ
ータを1単位とを組にして前記演算器に送出しその演算
結果を直ちに前記FIFOメモリに転送することを繰り
返すメモリ制御部を設けたことを特徴とする画像メモリ
・データ演算装置である。
【0007】
【作用】本考案の画像メモリ・データ演算装置は、画像
メモリのソース領域から連続してN個のデータを読み込
んでFIFOメモリに蓄え、次に、画像メモリのデステ
ィネーション領域から連続してN個のデータを読み込
み、この読み込んだデータと、FIFOメモリに格納し
たデータを1単位ずつ読み込んで演算器にて演算処理を
施し、画像メモリのデスティネーション領域に書き込ん
でいく。
メモリのソース領域から連続してN個のデータを読み込
んでFIFOメモリに蓄え、次に、画像メモリのデステ
ィネーション領域から連続してN個のデータを読み込
み、この読み込んだデータと、FIFOメモリに格納し
たデータを1単位ずつ読み込んで演算器にて演算処理を
施し、画像メモリのデスティネーション領域に書き込ん
でいく。
【0008】
【実施例】以下、図面を用いて本考案を詳細に説明す
る。図1は本考案を実施した画像メモリ・データ演算装
置の構成ブロックを表す例である。この図において、演
算器11、FIFOメモリ12、アドレス・カウンダ1
4は図4に示した従来のものと同じであるが、メモリ・
コントローラ13にて発生するタイミングは後述するよ
うに若干異なる。更に、本考案におけるハードウェア構
成上の特徴は、FIFOメモリ12へ与えるデータを選
択するマルチプレクサ15を設けたことであり、このマ
ルチプレクサ15は、ソース領域Sのデータを扱う時は
S側を選択し、デスティネーション領域Dのデータを扱
う時はD側を選択する。この選択動作は、メモリ・コン
トローラ13により行われる。
る。図1は本考案を実施した画像メモリ・データ演算装
置の構成ブロックを表す例である。この図において、演
算器11、FIFOメモリ12、アドレス・カウンダ1
4は図4に示した従来のものと同じであるが、メモリ・
コントローラ13にて発生するタイミングは後述するよ
うに若干異なる。更に、本考案におけるハードウェア構
成上の特徴は、FIFOメモリ12へ与えるデータを選
択するマルチプレクサ15を設けたことであり、このマ
ルチプレクサ15は、ソース領域Sのデータを扱う時は
S側を選択し、デスティネーション領域Dのデータを扱
う時はD側を選択する。この選択動作は、メモリ・コン
トローラ13により行われる。
【0009】図2は図1に示した本考案装置の動作を表
すタイムチャートであり、この図及び図6、図7、図
8、図9を用いて本考案装置の動作を詳しく説明する。
尚、図2のタイムチャートにおいて、(a)〜(e)は
図1内の各ブロックの入出力状況を表すものである。ま
た、図6、図7、図8、図9は、図1に示した構成ブロ
ックの内、マルチプレクサ15、FIFOメモリ12、
演算器11、画像メモリMを抽出して各時点でのデータ
様子を表したものである。 はじめに、マルチプレクサ15の入力をS側を選択
するように制御する。そして、画像メモリMのソース領
域SからN個のデータSD1〜Nを連続して読み込み、
FIFOメモリ12に図6のように格納する。 次に、マルチプレクサ15の入力をD側に切り換え
る。そして、画像メモリMのデスティネーション領域D
からN個のデータDD1〜Nを読み込むが、この時、1
個ずつのデータDD1,DD2,…を読み込む毎に、F
IFOメモリ12に格納したデータSD1,SD2,…
を読み込み、データDD1とデータSD1とを組にして
演算器11に送出し、その演算結果RD1を直ちにFI
FOメモリ12に転送する。同様にして、データSD
2,DD2についてもその演算結果RD2をFIFOメ
モリ12に転送し、結局、N個の演算結果RD1,RD
2,…を連続的にFIFOメモリ12に転送する。ここ
で、図7は、FIFOメモリ12から読み出したデータ
SD1と画像メモリMから読み出したデータDD1を演
算しているときの図であり、この演算結果RD1をFI
FOメモリ12に転送して次のデータSD2とデータD
D2とを演算している様子を表したのが図8である。 メモリ・コントローラ12は、図9のように、FI
FOメモリ12に格納された演算結果データRD1,
2,…を今度は画像メモリMに連続的に転送する。以上
のように本考案の画像メモリ・データ演算装置は作用す
るので、従来の装置のように、各データ毎に要するデー
タ演算処理時間、画像メモリMであるDRAMのデータ
入出力端子の入出力方向を切り換えるのに要する時間を
必要としない。また、FIFOメモリ12の容量も従来
の装置と同じ量である。
すタイムチャートであり、この図及び図6、図7、図
8、図9を用いて本考案装置の動作を詳しく説明する。
尚、図2のタイムチャートにおいて、(a)〜(e)は
図1内の各ブロックの入出力状況を表すものである。ま
た、図6、図7、図8、図9は、図1に示した構成ブロ
ックの内、マルチプレクサ15、FIFOメモリ12、
演算器11、画像メモリMを抽出して各時点でのデータ
様子を表したものである。 はじめに、マルチプレクサ15の入力をS側を選択
するように制御する。そして、画像メモリMのソース領
域SからN個のデータSD1〜Nを連続して読み込み、
FIFOメモリ12に図6のように格納する。 次に、マルチプレクサ15の入力をD側に切り換え
る。そして、画像メモリMのデスティネーション領域D
からN個のデータDD1〜Nを読み込むが、この時、1
個ずつのデータDD1,DD2,…を読み込む毎に、F
IFOメモリ12に格納したデータSD1,SD2,…
を読み込み、データDD1とデータSD1とを組にして
演算器11に送出し、その演算結果RD1を直ちにFI
FOメモリ12に転送する。同様にして、データSD
2,DD2についてもその演算結果RD2をFIFOメ
モリ12に転送し、結局、N個の演算結果RD1,RD
2,…を連続的にFIFOメモリ12に転送する。ここ
で、図7は、FIFOメモリ12から読み出したデータ
SD1と画像メモリMから読み出したデータDD1を演
算しているときの図であり、この演算結果RD1をFI
FOメモリ12に転送して次のデータSD2とデータD
D2とを演算している様子を表したのが図8である。 メモリ・コントローラ12は、図9のように、FI
FOメモリ12に格納された演算結果データRD1,
2,…を今度は画像メモリMに連続的に転送する。以上
のように本考案の画像メモリ・データ演算装置は作用す
るので、従来の装置のように、各データ毎に要するデー
タ演算処理時間、画像メモリMであるDRAMのデータ
入出力端子の入出力方向を切り換えるのに要する時間を
必要としない。また、FIFOメモリ12の容量も従来
の装置と同じ量である。
【0010】
【考案の効果】以上説明したように、本考案によれば、
デスティネーション領域のデータをN個連続して読み込
むのと並列にソース領域のデータとデスティネーション
領域のデータとの演算を行い、また、デスティネーショ
ン領域へのデータ書き込みをN個連続して行うようにし
たので、次のような効果を得る。 (1)ソース領域のデータとデスティネーション領域の
データとの演算処理中に次のデスティネーション領域の
データ読み込みを同時に実行できるため、その分高速処
理が可能となる。 (2)デスティネーション領域の読み込み、書き出しを
まとめて連続的に行っているため、DRAMのデータ入
出力端子の入出力方向切り換え回数が減り、その分高速
処理が可能となる。 (3)演算結果のデータを一旦蓄えておくためのFIF
Oメモリは、従来からのソース領域データ読み込み用の
ものを多重使用できるので、ハードウェア量が増加する
ことはない。
デスティネーション領域のデータをN個連続して読み込
むのと並列にソース領域のデータとデスティネーション
領域のデータとの演算を行い、また、デスティネーショ
ン領域へのデータ書き込みをN個連続して行うようにし
たので、次のような効果を得る。 (1)ソース領域のデータとデスティネーション領域の
データとの演算処理中に次のデスティネーション領域の
データ読み込みを同時に実行できるため、その分高速処
理が可能となる。 (2)デスティネーション領域の読み込み、書き出しを
まとめて連続的に行っているため、DRAMのデータ入
出力端子の入出力方向切り換え回数が減り、その分高速
処理が可能となる。 (3)演算結果のデータを一旦蓄えておくためのFIF
Oメモリは、従来からのソース領域データ読み込み用の
ものを多重使用できるので、ハードウェア量が増加する
ことはない。
【図1】本考案を実施した画像メモリ・デーダ演算装置
のブロック図である。
のブロック図である。
【図2】本考案装置の動作を表すタイムチャートであ
る。
る。
【図3】画像メモリ・データ演算処理の概念を表す図で
ある。
ある。
【図4】従来の画像メモリ・データ演算装置のブロック
図である。
図である。
【図5】従来の装置の動作を表すタイムチャートであ
る。
る。
【図6】本考案装置の動作を説明するための図である。
【図7】本考案装置の動作を説明するための図である。
【図8】本考案装置の動作を説明するための図である。
【図9】本考案装置の動作を説明するための図である。
11 演算器 12 FIFOメモリ 13 メモリ・コントローラ 14 アドレス・コントローラ 15 マルチプレクサ M 画像メモリ
Claims (1)
- 【請求項1】画像メモリのソース領域から読み出した複
数データを一旦FIFOメモリ(先入れ先出しメモリ)
に格納して、前記画像メモリのデスティネーション領域
から読み出した複数データとを演算器にて演算してその
演算結果データをもとの前記デスティネーション領域に
書き込む画像メモリ・データ演算装置において、前記ソ
ース領域から複数データを連続して読み出して前記FI
FOメモリに格納した後、前記デスティネーション領域
から読み出すデータ1単位につき前記FIFOメモリに
格納した前記ソース領域のデータを1単位ずつ読み出し
て前記デスティネーション領域から読み出すデータ1単
位と前記FIFOメモリに格納した前記ソース領域のデ
ータを1単位とを組にして前記演算器に送出しその演算
結果を直ちに前記FIFOメモリに転送することを繰り
返すメモリ制御部を設けたことを特徴とする画像メモリ
・データ演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992004686U JP2577604Y2 (ja) | 1992-02-07 | 1992-02-07 | 画像メモリ・データ演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992004686U JP2577604Y2 (ja) | 1992-02-07 | 1992-02-07 | 画像メモリ・データ演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0564937U JPH0564937U (ja) | 1993-08-27 |
JP2577604Y2 true JP2577604Y2 (ja) | 1998-07-30 |
Family
ID=11590783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1992004686U Expired - Lifetime JP2577604Y2 (ja) | 1992-02-07 | 1992-02-07 | 画像メモリ・データ演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2577604Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2853601B2 (ja) * | 1995-03-29 | 1999-02-03 | 日本電気株式会社 | 画像処理装置 |
-
1992
- 1992-02-07 JP JP1992004686U patent/JP2577604Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0564937U (ja) | 1993-08-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |