JPH05108346A - ランダムアクセスパイプラインレジスタ及びデータ転送装置 - Google Patents
ランダムアクセスパイプラインレジスタ及びデータ転送装置Info
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- JPH05108346A JPH05108346A JP29486991A JP29486991A JPH05108346A JP H05108346 A JPH05108346 A JP H05108346A JP 29486991 A JP29486991 A JP 29486991A JP 29486991 A JP29486991 A JP 29486991A JP H05108346 A JPH05108346 A JP H05108346A
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Abstract
(57)【要約】
【目的】 マルチプロセッシングシステムにおける各Ｃ
ＰＵ装置の処理のうち、データ転送に関わる処理を可能
な限り軽減し、これらＣＰＵ装置本来の処理効率を高め
んとするものである。 【構成】 データ転送制御回路2は多段のレジスタで構
成されたＲＡＰに対してシフト信号を出力して該ＲＡＰ
を介してデータをデータ転送バス中で転送させ、該転送
が完了した時にはデータ転送制御回路2はその完了をＣ
ＰＵ装置10に伝える。その知らせを受けたＣＰＵ装置10
がＲＡＰの特定の段のデータの処理加工を行なう時は、
該ＲＡＰに指令を出してその段のレジスタにＳＥＬ信号
を出力すると共に、ＷＲ信号を出してデータをＣＰＵバ
ス側に読み込み、処理加工後これを元の段のレジスタに
書き込む。この段階でＣＰＵ装置10はデータ転送制御回
路10に転送指令を出す。
ＰＵ装置の処理のうち、データ転送に関わる処理を可能
な限り軽減し、これらＣＰＵ装置本来の処理効率を高め
んとするものである。 【構成】 データ転送制御回路2は多段のレジスタで構
成されたＲＡＰに対してシフト信号を出力して該ＲＡＰ
を介してデータをデータ転送バス中で転送させ、該転送
が完了した時にはデータ転送制御回路2はその完了をＣ
ＰＵ装置10に伝える。その知らせを受けたＣＰＵ装置10
がＲＡＰの特定の段のデータの処理加工を行なう時は、
該ＲＡＰに指令を出してその段のレジスタにＳＥＬ信号
を出力すると共に、ＷＲ信号を出してデータをＣＰＵバ
ス側に読み込み、処理加工後これを元の段のレジスタに
書き込む。この段階でＣＰＵ装置10はデータ転送制御回
路10に転送指令を出す。
Description
【０００１】
【産業上の利用分野】この発明はランダムアクセス可能
なパイプラインレジスタ及びこれを有する並列処理用の
データ転送装置に関する。
なパイプラインレジスタ及びこれを有する並列処理用の
データ転送装置に関する。
【０００２】
【従来の技術】近来ＶＬＳＩ技術の向上により種々な装
置にマイクロプロセッサが使用されるようになった。
又、装置によっては複数のマイクロプロセッサを使用
し、その装置で行うべく仕事を分散し、高い性能を提供
するものも登場した。こうした並列処理には様々な方式
があるが、図５はそうした複数のプロセッサを有する装
置の処理方式、即ちマルチプロセッシングシステムの概
念の一例である。処理モジュールｉは外部よりデータを
入力し、それを処理加工し、処理モジュールｉ＋１に渡
す。処理モジュールｉ＋１は、処理モジュールｉより渡
されたデータを処理加工する。こうしてデータは必要な
数の処理モジュールを経て出力データとなり出力され
る。図６は各処理モジュール及び処理モジュール間につ
いて説明している。各処理モジュールは基本的に、ＣＰ
Ｕ装置10とローカルメモリ11からなる。ローカルメモリ
11はＣＰＵ装置10が動作するためのプログラムエリアと
作業を行うためのワークエリアからなる。ｉ番目の処理
モジュールは処理の終了したデータをｉ＋１番目の処理
モジュールとの間のＦＩＦＯ（ファーストインファース
トアウトメモリ）20に書き込む。一方処理モジュールｉ
＋１のＣＰＵ装置10は処理モジュールｉとの間のＦＩＦ
Ｏ20にデータが入力されたのを検出するとそのデータを
順次取り出し、自処理モジュール内のローカルメモリ11
に取り込む。ＣＰＵ装置10はこの取り込んだデータを処
理加工し、終了すると処理モジュールｉ＋２との間にあ
るＦＩＦＯ21にそのデータを書き込む。
置にマイクロプロセッサが使用されるようになった。
又、装置によっては複数のマイクロプロセッサを使用
し、その装置で行うべく仕事を分散し、高い性能を提供
するものも登場した。こうした並列処理には様々な方式
があるが、図５はそうした複数のプロセッサを有する装
置の処理方式、即ちマルチプロセッシングシステムの概
念の一例である。処理モジュールｉは外部よりデータを
入力し、それを処理加工し、処理モジュールｉ＋１に渡
す。処理モジュールｉ＋１は、処理モジュールｉより渡
されたデータを処理加工する。こうしてデータは必要な
数の処理モジュールを経て出力データとなり出力され
る。図６は各処理モジュール及び処理モジュール間につ
いて説明している。各処理モジュールは基本的に、ＣＰ
Ｕ装置10とローカルメモリ11からなる。ローカルメモリ
11はＣＰＵ装置10が動作するためのプログラムエリアと
作業を行うためのワークエリアからなる。ｉ番目の処理
モジュールは処理の終了したデータをｉ＋１番目の処理
モジュールとの間のＦＩＦＯ（ファーストインファース
トアウトメモリ）20に書き込む。一方処理モジュールｉ
＋１のＣＰＵ装置10は処理モジュールｉとの間のＦＩＦ
Ｏ20にデータが入力されたのを検出するとそのデータを
順次取り出し、自処理モジュール内のローカルメモリ11
に取り込む。ＣＰＵ装置10はこの取り込んだデータを処
理加工し、終了すると処理モジュールｉ＋２との間にあ
るＦＩＦＯ21にそのデータを書き込む。
【０００３】ここで説明したものはある一例であり、こ
うした処理方法には色々な実現方法が存在する。例えば
図７は、ＦＩＦＯの読み出し書き込みにＤＭＡ（ダイレ
クトメモリアクセス）コントローラ12を使用している。
こうすることによりＣＰＵ装置10を使ってデータを転送
するより高速なデータ転送が期待できる。又図８はＦＩ
ＦＯの代わりにデュアルポートメモリ13を使用してい
る。このようにＣＰＵ装置10のバスとデータ転送用のバ
スを独立させると、データ転送中もＣＰＵ装置10は他の
処理をすることができる。
うした処理方法には色々な実現方法が存在する。例えば
図７は、ＦＩＦＯの読み出し書き込みにＤＭＡ（ダイレ
クトメモリアクセス）コントローラ12を使用している。
こうすることによりＣＰＵ装置10を使ってデータを転送
するより高速なデータ転送が期待できる。又図８はＦＩ
ＦＯの代わりにデュアルポートメモリ13を使用してい
る。このようにＣＰＵ装置10のバスとデータ転送用のバ
スを独立させると、データ転送中もＣＰＵ装置10は他の
処理をすることができる。
【０００４】
【発明が解決しようとする課題】ここで処理モジュール
ｉ＋１の処理に注目する。処理モジュールｉ＋１のＣＰ
Ｕ装置10は図９のような動作をしている。これらの処理
の内、本来このモジュールが行うべき事は「データの処
理加工を行う」という部分である。従ってその他の処理
はオーバーヘッドタイムとなる。
ｉ＋１の処理に注目する。処理モジュールｉ＋１のＣＰ
Ｕ装置10は図９のような動作をしている。これらの処理
の内、本来このモジュールが行うべき事は「データの処
理加工を行う」という部分である。従ってその他の処理
はオーバーヘッドタイムとなる。
【０００５】前記図７のようにＤＭＡコントローラ12を
使用して転送時間を早くすることも考えられる。しか
し、ＤＭＡコントローラ12動作中はＣＰＵ装置10が動作
することは出来ず、又ＤＭＡコントローラ12の起動やＤ
ＭＡコントローラ12から出される割り込み処理などがあ
る。従って実際にはデータを転送していないにも拘らず
ＣＰＵ装置10が動作できない時間やＤＭＡコントローラ
12に関する処理を行なっている時間もＣＰＵ装置10にと
ってみればデータ転送に関わるオーバーヘッドタイムで
ある。
使用して転送時間を早くすることも考えられる。しか
し、ＤＭＡコントローラ12動作中はＣＰＵ装置10が動作
することは出来ず、又ＤＭＡコントローラ12の起動やＤ
ＭＡコントローラ12から出される割り込み処理などがあ
る。従って実際にはデータを転送していないにも拘らず
ＣＰＵ装置10が動作できない時間やＤＭＡコントローラ
12に関する処理を行なっている時間もＣＰＵ装置10にと
ってみればデータ転送に関わるオーバーヘッドタイムで
ある。
【０００６】このようなデータ転送による無意味な時間
は、転送すべきデータ量が多くなればなるほどその割合
が増えてくる。
は、転送すべきデータ量が多くなればなるほどその割合
が増えてくる。
【０００７】また前記図８のようにＣＰＵ装置10のバス
とデータ転送用のバスを独立させることによりデータ転
送中もＣＰＵ装置10は処理をすることができる様にした
場合でも該ＣＰＵ装置10はデュアルポートメモリ13の管
理を行なわなければならない。すなわち、処理モジュー
ルｉ＋１は処理モジュールｉよりデータを送信してもら
うが、処理モジュールｉ＋１は処理モジュールｉにデュ
アルポートメモリ13のどのアドレスからデータを書き込
むか、受信許容量はどのくらいかといったことを伝えな
ければならない。処理モジュールｉではこの情報を元に
ＤＭＡコントローラ12をセットしデータを転送する。こ
のような処理も各ＣＰＵ装置10にとってはデータ転送に
関わるオーバーヘッドタイムである。
とデータ転送用のバスを独立させることによりデータ転
送中もＣＰＵ装置10は処理をすることができる様にした
場合でも該ＣＰＵ装置10はデュアルポートメモリ13の管
理を行なわなければならない。すなわち、処理モジュー
ルｉ＋１は処理モジュールｉよりデータを送信してもら
うが、処理モジュールｉ＋１は処理モジュールｉにデュ
アルポートメモリ13のどのアドレスからデータを書き込
むか、受信許容量はどのくらいかといったことを伝えな
ければならない。処理モジュールｉではこの情報を元に
ＤＭＡコントローラ12をセットしデータを転送する。こ
のような処理も各ＣＰＵ装置10にとってはデータ転送に
関わるオーバーヘッドタイムである。
【０００８】本発明は従来技術の以上の様な問題に鑑み
創案されたもので、上記のようにＣＰＵ装置のデータ転
送に関わるオーバーヘッドタイムを限りなく小さくする
ことのできる装置を提供することにより、システム全体
の性能を向上させることができるようにせんとするもの
である。
創案されたもので、上記のようにＣＰＵ装置のデータ転
送に関わるオーバーヘッドタイムを限りなく小さくする
ことのできる装置を提供することにより、システム全体
の性能を向上させることができるようにせんとするもの
である。
【０００９】
【課題を解決するための手段】そのため本発明は、並列
処理用のデータ転送に用いられるランダムアクセスパイ
プラインレジスタ及び該レジスタを有する転送装置に関
するものであって、そのうちランダムアクセスパイプラ
インレジスタの構成は、複数のレジスタからなる多段構
成のパイプラインレジスタからなり、各段のレジスタの
入力側は初段を除きそれぞれの前段のレジスタの出力側
に接続され、かつ、各段のレジスタにはそれぞれの入力
側のデータをラッチさせるためのシフト信号を送信する
シフト信号線が接続されており、個々のレジスタには、
それぞれのレジスタを選択するための選択信号線が接続
され、かつ、データの読出しおよびデータの書込み手段
が接続されていることを特徴としている。
処理用のデータ転送に用いられるランダムアクセスパイ
プラインレジスタ及び該レジスタを有する転送装置に関
するものであって、そのうちランダムアクセスパイプラ
インレジスタの構成は、複数のレジスタからなる多段構
成のパイプラインレジスタからなり、各段のレジスタの
入力側は初段を除きそれぞれの前段のレジスタの出力側
に接続され、かつ、各段のレジスタにはそれぞれの入力
側のデータをラッチさせるためのシフト信号を送信する
シフト信号線が接続されており、個々のレジスタには、
それぞれのレジスタを選択するための選択信号線が接続
され、かつ、データの読出しおよびデータの書込み手段
が接続されていることを特徴としている。
【００１０】第２発明は上記ランダムアクセスパイプラ
インレジスタを備えたデータ転送装置の構成に係り、該
レジスタの構成の他に外部からのデータ入力の検出ある
いは外部からのデータ転送指令により上記シフト信号を
生成し上記シフト信号線に送信するシフト信号生成器を
有し、かつ、シフト操作の完了を外部に伝える伝達手段
を備えたデータ転送制御回路を設けている。
インレジスタを備えたデータ転送装置の構成に係り、該
レジスタの構成の他に外部からのデータ入力の検出ある
いは外部からのデータ転送指令により上記シフト信号を
生成し上記シフト信号線に送信するシフト信号生成器を
有し、かつ、シフト操作の完了を外部に伝える伝達手段
を備えたデータ転送制御回路を設けている。
【００１１】更に第３発明は各処理モジュールとして用
いられるランダムアクセスパイプラインレジスタを備え
たデータ転送制御回路の構成を提案するもので、その具
体的構成としては、データ転送バスとＣＰＵバスとを別
個に分けて、該データ転送バス中にランダムアクセスパ
イプラインレジスタを設け、且つこのデータ転送バス中
における該ランダムアクセスパイプラインレジスタのデ
ータ転送を制御するデータ転送制御回路を備えると共
に、このランダムアクセスパイプラインレジスタについ
ては、複数段のレジスタから構成されていて、各段のレ
ジスタはその前後段のレジスタに直列に接続され、且つ
データ転送制御回路からのシフト信号の入力により各レ
ジスタではその入出力でデータがシフトされると共に、
ＣＰＵバスとの間でデータの読み書きを行なうためのラ
ンダムアクセス用データバスが接続されていて、ＣＰＵ
装置からの指令によるＳＥＬ信号の入力により特定の段
のレジスタが選択され且つ該ＣＰＵ装置からの指令によ
るＷＲ信号の入力により選択された段のレジスタとＣＰ
Ｕバス間でデータの読み書きが行なえる構成になってお
り、他方前記データ転送制御回路については、外部から
のデータ入力の検出或いはＣＰＵ装置からのデータ転送
指令により上記シフト信号をランダムアクセスパイプラ
インレジスタに送出すると共に、データのシフト操作の
完了をＣＰＵ装置に伝え、且つこのＣＰＵ装置からはデ
ータ転送指令が受けられる構成となっていることを基本
的特徴としている。
いられるランダムアクセスパイプラインレジスタを備え
たデータ転送制御回路の構成を提案するもので、その具
体的構成としては、データ転送バスとＣＰＵバスとを別
個に分けて、該データ転送バス中にランダムアクセスパ
イプラインレジスタを設け、且つこのデータ転送バス中
における該ランダムアクセスパイプラインレジスタのデ
ータ転送を制御するデータ転送制御回路を備えると共
に、このランダムアクセスパイプラインレジスタについ
ては、複数段のレジスタから構成されていて、各段のレ
ジスタはその前後段のレジスタに直列に接続され、且つ
データ転送制御回路からのシフト信号の入力により各レ
ジスタではその入出力でデータがシフトされると共に、
ＣＰＵバスとの間でデータの読み書きを行なうためのラ
ンダムアクセス用データバスが接続されていて、ＣＰＵ
装置からの指令によるＳＥＬ信号の入力により特定の段
のレジスタが選択され且つ該ＣＰＵ装置からの指令によ
るＷＲ信号の入力により選択された段のレジスタとＣＰ
Ｕバス間でデータの読み書きが行なえる構成になってお
り、他方前記データ転送制御回路については、外部から
のデータ入力の検出或いはＣＰＵ装置からのデータ転送
指令により上記シフト信号をランダムアクセスパイプラ
インレジスタに送出すると共に、データのシフト操作の
完了をＣＰＵ装置に伝え、且つこのＣＰＵ装置からはデ
ータ転送指令が受けられる構成となっていることを基本
的特徴としている。
【００１２】この様なランダムアクセスパイプラインレ
ジスタは、データ転送制御回路の制御により、前記処理
モジュール間のデータのやり取りに介在すると共に、各
処理モジュール内ではＣＰＵバス側との間でデータのや
り取りを行なうことになる。
ジスタは、データ転送制御回路の制御により、前記処理
モジュール間のデータのやり取りに介在すると共に、各
処理モジュール内ではＣＰＵバス側との間でデータのや
り取りを行なうことになる。
【００１３】即ち、ＦＩＦＯで接続される各処理モジュ
ール内では、図２に示される様に、データ転送バスとＣ
ＰＵバスとが別個に分かれており、前記ランダムアクセ
スパイプラインレジスタ1はこのうちデータ転送バスと
ＣＰＵバスに接続されていて、前記ＦＩＦＯを介した処
理モジュール間のデータ転送に使用される。又、各処理
モジュール内では、ＣＰＵ装置10から出される各種指令
信号によりランダムアクセス用データバスを介してＣＰ
ＵバスとＲＡＰの間でデータの読み出し・書き込みが行
なわれる。
ール内では、図２に示される様に、データ転送バスとＣ
ＰＵバスとが別個に分かれており、前記ランダムアクセ
スパイプラインレジスタ1はこのうちデータ転送バスと
ＣＰＵバスに接続されていて、前記ＦＩＦＯを介した処
理モジュール間のデータ転送に使用される。又、各処理
モジュール内では、ＣＰＵ装置10から出される各種指令
信号によりランダムアクセス用データバスを介してＣＰ
ＵバスとＲＡＰの間でデータの読み出し・書き込みが行
なわれる。
【００１４】ここで該ランダムアクセスパイプラインレ
ジスタ1による処理モジュール間のデータのやり取りに
つき説明する。
ジスタ1による処理モジュール間のデータのやり取りに
つき説明する。
【００１５】まず処理モジュールｉからのデータがＦＩ
ＦＯ20に入力されると、データ転送制御回路2は信号線2
1の信号によりこれを検出し、ランダムアクセスパイプ
ラインレジスタ1にＳＨＦＴ信号を送出してデータを該
レジスタ1内に入力する。入力が完了するとデータ転送
制御回路2は信号線23に信号を出力して、ＣＰＵ装置10
にシフト操作が完了した旨を伝える。
ＦＯ20に入力されると、データ転送制御回路2は信号線2
1の信号によりこれを検出し、ランダムアクセスパイプ
ラインレジスタ1にＳＨＦＴ信号を送出してデータを該
レジスタ1内に入力する。入力が完了するとデータ転送
制御回路2は信号線23に信号を出力して、ＣＰＵ装置10
にシフト操作が完了した旨を伝える。
【００１６】次に各処理モジュール内におけるこのラン
ダムアクセスパイプラインレジスタ1とＣＰＵ装置10及
びＣＰＵバス間のデータのやり取りにつき説明する。
ダムアクセスパイプラインレジスタ1とＣＰＵ装置10及
びＣＰＵバス間のデータのやり取りにつき説明する。
【００１７】前述の様にデータ転送制御回路2からシフ
ト操作が完了した旨がＣＰＵ装置10に伝えられると、該
ＣＰＵ装置10は指令を出すことによりランダムアクセス
パイプラインレジスタ1はＳＥＬ信号を発して任意の段
のレジスタを選択し、ランダムアクセス用データバスを
介して該レジスタとＣＰＵバスとの間でデータのやり取
りが行なえる状態にする。その状態から更に、該ＣＰＵ
装置10は該レジスタに対し指令を与えて前記ＷＲ信号に
より、このレジスタとＣＰＵバスとの間でデータの読み
出しを行なったり、処理加工の終了したデータの書き込
みを行なうことになる。そしてこのＣＰＵ装置10はデー
タの処理加工が終わり前記レジスタに対する書き込みを
完了すると、信号線23を介してデータ転送制御回路2に
対しデータ転送指令を出力する。この指令によってデー
タ転送制御回路2はランダムアクセスパイプラインレジ
スタ1へのデータの入力や該レジスタ1内におけるデータ
のシフトを行なうと共に、後続の処理モジュールとの間
にあるＦＩＦＯ20に対し、信号線22を介してデータを転
送する旨の信号を伝え、該データを転送する。
ト操作が完了した旨がＣＰＵ装置10に伝えられると、該
ＣＰＵ装置10は指令を出すことによりランダムアクセス
パイプラインレジスタ1はＳＥＬ信号を発して任意の段
のレジスタを選択し、ランダムアクセス用データバスを
介して該レジスタとＣＰＵバスとの間でデータのやり取
りが行なえる状態にする。その状態から更に、該ＣＰＵ
装置10は該レジスタに対し指令を与えて前記ＷＲ信号に
より、このレジスタとＣＰＵバスとの間でデータの読み
出しを行なったり、処理加工の終了したデータの書き込
みを行なうことになる。そしてこのＣＰＵ装置10はデー
タの処理加工が終わり前記レジスタに対する書き込みを
完了すると、信号線23を介してデータ転送制御回路2に
対しデータ転送指令を出力する。この指令によってデー
タ転送制御回路2はランダムアクセスパイプラインレジ
スタ1へのデータの入力や該レジスタ1内におけるデータ
のシフトを行なうと共に、後続の処理モジュールとの間
にあるＦＩＦＯ20に対し、信号線22を介してデータを転
送する旨の信号を伝え、該データを転送する。
【００１８】上記の様にＣＰＵ装置10の処理のうちオー
バーヘッドタイムとなる処理は、データ転送制御回路2
側からデータシフト操作が完了した旨の信号を伝送して
きた時の受信処理、レジスタに対してデータの読み書き
を行なう時のＳＥＬ信号及びＷＲ信号の出力を指令する
発信処理、データの処理加工及びレジスタに対するデー
タの書き込みが終了した時にデータ転送制御回路2に対
して行なうデータ転送指令の発信処理に限られることに
なり、ほとんどの時間を有効に活用できることになる。
バーヘッドタイムとなる処理は、データ転送制御回路2
側からデータシフト操作が完了した旨の信号を伝送して
きた時の受信処理、レジスタに対してデータの読み書き
を行なう時のＳＥＬ信号及びＷＲ信号の出力を指令する
発信処理、データの処理加工及びレジスタに対するデー
タの書き込みが終了した時にデータ転送制御回路2に対
して行なうデータ転送指令の発信処理に限られることに
なり、ほとんどの時間を有効に活用できることになる。
【００１９】
【実施例】以下本発明構成の具体的実施例につき説明す
る。
る。
【００２０】ＦＩＦＯで接続される各処理モジュール内
には、第３発明の並列処理用データ転送装置の実施例構
成が備えられており、前記図２で示したと同様にＣＰＵ
バスとデータ転送バスとが別個に備えられ、且つこのデ
ータ転送バス中に図３に示される様な４ビット幅入出力
３段パイプラインレジスタ（ＲＡＰ）が設置されてい
る。更に各処理モジュール内にはデータ転送バス中にお
けるＲＡＰのデータ転送を制御するデータ転送制御回路
2が設けられている。尚上記ＣＰＵバス中にはＣＰＵ装
置10とローカルメモリ11が備えられている。
には、第３発明の並列処理用データ転送装置の実施例構
成が備えられており、前記図２で示したと同様にＣＰＵ
バスとデータ転送バスとが別個に備えられ、且つこのデ
ータ転送バス中に図３に示される様な４ビット幅入出力
３段パイプラインレジスタ（ＲＡＰ）が設置されてい
る。更に各処理モジュール内にはデータ転送バス中にお
けるＲＡＰのデータ転送を制御するデータ転送制御回路
2が設けられている。尚上記ＣＰＵバス中にはＣＰＵ装
置10とローカルメモリ11が備えられている。
【００２１】そのうちＲＡＰにおける各レジスタのモジ
ュール（前述した処理モジュールとは異なり、ＣＰＵ装
置等を含まないＤフリップフロップからなるレジスタの
最小構成単位）の構成につき、図４を使って説明する。
ュール（前述した処理モジュールとは異なり、ＣＰＵ装
置等を含まないＤフリップフロップからなるレジスタの
最小構成単位）の構成につき、図４を使って説明する。
【００２２】まず、ｍ段の各モジュールに加えられるＳ
ＥＬ信号はＣＰＵ装置10からＲＡＰに向けて発せられた
指令に基づきこのＲＡＰで出力されるものであり、デー
タの入出力線を選択する。即ち、このＳＥＬ信号が
“０”の時該モジュールのＤフリップフロップへの入力
はＤＩ１が選択され、又Ｄフリップフロップの出力はＤ
Ｏ１のみがアクティブとなり、ＤＯ２は高インピーダン
ス状態となる。一方ＳＥＬ信号が“１”の時、Ｄフリッ
プフロップへの入力ＤＩ２が選択され、Ｄフリップフロ
ップからの出力はＤＯ１及びＤＯ２共にアクティブとな
る。このＳＥＬ信号が“１”の時、その“１”の信号が
流れる群のＤフリップフロップの入力ＤＩ２又は出力Ｄ
Ｏ２は、ランダムアクセス用のデータバスＤ０〜Ｄ３を
介してＣＰＵバス側とのデータのやり取りが可能とな
る。即ち前記ＣＰＵ装置10からＲＡＰに出力された指令
に基づき更にこのＲＡＰからモジュールのＣＫ２に入力
されるＷＲ信号が立ち下がる時（“１”→“０”に変わ
る時）にＤフリップフロップへのデータのラッチができ
るようになる。又このＷＲ信号が“０”でＯＥ信号（出
力イネーブル信号）が“１”の時、Ｄフリップフロップ
内のデータが前記ランダムアクセス用データバスＤ０〜
Ｄ３より出力される（読み出される）ことになる。一方
前記ＳＥＬ信号が“０”の時は入力ＤＩ１からの入力に
切替わり、前記データ転送制御回路2からシフト信号が
送出された時に、データは入力ＤＩ１を通ってＤフリッ
プフロップへラッチされ、更にこのＤフリップフロップ
にラッチされていた従前のデータは出力ＤＯ１を通って
次段のモジュールへシフトされる。
ＥＬ信号はＣＰＵ装置10からＲＡＰに向けて発せられた
指令に基づきこのＲＡＰで出力されるものであり、デー
タの入出力線を選択する。即ち、このＳＥＬ信号が
“０”の時該モジュールのＤフリップフロップへの入力
はＤＩ１が選択され、又Ｄフリップフロップの出力はＤ
Ｏ１のみがアクティブとなり、ＤＯ２は高インピーダン
ス状態となる。一方ＳＥＬ信号が“１”の時、Ｄフリッ
プフロップへの入力ＤＩ２が選択され、Ｄフリップフロ
ップからの出力はＤＯ１及びＤＯ２共にアクティブとな
る。このＳＥＬ信号が“１”の時、その“１”の信号が
流れる群のＤフリップフロップの入力ＤＩ２又は出力Ｄ
Ｏ２は、ランダムアクセス用のデータバスＤ０〜Ｄ３を
介してＣＰＵバス側とのデータのやり取りが可能とな
る。即ち前記ＣＰＵ装置10からＲＡＰに出力された指令
に基づき更にこのＲＡＰからモジュールのＣＫ２に入力
されるＷＲ信号が立ち下がる時（“１”→“０”に変わ
る時）にＤフリップフロップへのデータのラッチができ
るようになる。又このＷＲ信号が“０”でＯＥ信号（出
力イネーブル信号）が“１”の時、Ｄフリップフロップ
内のデータが前記ランダムアクセス用データバスＤ０〜
Ｄ３より出力される（読み出される）ことになる。一方
前記ＳＥＬ信号が“０”の時は入力ＤＩ１からの入力に
切替わり、前記データ転送制御回路2からシフト信号が
送出された時に、データは入力ＤＩ１を通ってＤフリッ
プフロップへラッチされ、更にこのＤフリップフロップ
にラッチされていた従前のデータは出力ＤＯ１を通って
次段のモジュールへシフトされる。
【００２３】更に以上の機能を有するモジュールを複数
個用いて１処理モジュールにつき４ビット幅で３段備え
たものが本実施例のＲＡＰの構成であり、前述の図３を
用いてその動作につき説明する。
個用いて１処理モジュールにつき４ビット幅で３段備え
たものが本実施例のＲＡＰの構成であり、前述の図３を
用いてその動作につき説明する。
【００２４】各モジュールには、前述の様に１つのレジ
スタが備えられており、モジュール（０，０）、モジュ
ール（１，０）、モジュール（２，０）、モジュール
（３，０）のレジスタ列（４ビット構成）を第１段のパ
イプラインレジスタと言う。同様にモジュール（０，
１）、モジュール（１，１）、モジュール（２，１）、
モジュール（３，１）のレジスタ列を第２段のパイプラ
インレジスタ、モジュール（０，２）、モジュール
（１，２）、モジュール（２，２）、モジュール（３，
２）のレジスタ列を第３段のパイプラインレジスタと呼
ぶ。
スタが備えられており、モジュール（０，０）、モジュ
ール（１，０）、モジュール（２，０）、モジュール
（３，０）のレジスタ列（４ビット構成）を第１段のパ
イプラインレジスタと言う。同様にモジュール（０，
１）、モジュール（１，１）、モジュール（２，１）、
モジュール（３，１）のレジスタ列を第２段のパイプラ
インレジスタ、モジュール（０，２）、モジュール
（１，２）、モジュール（２，２）、モジュール（３，
２）のレジスタ列を第３段のパイプラインレジスタと呼
ぶ。
【００２５】一方データ転送制御回路2は、主にデータ
転送バス中におけるＲＡＰのデータ転送に関わる制御を
行なっている。即ち信号線21を介して直前のＦＩＦＯ20
にデータが入力されたことを検知すると、ＲＡＰにシフ
ト信号を送ってパラレルデータ入力インタフェースＩ０
〜Ｉ０からの該データのＲＡＰへの入力及びＲＡＰ内部
でラッチされているデータの各段間の順次シフト操作や
パラレルデータ出力インタフェースＯ０〜Ｏ３からの該
データの外部への出力を該ＲＡＰに命じ、又後述する様
にＣＰＵ装置10からデータの転送指令が入力されると、
同じくパラレルデータ入力インタフェースＩ０〜Ｉ３か
らＲＡＰへのデータの入力及び該ＲＡＰからパラレルデ
ータ出力インタフェースＯ０〜Ｏ３へのデータの出力更
にＲＡＰ内でのデータのシフトが行なわれることにな
る。又このデータ転送制御回路2はＲＡＰにおける前記
データの入出力を含めたデータのシフトの完了があった
時に、その完了をＣＰＵ装置10に伝えることにもなる。
転送バス中におけるＲＡＰのデータ転送に関わる制御を
行なっている。即ち信号線21を介して直前のＦＩＦＯ20
にデータが入力されたことを検知すると、ＲＡＰにシフ
ト信号を送ってパラレルデータ入力インタフェースＩ０
〜Ｉ０からの該データのＲＡＰへの入力及びＲＡＰ内部
でラッチされているデータの各段間の順次シフト操作や
パラレルデータ出力インタフェースＯ０〜Ｏ３からの該
データの外部への出力を該ＲＡＰに命じ、又後述する様
にＣＰＵ装置10からデータの転送指令が入力されると、
同じくパラレルデータ入力インタフェースＩ０〜Ｉ３か
らＲＡＰへのデータの入力及び該ＲＡＰからパラレルデ
ータ出力インタフェースＯ０〜Ｏ３へのデータの出力更
にＲＡＰ内でのデータのシフトが行なわれることにな
る。又このデータ転送制御回路2はＲＡＰにおける前記
データの入出力を含めたデータのシフトの完了があった
時に、その完了をＣＰＵ装置10に伝えることにもなる。
【００２６】該データ転送制御回路2で制御されるＲＡ
Ｐへのデータの入力、ＲＡＰ内部でのデータのシフト及
びＲＡＰから外部へのデータの出力については、次のよ
うな順序でなされる。後述するＳＥＬ信号がいずれも
“０”の時にＦＩＦＯから４ビットのパラレルデータ入
力インタフェースＩ０〜Ｉ３を通って伝送されるデータ
は、データ転送制御回路2から出力され、モジュールの
ＣＫ１に入力されるＳＨＦＴ信号の立ち下がりで第１段
パイプラインレジスタに入力され、又同段のパイプライ
ンレジスタの内容は第２段に、第２段のそれは第３段に
シフトされ、更に第３段のパイプラインレジスタの内容
はパラレルデータ出力インタフェースＯ０〜Ｏ３を通っ
て次のＦＩＦＯに出力される。
Ｐへのデータの入力、ＲＡＰ内部でのデータのシフト及
びＲＡＰから外部へのデータの出力については、次のよ
うな順序でなされる。後述するＳＥＬ信号がいずれも
“０”の時にＦＩＦＯから４ビットのパラレルデータ入
力インタフェースＩ０〜Ｉ３を通って伝送されるデータ
は、データ転送制御回路2から出力され、モジュールの
ＣＫ１に入力されるＳＨＦＴ信号の立ち下がりで第１段
パイプラインレジスタに入力され、又同段のパイプライ
ンレジスタの内容は第２段に、第２段のそれは第３段に
シフトされ、更に第３段のパイプラインレジスタの内容
はパラレルデータ出力インタフェースＯ０〜Ｏ３を通っ
て次のＦＩＦＯに出力される。
【００２７】以上のＲＡＰにおけるデータのシフト操作
が終了すると、データ転送制御回路2は前述の様にシフ
ト操作の完了をＣＰＵ装置10に伝える。
が終了すると、データ転送制御回路2は前述の様にシフ
ト操作の完了をＣＰＵ装置10に伝える。
【００２８】この知らせを受けたＣＰＵ装置10はＲＡＰ
内の各段にラッチされているいずれかのデータに対し処
理加工を行なおうとする時は、該ＲＡＰに対して指令を
出し、該ＲＡＰ内のいずれかの段にＳＥＬ信号を出力す
る。この指令に基づいて出力されるＳＥＬ信号はＳＥＬ
１、ＳＥＬ２、ＳＥＬ３の３つ有り、全て“０”か、ど
れか一つのみが“１”となる。そしてＳＥＬ１、ＳＥＬ
２、ＳＥＬ３は夫々第１段、第２段及び第３段のパイプ
ラインレジスタに対応しており、３つの段のパイプライ
ンレジスタのいずれかを選択してそのデータの入出力線
を変更する。例えば、ＳＥＬ２の信号が“１”の時、第
２段のパイプラインレジスタ全ての入力はＤＩ２が選択
され、又全ての出力はＤＩ１及びＤＩ２がアクティブと
なる。
内の各段にラッチされているいずれかのデータに対し処
理加工を行なおうとする時は、該ＲＡＰに対して指令を
出し、該ＲＡＰ内のいずれかの段にＳＥＬ信号を出力す
る。この指令に基づいて出力されるＳＥＬ信号はＳＥＬ
１、ＳＥＬ２、ＳＥＬ３の３つ有り、全て“０”か、ど
れか一つのみが“１”となる。そしてＳＥＬ１、ＳＥＬ
２、ＳＥＬ３は夫々第１段、第２段及び第３段のパイプ
ラインレジスタに対応しており、３つの段のパイプライ
ンレジスタのいずれかを選択してそのデータの入出力線
を変更する。例えば、ＳＥＬ２の信号が“１”の時、第
２段のパイプラインレジスタ全ての入力はＤＩ２が選択
され、又全ての出力はＤＩ１及びＤＩ２がアクティブと
なる。
【００２９】一方同図に示されたＷＲ信号はライトパル
ス信号であって、前記ＳＥＬ１、ＳＥＬ２又はＳＥＬ３
のいずれかの信号が“１”の時に同じくＣＰＵ装置10の
指令に基づいて出力されると、このＳＥＬ信号で選択さ
れた段のパイプラインレジスタ内へのデータの読み書き
が可能となる。即ち、ＷＲ信号が“１”の時、選択され
た段のパイプラインレジスタは入力（書き込み）待ち状
態となり、更にこの信号が“１”→“０”に遷移する
時、ランダムアクセス用のデータバスＤ０〜Ｄ３（これ
は双方向のバストランシーバの入出力端子である）から
送られてくるデータを選択された段のパイプラインレジ
スタ内に書き込むことになる。一方このＷＲ信号が
“０”であって前記ＯＥ信号が“１”の時選択された段
のパイプラインレジスタの内容が前記データバスＤ０〜
Ｄ３に出力される（読み出される）ことになる。従って
このＷＲ信号を使うことにより、ＳＥＬ信号で選択され
た任意の段のパイプラインレジスタとＣＰＵバスとの間
の双方向のデータのやり取りを行なうことができるよう
になる（但し、ＯＥ信号が“０”でＷＲ信号も“０”の
時はＤ０〜Ｄ１は高インピーダンス状態となる）。
ス信号であって、前記ＳＥＬ１、ＳＥＬ２又はＳＥＬ３
のいずれかの信号が“１”の時に同じくＣＰＵ装置10の
指令に基づいて出力されると、このＳＥＬ信号で選択さ
れた段のパイプラインレジスタ内へのデータの読み書き
が可能となる。即ち、ＷＲ信号が“１”の時、選択され
た段のパイプラインレジスタは入力（書き込み）待ち状
態となり、更にこの信号が“１”→“０”に遷移する
時、ランダムアクセス用のデータバスＤ０〜Ｄ３（これ
は双方向のバストランシーバの入出力端子である）から
送られてくるデータを選択された段のパイプラインレジ
スタ内に書き込むことになる。一方このＷＲ信号が
“０”であって前記ＯＥ信号が“１”の時選択された段
のパイプラインレジスタの内容が前記データバスＤ０〜
Ｄ３に出力される（読み出される）ことになる。従って
このＷＲ信号を使うことにより、ＳＥＬ信号で選択され
た任意の段のパイプラインレジスタとＣＰＵバスとの間
の双方向のデータのやり取りを行なうことができるよう
になる（但し、ＯＥ信号が“０”でＷＲ信号も“０”の
時はＤ０〜Ｄ１は高インピーダンス状態となる）。
【００３０】次に以上の本実施例構成の作用につき説明
する。
する。
【００３１】まずデータ転送バス中のＲＡＰとＣＰＵバ
スとの間のデータの入出力を行なわない時は、ＣＰＵ装
置10からの指令により出されるＳＥＬ信号は、ＳＥＬ
１、ＳＥＬ２及びＳＥＬ３とも“０”となり、ＦＩＦＯ
からパラレルデータ入力インタフェースＩ０〜Ｉ３を通
って出力されるデータはＳＨＦＴ信号と共に第１段のパ
イプラインレジスタに、第１段のパイプラインレジスタ
のデータは第２段のパイプラインレジスタに、第２段の
パイプラインレジスタのデータは第３段のパイプライン
レジスタに、更に第３のパイプラインレジスタのデータ
はパラレルデータ出力インタフェースＯ０〜Ｏ３を通っ
て次のＦＩＦＯに出力される。従って各処理モジュール
では、何らデータの処理加工を行なわず、ＦＩＦＯを介
してデータを順次次の処理モジュールにスルーせしめる
ことになる。
スとの間のデータの入出力を行なわない時は、ＣＰＵ装
置10からの指令により出されるＳＥＬ信号は、ＳＥＬ
１、ＳＥＬ２及びＳＥＬ３とも“０”となり、ＦＩＦＯ
からパラレルデータ入力インタフェースＩ０〜Ｉ３を通
って出力されるデータはＳＨＦＴ信号と共に第１段のパ
イプラインレジスタに、第１段のパイプラインレジスタ
のデータは第２段のパイプラインレジスタに、第２段の
パイプラインレジスタのデータは第３段のパイプライン
レジスタに、更に第３のパイプラインレジスタのデータ
はパラレルデータ出力インタフェースＯ０〜Ｏ３を通っ
て次のＦＩＦＯに出力される。従って各処理モジュール
では、何らデータの処理加工を行なわず、ＦＩＦＯを介
してデータを順次次の処理モジュールにスルーせしめる
ことになる。
【００３２】そして、上述の様にしてＲＡＰ内に順次入
ってくるデータのうち、特定のデータに対しＣＰＵ装置
10側ではこれを読み取り、判断、処理加工を行ない、必
要であれば、ＲＡＰにデータを書き込み、内容を変更す
る。
ってくるデータのうち、特定のデータに対しＣＰＵ装置
10側ではこれを読み取り、判断、処理加工を行ない、必
要であれば、ＲＡＰにデータを書き込み、内容を変更す
る。
【００３３】ＣＰＵ装置10らＲＡＰへの書き込みは次の
ようにして行なわれる。ＣＰＵ装置10は書き込むべくＲ
ＡＰの段を指定するアドレス信号及び書き込みべきデー
タ及び“書き込みを示す信号”を出力する。ＲＡＰはこ
のアドレスをデコードし、指定された段のＳＥＬ信号を
“１”にする。又、ＲＡＰは“書き込みを示す信号”を
検出し、ＷＲ信号を“１”にする。書き込まれるべきデ
ータはランダムアクセス用データバスＤ０〜Ｄ３に現わ
れ、ＷＲ信号が“１”→“０”への遷移する時ＳＥＬ信
号で指定された段のモジュールにデータが書き込まれ
る。ＣＰＵ装置10はＲＡＰに対し必要に応じて必要な段
との間で読み出し、書き込みを行なう。このＣＰＵ装置
10の存在する処理モジュール内での処理がすべて完了す
ると、ＣＰＵ装置10はデータ転送制御回路2に対し、デ
ータ転送指令を送出する。データ転送制御回路2はＳＨ
ＦＴ信号を必要な数だけ出力し、ＲＡＰ内のデータをパ
ラレル出力インタフェースＯ０〜Ｏ３より出力し、その
データは次処理モジュールとの間のＦＩＦＯ20に書き込
まれる。なお、ＳＨＦＴ信号の数はＣＰＵ装置10よりデ
ータ転送指令の信号を必要な数だけ出してもよく、ま
た、データ転送制御回路2内にメモリ等を設置して決め
てもよい。
ようにして行なわれる。ＣＰＵ装置10は書き込むべくＲ
ＡＰの段を指定するアドレス信号及び書き込みべきデー
タ及び“書き込みを示す信号”を出力する。ＲＡＰはこ
のアドレスをデコードし、指定された段のＳＥＬ信号を
“１”にする。又、ＲＡＰは“書き込みを示す信号”を
検出し、ＷＲ信号を“１”にする。書き込まれるべきデ
ータはランダムアクセス用データバスＤ０〜Ｄ３に現わ
れ、ＷＲ信号が“１”→“０”への遷移する時ＳＥＬ信
号で指定された段のモジュールにデータが書き込まれ
る。ＣＰＵ装置10はＲＡＰに対し必要に応じて必要な段
との間で読み出し、書き込みを行なう。このＣＰＵ装置
10の存在する処理モジュール内での処理がすべて完了す
ると、ＣＰＵ装置10はデータ転送制御回路2に対し、デ
ータ転送指令を送出する。データ転送制御回路2はＳＨ
ＦＴ信号を必要な数だけ出力し、ＲＡＰ内のデータをパ
ラレル出力インタフェースＯ０〜Ｏ３より出力し、その
データは次処理モジュールとの間のＦＩＦＯ20に書き込
まれる。なお、ＳＨＦＴ信号の数はＣＰＵ装置10よりデ
ータ転送指令の信号を必要な数だけ出してもよく、ま
た、データ転送制御回路2内にメモリ等を設置して決め
てもよい。
【００３４】以上の本実施例の構成では、ＲＡＰ内にラ
ッチされているデータのうち必要なデータに対してＣＰ
Ｕ装置10がランダムアクセスできるようになると共に、
ＲＡＰとＣＰＵバス間でデータ転送時のＣＰＵ装置10の
処理負荷も減少しており、更にデータ転送バスとＣＰＵ
バスの２つのバスに分けて構成されているため、該ＣＰ
Ｕ装置10の処理効率をこれまで以上に高めることが可能
となる。
ッチされているデータのうち必要なデータに対してＣＰ
Ｕ装置10がランダムアクセスできるようになると共に、
ＲＡＰとＣＰＵバス間でデータ転送時のＣＰＵ装置10の
処理負荷も減少しており、更にデータ転送バスとＣＰＵ
バスの２つのバスに分けて構成されているため、該ＣＰ
Ｕ装置10の処理効率をこれまで以上に高めることが可能
となる。
【００３５】
【発明の効果】本発明のランダムアクセスパイプライン
レジスタ及び該レジスタを有するデータ転送装置によれ
ば、マルチプロセッシングシステムにおける各プロセッ
サにおけるデータ転送に関わる処理が減少し、その分プ
ロセッサの処理効率を向上せしめることができるように
なる。
レジスタ及び該レジスタを有するデータ転送装置によれ
ば、マルチプロセッシングシステムにおける各プロセッ
サにおけるデータ転送に関わる処理が減少し、その分プ
ロセッサの処理効率を向上せしめることができるように
なる。
【図１】ランダムアクセスパイプラインレジスタの基本
入出力系統を示す概略図である。
入出力系統を示す概略図である。
【図２】上記の様なランダムアクセスパイプラインレジ
スタを備えた各処理モジュール内の基本構成を示すブロ
ック図である。
スタを備えた各処理モジュール内の基本構成を示すブロ
ック図である。
【図３】本発明の一実施例における４ビット幅入出力３
段パイプラインレジスタの装置の構成を示すブロック図
である。
段パイプラインレジスタの装置の構成を示すブロック図
である。
【図４】各レジスタのモジュールの構成を示す回路図で
ある。
ある。
【図５】並列処理方式の概念の一例を示すブロック図で
ある。
ある。
【図６】各処理モジュール間の接続状態の従来例を示す
ブロック図である。
ブロック図である。
【図７】処理モジュール間の接続状態の他の従来例を示
すブロック図である。
すブロック図である。
【図８】処理モジュール間の接続状態の別の従来例を示
すブロック図である。
すブロック図である。
【図９】これらの従来例で各処理モジュール内における
ＣＰＵ装置の処理状態を示すフローチャートである。
ＣＰＵ装置の処理状態を示すフローチャートである。
1a、1b ＲＡＰ 2a、2b データ転送制御回路 10 ＣＰＵ装置 11 ローカルメモリ 12 ＤＭＡコントローラ 13 デュアルポートメモリ 20、21 ＦＩＦＯ
Claims (3)
- 【請求項１】 複数のレジスタからなる多段構成のパイ
プラインレジスタにおいて、各段のレジスタの入力側は
初段を除きそれぞれの前段のレジスタの出力側に接続さ
れ、かつ、各段のレジスタにはそれぞれの入力側のデー
タをラッチさせるためのシフト信号を送信するシフト信
号線が接続されており、個々のレジスタには、それぞれ
のレジスタを選択するための選択信号線が接続され、か
つ、データの読出しおよびデータの書込み手段が接続さ
れていることを特徴とするランダムアクセスパイプライ
ンレジスタ。 - 【請求項２】 外部からのデータ入力の検出あるいは外
部からのデータ転送指令により上記シフト信号を生成し
上記シフト信号線に送信するシフト信号生成器を有し、
かつ、シフト操作の完了を外部に伝える伝達手段を備え
たデータ転送制御回路と、請求項１のランダムアクセス
パイプラインレジスタとを有することを特徴とするデー
タ転送装置。 - 【請求項３】 データ転送バスとＣＰＵバスとを別個に
分けて、該データ転送バス中にランダムアクセスパイプ
ラインレジスタを設け、且つこのデータ転送バス中にお
ける該ランダムアクセスパイプラインレジスタのデータ
転送を制御するデータ転送制御回路を備えると共に、こ
のランダムアクセスパイプラインレジスタについては、
複数段のレジスタから構成されていて、各段のレジスタ
はその前後段のレジスタに直列に接続され、且つデータ
転送制御回路からのシフト信号の入力により各レジスタ
ではその入出力でデータがシフトされると共に、ＣＰＵ
バスとの間でデータの読み書きを行なうためのランダム
アクセス用データバスが接続されていて、ＣＰＵ装置か
らの指令によるＳＥＬ信号の入力により特定の段のレジ
スタが選択され且つ該ＣＰＵ装置からの指令によるＷＲ
信号の入力により選択された段のレジスタとＣＰＵバス
間でデータの読み書きが行なえる構成になっており、他
方前記データ転送制御回路については、外部からのデー
タ入力の検出或いはＣＰＵ装置からのデータ転送指令に
より上記シフト信号をランダムアクセスパイプラインレ
ジスタに送出すると共に、データのシフト操作の完了を
ＣＰＵ装置に伝え、且つこのＣＰＵ装置からはデータ転
送指令が受けられる構成となっていることを特徴とする
データ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29486991A JPH05108346A (ja) | 1991-10-16 | 1991-10-16 | ランダムアクセスパイプラインレジスタ及びデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29486991A JPH05108346A (ja) | 1991-10-16 | 1991-10-16 | ランダムアクセスパイプラインレジスタ及びデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108346A true JPH05108346A (ja) | 1993-04-30 |
Family
ID=17813303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29486991A Withdrawn JPH05108346A (ja) | 1991-10-16 | 1991-10-16 | ランダムアクセスパイプラインレジスタ及びデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108346A (ja) |
-
1991
- 1991-10-16 JP JP29486991A patent/JPH05108346A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |