JPS60222969A - パイプライン制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＋ａｌ　発明の技術分野 本発明は、パイプライン方式を用いたベクトルデータ処
理装置において、ベクトルレジスタに連鎖が生じた時の
パイプライン制御回路に関する。

（ｂｌ　技術の背景 第１図に、本発明に関連するベクトルデータ処理装置の
概略図を示す。

ベクトルデータ処理のプロセスとしては、先ず主記憶装
置１からデータバッファ２を通して、ベクトルデータが
ベクトルレジスタ３にロードされる。次に、該ベクトル
レジスタ３上のロードデータが演算パイプライン４に供
給され、演算を施された後、その演算結果が再びベクト
ルレジスタ３上に書き込まれると云うものである。

今、ここで、次の場合について考えて見る。即ち、ロー
ド命令の次の命令が、演算命令、或いはストア命令であ
り、且つこの命令が上記ロード命令によって、ベクトル
レジスタ３上に書き込まれたデータを使用する場合であ
る。

このような状態を　ベクトルレジスタが連鎖している”
と言い、第２図のように表す。

この場合においても、ベクトルロードデータの全要素が
ベクトルレジスタ３に書き込まれてから、次の演算、或
いはストア命令を起動させれば全く問題はなく、後述す
る本発明の手法も必要なくなる。

所が、上記方法でベクトル命令を実行しようとすると、
第３図に示すように、ベクトルロード命令の完了迄、次
の命令を実行するパイプラインは待たされることになり
、大量のベクトルデータを一命令で処理するベクトルデ
ータ処理装置においては、著しい性能の低下を招くこと
になる。

この為、ベクトルデータ処理装置においては、通常第２
図に示すように、ロードパイプラインと演算（又は、ス
トア）パイプライン４を並行して動作させるようにして
いる。

この場合においても、ベクトルロード命令を実行中、主
記憶装ｗ１から毎サイクル確実に、ベクトルレジスタ３
上にベクトルデータが供給されれば別に問題はないが、
主記憶装置１をアクセスする際には、主記憶装置１を構
成するバンクをアクセスする場合に生ずるバンク衝突や
、データバスの競合の結果、優先順位が低くてベクトル
データを読み取ることができない場合があり、この時は
ベクトルデータが毎サイクル供給されないことになる。

所が、演算（又は、ストア）パイプライン４では、毎サ
イクル、ベクトルデータの処理を続けようとする。この
ことは、何れはベクトルレジスタ３上のロードデータは
個渇し、正常な演算（又は。

ストア）処理ができなくなることを意味する。

そこで、このような場合に対処する為に必要なベクトル
データが、ベクトルレジスタ３上にロードされるのを待
つ意味で、演算（又は、ストア）パイプライン４を一定
のサイクルだけ停止させ、ベクトルレジスタ３よりベク
トルデータが読み出されるのを一時的に中断するような
制御が必要になってくる。

このような制御を可能とする為に、第４図のような構成
を考える。第４図において、１〜４は第１図で説明した
ものと同じものであり、５が命令制御部、６がパイプラ
イン制御部である。

ここで、主記憶装置ｌからベクトルレジスタ３へのロー
ドデータのバス幅は、複数エレメント分あるものとし、
又、ベクトルレジスタ３へのデータ書き込みタイミング
は規定されているものとする。この為には、主記憶装置
ｌとベクトルレジスタ３の間にデータバッファ２を設け
て、ベクトルデータを一時保持しておく必要がある。こ
の時、該データバッファ２は一定のサイクル数だけ、ベ
クトルデータを保持できるものとする。以下、上記中断
制御の概略を説明する。

先ず、命令制御部５からパイプライン制御部６に各種連
鎖情報が送出され、この情報に基づいてパイプライン制
御部６は演算（又は、ストア）パイプラインを停止する
かどうかを決定する。

該連鎖情報には、■°ベクトルレジスタ書き込み開始信
号°、■°ベクトルレジスタ書き込み終了信号゛、■°
エレメント有効化信号°及び■°ベクトルレジスタ連連
鎖検出信号環がある。

第５図に示すように、■はベクトルレジスタ３に、最初
のエレメントが書き込まれるタイミングでオンとなる信
号であり、■は最後のエレメントが書き込まれるタイミ
ングでオンとなる信号であり、■は書き込まれるエレメ
ント声（有効であることを示す信号である。従って、■
〜■の間で■がオンになると、ベクトルロードデータが
連続してベクトルレジスタ３に送られていない状態であ
ることを意味する。■は演算（又は、ストア）パイプラ
イン４がベクトルレジスタ３の最初のエレメントを読み
出そうとするタイミングでオンとなる信号である。よっ
て、■〜■の信号は命令制御部５からパイプライン制御
部６へ、毎サイクル送出され、その度に演算（又は、ス
トア）パイプライン４を停止させるかどうかが決められ
る。

・前述したように、ベクトルレジスタ３にベクトルデー
タを書き込むタイミング、及びベクトルレジスタ３から
ベクトルデータを読み出すタイミングはエレメントによ
り固定であるから、一旦停止すると、次のタイミングが
来る迄、演算（又は、ストア）パイプライン４は停止し
た侭であり、その間に主記憶装置１より読み出されたベ
クトルデータはへクトルレジスタ３には書き込まれない
で、データバッファ２に保持されるように動作する。

そして、停止が解除になった時、ベクトルレジスタ３へ
のベクトルデータの書き込み、及び読み出しが開始され
る。このように制御することにより、ベクトルロード命
令とベクトル演算（又は、ストア）命令との順序性を保
つことができる。

ここで、主記憶装置１からベクトルレジスタ３に書き込
むタイミングが固定であることの意味を詳しく説明する
。ベクトルレジスタ３は複数個のバンクと呼ばれる部分
に分かれており、それぞれのバンクに書き込むタイミン
グは規定されている。

今、−例として８個のバンクに分けられているベクトル
レジスタ３を第６図に示し、それぞれのバンクに書き込
むタイミングをＴＯ，ＴＩ、−一一一−−，Ｔ７とする
。ＴＯはバンクＯに書き込むタイミングを示し、Ｔ１は
バンク１に書き込むタイミングであることを意味する。

そして、Ｔ７でバンク７に書き込むと、次はＴＯへ戻り
、バンク０に書き込みを行い、以後同じことを繰り返し
て、順次各バンクに書き込むように動作する。

この時（即ち、Ｔ７からＴＯに戻った時）、当然ベクト
ルレジスタ３をアクセスするアドレスは更新（＋１）さ
れる。ここで、若し、該ベクトルレジスタ３に対して主
記憶装置１からベクトルデータが供給されなくなった時
（但し、非同期に起きる）、次のバンクに書き込むこと
はできないから、この場合は８サイクル待たなければな
らないことになる。そして、この時は上記アドレスの更
新は抑止される。

例えば、若しＴ２のタイミングでバンク２に書き込んだ
直後に、前述のエレメント有効化信号■がオフとなった
と仮定する。該エレメント有効化信号■の無効化が１サ
イクルで終わったとしても、今度書き込むタイミングは
Ｔ４であり、バンク４に書き込むことはできるが、これ
ではバンク３を飛び越してバンク４に書き込んでいるこ
とになり、順次へクトルレジスタ３の各バンクに書き込
んでいることにはならない。

従って、主記位装ｆｆ１ｌからベクトルレジスタ３に対
するデータ転送の中断が１サイクルだけであっても余り
意味を持たないことになる。その為、次のＴ３のタイミ
ングが巡回してくる迄（即ち、本例では８サイクル）、
当該書き込み動作を停止するように制御され、この間の
主記憶装置ｌ、からのベクトルデータはデータバッファ
２に蓄積されることになる。

この結果、該ベクトルレジスタ３からベクトルロードデ
ータを読み出す演算（又は、ストア）パイプラインも、
上記８サイクルの間、読み出し動作を中断する必要があ
るが、基本的には当該読み出し動作パイプライン（即ち
、演算パイプラインと、ストアパイプライン）を停止さ
せるのが原則であった。

本発明は、例えばベクトルロード命令によって、主記憶
装置１からベクトルレジスタ３にデータ転送が行われて
いる時に、該データ転送の中断が発生すると、例え１サ
イクルの中断であっても、１パイプラインサイクル（例
えば、８サイクル）の間、データ転送の中断を行って、
次のサイクルからベクトルレジスタ３にデータ転送を再
開するような制御機構を備えているベクトルデータ処理
装置において、該ベクトルレジスタが連鎖している場合
、次の読み出し動作パイプラインの内、演算パイプライ
ンのみを停止させるパイプライン制御回路に関係してい
る。

（Ｃ）　従来技術と問題点 上記のように、従来技術においては、前記レジスタ連鎖
状態の時、主記憶装置１からのデータの供給が行われな
くなると、総てのベクトルレジスタ読み出しパイプライ
ンに対して、クロックストップを行うことにより、当該
読み出しパイプラインの動作を停止させていた。

この場合、演算パイプライン４に関しては、このように
制御しても、通常のパイプライン制御に大きな影響はな
い。

即ち、該演算パイプライン４においては、演算された結
果を格納する対象かへクトルレジスタ３であり、演算結
果は無条件でベクトルレジスタ３に格納されるのが普通
である。

然しなから、ストアパイプラインのように、ベクトルレ
ジスタ３から読み出されたデータが主記憶装置１に格納
される場合、主記憶制御装置に対してアクセス要求を送
出し、該要求が受け付けられた後に、パイプライン制御
部６に対して転送されてくる［メモリ書き込み許可信号
」を受信してからでないと、該主記憶装置１にデータを
転送することができない。

そして、該「メモリ書き込み許可信号」が、パイプライ
ン制御部６に返ってくる迄にはかなりのマシンサイクル
数が必要であり、その時点からベクトルレジスタのデー
タ読み出しを実行したのでは、処理能力上大きな損失を
招くことになる。

又、前述のように、ベクトルレジスタを、読み出しパイ
プラインがアクセスできるタイミングは規定されており
、最悪の場合、「メモリ書き込み許可信号」を受信して
から７サイクル（８インタリーブの場合）待って、８サ
イクル目において始めてベクトルレジスタを読み出す場
合もあり、且つアクセス要求が受けイ１けられてから、
メモリへの書き込み迄のサイクル数が不定であったり、
メモリアクセス制御が複雑になる問題がある。

そこで、現在のベクトルデータ処理装置においては、前
述のように、主記憶装置１とベクトルレジスタ３との間
に、何段かのデータバッファ２を設けておき、例えばス
トア処理の場合、決められたマシンサイクル数の間（ア
クセス要求を出してからプライオリティが取られ、パイ
プライン制御部６に上記「メモリ書き込み許可主記憶装
置」が返ってくる迄の時間）に、ベクトルデータをデー
タバッファに読み出せることが確実であると云う条件の
元で、アクセス要求を主記憶装置１に送出するように制
御すると同時に、上記ベクトルレジスタ３からストアデ
ータを上記データバッファ２に読み出し、該「メモリ書
き込み許可信号」が返ってきた時に、該データバッファ
２を読み出して、主記憶装置１に該データを転送するよ
うにしているのである。

然しながら、前述のように、ベクトルレジスタ３からの
読み出しタイミングは規定されているので、その分を先
行して、主記憶装置１に対するアクセス要求の発信を先
行させることはできる。

上記のような制御を行っているベクトルデータ処理装置
において、若し、上記のように、全読み出しパイプライ
ンを停止させてしまうと、ベクトルレジスタ３からデー
タバッファ２への読み出しバスは、クロックストップに
より、総て凍結されてしまう。

従って、この時点で既に送信されてしまったアクセス要
求、或いはプライオリティが既に取られてしまったアク
セス要求分のデータに関しては、規定サイクル内にデー
タバッファ２に供給できる保障はなくなる。

このことは、クロックストップの状態が、いつ解除され
るか全く予想できない為であり、この従来方式の制御方
法では、データ変化が起きる可能性があることになる。

若し、あえて、上記のような全読み出しパイプラインを
クロックストップ制御により停止させるとすれば、デー
タバッファ２にデータを、予め読み出しておき、該デー
タバッファ２に存在するデータについてのみ、アクセス
要求を送出するようにしなければならず、パイプライン
制御部６におけるオーバヘッドが大きくなることは明ら
かである。

（ｄｌ　発明の目的 本発明は上記従来の欠点に鑑み、ベクトルレジスタ読み
出しパイプラインの内、演算パイプラインのみをクロッ
クストップにより制御し、アクセスパイプラインについ
ては、クロックストップ制御を行わず、フリーランでデ
ータを読み出す方法を提供することを目的とするもので
ある。

ｔｅｌ　発明の構成 そしてこの目的は、本発明によれば、１つ乃至複数個の
エレメントを同時にアクセス可能とするベクトルレジス
タと、該ベクトルレジスタ間で演算を行う演算パイプラ
インと、記憶装置と上記へクトルレジスク間でデータ転
送を行う為のアクセスパイプラインとを備え、上記ベク
トルレジスタが１つ乃至複数個のバンクに分けられ、そ
れぞれのバンクをアクセスするタイミングが規定され、
上記へクトルレジスタと上記記憶装置との間にデータバ
ッファを有するベクトルデータ処理装置において、上記
へクトルレジスタヘロードする命令と、上記へクトルレ
ジスタを読み出す命令とによって、ベクトルレジスタが
連鎖状態にある時で、上記記憶装置からのロードデータ
が個渇した時、読み出し動作パイプラインの内の演算パ
イプラインのみをクロックストップさせる方法を提供す
ることによって達成され、例えば、ベクトルストア命令
と全く関連のない他のベクトル命令において、レジスタ
連鎖中にクロックストップの状態が発生しても、当該ベ
クトルストア命令は、何等の影響を受けることなく、通
常のベクトルストア動作を続けることができ、ベクトル
データ処理装置の処理能力の低下を防ぐ効果がある。又
、ストアアクセスパイプラインはフリーラン状態である
ので、ベクトルストア命令の立ち上がりを早くすること
ができる。

（［１発明の実施例 本発明の主旨を要約すると、本発明は、主記憶ＷｉｌＦ
とベクトルレジスタの間にデータバッファを有するベク
トルデータ処理装置において、ベクトルレジスタに対し
てデータをロードするベクトル命令と、該ベクトルレジ
スタを読み出すベクトル命令とによって、ベクトルレジ
スタがレジスタ連鎖状態にある時において、上記主記憶
装置からのロードデータが個渇した時、読み出しパイプ
ラインの内、演算パイプラインのみをクロックストップ
して、該ベクトルレジスタに対するアクセス制御を行う
ようにしたものである。

以下本発明の実施例を図面によって詳述する。

第７図は本発明を適用したベクトルデータ処理装置の構
成を示した図であり、第８図は従来方式によるアクセス
パイプラインの動作の概略をタイムチャートで示した図
であり、第９図は本発明を実施した場合のアクセスパイ
プラインの動作の概略をタイムチャートで示した図であ
る。

第７図において、１〜６は第４図で説明したものと同じ
ものであり、７は主記憶制御部である。

本図において、パイプライン制御部６はパイプラインを
流れるデータの制御を行う他、主記憶制御部７に対して
アクセス要求（ｃ）を送出し、前記「メモリ書き込み許
可信号」（ｅ）を受け取り、データバッファ２上のデー
タを主記憶装置７へ読み出す制御、更に命令制御部５か
らレジスタ連鎖情報を受信して、演算器（パイプライン
）４に対するクロックストップ制御等を行う。

主記憶制御部７は上記パイプライン制御部６より送出さ
れたアクセス要求（ｃ）を受け取り、主記憶優先順位に
基づいて、複数のメモリアクセスを各アクセスポートに
割り当てる機能を有する。

本ベクトルデータ処理装置においては、命令制御部５か
らの指示に基づいて、パイプライン制御部６がロードア
クセスパイプラインＬＡＰ、ストアアクセスパイプライ
ンＳＴＰ　、及び演算パイプライン４を制御しており、
該ロードアクセスパイプラインＬＡＰにおける書き込み
ベクトルレジスタ３と、演算パイプライン４における読
み出しベクトルレジスタ３との間に、前述のレジスタ連
鎖があるものとする。

そして、主記憶装置１からのロードデータがバンク衝突
等の原因により個渇した時、上記パイプライン制御部６
は命令制御部５からの各種連鎖情報に基づいて、読み出
しパイプラインに対してクロックストップを実行して、
該ベクトルロード命令とベクトル演算命令との間の順序
性を保つように動作する。

この時、本発明においては、点線で囲んだ部分に対して
のみクロックストップ制御を行い、他の読み出しパイプ
ラインであるストアアクセスパイプラインＳＴＰに対し
てはフリーランとするように制御するところにポイント
がある。

このようなりロックストップ制御をした時の効果を、第
７図を参照しながら、第８図、第９図の動作タイムチャ
ートで、一層明確にする。

第８図は従来例における動作タイムチャートで、（１）
はアクセス要求発信サイクル、　（■）は優先順序決定
サイクル、　（■）は主記憶装置への書き込みサイクル
、　（■）はデータバッファ読み出しサイクルを示して
おり、（ａ）はベクトルストア命令を実行して、ベクト
ルレジスタ３からエレメントデータを読み出すタイミン
グ、（ｂ）はデータバッファ２で、ベクトルレジスタ３
から読み出したベクトルデータを受け取ったタイミング
、（Ｃ）はアクセス要求発信タイミング、（ｄ）は主記
憶制御部において、メモリアクセスのプライオリティを
決定している期間（本例においては、３マシンサイクル
を要している例で示している）　、　（ｅ）はパイプラ
イン制御部６において、「メモリ書き込み許可信号」を
受け取ったタイミング、（ｆ）は主記憶装置１において
、上記エレメントデータを受け取ったタイミングを、そ
れぞれ示している。

本図から明らかな如く、従来方式においては、前記クロ
ックストップの制御が実行された時、ベクトルレジスタ
３に対する読み出しパイプラインを総て停止させるよう
に動作するパイプライン制御回路となっているので、デ
ータバッファ２に実際にベクトルデータが読み出された
タイミングにおいて、主記憶装置ｌに対するアクセス要
求の発信を行っており、該アクセス要求の発信から、該
「メモリ書き込み許可信号」を受け取る迄、該受は取っ
たベクトルデータを保持してお（必要がある。

第９図は本発明を実施して、ベクトルストア命令を実行
した場合の動作をタイムチャートで示したもので、（１
）〜（ＩＶ）、（ａ）〜（ｆ）は第８図で説明したもの
と同じものである。

本発明を実施している場合においては、ストアアクセス
パイプラインはフリーランの状態にあるので、例えば本
図に示したように、主記憶装置１に対するアクセス要求
の発信（ｃ）を、ベクトルレジスタ３の読み出しタイミ
ング（ａｏ）と同時に行っており、第８図の従来方式に
比較して、明らかに、ベクトルストア命令の立ち上がり
が速くなっていることが良く理解できる。

尚、本実施例においては、主記憶装置ｌに対するアクセ
ス要求の発信（Ｃ）を、ベクトルレジスタ３に対する読
み出しタイミング（ａ）と同時に行っている例を示した
が、必ずしも同時とする必要はなく、例えば何マシンサ
イクル後に、ベクトルレジスタ３からデータバッファ２
にデータが読み出せることが分かっている場合には、そ
の読み出しタイミングに合わせて、主記憶装置ｆｆに対
するアクセス要求の発信（ａ）を先行させても良いこと
は明らかである。

（ｇ）−発明の効果 以上、詳細に説明したように、本発明のパイプライン制
御回路は、主記憶装置とベクトルレジスタの間にデータ
バッファを有するベクトルデータ処理装置において、ベ
クトルレジスタに対してデータをロードするベクトル命
令と、該ベクトルレジスタを読み出すベクトル命令とに
よって、ベクトルレジスタがレジスタ連鎖状態にある時
において、上記主記憶装置からのロードデータが涸渇し
た時、読み出しパイプラインの内、演算パイプラインの
みをクロックストップして、該ベクトルレジスタに対す
るアクセス制御を行うようにしたものであるので、例え
ば、ベクトルストア命令と全く関連のない他のベクトル
命令において、レジスタ連鎖中にクロックストップ状態
が発生しても、該ベクトルストア命令は何等の影響を受
けることなく、通常のベクトルストア処理を続行するこ
とができる他、従来方式に比較してベクトルストア命令
の立ち上がりを速くすることができ、当該へクトルデー
タ処理装置の処理能力を向上させることができる効果が
ある。

【図面の簡単な説明】

第１図はベクトルデータ処理装置の概略を示す図、第２
図はベクトルレジスタの連鎖の状態を模式的に示した図
、第３図は上記連鎖の他の状態を模式的に示した図、第
４図は演算（又は、ストア）パイプラインをクロックス
トップさせる為の構成を説明する図、第５図は連鎖情報
の意味を説明する図、第６図はへクトルレジスクにおけ
るバンクの概念を説明する図、第７図は本発明を適用し
たベクトルデータ処理装置の構成を示す図、第８図は従
来方式においてベクトルストア命令を実行した時の動作
をタイムチャートで示した図、第９図は本発明を実施し
てベクトルストア命令を実行した時の動作をタイムチャ
ートで示した図である。 図面において、ｌは主記憶装置、２はデータバッファ、
３はベクトルレジスタ、４は演算器（パイプライン）、
５は命令制御部、６はパイプライン制御部、■はへクト
ルレジスタ書き込み開始信号。 ■はベクトルレジスタ書き込み終了信号、■はエレメン
ト有効信号、■はレジスタ連鎖検出信号。 ＴＯ−７７はベクトルレジスタに対するアクセスタイミ
ング、（ａ）はへクトルレジスタにおける読み出しタイ
ミング、（ｂ）はデータバッファにおいてベクトルデー
タを受け取ったタイミングで、且つ保持期間、（Ｃ）は
メモリアクセス要求の発信タイミング、（ｄ）は主記憶
制御部でプライオリティを取っている期間、（ｅ）はパ
イプライン制御部が［メモリ書き込み許可信号」を受け
取ったタイミング。 （ｆ）は主記憶装置でベクトルデータを受け取ったタイ
ミング、　（Ｉ）はメモリアクセス発信サイクル、（■
）はプライオリティ決定サイクル、（Ｉ［ｌ）は主記憶
装置に対する書き込みサイクル、（ＩＶ）はデータバッ
ファからの読み出しサイクル、をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １つ乃至複数個のエレメントを同時にアクセス可能とす
   るベクトルレジスタと、該ベクトルレジスタ間で演算を
   行う演算パイプラインと、記憶装置と上記へクトルレジ
   スタ間でデータ転送を行う為のアクセスパイプラインと
   を備え、上記ベクトルレジスタが１つ乃至複数個のバン
   クに分けられ、それぞれのバンクをアクセスするタイミ
   ングが規定され、上記ベクトルレジスタと王妃記憶装置
   との間にデータバッファを有するベクトルデータ処理装
   置において、上記ベクトルレジスタヘロードする命令と
   、上記ベクトルレジスタを読み出す命令とによって、ベ
   クトルレジスタが連鎖状態にある時で、上記記憶装置か
   らのロードデータが涸渇した時、読み出し動作パイプラ
   インの内の演算パイプラインのみをクロックストップさ
   せるが、アクセスパイプラインはクロックストップさせ
   ないで、上記ベクトルレジスタに対するアクセス制御を
   行う機能を備えたことを特徴とするパイプライン制御回
   路。