JP3397600B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に１つのメモリセルに１ビットより多い情報を記
憶させる多値記憶を行うＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭのメモリセルの１つとし
て、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲ
ートが積層形成されたＭＯＳＦＥＴ構造を有するものが
知られている。通常、浮遊ゲートに蓄えられた電荷量に
よって、データ“０”または“１”を記憶し、１つのセ
ルに１ビットのデータを記憶する。これに対して、より
高密度なＥＥＰＲＯＭを実現させるため、１つのセルに
多ビット分のデータを記憶させる多値記憶方式も知られ
ている。例えば４値記憶方式では、データ“０”、
“１”、“２”、“３”を１つのセルに記憶させるた
め、データに対応した４つの電荷量を浮遊ゲートに蓄え
る。

【０００３】次に、４値記憶方式を例にとってデータの
記憶状態の一例を説明する。浮遊ゲートの電荷量が０の
状態を中性状態とし、中性状態より正の電荷を蓄えた状
態を消去状態とする。また、消去状態をデータ“０”に
対応させる。例えば、消去は基板に高電圧（〜２０Ｖ）
を印加し、制御ゲートを０Ｖに設定して行われる。一
方、中性状態より負の電荷を蓄えた状態をデータ“１”
の状態とする。データ“２”の状態も中性状態より負の
電荷を蓄えた状態であるが、負の電荷量がデータ“１”
の状態の負の電荷量より多くされる。データ“３”の状
態はさらに負の電荷量が多くされる。例えば、書き込み
動作中、基板、ソース及びドレインをそれぞれ０Ｖ、制
御ゲートを高電圧（〜２０Ｖ）に設定して、負の電荷を
浮遊ゲートに蓄え、データ“１”、“２”、“３”を書
き込む。また、書き込み動作中、基板を０Ｖ、ソース及
びドレインをそれぞれ１０Ｖ、制御ゲートを高電圧（〜
２０Ｖ）に設定して、浮遊ゲート中の電荷を保持し、デ
ータ“０”をメモリセルに記憶する。これによって、４
つの書き込み状態（“０”、“１”、“２”及び
“３”）がメモリセル中に実現される。

【０００４】ところで、多値記憶ＥＥＰＲＯＭの１つと
して、複数のバイト分のデータを一括してメモリセルに
多値レベルデータとして書き込むものが知られている
（例えば、本出願人による特開平７−９３９７９号公報
参照）。このように一括して書き込みを行うのは、書き
込み時間を短縮するためである。この公報に記載されて
いる多値記憶ＥＥＰＲＯＭは、個々のメモリセルに多値
データを書き込むための制御データを記憶する複数のデ
ータ記憶回路を備えている。また、書き込み状態を精度
よく制御するために、書き込み動作後にメモリセルの書
き込み状態を検出し、書き込みが不十分なメモリセルが
あれば、そのメモリセルのみに書き込みを促進するよう
な書き込み電圧を印加するように、データ記憶回路の制
御データが変更されるようになっている。変更された制
御データを用いて、再度書き込み動作が行われ、全ての
選択されたメモリセルが十分書き込まれるまで、書き込
み動作と書き込み状態検出動作が続けられる。

【０００５】書き込み動作後にメモリセルの書き込み状
態を検出する際には、例えば、メモリセルのドレインに
読み出し信号を与え、メモリセルの書き込み状態によっ
て変調された読み出し信号を検出する。メモリセルの書
き込み状態を検出する場合、そのメモリセルが最終的に
どの状態（例えば、“１”または“２”または“３”）
になるべきメモリセルであるかを考慮して、書き込みが
十分か否かを判断する。

【０００６】しかしながら、このようなデータ記憶回路
の制御データを変更しながら多値データの書き込みを行
うＥＥＰＲＯＭでは、データ記憶回路やその制御回路が
複雑になるという問題があった。

【０００７】また、個々のデータ記憶回路は多値レベル
の制御データを記憶しなければならないので、例えば、
多値記憶ＥＥＰＲＯＭを２値記憶ＥＥＰＲＯＭとして用
いる場合に、多値レベルの制御データを記憶できるデー
タ記憶回路が冗長になるという問題があった。

【０００８】

【発明が解決しようとする課題】上記のように、多値記
憶方式は高密度化のための有効な手段であるが、メモリ
セル以外の制御回路が複雑になるという問題があった。
また、多値記憶ＥＥＰＲＯＭを２値記憶ＥＥＰＲＯＭと
して用いる場合に、制御回路が冗長になるという問題が
あった。

【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセル以外の制御
回路を簡素にすることができる多値記憶方式のＥＥＰＲ
ＯＭを提供することにある。

【００１０】また、本発明の他の目的は、多値記憶ＥＥ
ＰＲＯＭを２値記憶ＥＥＰＲＯＭとして用いる場合に
も、制御回路を有効に利用できる多値記憶方式のＥＥＰ
ＲＯＭを提供することにある。

【００１１】

【課題を解決するための手段】本願の発明では、上記課
題を解決するために、次のような構成を採用している。

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】即ち、本発明における不揮発性半導体記憶
装置は、ｎ個（第１，第２，…第ｎ）（ｎ≧３）の記憶
レベルのうちの１つの書き込み状態を有する複数の不揮
発性メモリセル、複数のビット線、及び複数のワード線
を含んで構成されるメモリセルアレイと、各々が前記複
数のビット線のうちのそれぞれのある１本に対して接続
され、各々が前記それぞれのある１本のビット線に書き
込み動作中に印加される書き込み制御電圧を決めるｎ個
（第１，第２，…第ｎ）（ｎ≧３）の論理レベルのうち
の１つの論理レベルの制御データを記憶する複数のデー
タ記憶回路とを具備し、さらに前記複数のデータ記憶回
路は、前記制御データに基づいてそれぞれ対応するビッ
ト線に前記書き込み制御電圧を印加し、第ｉ（ｉ＝２〜
ｎ）の論理レベルの制御データを記憶しているデータ記
憶回路に対応するメモリセルの書き込み状態が、前記第
ｉの論理レベルに対応する第ｉ（ｉ＝２〜ｎ）の記憶レ
ベルであるか否かを検出する場合に、制御データが第ｉ
の論理レベルあるいは第１の論理レベルであるデータ記
憶回路に対応するビット線に選択的に読み出しビット線
信号を印加し、メモリセルの書き込み状態によって変調
された前記それぞれ対応するビット線上の前記読み出し
ビット線信号の値を検出し、メモリセルの書き込み状態
に応じてデータ記憶回路の制御データが変更されること
を特徴とする。

【００１８】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【００１９】（１）各々の前記データ記憶回路は、第１
あるいは第２の信号レベルのサブデータを記憶するサブ
データ回路を含み、各々の前記サブデータ回路は前記ビ
ット線信号の所定の信号レベルに応答して、記憶されて
いる前記第１の信号レベルのサブデータを前記第２の信
号レベルのサブデータに変更し、記憶されている前記第
２の信号レベルのサブデータを保持する。

【００２０】（２）前記メモリセルは４値記憶可能であ
って、前記データ記憶回路は２つの前記サブデータ回路
を含む。

【００２１】（３）前記メモリセルは３値記憶可能であ
って、前記データ記憶回路は２つの前記サブデータ回路
を含む。

【００２２】また、本発明における不揮発性半導体記憶
装置は、複数の不揮発性メモリセル、複数のビット線、
及び複数のワード線を含んで構成されるメモリセルアレ
イと、前記メモリセルに記憶させる書き込み状態の数を
２か４かに設定する第１あるいは第２の状態を有する切
り替え手段と、各々がサブデータを記憶する複数のデー
タ回路とを具備し、前記切り替え手段が前記第１の状態
の場合、各々２つの前記データ回路が１つのデータ記憶
回路として働き、各々の前記データ記憶回路が前記複数
のビット線のうちのそれぞれのある１本に対して電気的
に接続され、各々の前記データ記憶回路が前記それぞれ
のある１本のビット線に書き込み動作中に印加される書
き込み制御電圧を決める制御データを記憶し、前記切り
替え手段が前記第２の状態の場合、各々１つの前記デー
タ回路が１つのデータ記憶回路として働き、各々の前記
データ記憶回路が前記複数のビット線のうちのそれぞれ
のある１本に対して電気的に接続され、各々の前記デー
タ記憶回路が前記それぞれのある１本のビット線に書き
込み動作中に印加される書き込み制御電圧を決める制御
データを記憶することを特徴とする。

【００２３】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【００２４】各々の前記データ回路は、第１あるいは第
２の信号レベルのサブデータを記憶し、前記ビット線信
号の所定の信号レベルに応答して、記憶されている前記
第１の信号レベルのサブデータを前記第２の信号レベル
のサブデータに変更し、記憶されている前記第２の信号
レベルのサブデータを保持する。

【００２５】また、本発明における不揮発性半導体記憶
装置は、複数の不揮発性メモリセル、複数のビット線、
及び複数のワード線を含んで構成されるメモリセルアレ
イと、前記メモリセルに記憶させる書き込み状態の数を
２か３かに設定する第１あるいは第２の状態を有する切
り替え手段と、各々がサブデータを記憶する複数のデー
タ回路とを具備し、前記切り替え手段が前記第１の状態
の場合、各々２つの前記データ回路が１つのデータ記憶
回路として働き、各々の前記データ記憶回路が前記複数
のビット線のうちのそれぞれのある１本に対して電気的
に接続され、各々の前記データ記憶回路が前記それぞれ
のある１本のビット線に書き込み動作中に印加される書
き込み制御電圧を決める制御データを記憶し、前記切り
替え手段が前記第２の状態の場合、各々１つの前記デー
タ回路が１つのデータ記憶回路として働き、各々の前記
データ記憶回路が前記複数のビット線のうちのそれぞれ
のある１本に対して電気的に接続され、各々の前記デー
タ記憶回路が前記それぞれのある１本のビット線に書き
込み動作中に印加される書き込み制御電圧を決める制御
データを記憶することを特徴とする。

【００２６】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【００２７】各々の前記データ回路は、第１あるいは第
２の信号レベルのサブデータを記憶し、前記ビット線信
号の所定の信号レベルに応答して、記憶されている前記
第１の信号レベルのサブデータを前記第２の信号レベル
のサブデータに変更し、記憶されている前記第２の信号
レベルのサブデータを保持する。

【００２８】また、本発明における不揮発性半導体記憶
装置は、各々がｎ値（ｎ≧３）のデータを記憶可能な複
数の不揮発性メモリセル、複数のビット線、及び複数の
ワード線を含んで構成されるメモリセルアレイと、各々
が前記複数のビット線のうちのそれぞれのある１本に対
して設けられた複数のデータ記憶回路とを具備し、前記
複数のデータ記憶回路は、前記それぞれ対応するビット
線に前記複数のデータ記憶回路に記憶されているデータ
に基づいて選択的に読み出しビット線信号を印加し、メ
モリセルのデータによって変調された前記それぞれ対応
するビット線上の前記読み出しビット線信号の値を検出
して記憶することを特徴とする。

【００２９】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【００３０】（１）各々の前記データ記憶回路は、第１
あるいは第２の信号レベルのサブデータを記憶するサブ
データ回路を含み、各々の前記サブデータ回路は前記ビ
ット線信号の所定の信号レベルに応答して、記憶されて
いる前記第１の信号レベルのサブデータを前記第２の信
号レベルのサブデータに変更し、記憶されている前記第
２の信号レベルのサブデータを保持する。

【００３１】（２）前記メモリセルは４値記憶可能であ
って、前記データ記憶回路は２つの前記サブデータ回路
を含む。

【００３２】（３）前記メモリセルは３値記憶可能であ
って、前記データ記憶回路は２つの前記サブデータ回路
を含む。

【００３３】本願の発明に係わる多値（ｎ（≧３）値）
データ記憶可能なＥＥＰＲＯＭは、データ記憶回路に記
憶されている制御データに応じて、読み出し信号をメモ
リセルに選択的に印加する。これによって、データ記憶
回路に記憶されている制御データの変換が簡単に行える
ようになり、回路を簡素化できる。また、データ記憶回
路に記憶されているデータに応じて、読み出し信号をメ
モリセルに選択的に印加するため、データ読み出しも簡
単に行えるようになり、回路を簡素化できる。よって、
安価なＥＥＰＲＯＭを実現することができる。

【００３４】また、４値の書き込みするための多値レベ
ルの制御データを記憶するための４値記憶データ記憶回
路を、２値記憶する場合には、２つに分けて用いること
により、無駄のない安価なＥＥＰＲＯＭを提供すること
ができる。

【００３５】また、３値の書き込みするための多値レベ
ルの制御データを記憶するための３値記憶データ記憶回
路を、２値記憶する場合には、２つに分けて用いること
により、無駄のない安価なＥＥＰＲＯＭを提供すること
ができる。

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００５２】図１は、本発明の実施の形態に係る不揮発
性半導体記憶装置（ＥＥＰＲＯＭ）の概略構成を示して
いる。

【００５３】メモリセルアレイ１は、電気的にデータの
書き換えが可能な複数のメモリセルがマトリクス状に配
置されて形成される。このメモリセルアレイ１には、上
記各メモリセルが行毎に接続される複数のビット線と、
上記各メモリセルが列毎に接続される複数のワード線と
が含まれている。上記メモリセルアレイ１に対して、ビ
ット線を制御するためのビット線制御回路２とワード線
を制御するためのワード線制御回路６が設けられる。

【００５４】上記ビット線制御回路２は、ビット線を介
してメモリセルアレイ１中のメモリセルのデータを読み
出したり、ビット線を介してメモリセルアレイ１中のメ
モリセルの状態を検出したり、ビット線を介してメモリ
セルアレイ１中のメモリセルに書き込み制御電圧を印加
してメモリセルに書き込みを行う。このビット線制御回
路２は、複数のデータ記憶回路を含み、カラムデコーダ
３によって選択されたデータ記憶回路から読み出された
メモリセルのデータは、データ入出力バッファ４を介し
てデータ入出力端子５から外部へ出力される。また、外
部からデータ入出力端子５に入力された書き込みデータ
は、データ入出力バッファ４を介して、カラムデコーダ
３によって選択されたデータ記憶回路に初期的な制御デ
ータとして入力される。

【００５５】上記ワード線制御回路６は、メモリセルア
レイ１中のワード線を選択して読み出しあるいは書き込
みあるいは消去に必要な電圧を与える。

【００５６】メモリセルアレイ１、ビット線制御回路
２、カラムデコーダ３、データ入出力バッファ４、およ
びワード線制御回路６は、制御信号および制御電圧発生
回路７によって制御される。制御信号および制御電圧発
生回路７は、外部から制御信号入力端子８に入力される
制御信号によって制御される。

【００５７】図２は、上記図１に示したＥＥＰＲＯＭに
おけるメモリセルアレイ１及びビット線制御回路２の構
成例を示している。

【００５８】メモリセルＭが４個直列接続されたＮＡＮ
Ｄ型セルユニットの一端が選択トランジスタＳ１の電流
通路を介してビット線ＢＬに接続され、他端が選択トラ
ンジスタＳ２の電流通路を介して共通ソース線ＳＲＣに
接続される。メモリセルＭの制御ゲート電極はワード線
ＷＬに接続され、選択トランジスタＳ１、Ｓ２のゲート
電極はそれぞれ、選択ゲート線ＳＧ１、ＳＧ２に接続さ
れる。１本のワード線ＷＬを共有するメモリセルＭはペ
ージと言う単位を形成し、４ページで１ブロックを構成
する。ここでは、２ブロック分が示されているが、任意
の整数、例えば１０２４ブロックなどでもよい。また、
ビット線ＢＬはＢＬ０〜ＢＬ４２２３の４２２４本が示
されているが、任意の整数、例えば２１１２本などでも
よい。

【００５９】ビット線制御回路２は、複数のデータ記憶
回路９を含んでいる。ここでは、２本のビット線ＢＬに
対して１つのデータ記憶回路９が設けられているが、任
意の整数本、例えば１本や４本や６本や９本などでもよ
い。信号ＣＳＬはカラムデコーダ３の出力信号で、例え
ば、ビット線ＢＬ０とＢＬ１に接続されるデータ記憶回
路９に記憶されているメモリセルのデータは、信号ＣＳ
Ｌ０とＣＳＬ１に応答してデータ入出力バッファ４に出
力される。また、例えばビット線ＢＬ２とＢＬ３に接続
されるデータ記憶回路９に、信号ＣＳＬ２とＣＳＬ３に
応答してデータ入出力バッファ４から制御データが初期
値として転送される。データ記憶回路９は、読み出しの
際には、どちらか一方のビット線に接続されるメモリセ
ルのデータを読み出す。これに対し、書き込みの際に
は、どちらか一方のビット線に接続されるメモリセル
に、記憶されている制御データに従って書き込み制御電
圧を印加する。また、書き込み状態検出の際には、どち
らか一方のビット線に接続されるメモリセルの書き込み
状態を検出する。

【００６０】図３（ａ）、（ｂ）はそれぞれ、上記図２
に示されたメモリセルＭと選択トランジスタＳ１（Ｓ２
も同様）の断面構造を示している。図３（ａ）に示す如
く、メモリセルＭは浮遊ゲート１３と制御ゲート１５が
積層形成されたＭＯＳＦＥＴ構造を有している。ｐ型の
半導体基板１０の表面にソース、ドレイン領域として働
くｎ型の不純物拡散層１１、１１が形成され、これら不
純物拡散層１１、１１間の半導体基板１０上に絶縁膜１
２、浮遊ゲート１３、絶縁膜１４及びワード線ＷＬとな
る制御ゲート１５が順次積層形成される。図３（ｂ）に
示す如く、選択トランジスタＳ１は通常のＭＯＳＦＥＴ
構造であり、ｐ型の半導体基板１０の表面にソース、ド
レイン領域として働くｎ型の不純物拡散層１１、１１が
形成され、これら不純物拡散層１１、１１間の半導体基
板１０上に絶縁膜１６及び選択ゲートＳＧとなるゲート
電極１７が積層形成される。

【００６１】図４は、上記図２に示されたＮＡＮＤ型セ
ルユニットと２つの選択トランジスタの断面構造を１つ
に着目して示している。４つのメモリセルＭの電流通路
が直列接続され、この直列接続された電流通路の一端
は、選択トランジスタＳ２の電流通路を介してソース線
ＳＲＣに接続される。また、上記直列接続された電流通
路の他端は、選択トランジスタＳ１の電流通路を介して
ビット線ＢＬに接続される。選択されたワード線を例え
ばＷＬ２とすると、書き込み時にはこの選択されたワー
ド線ＷＬ２に２０Ｖが印加される。これに対し、非選択
ワード線ＷＬ１、ＷＬ３及びＷＬ４には１０Ｖが与えら
れる。また、選択ゲートＳＧ１には電源電圧ＶＣＣが与
えられる。選択ゲートＳＧ２は０Ｖである。

【００６２】例えば４値記憶の場合、データ“１”、
“２”、“３”を書くときは、ビット線ＢＬを０Ｖにす
る。これによって、選択メモリセルでは浮遊ゲートに電
子が注入され、しきい値電圧が正になる。データ“０”
を書き込む場合は、ビット線ＢＬを電源電圧ＶＣＣにす
る。この場合、浮遊ゲートには電子が注入されない。デ
ータ“１”、“２”、“３”を書くときのビット線ＢＬ
の電圧は０Ｖでなくてもよい。例えば、データ“１”を
書くときビット線ＢＬの電圧を０．８Ｖにして、データ
“２”、“３”を書くときのビット線ＢＬの電圧を０Ｖ
としてもよい。これは、データ“１”を記憶させるため
にメモリセルＭの浮遊ゲートに注入する電子の量は、デ
ータ“２”、“３”を記憶させるために注入する電子よ
り少なくてよいからである。また、データ“１”、
“２”、“３”を書くときのビット線ＢＬの電圧はそれ
ぞれ異なっていてもよい。例えば、それぞれ１．６Ｖ、
０．８Ｖ、０Ｖとしてもよい。

【００６３】消去時は、基板の電圧Ｖｓｕｂを２０Ｖに
する。また、選択ゲートＳＧ１とＳＧ２、ソース線ＳＲ
Ｃ、ビット線ＢＬも２０Ｖにする。消去するブロックの
ワード線ＷＬ１〜ＷＬ４を０Ｖにすると、電子が浮遊ゲ
ートから放出され、しきい値電圧が負になる（データ
“０”の状態）。消去しないブロックのワード線ＷＬ１
〜ＷＬ４を２０Ｖにすると、電子は浮遊ゲートから放出
されない。

【００６４】上記４値記憶の場合、例えばデータ“０”
に対応するメモリセルのしきい値電圧が０Ｖ以下、デー
タ“１”に対応するメモリセルのしきい値電圧が０．４
Ｖ〜０．８Ｖ、データ“２”に対応するメモリセルのし
きい値電圧が１．２Ｖ〜１．６Ｖ、データ“３”に対応
するメモリセルのしきい値電圧が２．０Ｖ〜２．４Ｖと
する。読み出し時は、選択ワード線ＷＬ２を電圧Ｖｒｅ
ａｄにする。非選択ワード線ＷＬ１、ＷＬ３及びＷＬ４
は電源電圧ＶＣＣ（例えば３．３Ｖ）にする。選択ゲー
トＳＧ１とＳＧ２も電源電圧ＶＣＣにする。ソース線Ｓ
ＲＣは０Ｖである。

【００６５】（１）電圧Ｖｒｅａｄを０Ｖにすると、選
択メモリセルがデータ“１”か“２”か“３”を記憶し
ていれば、電源電圧ＶＣＣに充電されて浮遊状態にされ
たビット線の電圧はＶＣＣレベルのままである。一方、
選択メモリセルがデータ“０”を記憶していれば、電源
電圧ＶＣＣに充電されて浮遊状態にされたビット線の電
圧は０Ｖに下がる。

【００６６】（２）電圧Ｖｒｅａｄを１Ｖにすると、選
択メモリセルがデータ“２”か“３”を記憶していれ
ば、電源電圧ＶＣＣに充電されて浮遊状態にされたビッ
ト線の電圧はＶＣＣレベルのままである。これに対し、
選択メモリセルがデータ“０”か“１”を記憶していれ
ば、電源電圧ＶＣＣに充電されて浮遊状態にされたビッ
ト線の電圧は０Ｖに下がる。

【００６７】（３）電圧Ｖｒｅａｄを１．８Ｖにする
と、選択メモリセルがデータ“３”を記憶していれば、
電源電圧ＶＣＣに充電されて浮遊状態にされたビット線
の電圧はＶＣＣレベルのままである。一方、選択メモリ
セルがデータ“０”か“１”か“２”を記憶していれ
ば、電源電圧ＶＣＣに充電されて浮遊状態にされたビッ
ト線の電圧は０Ｖに下がる。

【００６８】上述した（１）〜（３）のように、電圧Ｖ
ｒｅａｄを変化させた時のビット線の電圧を検出するこ
とにより、メモリセルＭに記憶されているデータが判定
される。

【００６９】図５は、上記図２に示されたメモリセルア
レイ１とデータ記憶回路９のより具体的な構成例につい
て説明するためのもので、ビット線ＢＬｉとＢＬｉ＋１
に着目して一部の回路構成を抽出して示している。ここ
では、４値記憶ＥＥＰＲＯＭの構成例を示す。

【００７０】データ記憶回路９中には、第１及び第２の
サブデータ回路２０、２１が設けられている。これら第
１及び第２のサブデータ回路２０、２１はそれぞれ、書
き込み時に“０”あるいは“１”のサブデータを記憶
し、各々ビット線信号の“Ｈ”レベルに応答して記憶さ
れている“１”のサブデータを“０”のサブデータに変
更し、“０”のサブデータを保持するよう構成されてい
る。また、第１及び第２のサブデータ回路２０、２１は
それぞれ、読み出し時に“０”あるいは“１”の読み出
しサブデータを記憶し、各々ビット線信号の“Ｈ”レベ
ルに応答して記憶されている“１”の読み出しサブデー
タを“０”の読み出しサブデータに変更し、“０”の読
み出しサブデータを保持するよう構成されている。

【００７１】すなわち、ｐチャネルＭＯＳトランジスタ
Ｑｐ１とＱｐ２、及びｎチャネルＭＯＳトランジスタＱ
ｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ６で第１のサブデ
ータ回路２０を構成する。また、ｐチャネルＭＯＳトラ
ンジスタＱｐ４とＱｐ５、及びｎチャネルＭＯＳトラン
ジスタＱｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ
１５、Ｑｎ１６で第２のサブデータ回路２１を構成す
る。ｐチャネルＭＯＳトランジスタＱｐ３とＱｐ６はそ
れぞれ、上記第１および第２のサブデータ回路２０、２
１をリセットするためのものである。第１のサブデータ
回路２０がリセットされると、このサブデータ回路２０
のノードＮｉは“Ｈ”レベルとなる。この状態は第１の
サブデータ回路２０が“１”の第１の読み出しサブデー
タあるいは“１”の第１のサブデータを記憶している状
態である。また、第２のサブデータ回路２１がリセット
されると、このサブデータ回路２１のノードＮｉ＋１は
“Ｈ”レベルとなる。この状態は第２のサブデータ回路
２１が“１”の第２の読み出しサブデータあるいは
“１”の第２のサブデータを記憶している状態である。
第１のサブデータ回路２０内のノードＮｉが“Ｌ”レベ
ルの状態は、この第１のサブデータ回路２０が“０”の
第１の読み出しサブデータあるいは“０”の第１のサブ
データを記憶している状態である。第２のサブデータ回
路２１内のノードＮｉ＋１が“Ｌ”レベルの状態は、こ
の第２のサブデータ回路２１が“０”の第２の読み出し
サブデータあるいは“０”の第２のサブデータを記憶し
ている状態である。

【００７２】ｎチャネルＭＯＳトランジスタＱｎ５およ
びＱｎ１４は、第１および第２のサブデータ回路２０、
２１とデータ入出力線ＩＯとを電気的に接続するための
ものである。それぞれのゲート電極には、カラムデコー
ダ３の出力信号ＣＳＬｉおよびＣＳＬｉ＋１が与えられ
る。例えば、信号ＣＳＬｉが“Ｈ”になると、ビット線
ＢＬｉとＢＬｉ＋１に設けられたデータ記憶回路９中の
第１のサブデータ回路２０とデータ入出力線ＩＯとが電
気的に接続される。データ入出力線ＩＯは図１に示され
たデータ入出力バッファ４に接続されており、この第１
のサブデータ回路２０にサブデータを設定することがで
きる。あるいは、この第１のサブデータ回路２０の読み
出しサブデータをデータ入出力バッファ４に出力するこ
とができる。なお、データ入出力線ＩＯは、図２に示し
たデータ記憶回路９の全てに共通である。

【００７３】ｎチャネルＭＯＳトランジスタＱｎ７およ
びＱｎ１７は、第１および第２のサブデータ回路２０、
２１とビット線ＢＬｉあるいはＢＬｉ＋１の電気的接続
を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が“Ｌ”
であれば、第１および第２のサブデータ回路２０、２１
とビット線ＢＬｉとが電気的に接続される。信号ＢＬＣ
１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１および第
２のサブデータ回路２０、２１とビット線ＢＬｉ＋１と
が電気的に接続される。

【００７４】ｎチャネルＭＯＳトランジスタＱｎ８およ
びＱｎ１８は、ビット線ＢＬｉと電圧ＶＢＬ１との電気
的接続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２との電気的
接続をそれぞれ制御する。信号ＰＲＥ１が“Ｈ”であれ
ばビット線ＢＬｉと電圧ＶＢＬ１とが電気的に接続さ
れ、信号ＰＲＥ２が“Ｈ”であればビット線ＢＬｉ＋１
と電圧ＶＢＬ２とが電気的に接続される。

【００７５】ｎチャネルＭＯＳトランジスタＱｎ９は、
信号ＣＭＯＤが“Ｈ”の時に、第１および第２のサブデ
ータ回路２０、２１を電気的に接続する。これによっ
て、データ記憶回路９は４値記憶の制御状態となり、ビ
ット線ＢＬｉかＢＬｉ＋１のいずれか一方を制御する。
これに対し、信号ＣＭＯＤが“Ｌ”の時には、第１およ
び第２のサブデータ回路２０、２１が分離されてそれぞ
れ独立のデータ記憶回路として働き、２値記憶の制御を
行う。すなわち、第１のサブデータ回路２０は１つのデ
ータ記憶回路としてビット線ＢＬｉを、第２のサブデー
タ回路２１も１つのデータ記憶回路としてビット線ＢＬ
ｉ＋１を制御する。

【００７６】信号ＲＳＴ、ＳＥＮ１、ＳＥＮ２、ＰＲＯ
１、ＰＲＯ２、ＲＥＧ、ＣＭＯＤ、ＢＬＣ１、ＢＬＣ
２、ＰＲＥ１、ＰＲＥ２、及び電圧ＶＢＬ１、ＶＢＬ２
はそれぞれ、制御信号および制御電圧発生回路７の出力
信号で、図２に示したデータ記憶回路９の全てに共通で
ある。電圧ＶＣＣは電源電圧で例えば３．３Ｖである。
信号ＣＭＯＤは、制御信号入力端子８に入力される制御
信号に応答して切り替えても良いし、制御信号および制
御電圧発生回路７の内部に信号ＣＭＯＤを“Ｈ”にする
か“Ｌ”にするかを記憶させておいても良い。

【００７７】上記のような構成のサブデータ回路２０、
２１において、信号ＳＥＮ１あるいはＳＥＮ２が“Ｈ”
となった状態で、ビット線ＢＬｉあるいはＢＬｉ＋１の
“Ｈ”レベルがｎチャネルＭＯＳトランジスタＱｎ４あ
るいはＱｎ１３のゲート電極に転送されると、ｎチャネ
ルＭＯＳトランジスタＱｎ４あるいはＱｎ１３が導通
し、ノードＮｉあるいはＮｉ＋１が“Ｌ”レベルにされ
る。これによって、“１”のサブデータあるいは読み出
しサブデータは“０”のサブデータあるいは読み出しサ
ブデータに変更される。“０”のサブデータあるいは読
み出しサブデータは、もともとノードＮｉあるいはＮｉ
＋１が“Ｌ”レベルであるので変更されない。また、ビ
ット線ＢＬｉあるいはＢＬｉ＋１が“Ｌ”レベルのとき
には、ｎチャネルＭＯＳトランジスタＱｎ４あるいはＱ
ｎ１３が非導通になるので、サブデータあるいは読み出
しサブデータは変更されない。

【００７８】なお、第１及び第２のサブデータ回路２
０、２１は、上記実施例の構成によらず、上述した機能
を有する種々様々な回路を用いて同様に実現できる。

【００７９】図６は、上記データ記憶回路９における図
５に示した回路の周辺の回路構成を示している。上記第
１のサブデータ回路２０のノードＮｉにｎチャネルＭＯ
ＳトランジスタＱｎ１９のゲート電極とｎチャネルＭＯ
ＳトランジスタＱｎ２１の電流通路の一端が接続され、
第２のサブデータ回路２１のノードＮｉ＋１にｎチャネ
ルＭＯＳトランジスタＱｎ２０のゲート電極とｎチャネ
ルＭＯＳトランジスタＱｎ２２の電流通路の一端がそれ
ぞれ接続される。ｎチャネルＭＯＳトランジスタＱｎ１
９、Ｑｎ２０は、全てのサブデータ回路が“０”のサブ
データを記憶しているか否かを検出するための回路を構
成するものである。全てのサブデータ回路が“０”のサ
ブデータを記憶している場合、信号線ＰＴと接地レベル
が非導通となり、４２２４個のサブデータ回路の内１つ
でも“１”のサブデータを記憶していると、信号線ＰＴ
と接地レベルが導通となる。ｎチャネルＭＯＳトランジ
スタＱｎ２１、Ｑｎ２２は、全てのサブデータ回路に
“０”のサブデータを記憶させるための回路を構成する
ものである。信号ＰＲＳＴが“Ｈ”になると、４２２４
個のサブデータ回路に“０”のサブデータがセットされ
る。

【００８０】図７は、メモリセルに記憶されている４値
データの読み出し動作を示している。ここでは、ビット
線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選
択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が
選択されている場合を示し、信号ＣＭＯＤは“Ｈ”で４
値記憶の例である。記憶レベルを３レベルに限定すれば
容易に３値記憶が実施できる。

【００８１】まず、信号ＰＲＥ１が“Ｌ”となってビッ
ト線ＢＬｉと電圧ＶＢＬ１が切り離される（ｔ１）。同
時に、信号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉが
選択される（ｔ１）。信号ＲＳＴによって第１および第
２のサブデータ回路２０、２１には“１”のそれぞれ第
１および第２の読み出しサブデータが設定される（ｔ１
〜ｔ２）。

【００８２】信号ＲＥＧが“Ｈ”となって（ｔ２）、ビ
ット線ＢＬｉは第２のサブデータ回路２１によって
“Ｈ”レベルに充電される（ｔ２〜ｔ３）。次いで、選
択されたブロックの選択ゲート線ＳＧ１とＳＧ２、およ
び非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧Ｖ
ＣＣにされ、選択ワード線ＷＬ２が１．８Ｖにされる
（ｔ３）。

【００８３】ここで、メモリセルＭに記憶されているデ
ータとしきい値電圧との関係を表１に示す。

【００８４】

【表１】

【００８５】選択ワード線ＷＬ２が１．８Ｖになると、
メモリセルが“３”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”のままである（図７に（１）で示
す）。それ以外の場合はビット線ＢＬｉは“Ｌ”となる
（図７に（２）で示す）。続いて、信号ＳＥＮ１とＳＥ
Ｎ２を“Ｈ”にして変調されたビット線ＢＬｉの電圧を
読み出す（ｔ４〜ｔ５）。メモリセルが“３”データを
記憶している場合のみ、第１および第２のサブデータ回
路２０、２１の第１および第２の読み出しサブデータは
ともに“０”となる。それ以外の場合は、第１および第
２の読み出しサブデータは“１”のままである。

【００８６】信号ＲＥＧが“Ｈ”となって（ｔ５）、ビ
ット線ＢＬｉは第２のサブデータ回路２１によって、第
２の読み出しサブデータが“１”の場合のみ、“Ｈ”レ
ベルに充電される（ｔ５〜ｔ６）。ビット線ＢＬｉは第
２のサブデータ回路２１によって、第２の読み出しサブ
データが“０”の場合は、“Ｌ”レベルに充電される
（ｔ５〜ｔ６、図７の（５）参照）。次いで、選択され
たブロックの選択ゲート線ＳＧ１とＳＧ２、および非選
択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣに
され、選択ワード線ＷＬ２が１．０Ｖにされる（ｔ
６）。

【００８７】選択ワード線ＷＬ２が１．０Ｖになると、
メモリセルが“２”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”のままである（図７に（３）で示
す）。メモリセルが“１”あるいは“０”データを記憶
している場合はビット線ＢＬｉは“Ｌ”となる（図７に
（４）で示す）。続いて、信号ＳＥＮ２を“Ｈ”にして
変調されたビット線ＢＬｉの電圧を読み出す（ｔ７〜ｔ
８）。メモリセルが“２”データを記憶している場合の
み、第２の読み出しサブデータは“１”から“０”とな
る。メモリセルが“１”あるいは“０”データを記憶し
ている場合は、第２の読み出しサブデータは“１”のま
まである。メモリセルが“３”データを記憶している場
合は、すでに第２の読み出しサブデータは“０”であ
る。

【００８８】信号ＲＥＧが“Ｈ”となって（ｔ８）、ビ
ット線ＢＬｉは第２のサブデータ回路２１によって、第
２の読み出しサブデータが“１”の場合のみ、“Ｈ”レ
ベルに充電される（ｔ８〜ｔ９）。ビット線ＢＬｉは第
２のサブデータ回路２１によって、第２の読み出しサブ
データが“０”の場合は、“Ｌ”レベルに充電される
（ｔ８〜ｔ９、図７の（８）参照）。次いで、選択され
たブロックの選択ゲートＳＧ１とＳＧ２、および非選択
ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにさ
れ、選択ワード線ＷＬ２が０Ｖにされる（ｔ９）。

【００８９】選択ワード線ＷＬ２が０Ｖになると、メモ
リセルが“１”データを記憶している場合のみビット線
ＢＬｉは“Ｈ”のままである（図７に（６）で示す）。
メモリセルが“０”データを記憶している場合は、ビッ
ト線ＢＬｉは“Ｌ”となる（図７の（７）参照）。続い
て、信号ＳＥＮ１を“Ｈ”にして変調されたビット線Ｂ
Ｌｉの電圧を読み出す（ｔ１０〜ｔ１１）。メモリセル
が“１”データを記憶している場合のみ、第１の読み出
しサブデータは“１”から“０”となる。メモリセルが
“０”データを記憶している場合は、第１の読み出しサ
ブデータは“１”のままである。メモリセルが“３”デ
ータを記憶している場合は、すでに第１の読み出しサブ
データは“０”である。メモリセルが“２”データを記
憶している場合は、ビット線ＢＬｉの電圧がメモリセル
によらず“Ｌ”であるので第１の読み出しサブデータは
“１”のままである。

【００９０】信号ＣＳＬｉが“Ｈ”になると、第１の読
み出しサブデータは、データ入出力線ＩＯに出力されて
データ出力バッファ４を介してデータ入出力端子５か
ら、外部へ出力される。信号ＣＳＬｉ＋１が“Ｈ”にな
ると、第２の読み出しサブデータは、データ入出力線Ｉ
Ｏに出力されてデータ出力バッファ４を介してデータ入
出力端子５から、外部へ出力される。

【００９１】読み出し動作中、非選択ビット線ＢＬｉ＋
１は、電圧ＶＢＬ２によって固定される。ここでは例え
ば０Ｖにしておく。

【００９２】表２に、メモリセルの４値データと第１お
よび第２の読み出しサブデータの関係を示す。

【００９３】

【表２】

【００９４】図８は、データ記憶回路９への制御データ
の初期設定と書き込み動作を示している。ここでは、ビ
ット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２
が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ
２が選択されている場合を示しており、信号ＣＭＯＤは
“Ｈ”で４値記憶の例である。記憶レベルを３レベルに
限定すれば容易に３値記憶が実施できる。

【００９５】ビット線ＢＬｉに備えられたデータ記憶回
路９への制御データの初期設定は次のように行われる。
第１のサブデータ回路２０の初期サブデータがデータ入
出力線ＩＯに転送され、信号ＣＳＬｉが“Ｈ”になっ
て、まず第１のサブデータ回路２０に初期サブデータが
記憶される。次に、第２のサブデータ回路２１の初期サ
ブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬ
ｉ＋１が“Ｈ”になって、第２のサブデータ回路２１に
初期サブデータが記憶される。このとき、初期制御デー
タと初期サブデータの関係は、下記の表３に示される。

【００９６】

【表３】

【００９７】ここで、全ての初期制御データ設定以前
に、信号ＰＲＳＴを“Ｈ”にして全てのデータ記憶回路
９の制御データを“０”にリセットしておくことが望ま
しい。後ほど説明するように制御データ“０”によって
メモリセルＭの状態は変化させられないので、２１１２
個のデータ記憶回路９の内、所望のデータ記憶回路のみ
に外部から初期制御データを設定すればよい。もちろん
２１１２個全部のデータ記憶回路９に初期制御データを
外部から設定してもよい。

【００９８】書き込み動作では、まず信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離
される（ｔ１）。同時に、信号ＢＬＣ１が“Ｈ”となっ
てビット線ＢＬｉは選択される（ｔ１）。電圧ＶＢＬ２
がＶＣＣとなって、ｎチャネルＭＯＳトランジスタＱｎ
１８を介して、非選択ビット線ＢＬｉ＋１をＶＣＣに充
電する（ｔ２〜ｔ３）。また、信号ＰＲＯ１が“Ｈ”と
なって、第１のサブデータに従って選択ビット線ＢＬｉ
は充電される（ｔ２〜ｔ３）。このときビット線ＢＬｉ
は、制御データが“０”または“２”の場合ＶＣＣに充
電され、制御データが“１”または“３”の場合０Ｖに
される。また、選択ゲートＳＧ１とワード線ＷＬ１〜４
がＶＣＣにされる（ｔ２〜ｔ３）。この後、信号ＰＲＯ
２が１．８Ｖとなって、第２のサブデータに従って選択
ビット線ＢＬｉの電圧は変更される（ｔ３）。第２のサ
ブデータが“０”の場合、予め０Ｖであったビット線Ｂ
Ｌｉは１．８ＶよりｎチャネルＭＯＳトランジスタＱｎ
１６のしきい値電圧（例えば１Ｖ）分低い０．８Ｖに充
電される。第２のサブデータが“０”の場合、予めＶＣ
Ｃであったビット線ＢＬｉはｎチャネルＭＯＳトランジ
スタＱｎ１６が非導通なのでＶＣＣのままである。第２
のサブデータが“１”の場合、ｎチャネルＭＯＳトラン
ジスタＱｎ１６が導通なので０Ｖである。

【００９９】この結果、ビット線ＢＬｉは、制御データ
が“０”の場合ＶＣＣに、制御データが“１”の場合
０．８Ｖに、制御データが“２”の場合０Ｖに、制御デ
ータが“３”の場合０Ｖになる。選択ワード線ＷＬ２が
２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの
浮遊ゲートへの電子注入が制御データに応じて始まる
（ｔ３〜ｔ４）。ビット線ＢＬが０Ｖの場合、メモリセ
ルのチャネルとワード線間の電位差が２０Ｖで電子注入
が起こる。ビット線ＢＬが０．８Ｖの場合、メモリセル
のチャネルとワード線間の電位差が１９．２Ｖで電子注
入が起こるが、メモリセルのチャネルとワード線間の電
位差が２０Ｖの場合より少ない。ビット線ＢＬがＶＣＣ
の場合、メモリセルのチャネルとワード線間の電位差が
小さいため電子注入が実質的に起こらない。ワード線Ｗ
Ｌ１〜４がＶＣＣに低下された（ｔ４〜ｔ５）後、電圧
ＶＢＬ２が０Ｖ、信号ＰＲＥ１が“Ｈ”となってビット
線ＢＬｉとＢＬｉ＋１は０Ｖにリセットされる（ｔ５〜
ｔ６）。電圧ＶＢＬ１は０Ｖである。またワード線ＷＬ
１〜４も０Ｖにリセットされる（ｔ５〜ｔ６）。

【０１００】図９は、図８に示された時間ｔ１〜ｔ６で
行われる書き込み動作後の、メモリセルの書き込み状態
を検出する書き込みベリファイ動作を示している。ここ
では、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ
４２２２が選択され（代表としてＢＬｉを示す）、ワー
ド線ＷＬ２が選択されている場合を示す。ここでは、信
号ＣＭＯＤは“Ｈ”で４値記憶の例である。記憶レベル
を３レベルに限定すれば容易に３値記憶が実施できる。

【０１０１】まず、信号ＰＲＥ１が“Ｌ”となってビッ
ト線ＢＬｉと電圧ＶＢＬ１が切り離される（ｔ１）。同
時に、信号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉは
選択される（ｔ１）。

【０１０２】信号ＲＥＧが“Ｈ”となって（ｔ２）、
“３”および“２”の制御データを記憶しているデータ
記憶回路に対応するビット線ＢＬｉは、第２のサブデー
タ回路２１によって、“Ｈ”レベルに充電される（ｔ２
〜ｔ３）。“１”および“０”の制御データを記憶して
いるデータ記憶回路９に対応するビット線ＢＬｉは、第
２のサブデータ回路２１によって、“Ｌ”レベルにされ
る（ｔ２〜ｔ３）。次いで、選択されたブロックの選択
ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、
ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線
ＷＬ２が２Ｖにされる（ｔ３）。

【０１０３】選択ワード線ＷＬ２が２．０Ｖになると、
“３”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“３”データを記憶している状態に
達していればビット線ＢＬｉは“Ｈ”のままである（図
９の（１）参照）。“３”の制御データを記憶している
データ記憶回路に対応するメモリセルが“３”データを
記憶している状態に達していなければビット線ＢＬｉは
“Ｌ”になる（図９の（２）参照）。“２”の制御デー
タを記憶しているデータ記憶回路に対応するメモリセル
は“３”データを記憶している状態に達しないのでビッ
ト線ＢＬｉは“Ｌ”になる（図９の（２））。“１”お
よび“０”の制御データを記憶しているデータ記憶回路
に対応するビット線ＢＬｉは“Ｌ”のままである（図９
の（３）参照）。続いて、信号ＳＥＮ１とＳＥＮ２を
“Ｈ”にして変調されたビット線ＢＬｉの電圧を読み出
す（ｔ４〜ｔ５）。“３”の制御データを記憶している
データ記憶回路に対応するメモリセルが“３”データを
記憶している状態に達している場合のみ、第１および第
２のサブデータ回路２０、２１の第１及び第２のサブデ
ータはともに“０”となって、制御データは“０”に変
更される。それ以外の場合は、第１および第２のサブデ
ータは保持される。

【０１０４】信号ＰＲＯ１が“Ｈ”となって（ｔ５）、
“２”および“０”の制御データを記憶しているデータ
記憶回路に対応するビット線ＢＬｉは、第１のサブデー
タ回路２０によって、“Ｈ”レベルに充電される（ｔ５
〜ｔ６）。“３”および“１”の制御データを記憶して
いるデータ記憶回路に対応するビット線ＢＬｉは、第１
のサブデータ回路２０によって、“Ｌ”レベルにされる
（ｔ５〜ｔ６）。次いで、選択されたブロックの選択ゲ
ートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、Ｗ
Ｌ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線Ｗ
Ｌ２が１．２Ｖにされる（ｔ６）。

【０１０５】選択ワード線ＷＬ２が１．２Ｖになると、
“２”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“２”データを記憶している状態に
達していればビット線ＢＬｉは“Ｈ”のままである（図
９の（４））。“２”の制御データを記憶しているデー
タ記憶回路に対応するメモリセルが“２”データを記憶
している状態に達していなければビット線ＢＬｉは
“Ｌ”になる（図９の（５））。“０”の制御データを
記憶しているデータ記憶回路に対応するメモリセルが
“２”または“３”データを記憶している状態に達して
いればビット線ＢＬｉは“Ｈ”のままである（図９の
（４））。“０”の制御データを記憶しているデータ記
憶回路に対応するメモリセルが“２”データを記憶して
いる状態に達していなければビット線ＢＬｉは“Ｌ”に
なる（図９の（５））。“３”および“１”の制御デー
タを記憶しているデータ記憶回路に対応するビット線Ｂ
Ｌｉは“Ｌ”のままである（図９の（６））。続いて、
信号ＳＥＮ２を“Ｈ”にして変調されたビット線ＢＬｉ
の電圧を読み出す（ｔ７〜ｔ８）。“２”の制御データ
を記憶しているデータ記憶回路に対応するメモリセルが
“２”データを記憶している状態に達している場合の
み、第２のサブデータ回路２１の第２のサブデータは
“０”となって、制御データは“０”に変更される。そ
れ以外の場合は、第２のサブデータは保持される。

【０１０６】信号ＰＲＯ２が“Ｈ”となると（ｔ８）、
“１”および“０”の制御データを記憶しているデータ
記憶回路に対応するビット線ＢＬｉは、第２のサブデー
タ回路２１によって、“Ｈ”レベルに充電される（ｔ８
〜ｔ９）。“３”および“２”の制御データを記憶して
いるデータ記憶回路に対応するビット線ＢＬｉは、第２
のサブデータ回路２１によって、“Ｌ”レベルにされる
（ｔ８〜ｔ９）。次いで、選択されたブロックの選択ゲ
ートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、Ｗ
Ｌ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線Ｗ
Ｌ２が０．４Ｖにされる（ｔ９）。

【０１０７】選択ワード線ＷＬ２が０．４Ｖになると、
“１”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“１”データを記憶している状態に
達していればビット線ＢＬｉは“Ｈ”のままである（図
９の（７））。“１”の制御データを記憶しているデー
タ記憶回路に対応するメモリセルが“１”データを記憶
している状態に達していなければビット線ＢＬｉは
“Ｌ”になる（図９の（８））。“０”の制御データを
記憶しているデータ記憶回路に対応するメモリセルが
“１”または“２”または“３”データを記憶している
状態に達していればビット線ＢＬｉは“Ｈ”のままであ
る（図９の（７））。“０”の制御データを記憶してい
るデータ記憶回路に対応するメモリセルが“１”データ
を記憶している状態に達していなければビット線ＢＬｉ
は“Ｌ”になる（図９の（８））。“３”および“２”
の制御データを記憶しているデータ記憶回路に対応する
ビット線ＢＬｉは“Ｌ”のままである（図９の
（９））。続いて、信号ＳＥＮ１を“Ｈ”にして変調さ
れたビット線ＢＬｉの電圧を読み出す（ｔ１０〜ｔ１
１）。“１”の制御データを記憶しているデータ記憶回
路に対応するメモリセルが“１”データを記憶している
状態に達している場合のみ、第１のサブデータ回路２０
の第１のサブデータは“０”となって、制御データは
“０”に変更される。それ以外の場合は、第１のサブデ
ータは保持される。

【０１０８】上述した書き込みベリファイ動作で、メモ
リセルの書き込み状態からデータ記憶回路９に記憶され
ている制御データが表４のように変更される。

【０１０９】

【表４】

【０１１０】即ち、データ記憶回路に記憶されている制
御データに応じて、ビット線ＢＬを選択的に充電して書
き込みベリファイを行う。これによって、データ記憶回
路に記憶されている制御データの変換が簡単に行えるよ
うになり、回路を簡素化できる。よって、ＥＥＰＲＯＭ
の低コスト化を図れる。

【０１１１】メモリセルＭへのデータ書き込みは、図８
のｔ１〜ｔ６に示される書き込み動作と、図９に示され
る書き込みベリファイ動作を、全ての制御データが
“０”になるまで繰り返して行われる。初期制御データ
が“０”であれば、メモリセルＭの状態は変わらない。
初期制御データが“１”であれば、メモリセルＭには
“１”の書き込み状態が設定される。初期制御データが
“２”であれば、メモリセルＭには“２”の書き込み状
態が設定される。初期制御データが“３”であれば、メ
モリセルＭには“３”の書き込み状態が設定される。全
ての制御データが“０”であるかどうかは、図６に示し
た回路における信号線ＰＴと接地レベルが導通か非導通
かを検出すればわかる。全ての制御データが“０”であ
れば、信号線ＰＴと接地レベルは非導通である。また、
書き込み動作毎に選択されたワード線ＷＬの電圧を徐々
に増加させても良い。

【０１１２】図１０は、メモリセルに記憶されている２
値データの読み出し動作を示している。ここでは、全て
のビット線ＢＬ０、ＢＬ１、…、ＢＬｉ、ＢＬｉ＋１、
…、ＢＬ４２２２、ＢＬ４２２３が選択され（代表とし
てＢＬｉとＢＬｉ＋１を示す）、ワード線ＷＬ２が選択
されている場合を示す。信号ＣＭＯＤは“Ｌ”で２値記
憶の例である。

【０１１３】まず、信号ＢＬＣ１とＢＬＣ２が“Ｈ”と
なってビット線ＢＬｉとＢＬｉ＋１が選択される（ｔ
１）。信号ＲＳＴによって第１および第２のサブデータ
回路２０、２１には“１”のそれぞれ第１および第２の
読み出しサブデータが設定される（ｔ１〜ｔ２）。

【０１１４】電圧ＶＢＬ１とＶＢＬ２がＶＣＣとなって
（ｔ２）、ビット線ＢＬｉとＢＬｉ＋１は“Ｈ”レベル
に充電される（ｔ２〜ｔ３）。信号ＰＲＥ１とＰＲＥ２
が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１、ビッ
ト線ＢＬｉ＋１と電圧ＶＢＬ２が切り離され、次いで、
選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、お
よび非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧
ＶＣＣにされ、選択ワード線ＷＬ２が０Ｖにされる（ｔ
３）。

【０１１５】ここで、メモリセルＭに記憶されているデ
ータとしきい値電圧との関係を表５に示す。

【０１１６】

【表５】

【０１１７】メモリセルが“１”データを記憶している
場合は、ビット線ＢＬｉあるいはＢＬｉ＋１は“Ｈ”の
ままである（ｔ３〜ｔ４）。メモリセルが“０”データ
を記憶している場合はビット線ＢＬｉあるいはＢＬｉ＋
１は“Ｌ”となる（ｔ３〜ｔ４）。続いて、信号ＳＥＮ
１とＳＥＮ２を“Ｈ”にしてそれぞれ変調されたビット
線ＢＬｉとＢＬｉ＋１の電圧を読み出す（ｔ４〜ｔ
５）。メモリセルが“１”データを記憶している場合
は、第１あるいは第２の読み出しサブデータは“０”と
なる。メモリセルが“０”データを記憶している場合
は、第１あるいは第２の読み出しサブデータは“１”の
ままである。

【０１１８】信号ＣＳＬｉが“Ｈ”になると、第１の読
み出しサブデータは、データ入出力線ＩＯに出力され、
データ出力バッファ４を介してデータ入出力端子５から
外部へ出力される。信号ＣＳＬｉ＋１が“Ｈ”になる
と、第２の読み出しサブデータは、データ入出力線ＩＯ
に出力され、データ出力バッファ４を介してデータ入出
力端子５から外部へ出力される。

【０１１９】図１０に示された２値記憶の場合、第１と
第２のサブデータ回路２０、２１がそれぞれ独立のデー
タ記憶回路として動作し、第１と第２の読み出しサブデ
ータはそれぞれ対応するメモリセルのデータとなってい
る。

【０１２０】図１１は、サブデータ回路へのサブデータ
の初期設定と書き込み動作を示している。ここでは、全
てのビット線ＢＬ０、ＢＬ１、…、ＢＬｉ、ＢＬｉ＋
１、…、ＢＬ４２２２、ＢＬ４２２３が選択され（代表
としてＢＬｉとＢＬｉ＋１を示す）、ワード線ＷＬ２が
選択されている場合を示す。ここでは、信号ＣＭＯＤは
“Ｌ”で２値記憶の例である。図１１に示された２値記
憶の場合、第１と第２のサブデータ回路２０、２１がそ
れぞれ独立のデータ記憶回路として動作し、第１と第２
のサブデータはそれぞれ対応するメモリセルにデータを
書き込むための制御データとなっている。

【０１２１】サブデータの初期設定は次のように行われ
る。第１のサブデータ回路２０の初期サブデータがデー
タ入出力線ＩＯに転送され、信号ＣＳＬｉが“Ｈ”にな
って、まず第１のサブデータ回路２０に初期サブデータ
が記憶される。次に、第２のサブデータ回路２１の初期
サブデータがデータ入出力線ＩＯに転送され、信号ＣＳ
Ｌｉ＋１が“Ｈ”になって、第２のサブデータ回路２１
に初期サブデータが記憶される。

【０１２２】ここで、全ての初期サブデータの設定以前
に、信号ＰＲＳＴを“Ｈ”にして全てのサブデータを
“０”にリセットしておくことが望ましい。後ほど説明
するようにサブデータ“０”によってメモリセルＭの状
態は変化させられないので、４２２４個のサブデータ回
路の内、所望のデータ記憶回路のみに外部から初期サブ
データを設定すればよい。もちろん４２２４個全部のサ
ブデータ回路に初期サブデータを外部から設定してもよ
い。

【０１２３】書き込み動作では、まず信号ＰＲＥ１とＰ
ＲＥ２が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ
１、ビット線ＢＬｉ＋１と電圧ＶＢＬ２が切り離される
（ｔ１）。同時に、信号ＢＬＣ１とＢＬＣ２が“Ｈ”と
なってビット線ＢＬｉとＢＬｉ＋１は選択される（ｔ
１）。また、信号ＰＲＯ１とＰＲＯ２が“Ｈ”となっ
て、第１のサブデータに従って選択ビット線ＢＬｉは充
電され、第２のサブデータに従って選択ビット線ＢＬｉ
＋１は充電される（ｔ２〜ｔ３）。このときビット線Ｂ
Ｌは、サブデータが“０”の場合ＶＣＣに充電され、サ
ブデータが“１”の場合０Ｖにされる。また、選択ゲー
トＳＧ１とワード線ＷＬ１〜ＷＬ４がＶＣＣにされる
（ｔ２〜ｔ３）。次に、選択ワード線ＷＬ２が２０Ｖ、
非選択ワード線が１０Ｖにされてメモリセルの浮遊ゲー
トへの電子注入がサブデータに応じて始まる（ｔ３〜ｔ
４）。ビット線ＢＬが０Ｖの場合、メモリセルのチャネ
ルとワード線間の電位差が２０Ｖで電子注入が起こる。
ビット線ＢＬがＶＣＣの場合、メモリセルのチャネルと
ワード線間の電位差が小さいため電子注入が実質的に起
こらない。ワード線ＷＬ１〜ＷＬ４がＶＣＣに落とされ
た（ｔ４〜ｔ５）後、信号ＰＲＥ１とＰＲＥ２が“Ｈ”
となってビット線ＢＬｉとＢＬｉ＋１は０Ｖにリセット
される（ｔ５〜ｔ６）。また、ワード線ＷＬ１〜ＷＬ４
も０Ｖにリセットされる（ｔ５〜ｔ６）。

【０１２４】図１２は、上記図１１に示された時間ｔ１
〜ｔ６で行われる書き込み動作後の、メモリセルの書き
込み状態を検出する書き込みベリファイ動作を示してい
る。ここでは、全てのビット線ＢＬ０、ＢＬ１、…、Ｂ
Ｌｉ、ＢＬｉ＋１、…、ＢＬ４２２２、ＢＬ４２２３が
選択され（代表としてＢＬｉとＢＬｉ＋１を示す）、ワ
ード線ＷＬ２が選択されている場合を示しており、信号
ＣＭＯＤは“Ｌ”で２値記憶の例である。

【０１２５】まず、信号ＢＬＣ１とＢＬＣ２が“Ｈ”と
なってビット線ＢＬｉとＢＬｉ＋１が選択される（ｔ
１）。電圧ＶＢＬ１とＶＢＬ２がＶＣＣとなって（ｔ
２）、ビット線ＢＬｉとＢＬｉ＋１は“Ｈ”レベルに充
電される（ｔ２〜ｔ３）。信号ＰＲＥ１とＰＲＥ２が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１、ビット
線ＢＬｉ＋１と電圧ＶＢＬ２が切り離され、次いで選択
されたブロックの選択ゲート線ＳＧ１とＳＧ２、および
非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣ
Ｃにされ、選択ワード線ＷＬ２が０．４Ｖにされる（ｔ
３）。

【０１２６】選択ワード線ＷＬ２が０．４Ｖになると、
“１”のサブデータを記憶しているデータ記憶回路に対
応するメモリセルが“１”データを記憶している状態に
達していればビット線ＢＬは“Ｈ”のままである（図１
２の（１））。“１”のサブデータを記憶しているデー
タ記憶回路に対応するメモリセルが“１”データを記憶
している状態に達していなければビット線ＢＬは“Ｌ”
になる（図１２の（２））。“０”のサブデータを記憶
しているデータ記憶回路に対応するメモリセルが“１”
データを記憶している状態に達していればビット線ＢＬ
は“Ｈ”のままである（図１２の（１））。“０”のサ
ブデータを記憶しているデータ記憶回路に対応するメモ
リセルが“１”データを記憶している状態に達していな
ければビット線ＢＬは“Ｌ”になる（図１２の
（２））。

【０１２７】続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”
にして変調されたビット線ＢＬの電圧を読み出す（ｔ５
〜ｔ６）。“１”のサブデータを記憶しているデータ記
憶回路に対応するメモリセルが“１”データを記憶して
いる状態に達している場合のみ、サブデータは“０”に
変更される。それ以外の場合は、サブデータは保持され
る。

【０１２８】上述した書き込みベリファイ動作で、メモ
リセルの書き込み状態からサブデータ回路に記憶されて
いるサブデータは表６のように変更される。ここではも
ちろんサブデータは制御データのことである。

【０１２９】

【表６】

【０１３０】メモリセルＭへのデータ書き込みは、図１
１のｔ１〜ｔ６に示された書き込み動作と、図１２に示
された書き込みベリファイ動作を、全てのサブデータ
（制御データ）が“０”になるまで繰り返して行われ
る。初期制御データが“０”であれば、メモリセルＭの
状態は変わらない。初期制御データが“１”であれば、
メモリセルＭには“１”の書き込み状態が設定される。
全てのサブデータが“０”であるかどうかは、図６に示
された回路における信号線ＰＴと接地レベルが導通か非
導通かを検出すればわかる。全てのサブデータが“０”
であれば、信号線ＰＴと接地レベルは非導通である。ま
た、書き込み動作毎に選択されたワード線ＷＬの電圧を
徐々に増加させても良い。

【０１３１】即ち、本発明における不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）は、各々がｎ値（ｎ≧３）のデー
タを記憶可能な複数の不揮発性メモリセルＭ、複数のビ
ット線ＢＬ、及び複数のワード線ＷＬを含んで構成され
るメモリセルアレイ１と、各々が前記複数のビット線Ｂ
Ｌのうちのそれぞれのある１本に対して接続され、各々
が前記それぞれのある１本のビット線ＢＬに書き込み動
作中に印加する書き込み制御電圧を決める制御データを
記憶する複数のデータ記憶回路９とを具備し、さらに前
記各データ記憶回路９は、前記制御データに基づいてそ
れぞれ対応するビット線ＢＬに書き込み制御電圧を印加
し、前記制御データに基づいて選択的に読み出しビット
線信号を印加し、メモリセルＭの書き込み状態によって
変調された前記それぞれ対応するビット線ＢＬ上の前記
読み出しビット線信号の値を検出し、メモリセルＭの書
き込み状態に応じて前記制御データが変更されることを
特徴とする。

【０１３２】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【０１３３】（１）各々の前記データ記憶回路９は、第
１あるいは第２の信号レベルのサブデータを記憶するサ
ブデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、
Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑｐ４、Ｑｐ
５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１
５とＱｎ１６）を含み、各々の前記サブデータ回路２
０、２１は前記ビット線信号の所定の信号レベルに応答
して、記憶されている前記第１の信号レベルのサブデー
タを前記第２の信号レベルのサブデータに変更し、記憶
されている前記第２の信号レベルのサブデータを保持す
る。

【０１３４】（２）前記メモリセルＭは４値記憶可能で
あって、前記データ記憶回路は２つの前記サブデータ回
路２０と２１を含む。

【０１３５】（３）前記メモリセルＭは３値記憶可能で
あって、前記データ記憶回路は２つの前記サブデータ回
路２０と２１を含む。

【０１３６】また、本発明における不揮発性半導体記憶
装置は、ｎ個（第１，第２，…第ｎ）（ｎ≧３）の記憶
レベルのうちの１つの書き込み状態を有する複数の不揮
発性メモリセルＭ、複数のビット線ＢＬ、及び複数のワ
ード線ＷＬを含んで構成されるメモリセルアレイ１と、
各々が前記複数のビット線ＢＬのうちのそれぞれのある
１本に対して接続され、各々が前記それぞれのある１本
のビット線ＢＬに書き込み動作中に印加される書き込み
制御電圧を決めるｎ個（第１，第２，…第ｎ）（ｎ≧
３）の論理レベルのうちの１つの論理レベルの制御デー
タを記憶する複数のデータ記憶回路９とを具備し、さら
に前記複数のデータ記憶回路９は、前記制御データに基
づいてそれぞれ対応するビット線ＢＬに前記書き込み制
御電圧を印加し、第ｉ（ｉ＝２〜ｎ）の論理レベルの制
御データを記憶しているデータ記憶回路９に対応するメ
モリセルの書き込み状態が、前記第ｉの論理レベルに対
応する第ｉ（ｉ＝２〜ｎ）の記憶レベルであるか否かを
検出する場合に、制御データが第ｉの論理レベルあるい
は第１の論理レベルであるデータ記憶回路９に対応する
ビット線に選択的に読み出しビット線信号を印加し、メ
モリセルＭの書き込み状態によって変調された前記それ
ぞれ対応するビット線ＢＬ上の前記読み出しビット線信
号の値を検出し、メモリセルＭの書き込み状態に応じて
データ記憶回路９の制御データが変更されることを特徴
とする。

【０１３７】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【０１３８】（１）各々の前記データ記憶回路９は、第
１あるいは第２の信号レベルのサブデータを記憶するサ
ブデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、
Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑｐ４、Ｑｐ
５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１
５とＱｎ１６）を含み、各々の前記サブデータ回路２
０、２１は前記ビット線信号の所定の信号レベルに応答
して、記憶されている前記第１の信号レベルのサブデー
タを前記第２の信号レベルのサブデータに変更し、記憶
されている前記第２の信号レベルのサブデータを保持す
る。

【０１３９】（２）前記メモリセルＭは４値記憶可能で
あって、前記データ記憶回路９は２つの前記サブデータ
回路２０と２１を含む。

【０１４０】（３）前記メモリセルＭは３値記憶可能で
あって、前記データ記憶回路９は２つの前記サブデータ
回路２０と２１を含む。

【０１４１】また、本発明における不揮発性半導体記憶
装置は、複数の不揮発性メモリセルＭ、複数のビット線
ＢＬ、及び複数のワード線ＷＬを含んで構成されるメモ
リセルアレイ１と、前記メモリセルＭに記憶させる書き
込み状態の数を２か４かに設定する第１あるいは第２の
状態を有する切り替え手段７と、各々がサブデータを記
憶する複数のデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑ
ｐ４、Ｑｐ５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１
３、Ｑｎ１５とＱｎ１６）とを具備し、前記切り替え手
段７が前記第１の状態の場合、各々２つの前記データ回
路２０と２１が１つのデータ記憶回路９として働き、各
々の前記データ記憶回路９が前記複数のビット線ＢＬの
うちのそれぞれのある１本に対して電気的に接続され、
各々の前記データ記憶回路９が前記それぞれのある１本
のビット線ＢＬに書き込み動作中に印加される書き込み
制御電圧を決める制御データを記憶し、前記切り替え手
段７が前記第２の状態の場合、各々１つの前記データ回
路２０、２１が１つのデータ記憶回路９として働き、各
々の前記データ記憶回路９が前記複数のビット線ＢＬの
うちのそれぞれのある１本に対して電気的に接続され、
各々の前記データ記憶回路９が前記それぞれのある１本
のビット線ＢＬに書き込み動作中に印加される書き込み
制御電圧を決める制御データを記憶することを特徴とす
る。

【０１４２】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【０１４３】各々の前記データ回路２０、２１は、第１
あるいは第２の信号レベルのサブデータを記憶し、前記
ビット線信号の所定の信号レベルに応答して、記憶され
ている前記第１の信号レベルのサブデータを前記第２の
信号レベルのサブデータに変更し、記憶されている前記
第２の信号レベルのサブデータを保持する。

【０１４４】また、本発明における不揮発性半導体記憶
装置は、複数の不揮発性メモリセルＭ、複数のビット線
ＢＬ、及び複数のワード線ＷＬを含んで構成されるメモ
リセルアレイ１と、前記メモリセル１に記憶させる書き
込み状態の数を２か３かに設定する第１あるいは第２の
状態を有する切り替え手段７と、各々がサブデータを記
憶する複数のデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ
１、Ｑｎ２、Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑ
ｐ４、Ｑｐ５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１
３、Ｑｎ１５とＱｎ１６）とを具備し、前記切り替え手
段７が前記第１の状態の場合、各々２つの前記データ回
路２０と２１が１つのデータ記憶回路９として働き、各
々の前記データ記憶回路９が前記複数のビット線ＢＬの
うちのそれぞれのある１本に対して電気的に接続され、
各々の前記データ記憶回路９が前記それぞれのある１本
のビット線ＢＬに書き込み動作中に印加される書き込み
制御電圧を決める制御データを記憶し、前記切り替え手
段７が前記第２の状態の場合、各々１つの前記データ回
路２０、２１が１つのデータ記憶回路９として働き、各
々の前記データ記憶回路９が前記複数のビット線ＢＬの
うちのそれぞれのある１本に対して電気的に接続され、
各々の前記データ記憶回路９が前記それぞれのある１本
のビット線ＢＬに書き込み動作中に印加される書き込み
制御電圧を決める制御データを記憶することを特徴とす
る。

【０１４５】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【０１４６】各々の前記データ回路２０、２１は、第１
あるいは第２の信号レベルのサブデータを記憶し、前記
ビット線信号の所定の信号レベルに応答して、記憶され
ている前記第１の信号レベルのサブデータを前記第２の
信号レベルのサブデータに変更し、記憶されている前記
第２の信号レベルのサブデータを保持する。

【０１４７】また、本発明における不揮発性半導体記憶
装置は、各々がｎ値（ｎ≧３）のデータを記憶可能な複
数の不揮発性メモリセルＭ、複数のビット線ＢＬ、及び
複数のワード線ＷＬを含んで構成されるメモリセルアレ
イ１と、各々が前記複数のビット線ＢＬのうちのそれぞ
れのある１本に対して設けられた複数のデータ記憶回路
９とを具備し、前記複数のデータ記憶回路９は、前記そ
れぞれ対応するビット線ＢＬに前記複数のデータ記憶回
路９に記憶されているデータに基づいて選択的に読み出
しビット線信号を印加し、メモリセルＭのデータによっ
て変調された前記それぞれ対応するビット線ＢＬ上の前
記読み出しビット線信号の値を検出して記憶することを
特徴とする。

【０１４８】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【０１４９】（１）各々の前記データ記憶回路９は、第
１あるいは第２の信号レベルのサブデータを記憶するサ
ブデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、
Ｑｎ３、Ｑｎ４とＱｎ６）を含み、各々の前記サブデー
タ回路２０は前記ビット線信号の所定の信号レベルに応
答して、記憶されている前記第１の信号レベルのサブデ
ータを前記第２の信号レベルのサブデータに変更し、記
憶されている前記第２の信号レベルのサブデータを保持
する。

【０１５０】（２）前記メモリセルＭは４値記憶可能で
あって、前記データ記憶回路９は２つの前記サブデータ
回路２０と２１を含む。

【０１５１】（３）前記メモリセルＭは３値記憶可能で
あって、前記データ記憶回路９は２つの前記サブデータ
回路２０と２１を含む。

【０１５２】以上のようにして、本発明の第１の実施の
形態に係わる多値（ｎ（≧３）値）データ記憶可能なＥ
ＥＰＲＯＭは、データ記憶回路に記憶されている制御デ
ータに応じて、読み出し信号をメモリセルに選択的に印
加する。これによって、データ記憶回路に記憶されてい
る制御データの変換が簡単に行えるようになり、回路を
簡素化できる。また、データ記憶回路に記憶されている
データに応じて、読み出し信号をメモリセルに選択的に
印加するため、データ読み出しも簡単に行えるようにな
り、回路を簡素化できる。よって、安価なＥＥＰＲＯＭ
を実現することができる。

【０１５３】また、４値の書き込みするための多値レベ
ルの制御データを記憶するための４値記憶データ記憶回
路を、２値記憶する場合には、２つに分けて用いること
により、無駄のない安価なＥＥＰＲＯＭを提供すること
ができる。

【０１５４】また、３値の書き込みするための多値レベ
ルの制御データを記憶するための３値記憶データ記憶回
路を、２値記憶する場合には、２つに分けて用いること
により、無駄のない安価なＥＥＰＲＯＭを提供すること
ができる。

【０１５５】図１３は、本発明の第２の実施の形態に係
る不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の構成につ
いて説明するためのもので、上記図２に示されたメモリ
セルアレイ１とデータ記憶回路９のより具体的な他の構
成例を示している。図１３では、ビット線ＢＬｉとＢＬ
ｉ＋１に着目して一部の回路構成を抽出して示してお
り、図５に示された回路に対応する。ここでは、第１の
実施の形態と同様に、４値記憶ＥＥＰＲＯＭの構成例を
示す。

【０１５６】データ記憶回路９中には、第１及び第２の
サブデータ回路２２、２３が設けられている。これら第
１及び第２のサブデータ回路２２、２３は、前述した第
１の実施の形態における第１及び第２のサブデータ回路
２０、２１と同様な機能を有している。第１及び第２の
サブデータ回路２２、２３はそれぞれ、書き込み時に
“０”あるいは“１”のサブデータを記憶し、各々ノー
ドＮ（ｉ、ｉ＋１）の“Ｈ”レベルに応答して記憶され
ている“１”のサブデータを“０”のサブデータに変更
し、“０”のサブデータを保持するよう構成されてい
る。また、第１のサブデータ回路２２は、読み出し時に
“０”あるいは“１”の読み出しサブデータを記憶し、
各々ノードＮ（ｉ、ｉ＋１）の“Ｈ”レベルに応答して
記憶されている“１”の読み出しサブデータを“０”の
読み出しサブデータに変更し、“０”の読み出しサブデ
ータを保持するよう構成されている。

【０１５７】即ち、クロック同期式インバータＣＩ１と
ＣＩ２、及びｎチャネルＭＯＳトランジスタＱｎ３２、
Ｑｎ３３、Ｑｎ３４で第１のサブデータ回路２２を構成
する。また、クロック同期式インバータＣＩ３とＣＩ
４、及びｎチャネルＭＯＳトランジスタＱｎ３８、Ｑｎ
３９、Ｑｎ４０で第２のサブデータ回路２３を構成す
る。第１のサブデータ回路２２のノードＮｉが“Ｈ”レ
ベルである状態は、このサブデータ回路２２が“１”の
第１の読み出しサブデータあるいは“１”の第１のサブ
データを記憶している状態である。また、第２のサブデ
ータ回路２３のノードＮｉ＋１が“Ｈ”レベルである状
態は、このサブデータ回路２３が“１”の第２の読み出
しサブデータあるいは“１”の第２のサブデータを記憶
している状態である。第１のサブデータ回路２２内のノ
ードＮｉが“Ｌ”レベルの状態は、第１のサブデータ回
路２２が“０”の第１の読み出しサブデータあるいは
“０”の第１のサブデータを記憶している状態である。
第２のサブデータ回路２３内のノードＮｉ＋１が“Ｌ”
レベルの状態は、第２のサブデータ回路２３が“０”の
第２の読み出しサブデータあるいは“０”の第２のサブ
データを記憶している状態である。

【０１５８】ｎチャネルＭＯＳトランジスタＱｎ３１お
よびＱｎ３７は、第１および第２のサブデータ回路２
２、２３とデータ入出力線ＩＯを電気的に接続するため
のものである。それぞれのゲート電極には、カラムデコ
ーダ３の出力信号ＣＳＬｉおよびＣＳＬｉ＋１がそれぞ
れ与えられる。例えば、信号ＣＳＬｉが“Ｈ”になる
と、ビット線ＢＬｉとＢＬｉ＋１に設けられたデータ記
憶回路９中の第１のサブデータ回路２２とデータ入出力
線ＩＯとが電気的に接続される。データ入出力線ＩＯは
データ入出力バッファ４に接続されており、この第１の
サブデータ回路２２にサブデータを設定することができ
る。あるいは、この第１のサブデータ回路２２の読み出
しサブデータをデータ入出力バッファ４に出力すること
ができる。なお、データ入出力線ＩＯは、図２に示され
たデータ記憶回路９の全てに共通である。

【０１５９】ｎチャネルＭＯＳトランジスタＱｎ３５お
よびＱｎ４１は、第１および第２のサブデータ回路２
２、２３とビット線ＢＬｉあるいはＢＬｉ＋１の電気的
接続を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が
“Ｌ”であれば、第１および第２のサブデータ回路２
２、２３とビット線ＢＬｉが電気的に接続される。信号
ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１お
よび第２のサブデータ回路２２、２３とビット線ＢＬｉ
＋１が電気的に接続される。

【０１６０】ｎチャネルＭＯＳトランジスタＱｎ３６お
よびＱｎ４２は、ビット線ＢＬｉと電圧ＶＢＬ１の電気
的接続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２の電気的接
続をそれぞれ制御する。信号ＰＲＥ１が“Ｈ”であれば
ビット線ＢＬｉと電圧ＶＢＬ１が電気的に接続され、信
号ＰＲＥ２が“Ｈ”であればビット線ＢＬｉ＋１と電圧
ＶＢＬ２が電気的に接続される。

【０１６１】キャパシタＣＡＰ１の一方の電極が接続さ
れるノードＮ（ｉ、ｉ＋１）には、ビット線ＢＬｉある
いはＢＬｉ＋１を介してメモリセルＭのデータあるいは
書き込み状態を示す信号が転送される。ノードＮ（ｉ、
ｉ＋１）はデータの転送線２４上にある。第１のサブデ
ータ回路２２ではクロック同期式インバータＣＩ１が、
第２のサブデータ回路２３ではクロック同期式インバー
タＣＩ３がそれぞれ、ノードＮ（ｉ、ｉ＋１）の信号の
論理レベルをセンスする。この例では、クロック同期式
インバータがノードＮ（ｉ、ｉ＋１）の電圧の絶対値を
論理レベルとしてセンスするが、差動型（ディファレン
シャル）センスアンプなどを用いてもよく、その場合
は、ノードＮ（ｉ、ｉ＋１）の電圧の絶対値と参照（リ
ファランス）電圧との差を論理レベルとして検出する。
キャパシタＣＡＰ１の他方の電極は接地される。このキ
ャパシタＣＡＰ１は、例えば２つの配線層間の容量を用
いて形成してもよいし、ある配線層と半導体基板間の容
量を用いて形成してもよい。また、しきい値電圧が十分
低いｎチャネルＭＯＳトランジスタを用いて、そのゲー
ト電極をノードＮ（ｉ、ｉ＋１）に接続し、ソースとド
レインを共に接地して形成してもよい。

【０１６２】上記図１３に示された回路におけるクロッ
ク同期式インバータＣＩの具体的な構成は、図１４
（ａ）、（ｂ）に示されている。図１４（ａ）はシンボ
ル図であり、図１４（ｂ）はその詳細な回路図である。
ｎチャネルＭＯＳトランジスタＱｎ４３とｐチャネルＭ
ＯＳトランジスタＱｐ１２で構成されるインバータ回路
の入力端子ＩＮに信号が入力され、出力端子ＯＵＴから
反転信号が出力される。このインバータ回路を信号ＣＬ
ＯＣＫとその反転信号ＣＬＯＣＫＢによって活性化した
り非活性化するためにｎチャネルＭＯＳトランジスタＱ
ｎ４４とｐチャネルＭＯＳトランジスタＱｐ１１が設け
られている。クロック同期式インバータＣＩは、信号Ｃ
ＬＯＣＫが“Ｈ”、ＣＬＯＣＫＢが“Ｌ”で活性化さ
れ、信号ＣＬＯＣＫが“Ｌ”、ＣＬＯＣＫＢが“Ｈ”で
非活性化される。

【０１６３】信号ＳＥＮ１、ＬＡＴ１、ＳＥＮ２、ＬＡ
Ｔ２、ＰＲＯ１、ＰＲＯ２、ＢＬＣ１、ＢＬＣ２、ＰＲ
Ｅ１、ＰＲＥ２、ＶＲＦＹ１、ＶＲＦＹ２、及び電圧Ｖ
ＢＬ１、ＶＢＬ２、ＶＲＥＧは、図１に示された回路に
おける制御信号および制御電圧発生回路７の出力信号
で、図２に示されたデータ記憶回路９の全てに共通であ
る。電圧ＶＣＣは電源電圧で例えば３．３Ｖである。

【０１６４】この第２の実施の形態によるサブデータ回
路では、信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となっ
てノードＮ（ｉ、ｉ＋１）の電圧レベルがクロック同期
式インバータＣＩ１あるいはＣＩ３でセンスされる前
に、第１あるいは第２のサブデータに応じて、ノードＮ
（ｉ、ｉ＋１）の電圧レベルがｎチャネルＭＯＳトラン
ジスタＱｎ３３、Ｑｎ３４あるいはＱｎ３９、Ｑｎ４０
によって調整される。第１あるいは第２のサブデータが
“０”の場合のみ、ノードＮ（ｉ、ｉ＋１）の電圧レベ
ルは“Ｈ”にされる。信号ＰＲＯ１あるいはＰＲＯ２が
“Ｈ”となった状態で、ノードＮ（ｉ、ｉ＋１）の
“Ｈ”レベルがクロック同期式インバータＣＩ１あるい
はＣＩ３の入力端子に転送されると、ノードＮｉあるい
はＮｉ＋１が“Ｌ”レベルにされる。更に、クロック同
期式インバータＣＩ２あるいはＣＩ４によって、“０”
のサブデータが記憶される。よって、もともと記憶され
ている“０”のサブデータは変更されない。もともと記
憶されているサブデータが“１”の場合は、ノードＮ
（ｉ、ｉ＋１）のレベルが“Ｈ”の時に“０”のサブデ
ータに変更されて記憶され、ノードＮ（ｉ、ｉ＋１）の
レベルが“Ｌ”の時には“１”のサブデータを保持す
る。

【０１６５】なお、第１及び第２のサブデータ回路２
２、２３は、上記実施例の構成によらず、上述した機能
を有する種々様々な回路を用いて同様に実現できる。

【０１６６】図１５は、上記データ記憶回路９における
図１３に示された回路の周辺の回路構成を示している。
第１のサブデータ回路２２内のノードＮｉにｎチャネル
ＭＯＳトランジスタＱｎ４５のゲート電極とｎチャネル
ＭＯＳトランジスタＱｎ４７の電流通路の一端が接続さ
れ、第２のサブデータ回路２３内のノードＮｉ＋１にｎ
チャネルＭＯＳトランジスタＱｎ４６のゲート電極とｎ
チャネルＭＯＳトランジスタＱｎ４８の電流通路の一端
がそれぞれ接続される。ｎチャネルＭＯＳトランジスタ
Ｑｎ４５、Ｑｎ４６は、全てのサブデータ回路が“０”
のサブデータを記憶しているか否かを検出するための回
路である。全てのサブデータ回路が“０”のサブデータ
を記憶している場合、信号線ＰＴと接地レベルが非導通
となり、４２２４個のサブデータ回路の内１つでも
“１”のサブデータを記憶していると、信号線ＰＴと接
地レベルが導通となる。ｎチャネルＭＯＳトランジスタ
Ｑｎ４７、Ｑｎ４８は、全てのサブデータ回路に“０”
のサブデータを記憶させるための回路である。信号ＰＲ
ＳＴが“Ｈ”になると、４２２４個のサブデータ回路に
“０”のサブデータがセットされる。

【０１６７】図１６及び図１７はそれぞれ、メモリセル
に記憶されている４値データの読み出し動作を示してい
る。ここでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、
…、ＢＬ４２２２が選択され（代表としてＢＬｉを示
す）、ワード線ＷＬ２が選択されている場合を示す。こ
こでは、４値記憶の例である。記憶レベルを３レベルに
限定すれば容易に３値記憶が実施できる。またここで
は、電圧ＶＢＬ２は０Ｖ、信号ＢＬＣ２は“Ｌ”、ＰＲ
Ｅ２は“Ｈ”の状態を維持するので図１６及び図１７図
への表示を省略している。

【０１６８】まず、電圧ＶＢＬ１がＶＣＣとなってビッ
ト線ＢＬｉが“Ｈ”に充電される（ｔ１）。続いて信号
ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ
１が切り離される。次いで、選択されたブロックの選択
ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ
１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワー
ド線ＷＬ２が１．８Ｖにされる（ｔ２）。

【０１６９】ここで、メモリセルＭに記憶されているデ
ータとしきい値電圧の関係を表７に示す。

【０１７０】

【表７】

【０１７１】選択ワード線ＷＬ２が１．８Ｖになると、
メモリセルが“３”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”のままである。それ以外の場合はビ
ット線ＢＬｉは“Ｌ”となる。この後、信号ＢＬＣ１を
“Ｈ”にして、変調されたビット線ＢＬｉの電圧をノー
ドＮ（ｉ、ｉ＋１）に転送する（ｔ３）。信号ＢＬＣ１
が“Ｌ”に戻ると信号ＰＲＥ１が“Ｈ”になって、ビッ
ト線ＢＬｉは０Ｖの電圧ＶＢＬ１にされリセットされる
（ｔ４）。信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってク
ロック同期式インバータＣＩ１とＣＩ２は非活性化され
る（ｔ５）。信号ＰＲＯ１が“Ｈ”になって（ｔ６）、
信号ＳＥＮ１が“Ｈ”になる（ｔ７）とクロック同期式
インバータＣＩ１が活性化され、ノードＮ（ｉ、ｉ＋
１）の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”にな
る（ｔ８）とクロック同期式インバータＣＩ２が活性化
され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論
理レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となっ
て（ｔ９）メモリセルＭのしきい値電圧が１．８Ｖ以上
か否かを検出する動作が終わる。メモリセルが“３”デ
ータを記憶している場合のみ、第１のサブデータ回路２
２の第１の読み出しサブデータは“０”となる。それ以
外の場合は、第１の読み出しサブデータは“１”であ
る。

【０１７２】続いてメモリセルＭのしきい値電圧が１．
０Ｖ以上か否かを検出する動作に入る。電圧ＶＢＬ１が
ＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される
（ｔ１０）。続いて信号ＰＲＥ１が“Ｌ”となってビッ
ト線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選
択されたブロックの選択ゲート線ＳＧ１とＳＧ２、およ
び非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧Ｖ
ＣＣにされ、選択ワード線ＷＬ２が１．０Ｖにされる
（ｔ１１）。

【０１７３】選択ワード線ＷＬ２が１．０Ｖになると、
メモリセルが“３”あるいは“２”データを記憶してい
る場合のみビット線ＢＬｉは“Ｈ”のままである。それ
以外の場合はビット線ＢＬｉは“Ｌ”となる。この後、
信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬ
ｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋１）
に転送する（ｔ１２）。信号ＢＬＣ１が“Ｌ”に戻ると
信号ＰＲＥ１が“Ｈ”になってビット線ＢＬｉは０Ｖの
電圧ＶＢＬ１にされリセットされる（ｔ１３）。信号Ｓ
ＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式イン
バータＣＩ３とＣＩ４は非活性化される（ｔ１４）。信
号ＰＲＯ２が“Ｈ”になって（ｔ１５）、信号ＳＥＮ２
が“Ｈ”になる（ｔ１６）とクロック同期式インバータ
ＣＩ３が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧が
センスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ１７）
とクロック同期式インバータＣＩ４が活性化され、セン
スされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルが
ラッチされる。信号ＰＲＯ２が“Ｌ”となって（ｔ１
８）メモリセルＭのしきい値電圧が１．０Ｖ以上か否か
を検出する動作が終わる。メモリセルが“３”あるいは
“２”データを記憶している場合のみ、第２のサブデー
タ回路２３の第２の読み出しサブデータは“０”とな
る。それ以外の場合は、第２の読み出しサブデータは
“１”である。

【０１７４】続いてメモリセルＭのしきい値電圧が０．
０Ｖ以上か否かを検出する動作に入る。電圧ＶＢＬ１が
ＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される
（ｔ１９）。続いて信号ＰＲＥ１が“Ｌ”となってビッ
ト線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選
択されたブロックの選択ゲート線ＳＧ１とＳＧ２、およ
び非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧Ｖ
ＣＣにされ、選択ワード線ＷＬ２は０．０Ｖである（ｔ
２０）。

【０１７５】選択ワード線ＷＬ２が０．０Ｖであると、
メモリセルが“３”あるいは“２”あるいは“１”デー
タを記憶している場合のみビット線ＢＬｉは“Ｈ”のま
まである。それ以外の場合はビット線ＢＬｉは“Ｌ”と
なる。この後、信号ＢＬＣ１を“Ｈ”にして、変調され
たビット線ＢＬｉの電圧を転送線２４を介してノードＮ
（ｉ、ｉ＋１）に転送する（ｔ２１）。信号ＢＬＣ１が
“Ｌ”に戻ると信号ＰＲＥ１が“Ｈ”になってビット線
ＢＬｉは０Ｖの電圧ＶＢＬ１にされリセットされる（ｔ
２２）。同時に、電圧ＶＲＥＧが０Ｖ、信号ＶＲＦＹ２
が“Ｈ”となって、第２の読み出しサブデータが“０”
の場合のみノードＮ（ｉ、ｉ＋１）は“Ｌ”にされる。
その後、電圧ＶＲＥＧがＶＣＣ、信号ＶＲＦＹ１が
“Ｈ”となって、第１の読み出しサブデータが“０”の
場合のみノードＮ（ｉ、ｉ＋１）は“Ｈ”にされる（ｔ
２３）。信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロ
ック同期式インバータＣＩ１とＣＩ２は非活性化される
（ｔ２４）。信号ＰＲＯ１が“Ｈ”になって（ｔ２
５）、信号ＳＥＮ１が“Ｈ”になる（ｔ２６）とクロッ
ク同期式インバータＣＩ１が活性化され、ノードＮ
（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ１が
“Ｈ”になる（ｔ２７）とクロック同期式インバータＣ
Ｉ２が活性化され、センスされたノードＮ（ｉ、ｉ＋
１）の信号の論理レベルがラッチされる。信号ＰＲＯ１
が“Ｌ”となって（ｔ２８）メモリセルＭのしきい値電
圧が０．０Ｖ以上かどうかを検出する動作が終わる。メ
モリセルが“３”あるいは“１”データを記憶している
場合のみ、第１のサブデータ回路２２の第１の読み出し
サブデータは“０”となる。それ以外の場合は、第１の
読み出しサブデータは“１”である。

【０１７６】信号ＣＳＬｉが“Ｈ”になる（ｔ３０）
と、第１の読み出しサブデータは、データ入出力線ＩＯ
に出力されてデータ出力バッファ４を介してデータ入出
力端子５から、外部へ出力される。信号ＣＳＬｉ＋１が
“Ｈ”になる（ｔ３１）と、第２の読み出しサブデータ
は、データ入出力線ＩＯに出力され、データ出力バッフ
ァ４を介してデータ入出力端子５から外部へ出力され
る。

【０１７７】読み出し動作中、非選択ビット線ＢＬｉ＋
１は、電圧ＶＢＬ２によって固定される。ここでは例え
ば０Ｖにしておく。

【０１７８】表８に、メモリセルの４値データと第１お
よび第２の読み出しサブデータの関係を示す。

【０１７９】

【表８】

【０１８０】図１８は、データ記憶回路９への制御デー
タの初期設定と書き込み動作を示している。ここでは、
ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２
２が選択され（代表としてＢＬｉを示す）、ワード線Ｗ
Ｌ２が選択されている場合を示す。ここでは、４値記憶
の例である。記憶レベルを３レベルに限定すれば容易に
３値記憶が実施できる。

【０１８１】ビット線ＢＬｉに備えられたデータ記憶回
路９への制御データの初期設定は次のように行われる。
第１のサブデータ回路２２の初期サブデータがデータ入
出力線ＩＯに転送され、信号ＣＳＬｉが“Ｈ”になっ
て、まず第１のサブデータ回路２２に初期サブデータが
記憶される。次に、第２のサブデータ回路２３の初期サ
ブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬ
ｉ＋１が“Ｈ”になって、第２のサブデータ回路２３に
初期サブデータが記憶される。このとき、初期制御デー
タと初期サブデータの関係は、以下の表９に示される。

【０１８２】

【表９】

【０１８３】ここで、全ての初期制御データの設定以前
に、信号ＰＲＳＴを“Ｈ”にして全てのデータ記憶回路
９の制御データを“０”にリセットしておくことが望ま
しい。後ほど説明するように制御データ“０”によって
メモリセルＭの状態は変化させられないので、２１１２
個のデータ記憶回路９の内、所望のデータ記憶回路のみ
に外部から初期制御データを設定すればよい。もちろん
２１１２個全部のデータ記憶回路９に初期制御データを
外部から設定してもよい。信号ＳＥＮ１は“Ｈ”、ＬＡ
Ｔ１は“Ｈ”、ＶＲＦＹ１は“Ｌ”、ＳＥＮ２は
“Ｈ”、ＬＡＴ２は“Ｈ”、ＶＲＦＹ２は“Ｌ”、電圧
ＶＲＥＧはＶＣＣのままなので図１８への表示は省略し
ている。

【０１８４】書き込み動作では、まず信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離
される（ｔ１）。同時に、信号ＢＬＣ１が“Ｈ”となっ
てビット線ＢＬｉは選択される（ｔ１）。電圧ＶＢＬ２
がＶＣＣとなって、ｎチャネルＭＯＳトランジスタＱｎ
３２を介して、非選択ビット線ＢＬｉ＋１をＶＣＣに充
電する（ｔ２〜ｔ３）。また、信号ＰＲＯ１が“Ｈ”と
なって、第１のサブデータに従って選択ビット線ＢＬｉ
は充電される（ｔ２〜ｔ３）。このときビット線ＢＬｉ
は、制御データが“０”または“２”の場合ＶＣＣに充
電され、制御データが“１”または“３”の場合０Ｖに
される。また、選択ゲート線ＳＧ１とワード線ＷＬ１〜
ＷＬ４がＶＣＣにされる（ｔ２〜ｔ３）。選択ゲート線
ＳＧ２は０Ｖのままである。この後、信号ＰＲＯ２が
１．８Ｖとなって、第２のサブデータに従って選択ビッ
ト線ＢＬｉの電圧は変更される（ｔ３）。第２のサブデ
ータが“０”の場合、予め０Ｖであったビット線ＢＬｉ
は１．８ＶよりｎチャネルＭＯＳトランジスタＱｎ３８
のしきい値電圧（例えば１Ｖ）分低い０．８Ｖに充電さ
れる。第２のサブデータが“０”の場合、予めＶＣＣで
あったビット線ＢＬｉはｎチャネルＭＯＳトランジスタ
Ｑｎ３８が非導通なのでＶＣＣのままである。第２のサ
ブデータが“１”の場合、ｎチャネルＭＯＳトランジス
タＱｎ３８が導通なのでビット線ＢＬｉは０Ｖである。

【０１８５】この結果、ビット線ＢＬｉは、制御データ
が“０”の場合ＶＣＣに、制御データが“１”の場合
０．８Ｖに、制御データが“２”の場合０Ｖに、制御デ
ータが“３”の場合０Ｖになる。選択ワード線ＷＬ２が
２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの
浮遊ゲートへの電子注入が制御データに応じて始まる
（ｔ３〜ｔ４）。ビット線ＢＬが０Ｖの場合、メモリセ
ルのチャネルとワード線間の電位差が２０Ｖで電子注入
が起こる。ビット線ＢＬが０．８Ｖの場合、メモリセル
のチャネルとワード線間の電位差が１９．２Ｖで電子注
入が起こるが、メモリセルのチャネルとワード線間の電
位差が２０Ｖの場合より少ない。ビット線ＢＬがＶＣＣ
の場合、メモリセルのチャネルとワード線間の電位差が
小さいため電子注入が実質的に起こらない。ワード線Ｗ
Ｌ１〜ＷＬ４がＶＣＣに低下された（ｔ４〜ｔ５）後、
電圧ＶＢＬ２が０Ｖ、信号ＰＲＥ１が“Ｈ”となってビ
ット線ＢＬｉとＢＬｉ＋１は０Ｖにリセットされる（ｔ
５〜ｔ６）。電圧ＶＢＬ１は０Ｖである。またワード線
ＷＬ１〜ＷＬ４も０Ｖにリセットされる（ｔ５〜ｔ
６）。

【０１８６】図１９，図２０，図２１はそれぞれ、図１
８に示された時間ｔ１〜ｔ６で行われる書き込み動作後
の、メモリセルの書き込み状態を検出する書き込みベリ
ファイ動作を示している。ここでは、ビット線ＢＬ０、
ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代
表としてＢＬｉを示す）、ワード線ＷＬ２が選択されて
いる場合を示しており、４値記憶の例である。記憶レベ
ルを３レベルに限定すれば容易に３値記憶が実施でき
る。またここでは、電圧ＶＢＬ２は０Ｖ、信号ＢＬＣ２
は“Ｌ”、ＰＲＥ２は“Ｈ”のままなので図１９，図２
０，図２１への表示を省略している。

【０１８７】まず、電圧ＶＢＬ１がＶＣＣとなってビッ
ト線ＢＬｉが“Ｈ”に充電される（ｔ１）。続いて信号
ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ
１が切り離される。次いで、選択されたブロックの選択
ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ
１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワー
ド線ＷＬ２が２．０Ｖにされる（ｔ２）。

【０１８８】選択ワード線ＷＬ２が２．０Ｖになると、
“３”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“３”データを記憶している状態に
達していればビット線ＢＬｉは“Ｈ”のままである。
“３”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“３”データを記憶している状態に
達していなければビット線ＢＬｉは“Ｌ”になる。
“２”あるいは“１”の制御データを記憶しているデー
タ記憶回路に対応するメモリセルは“３”データを記憶
している状態に達しないのでビット線ＢＬｉは“Ｌ”に
なる。この後、信号ＢＬＣ１を“Ｈ”にして、変調され
たビット線ＢＬｉの電圧を転送線２４を介してノードＮ
（ｉ、ｉ＋１）に転送する（ｔ３）。信号ＢＬＣ１が
“Ｌ”に戻った後、信号ＶＲＦＹ１が“Ｈ”となり、第
１のサブデータが“０”の場合のみ、ノードＮ（ｉ、ｉ
＋１）は“Ｈ”にされる。ここで電圧ＶＲＥＧはＶＣＣ
である。信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロ
ック同期式インバータＣＩ１とＣＩ２は非活性化される
（ｔ６）。信号ＰＲＯ１が“Ｈ”になって（ｔ７）、信
号ＳＥＮ１が“Ｈ”になる（ｔ８）とクロック同期式イ
ンバータＣＩ１が活性化され、ノードＮ（ｉ、ｉ＋１）
の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”になる
（ｔ９）とクロック同期式インバータＣＩ２が活性化さ
れ、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理
レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となった
（ｔ１０）後、信号ＢＬＣ１を“Ｈ”にして、変調され
たビット線ＢＬｉの電圧をノードＮ（ｉ、ｉ＋１）に再
度転送する（ｔ１１）。信号ＶＲＦＹ２が“Ｈ”となり
（ｔ１２）、第２のサブデータが“０”の場合のみ、ノ
ードＮ（ｉ、ｉ＋１）は“Ｈ”にされる。ここで電圧Ｖ
ＲＥＧはＶＣＣである。同時に、信号ＰＲＥ１が“Ｈ”
となってビット線ＢＬｉは０Ｖにリセットされる（ｔ１
２）。信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロッ
ク同期式インバータＣＩ３とＣＩ４は非活性化される
（ｔ１４）。信号ＰＲＯ２が“Ｈ”になって（ｔ１
５）、信号ＳＥＮ２が“Ｈ”になる（ｔ１６）とクロッ
ク同期式インバータＣＩ３が活性化され、ノードＮ
（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ２が
“Ｈ”になる（ｔ１７）とクロック同期式インバータＣ
Ｉ４が活性化され、センスされたノードＮ（ｉ、ｉ＋
１）の信号の論理レベルがラッチされる。この後、信号
ＰＲＯ２が“Ｌ”となり（ｔ１８）、“３”の制御デー
タを記憶しているデータ記憶回路に対応するメモリセル
が“３”データを記憶している状態に達しているか否か
の検出が終了する。この時点で、“３”の制御データを
記憶しているデータ記憶回路に対応するメモリセルが
“３”データを記憶している状態に達していると検出さ
れた場合のみ、“３”の制御データを記憶しているデー
タ記憶回路の制御データは“０”データに変更され、そ
のほかの場合は、制御データは保持される（変更されな
い）。

【０１８９】続いて“２”の制御データを記憶している
データ記憶回路に対応するメモリセルが“２”データを
記憶している状態に達しているか否かを検出する動作に
入る。電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが
“Ｈ”に充電される（ｔ１９）。続いて信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離
される。次いで、選択されたブロックの選択ゲート線Ｓ
Ｇ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、
ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が
１．２Ｖにされる（ｔ２０）。

【０１９０】選択ワード線ＷＬ２が１．２Ｖになると、
“２”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“２”データを記憶している状態に
達していればビット線ＢＬｉは“Ｈ”のままである。
“２”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“２”データを記憶している状態に
達していなければビット線ＢＬｉは“Ｌ”になる。
“１”の制御データを記憶しているデータ記憶回路に対
応するメモリセルは“２”データを記憶している状態に
達しないのでビット線ＢＬｉは“Ｌ”になる。この後、
信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬ
ｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋１）
に転送する（ｔ２１）。信号ＢＬＣ１が“Ｌ”に戻ると
信号ＰＲＥ１が“Ｈ”になってビット線ＢＬｉは０Ｖの
電圧ＶＢＬ１にされリセットされる（ｔ２２）。同時
に、信号ＰＲＯ１が１．２Ｖとなり、第１のサブデータ
が“１”の場合、ノードＮ（ｉ、ｉ＋１）は“Ｌ”にさ
れる。第１のサブデータが“０”の場合でノードＮ
（ｉ、ｉ＋１）がもともと“Ｈ”の場合は、ノードＮ
（ｉ、ｉ＋１）は“Ｈ”のままである。第１のサブデー
タが“０”の場合でノードＮ（ｉ、ｉ＋１）がもともと
“Ｌ”の場合は、ｎチャネルＭＯＳトランジスタＱｎ３
２のしきい値電圧を１Ｖとすると、１．２Ｖの信号ＰＲ
Ｏ１によってノードＮ（ｉ、ｉ＋１）は高々０．２Ｖに
しかならない。０．２ＶのノードＮ（ｉ、ｉ＋１）の電
圧が“Ｌ”と検出されるようにクロック同期式インバー
タＣＩ３を設定しておけば、ノードＮ（ｉ、ｉ＋１）は
“Ｌ”のままである。続いて、信号ＶＲＦＹ２が“Ｈ”
となって、第２のサブデータが“０”の場合のみ、ノー
ドＮ（ｉ、ｉ＋１）は“Ｈ”に変更される（ｔ２３）。
信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期
式インバータＣＩ３とＣＩ４は非活性化される（ｔ２
４）。信号ＰＲＯ２が“Ｈ”になって（ｔ２５）、信号
ＳＥＮ２が“Ｈ”になる（ｔ２６）とクロック同期式イ
ンバータＣＩ３が活性化され、ノードＮ（ｉ、ｉ＋１）
の電圧がセンスされる。信号ＬＡＴ２が“Ｈ”になる
（ｔ２７）とクロック同期式インバータＣＩ４が活性化
され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論
理レベルがラッチされる。信号ＰＲＯ２が“Ｌ”となっ
て（ｔ２８）、“２”の制御データを記憶しているデー
タ記憶回路に対応するメモリセルが“２”データを記憶
している状態に達しているか否かを検出する動作は終わ
る。この時点で、“３”の制御データを記憶しているデ
ータ記憶回路に対応するメモリセルが“３”データを記
憶している状態に達していると検出された場合と、
“２”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“２”データを記憶している状態に
達していると検出された場合のみ、記憶回路の制御デー
タは“０”データに変更され、そのほかの場合は、制御
データは保持される（変更されない）。

【０１９１】続いて“１”の制御データを記憶している
データ記憶回路に対応するメモリセルが“１”データを
記憶している状態に達しているか否かを検出する動作に
入る。電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが
“Ｈ”に充電される（ｔ３０）。続いて信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離
される。次いで、選択されたブロックの選択ゲート線Ｓ
Ｇ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、
ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が
０．４Ｖにされる（ｔ３１）。

【０１９２】選択ワード線ＷＬ２が０．４Ｖになると、
“１”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“１”データを記憶している状態に
達していればビット線ＢＬｉは“Ｈ”のままである。
“１”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“１”データを記憶している状態に
達していなければビット線ＢＬｉは“Ｌ”になる。この
後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線
ＢＬｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋
１）に転送する（ｔ３２）。信号ＢＬＣ１が“Ｌ”に戻
ると信号ＰＲＥ１が“Ｈ”になってビット線ＢＬｉは０
Ｖの電圧ＶＢＬ１にされリセットされる（ｔ３３）。同
時に、信号ＰＲＯ２が１．２Ｖとなり、第２のサブデー
タが“１”の場合、ノードＮ（ｉ、ｉ＋１）は“Ｌ”に
される。第２のサブデータが“０”の場合でノードＮ
（ｉ、ｉ＋１）がもともと“Ｈ”の場合は、ノードＮ
（ｉ、ｉ＋１）は“Ｈ”のままである。第２のサブデー
タが“０”の場合でノードＮ（ｉ、ｉ＋１）がもともと
“Ｌ”の場合は、ｎチャネルＭＯＳトランジスタＱｎ３
８のしきい値電圧を１Ｖとすると、１．２Ｖの信号ＰＲ
Ｏ２によってノードＮ（ｉ、ｉ＋１）は高々０．２Ｖに
しかならない。０．２ＶのノードＮ（ｉ、ｉ＋１）の電
圧が“Ｌ”と検出されるようにクロック同期式インバー
タＣＩ１を設定しておけば、ノードＮ（ｉ、ｉ＋１）は
“Ｌ”のままである。続いて、信号ＶＲＦＹ１が“Ｈ”
となって、第１のサブデータが“０”の場合のみ、ノー
ドＮ（ｉ、ｉ＋１）は“Ｈ”に変更される（ｔ３４）。
信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロック同期
式インバータＣＩ１とＣＩ２は非活性化される（ｔ３
５）。信号ＰＲＯ１が“Ｈ”になって（ｔ３６）、信号
ＳＥＮ１が“Ｈ”になる（ｔ３７）とクロック同期式イ
ンバータＣＩ１が活性化され、ノードＮ（ｉ、ｉ＋１）
の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”になる
（ｔ３８）とクロック同期式インバータＣＩ２が活性化
され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論
理レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となっ
て（ｔ３９）、“１”の制御データを記憶しているデー
タ記憶回路に対応するメモリセルが“１”データを記憶
している状態に達しているか否かを検出する動作は終わ
る。この時点で、“３”の制御データを記憶しているデ
ータ記憶回路に対応するメモリセルが“３”データを記
憶している状態に達していると検出された場合と、
“２”の制御データを記憶しているデータ記憶回路に対
応するメモリセルが“２”データを記憶している状態に
達していると検出された場合と、“１”の制御データを
記憶しているデータ記憶回路に対応するメモリセルが
“１”データを記憶している状態に達していると検出さ
れた場合のみ、記憶回路の制御データは“０”データに
変更され、そのほかの場合は、制御データは保持される
（変更されない）。

【０１９３】書き込みベリファイ動作で、メモリセルの
書き込み状態からデータ記憶回路９に記憶されている制
御データが表１０のように変更される。

【０１９４】

【表１０】

【０１９５】即ち、第１のサブデータ回路２２と第２の
サブデータ回路２３を含むデータ記憶回路９内で、選択
されたメモリセルの書き込み状態と第１のサブデータか
ら決まる転送線２４のノードＮ（ｉ、ｉ＋１）上の信号
の論理レベルを第２のサブデータ回路２３が検出する。
更に、選択されたメモリセルの書き込み状態と第２のサ
ブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋
１）上の信号の論理レベルを第１のサブデータ回路２２
が検出する。これによって、データ記憶回路に記憶され
ている制御データの変換が簡単に行えるようになり、回
路を簡素化できる。よって、安価なＥＥＰＲＯＭを実現
することができる。

【０１９６】図１８のｔ１〜ｔ６に示される書き込み動
作と、図１９，図２０，図２１に示された書き込みベリ
ファイ動作を、全ての制御データが“０”になるまで繰
り返し、メモリセルＭへのデータ書き込みは行われる。
初期制御データが“０”であれば、メモリセルＭの状態
は変わらない。初期制御データが“１”であれば、メモ
リセルＭには“１”の書き込み状態が設定される。初期
制御データが“２”であれば、メモリセルＭには“２”
の書き込み状態が設定される。初期制御データが“３”
であれば、メモリセルＭには“３”の書き込み状態が設
定される。全ての制御データが“０”であるかどうか
は、信号線ＰＴと接地レベルが導通か非導通かを検出す
ればわかる。全ての制御データが“０”であれば、信号
線ＰＴと接地レベルは非導通である。また、書き込み動
作毎に選択されたワード線ＷＬの電圧を徐々に増加させ
ても良い。

【０１９７】即ち、本発明における不揮発性半導体記憶
装置は、複数の不揮発性メモリセルＭを含んで構成され
るメモリセルアレイ１と、前記メモリセルアレイ１に対
して設けられ、前記メモリセルＭの書き込み状態を示す
読み出し信号を転送するための転送線２４と、前記メモ
リセルアレイ１中の選択されたメモリセルＭに書き込み
動作中に印加される書き込み制御電圧を決める制御デー
タを記憶するデータ記憶回路９とを具備し、前記データ
記憶回路９は、第１のサブデータ回路２２（ＣＩ１、Ｃ
Ｉ２、Ｑｎ３２、Ｑｎ３３、Ｑｎ３４）と第２のサブデ
ータ回路２３（ＣＩ３、ＣＩ４、Ｑｎ３８、Ｑｎ３９、
Ｑｎ４０）を含み、前記制御データは前記第１のサブデ
ータ回路２２に記憶されている第１のサブデータと前記
第２のサブデータ回路２３に記憶されている第２のサブ
データで構成され、前記データ記憶回路９は、前記デー
タ記憶回路９に記憶されている前記制御データに基づい
て選択されたメモリセルＭに前記書き込み制御電圧を印
加し、前記第２のサブデータ回路２３は、選択されたメ
モリセルＭの書き込み状態と前記第１のサブデータから
決まる前記転送線２４上の前記読み出し信号の論理レベ
ルを検出し、選択されたメモリセルＭが書き込み十分で
あると検出した場合に書き込みを抑制するように前記第
２のサブデータを変更することを特徴とする。

【０１９８】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【０１９９】（１）前記第２のサブデータ回路２３は、
選択されたメモリセルＭの書き込み状態と前記第１のサ
ブデータから決まる前記転送線２４上の前記読み出し信
号の論理レベルを、前記第２のサブデータ回路２３に記
憶されている前記第２のサブデータに応じて選択的に検
出する。

【０２００】（２）前記第１のサブデータ回路２２は、
選択されたメモリセルＭの書き込み状態と前記第２のサ
ブデータから決まる前記転送線２４上の前記読み出し信
号の論理レベルを検出し、選択されたメモリセルＭが書
き込み十分であると検出した場合に書き込みを抑制する
ように前記第１のサブデータを変更する。

【０２０１】（３）前記第１のサブデータ回路２２は、
選択されたメモリセルＭの書き込み状態と前記第２のサ
ブデータから決まる前記転送線２４上の前記読み出し信
号の論理レベルを、前記第１のサブデータ回路２３に記
憶されている前記第１のサブデータに応じて選択的に検
出する。

【０２０２】（４）さらに、前記第１のサブデータ回路
２２は、選択されたメモリセルＭの書き込み状態と前記
第２のサブデータから決まる前記転送線２４上の前記読
み出し信号の論理レベルを、前記第１のサブデータ回路
２２に記憶されている前記第１のサブデータに応じて選
択的に検出し、選択されたメモリセルが書き込み十分で
あると検出した場合に書き込みを抑制するように前記第
１のサブデータを変更する。

【０２０３】（５）前記メモリセルＭは４値記憶可能で
あって、前記第１および第２のサブデータ回路２２、２
３はそれぞれ１つのフリップフロップ回路（クロック同
期式インバータＣＩ１とＣＩ２のフリップフロップ回
路、およびクロック同期式インバータＣＩ３とＣＩ４の
フリップフロップ回路）を含む。

【０２０４】（６）前記メモリセルＭは３値記憶可能で
あって、前記第１および第２のサブデータ回路２２、２
３はそれぞれ１つのフリップフロップ回路（クロック同
期式インバータＣＩ１とＣＩ２のフリップフロップ回
路、およびクロック同期式インバータＣＩ３とＣＩ４の
フリップフロップ回路）を含む。

【０２０５】また、本発明における不揮発性半導体記憶
装置は、複数の不揮発性メモリセルＭを含んで構成され
るメモリセルアレイ１と、前記メモリセルアレイ１に対
して設けられ、メモリセルＭのデータを示す読み出し信
号を転送するための転送線２４と、前記メモリセルアレ
イ１中の選択されたメモリセルＭのデータを示す読み出
しデータを記憶するデータ記憶回路９とを具備し、前記
データ記憶回路９は、第１のサブデータ回路２２（ＣＩ
１、ＣＩ２、Ｑｎ３２、Ｑｎ３３、Ｑｎ３４）と第２の
サブデータ回路２３（ＣＩ３、ＣＩ４、Ｑｎ３８、Ｑｎ
３９、Ｑｎ４０）を含み、前記読み出しデータは前記第
１のサブデータ回路２２に記憶されている第１の読み出
しサブデータと前記第２のサブデータ回路２３に記憶さ
れている第２の読み出しサブデータで構成され、前記第
１のサブデータ回路２２は、選択されたメモリセルのデ
ータと前記第２の読み出しサブデータから決まる前記転
送線２４上の前記読み出し信号の論理レベルを検出して
記憶することを特徴とする。

【０２０６】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。

【０２０７】（１）前記第１のサブデータ回路２２は、
選択されたメモリセルＭのデータと前記第２の読み出し
サブデータから決まる前記転送線２４上の前記読み出し
信号の論理レベルを、前記第１のサブデータ回路２２に
記憶されている前記第１の読み出しサブデータに応じて
選択的に検出する。

【０２０８】（２）前記メモリセルＭは４値記憶可能で
あって、前記第１および第２のサブデータ回路２２、２
３はそれぞれ１つのフリップフロップ回路（クロック同
期式インバータＣＩ１とＣＩ２のフリップフロップ回
路、およびクロック同期式インバータＣＩ３とＣＩ４の
フリップフロップ回路）を含む。

【０２０９】（３）前記メモリセルＭは３値記憶可能で
あって、前記第１および第２のサブデータ回路２２、２
３はそれぞれ１つのフリップフロップ回路（クロック同
期式インバータＣＩ１とＣＩ２のフリップフロップ回
路、およびクロック同期式インバータＣＩ３とＣＩ４の
フリップフロップ回路）を含む。

【０２１０】以上のようにして、本発明の第２の実施の
形態に係わるＥＥＰＲＯＭは、第１のサブデータ回路２
２と第２のサブデータ回路２３を含むデータ記憶回路９
内で、選択されたメモリセルＭの書き込み状態と第１の
サブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋
１）上の信号の論理レベルを第２のサブデータ回路２３
が検出する。場合によってはさらに、選択されたメモリ
セルＭの書き込み状態と第２のサブデータから決まる転
送線２４のノードＮ（ｉ、ｉ＋１）上の信号の論理レベ
ルを第１のサブデータ回路２２が検出する。これによっ
て、データ記憶回路に記憶されている制御データの変換
が簡単に行えるようになり、回路を簡素化できる。ま
た、選択されたメモリセルＭのデータと第２の読み出し
サブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋
１）上の読み出し信号の論理レベルを第１のサブデータ
回路２２が検出する。これによって、メモリセルのデー
タの読み出しが簡単に行えるようになり、回路を簡素化
できる。よって、安価なＥＥＰＲＯＭを実現することが
できる。

【０２１１】なお、本発明は上述した第１、第２の実施
の形態に限定されるものではない。ＮＯＲ型のメモリセ
ルアレイを有する多値記憶不揮発性半導体記憶装置であ
っても同様に実施できる。また、ホットエレクトロン注
入書き込み式多値記憶不揮発性半導体記憶装置であって
も同様に実施できる。

【０２１２】その他、本発明の要旨を逸脱しない範囲
で、種々変型して実施することができる。

【０２１３】

【発明の効果】本願の発明に係わる多値（ｎ（≧３）
値）データ記憶可能なＥＥＰＲＯＭは、データ記憶回路
に記憶されている制御データに応じて、読み出し信号を
メモリセルに選択的に印加する。これによって、データ
記憶回路に記憶されている制御データの変換が簡単に行
えるようになり、回路を簡素化できる。また、データ記
憶回路に記憶されているデータに応じて、読み出し信号
をメモリセルに選択的に印加するため、データ読み出し
も簡単に行えるようになり、回路を簡素化できる。よっ
て、安価なＥＥＰＲＯＭを実現することができる。

【０２１４】また、４値の書き込みするための多値レベ
ルの制御データを記憶するための４値記憶データ記憶回
路を、２値記憶する場合には、２つに分けて用いること
により、無駄のない安価なＥＥＰＲＯＭを提供すること
ができる。

【０２１５】また、３値の書き込みするための多値レベ
ルの制御データを記憶するための３値記憶データ記憶回
路を、２値記憶する場合には、２つに分けて用いること
により、無駄のない安価なＥＥＰＲＯＭを提供すること
ができる。

【０２１６】

【０２１７】

【０２１８】従って、本発明によれば、メモリセル以外
の制御回路を簡素にすることのできる多値記憶方式のＥ
ＥＰＲＯＭが得られる。また、多値記憶ＥＥＰＲＯＭを
２値記憶ＥＥＰＲＯＭとして用いる場合にも、制御回路
を有効に利用できる多値記憶方式のＥＥＰＲＯＭを提供
することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る不揮発性半導体記憶
装置の概略構成を示すブロック図。

【図２】図１に示した不揮発性半導体記憶装置における
メモリセルアレイ及びビット線制御回路の構成例を示す
回路図。

【図３】図２に示されたメモリセルと選択トランジスタ
の断面構成図。

【図４】図２に示されたＮＡＮＤ型セルユニットと２つ
の選択トランジスタの断面構成図。

【図５】図２に示されたメモリセルアレイとデータ記憶
回路のより具体的な構成例について説明するためのもの
で、２本のビット線に着目して一部の回路構成を抽出し
て示す回路図。

【図６】データ記憶回路における図５に示した回路の周
辺の回路構成を示す回路図。

【図７】第１の実施の形態に係る不揮発性半導体記憶装
置のメモリセルに記憶されている４値データの読み出し
動作を示すタイミングチャート。

【図８】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置のデータ記憶回路への制御データの初期設定
と書き込み動作を示すタイミングチャート。

【図９】本発明の第１の実施の形態に係わる不揮発性半
導体記憶装置の書き込みベリファイ動作を示すタイミン
グチャート。

【図１０】本発明の第１の実施の形態に係わる不揮発性
半導体記憶装置のメモリセルに記憶されている２値デー
タの読み出し動作を示すタイミングチャート。

【図１１】本発明の第１の実施の形態に係わる不揮発性
半導体記憶装置のサブデータ回路へのサブデータの初期
設定と書き込み動作を示すタイミングチャート。

【図１２】本発明の第１の実施の形態に係わる不揮発性
半導体記憶装置のベリファイ動作を示すタイミングチャ
ート。

【図１３】本発明の第２の実施の形態に係わる不揮発性
半導体記憶装置の構成について説明するためのもので、
上記図２に示されたメモリセルアレイとデータ記憶回路
のより具体的な他の構成例を示す回路図。

【図１４】図１３に示された回路におけるクロック同期
式インバータのシンボル図及びその詳細な回路図。

【図１５】データ記憶回路における図１３に示された回
路の周辺の回路構成を示す回路図。

【図１６】本発明の第２の実施の形態に係わる不揮発性
半導体記憶装置のメモリセルに記憶されている４値デー
タの第１の読み出し動作を示すタイミングチャート。

【図１７】本発明の第２の実施の形態に係わる不揮発性
半導体記憶装置のメモリセルに記憶されている４値デー
タの第２の読み出し動作を示すタイミングチャート。

【図１８】本発明の第２の実施の形態に係わる不揮発性
半導体記憶装置のデータ記憶回路への制御データの初期
設定と書き込み動作を示すタイミングチャート。

【図１９】本発明の第２の実施の形態に係わる不揮発性
半導体記憶装置の第１の書き込みベリファイ動作を示す
タイミングチャート。

【図２０】本発明の第２の実施の形態に係わる不揮発性
半導体記憶装置の第２の書き込みベリファイ動作を示す
タイミングチャート。

【図２１】本発明の第２の実施の形態に係わる不揮発性
半導体記憶装置の第３の書き込みベリファイ動作を示す
タイミングチャート。

【符号の説明】

１…メモリセルアレイ、２…ビット線制御回路、３…カ
ラムデコーダ、４…データ入出力バッファ、５…データ
入出力端子、６…ワード線制御回路、７…制御信号およ
び制御電圧発生回路、８…制御信号入出力端子、９…デ
ータ記憶回路、１０…ｐ型半導体基板、１１…ｎ型の拡
散層、１２…絶縁膜、１３…浮遊ゲート、１４…絶縁
膜、１５…制御ゲート、１６…絶縁膜、１７…選択ゲー
ト、２４…転送線、Ｍ…メモリセル、Ｓ１、Ｓ２…選択
トランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧ
…選択ゲート線、ＳＲＣ…ソース線、Ｑｎ…ｎチャネル
ＭＯＳトランジスタ、Ｑｐ…ｐチャネルＭＯＳトランジ
スタ、ＣＡＰ１…キャパシタ、ＣＩ…クロック同期式イ
ンバータ、ＶＣＣ…電源電圧。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−93979（ＪＰ，Ａ) 特開 平７−161852（ＪＰ，Ａ) 特開 平７−307094（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ｎ個（第１，第２，…第ｎ）（ｎ≧３）
   の記憶レベルのうちの１つの書き込み状態を有する複数
   の不揮発性メモリセル、複数のビット線、及び複数のワ
   ード線を含んで構成されるメモリセルアレイと、 各々が前記複数のビット線のうちのそれぞれのある１本
   に対して接続され、各々が前記それぞれのある１本のビ
   ット線に書き込み動作中に印加される書き込み制御電圧
   を決めるｎ個（第１，第２，…第ｎ）（ｎ≧３）の論理
   レベルのうちの１つの論理レベルの制御データを記憶す
   る複数のデータ記憶回路とを具備し、 さらに前記複数のデータ記憶回路は、前記制御データに
   基づいてそれぞれ対応するビット線に前記書き込み制御
   電圧を印加し、第ｉ（ｉ＝２〜ｎ）の論理レベルの制御
   データを記憶しているデータ記憶回路に対応するメモリ
   セルの書き込み状態が、前記第ｉの論理レベルに対応す
   る第ｉ（ｉ＝２〜ｎ）の記憶レベルであるか否かを検出
   する場合に、制御データが第ｉの論理レベルあるいは第
   １の論理レベルであるデータ記憶回路に対応するビット
   線に選択的に読み出しビット線信号を印加し、メモリセ
   ルの書き込み状態によって変調された前記それぞれ対応
   するビット線上の前記読み出しビット線信号の値を検出
   し、メモリセルの書き込み状態に応じてデータ記憶回路
   の制御データが変更されることを特徴とする不揮発性半
   導体記憶装置。
2. 【請求項２】 複数の不揮発性メモリセル、複数のビッ
   ト線、及び複数のワード線を含んで構成されるメモリセ
   ルアレイと、 前記メモリセルに記憶させる書き込み状態の数を２か４
   かに設定する第１あるいは第２の状態を有する切り替え
   手段と、 各々がサブデータを記憶する複数のデータ回路とを具備
   し、 前記切り替え手段が前記第１の状態の場合、各々２つの
   前記データ回路が１つのデータ記憶回路として働き、各
   々の前記データ記憶回路が前記複数のビット線のうちの
   それぞれのある１本に対して電気的に接続され、各々の
   前記データ記憶回路が前記それぞれのある１本のビット
   線に書き込み動作中に印加される書き込み制御電圧を決
   める制御データを記憶し、 前記切り替え手段が前記第２の状態の場合、各々１つの
   前記データ回路が１つのデータ記憶回路として働き、各
   々の前記データ記憶回路が前記複数のビット線のうちの
   それぞれのある１本に対して電気的に接続され、各々の
   前記データ記憶回路が前記それぞれのある１本のビット
   線に書き込み動作中に印加される書き込み制御電圧を決
   める制御データを記憶することを特徴とする不揮発性半
   導体記憶装置。
3. 【請求項３】 複数の不揮発性メモリセル、複数のビッ
   ト線、及び複数のワード線を含んで構成されるメモリセ
   ルアレイと、 前記メモリセルに記憶させる書き込み状態の数を２か３
   かに設定する第１あるいは第２の状態を有する切り替え
   手段と、 各々がサブデータを記憶する複数のデータ回路とを具備
   し、 前記切り替え手段が前記第１の状態の場合、各々２つの
   前記データ回路が１つのデータ記憶回路として働き、各
   々の前記データ記憶回路が前記複数のビット線のうちの
   それぞれのある１本に対して電気的に接続され、各々の
   前記データ記憶回路が前記それぞれのある１本のビット
   線に書き込み動作中に印加される書き込み制御電圧を決
   める制御データを記憶し、 前記切り替え手段が前記第２の状態の場合、各々１つの
   前記データ回路が１つのデータ記憶回路として働き、各
   々の前記データ記憶回路が前記複数のビット線のうちの
   それぞれのある１本に対して電気的に接続され、各々の
   前記データ記憶回路が前記それぞれのある１本のビット
   線に書き込み動作中に印加される書き込み制御電圧を決
   める制御データを記憶することを特徴とする不揮発性半
   導体記憶装置。
4. 【請求項４】 各々の前記データ回路は、第１あるいは
   第２の信号レベルのサブデータを記憶し、前記ビット線
   信号の所定の信号レベルに応答して、記憶されている前
   記第１の信号レベルのサブデータを前記第２の信号レベ
   ルのサブデータに変更し、記憶されている前記第２の信
   号レベルのサブデータを保持することを特徴とする請求
   項２または３に記載の不揮発性半導体記憶装置。
5. 【請求項５】 各々がｎ値（ｎ≧３）のデータを記憶可
   能な複数の不揮発性メモリセル、複数のビット線、及び
   複数のワード線を含んで構成されるメモリセルアレイ
   と、 各々が前記複数のビット線のうちのそれぞれのある１本
   に対して設けられた複数のデータ記憶回路とを具備し、 前記複数のデータ記憶回路は、前記それぞれ対応するビ
   ット線に前記複数のデータ記憶回路に記憶されているデ
   ータに基づいて選択的に読み出しビット線信号を印加
   し、メモリセルのデータによって変調された前記それぞ
   れ対応するビット線上の前記読み出しビット線信号の値
   を検出して記憶することを特徴とする不揮発性半導体記
   憶装置。
6. 【請求項６】 各々の前記データ記憶回路は、第１ある
   いは第２の信号レベルのサブデータを記憶するサブデー
   タ回路を含み、各々の前記サブデータ回路は前記ビット
   線信号の所定の信号レベルに応答して、記憶されている
   前記第１の信号レベルのサブデータを前記第２の信号レ
   ベルのサブデータに変更し、記憶されている前記第２の
   信号レベルのサブデータを保持することを特徴とする請
   求項１または５に記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記メモリセルは４値記憶可能であっ
   て、前記データ記憶回路は２つの前記サブデータ回路を
   含むことを特徴とする請求項６記載の不揮発性半導体記
   憶装置。
8. 【請求項８】 前記メモリセルは３値記憶可能であっ
   て、前記データ記憶回路は２つの前記サブデータ回路を
   含むことを特徴とする請求項６記載の不揮発性半導体記
   憶装置。