JP3181454B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3181454B2 JP3181454B2 JP31173293A JP31173293A JP3181454B2 JP 3181454 B2 JP3181454 B2 JP 3181454B2 JP 31173293 A JP31173293 A JP 31173293A JP 31173293 A JP31173293 A JP 31173293A JP 3181454 B2 JP3181454 B2 JP 3181454B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- bit line
- state
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
１つのメモリセルに１ビットより多い情報を記憶させる
多値記憶を行うＥＥＰＲＯＭに関する。
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
１つのメモリセルに１ビットより多い情報を記憶させる
多値記憶を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを１
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に
集積形成される。ＮＡＮＤセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを１
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層
されたＦＥＴＭＯＳ構造を有する。メモリセルアレイ
は、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に
集積形成される。ＮＡＮＤセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。
【０００４】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで転送されて、電荷畜積
層に電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“１”とする。ビット線にＶｍが与えられた時は電子
注入が実効的に起こらず、従ってしきい値は変化せず、
負に止まる。この状態は消去状態で“０”とする。デー
タ書き込みは制御ゲートを共有するメモリセルに対して
同時に行われる。
は選択メモリセルのドレインまで転送されて、電荷畜積
層に電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“１”とする。ビット線にＶｍが与えられた時は電子
注入が実効的に起こらず、従ってしきい値は変化せず、
負に止まる。この状態は消去状態で“０”とする。デー
タ書き込みは制御ゲートを共有するメモリセルに対して
同時に行われる。
【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このと
き、選択ゲート，ビット線及びソース線も２０Ｖにされ
る。これにより、全てのメモリセルで電荷蓄積層の電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このと
き、選択ゲート，ビット線及びソース線も２０Ｖにされ
る。これにより、全てのメモリセルで電荷蓄積層の電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。
【０００７】読み出し動作の制約から、“１”書き込み
後のしきい値は０ＶからＶｃｃの間に制御しなければな
らない。このため、書き込みベリファイが行われ、
“１”書き込み不足のメモリセルのみを検出し、“１”
書き込み不足のメモリセルに対してのみ再書き込みが行
われるよう再書き込みデータを設定する（ビット毎ベリ
ファイ）。“１”書き込み不足のメモリセルは、選択さ
れた制御ゲートを例えば０．５Ｖ（ベリファイ電圧）に
して読み出すこと（ベリファイ読み出し）で検出され
る。つまり、メモリセルのしきい値が０Ｖに対してマー
ジンを持って、０．５Ｖ以上になっていないと、選択メ
モリセルで電流が流れ、“１”書き込み不足と検出され
る。
後のしきい値は０ＶからＶｃｃの間に制御しなければな
らない。このため、書き込みベリファイが行われ、
“１”書き込み不足のメモリセルのみを検出し、“１”
書き込み不足のメモリセルに対してのみ再書き込みが行
われるよう再書き込みデータを設定する（ビット毎ベリ
ファイ）。“１”書き込み不足のメモリセルは、選択さ
れた制御ゲートを例えば０．５Ｖ（ベリファイ電圧）に
して読み出すこと（ベリファイ読み出し）で検出され
る。つまり、メモリセルのしきい値が０Ｖに対してマー
ジンを持って、０．５Ｖ以上になっていないと、選択メ
モリセルで電流が流れ、“１”書き込み不足と検出され
る。
【０００８】“０”書き込み状態にするメモリセルでは
当然電流が流れるため、このメモリセルが“１”書き込
み不足と誤認されないよう、メモリセルを流れる電流を
補償するベリファイ回路と呼ばれる回路が設けられる。
このベリファイ回路によって高速に書き込みベリファイ
は実行される。
当然電流が流れるため、このメモリセルが“１”書き込
み不足と誤認されないよう、メモリセルを流れる電流を
補償するベリファイ回路と呼ばれる回路が設けられる。
このベリファイ回路によって高速に書き込みベリファイ
は実行される。
【０００９】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで個々のメモリセ
ルに対して、書き込み時間が最適化され“１”書き込み
後のしきい値は０ＶからＶｃｃの間に制御される。
返しながらデータ書き込みをすることで個々のメモリセ
ルに対して、書き込み時間が最適化され“１”書き込み
後のしきい値は０ＶからＶｃｃの間に制御される。
【００１０】このＮＡＮＤセル型ＥＥＰＲＯＭで、例え
ば書き込み後の状態を“０”，“１”，“２”の３つに
することを考える。“０”書き込み状態はしきい値が
負、“１”書き込み状態はしきい値が例えば０Ｖから
(1/2)Ｖｃｃ、“２”書き込み状態はしきい値が (1/2)
ＶｃｃからＶｃｃまでとする。従来のベリファイ読み出
しでは、制御ゲートにベリファイ電圧を印加しメモリセ
ルで電流が流れるか否かで、メモリセルのしきい値がベ
リファイ電圧以上か否かを判断するため、“１”，
“２”書き込み状態に達しているか否かを判断するため
にそれぞれベリファイ電圧を０Ｖと (1/2)Ｖｃｃにし
て、２回チェックする必要があり、ベリファイ読み出し
に時間がかかるという問題があった。
ば書き込み後の状態を“０”，“１”，“２”の３つに
することを考える。“０”書き込み状態はしきい値が
負、“１”書き込み状態はしきい値が例えば０Ｖから
(1/2)Ｖｃｃ、“２”書き込み状態はしきい値が (1/2)
ＶｃｃからＶｃｃまでとする。従来のベリファイ読み出
しでは、制御ゲートにベリファイ電圧を印加しメモリセ
ルで電流が流れるか否かで、メモリセルのしきい値がベ
リファイ電圧以上か否かを判断するため、“１”，
“２”書き込み状態に達しているか否かを判断するため
にそれぞれベリファイ電圧を０Ｖと (1/2)Ｖｃｃにし
て、２回チェックする必要があり、ベリファイ読み出し
に時間がかかるという問題があった。
【００１１】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭにおいては、メモリセルに多
値情報を記憶させ、従来のベリファイ回路でビット毎ベ
リファイを行おうとすると、ベリファイ読み出しに時間
がかかるという問題があった。
ＡＮＤセル型ＥＥＰＲＯＭにおいては、メモリセルに多
値情報を記憶させ、従来のベリファイ回路でビット毎ベ
リファイを行おうとすると、ベリファイ読み出しに時間
がかかるという問題があった。
【００１２】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、ベリファイ読み出し
電圧を変えることなく多値情報を読み出すことができ、
ベリファイ読み出し時間の短縮をはかり得るＥＥＰＲＯ
Ｍを提供することにある。
もので、その目的とするところは、ベリファイ読み出し
電圧を変えることなく多値情報を読み出すことができ、
ベリファイ読み出し時間の短縮をはかり得るＥＥＰＲＯ
Ｍを提供することにある。
【００１３】
【課題を解決するための手段】本発明に係わる多値（ｎ
値）記憶ＮＡＮＤセル型ＥＥＰＲＯＭは、読み出し動作
時のビット線電位がメモリセルのしきい値を示すように
制御される。これは例えば、共通ソース線を６Ｖ、選択
された制御ゲートに２Ｖを与え、ビット線に共通ソース
線の電位を転送させる。ビット線電位がメモリセルのし
きい値に達した時、メモリセルを流れる電流は止まり、
そのビット線電位は制御ゲート電圧２Ｖからメモリセル
のしきい値を引いた値となる。ビット線電位が３Ｖであ
れば、メモリセルのしきい値は−１Ｖである。非選択の
制御ゲートと選択ゲートは、ビット線電位が非選択メモ
リセル或いは選択トランジスタのしきい値で決定しない
よう、例えば６Ｖとする。
値）記憶ＮＡＮＤセル型ＥＥＰＲＯＭは、読み出し動作
時のビット線電位がメモリセルのしきい値を示すように
制御される。これは例えば、共通ソース線を６Ｖ、選択
された制御ゲートに２Ｖを与え、ビット線に共通ソース
線の電位を転送させる。ビット線電位がメモリセルのし
きい値に達した時、メモリセルを流れる電流は止まり、
そのビット線電位は制御ゲート電圧２Ｖからメモリセル
のしきい値を引いた値となる。ビット線電位が３Ｖであ
れば、メモリセルのしきい値は−１Ｖである。非選択の
制御ゲートと選択ゲートは、ビット線電位が非選択メモ
リセル或いは選択トランジスタのしきい値で決定しない
よう、例えば６Ｖとする。
【００１４】消去状態を“０”とし多値レベルをメモリ
セルのしきい値の低い順に“０”，“１”，…，
“ｉ”，…“ｎ−１”とすると、ベリファイ読み出しで
は書き込みが十分か否かを全てのデータ“ｉ”について
同時にベリファイするために、書き込みデータに応じて
ビット線電位をセンスする時の基準電位が設定される。
また、データ“０”書き込みの場合のように、すでに書
き込み十分と検出されていればメモリセルの電流は補償
され、書き込み不十分であると検出されていればメモリ
セルの電流は補償されないようベリファイ回路が設けら
れる。
セルのしきい値の低い順に“０”，“１”，…，
“ｉ”，…“ｎ−１”とすると、ベリファイ読み出しで
は書き込みが十分か否かを全てのデータ“ｉ”について
同時にベリファイするために、書き込みデータに応じて
ビット線電位をセンスする時の基準電位が設定される。
また、データ“０”書き込みの場合のように、すでに書
き込み十分と検出されていればメモリセルの電流は補償
され、書き込み不十分であると検出されていればメモリ
セルの電流は補償されないようベリファイ回路が設けら
れる。
【００１５】また、書き込み十分か否かをデータとして
記憶する第１のレジスタと、書き込む多値レベルが
“１”，…，“ｎ−１”のうちのいずれかを記憶する第
２のレジスタを備え、第１のレジスタは書き込み十分か
否かを検出するセンスアンプの機能も兼ね備える。さら
に、所望の書き込み状態に達していないメモリセルがあ
れば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧を出力するビット線書き込み電圧出力回路を備えた
ことを特徴としている。
記憶する第１のレジスタと、書き込む多値レベルが
“１”，…，“ｎ−１”のうちのいずれかを記憶する第
２のレジスタを備え、第１のレジスタは書き込み十分か
否かを検出するセンスアンプの機能も兼ね備える。さら
に、所望の書き込み状態に達していないメモリセルがあ
れば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧を出力するビット線書き込み電圧出力回路を備えた
ことを特徴としている。
【００１６】即ち本発明は、半導体層上に電荷蓄積層と
制御ゲートを積層して構成され、しきい値で３以上の複
数のデータを多値記憶する電気的書き替えを可能とした
メモリセルがマトリクス状に配置されたメモリセルアレ
イと、メモリセルに接続されるビット線を該メモリセル
を介して充電し、かつメモリセルの多値データを多値レ
ベルの電位としてビット線に出力するしきい値検出手段
と、しきい値検出手段よって充電された多値レベルのビ
ット線電位をセンスするセンスアンプとを備えた不揮発
性半導体装置を基本構成とし、次の実施態様を特徴とす
る。 (1) メモリセルは複数個づつ直列接続されＮＡＮＤセル
構造を形成し、ＮＡＮＤセルの一端は第１の選択ゲート
を介してビット線に接続され、ＮＡＮＤセルの他端は第
２の選択ゲートを介してソース線に接続され、しきい値
検出手段は、ソース線電圧をＮＡＮＤセルを介してビッ
ト線に転送させビット線を充電し、非選択の制御ゲート
電圧及び第１，２の選択ゲート電圧は、選択されたメモ
リセルのしきい値でビット線電圧が決定するように、非
選択メモリセル及び第１，２の選択トランジスタの電圧
転送能力を十分高めるように制御されること。 (2) センスアンプとして機能し、センスした情報をメモ
リセルの書き込み動作状態を制御するデータとして記憶
する機能を兼ね備えた複数のデータ回路と、メモリセル
アレイ中の複数のメモリセルにそれぞれ対応するデータ
回路の内容に応じて書き込み動作を行うための書き込み
手段と、複数のメモリセルの書き込み動作後の状態が所
望のデータの記憶状態になっているか否かを確認するた
めしきい値検出手段を用いた書き込みベリファイ手段
と、データ回路の内容とメモリセルの書き込み動作後の
状態から書き込み不十分のメモリセルに対してのみ再書
き込みを行うように、データ回路の内容を一括更新する
データ回路内容一括更新手段とを備え、データ回路内容
一括更新手段は、ビット線電位が再書き込みデータとし
てセンス／記憶されるよう、メモリセルの書き込み動作
後の状態が出力されるビット線の電位をデータ回路の内
容に応じて修正し、ビット線電位が修正されるまではデ
ータ回路のデータ記憶状態を保持し、修正されたビット
線電位を保持したままデータ回路をセンスアンプとして
動作させ、データ回路の内容の一括更新を行い、データ
回路の内容に基づく書き込み動作とデータ回路内容一括
更新を、メモリセルが所定の書き込み状態になるまで繰
り返しながら行うことにより電気的にデータ書き込みを
行うこと。 (3) データ回路は、書き込み動作時にデータ回路に記憶
されているデータに応じてメモリセルの書き込み動作状
態を制御し、メモリセルの状態を所定の書き込み状態に
なるよう変化させるか、又はメモリセルの状態を書き込
み動作前の状態に保持するか否かを制御し、データ回路
内容一括更新手段は、メモリセルを所定の書き込み状態
になるよう変化させるよう制御するデータが記憶されて
いるデータ回路に対応するメモリセルが所定の書き込み
状態に達している場合は、データ回路のデータをメモリ
セルの状態を書き込み動作前の状態に保持するよう制御
するデータに変更し、メモリセルを所定の書き込み状態
になるよう変化させるよう制御するデータが記憶されて
いるデータ回路に対応するメモリセルが所定の書き込み
状態に達していない場合は、メモリセルの状態を所定の
書き込み状態になるよう変化させるよう制御するデータ
をデータ回路に設定し、データ回路にメモリセルの状態
を書き込み動作前の状態に保持するよう制御するデータ
が記憶されている場合は、メモリセルの状態を書き込み
動作前の状態に保持するよう制御するデータをデータ回
路に設定すること。 (4) しきい値検出手段によってメモリセルの書き込み後
の状態が出力されるビット線電位の中で、データ回路の
内容がメモリセルの状態を書き込み動作前の状態に保持
するよう制御するデータであるものに対応するビット線
の電位のみを、データ回路でセンスした場合にメモリセ
ルの状態を書き込み動作前の状態に保持するよう制御す
るデータとなるような補正ビット線電位に設定するビッ
ト線電位設定回路を備え、データ回路内容一括更新のた
め、しきい値検出手段によりメモリセルの書き込み動作
後の状態が出力されるビット線の電位をデータ回路の内
容に応じてビット線電位設定回路によって修正するこ
と。 (5) １つのメモリセルに３以上の複数の記憶データ
“ｉ”（ｉ＝“０”，“１”，“２”，…，“ｎ−
１”）を持たせ多値記憶し、データ“０”に対応する記
憶状態は消去状態である不揮発性半導体記憶装置であっ
て、データ回路は、メモリセルの状態を書き込み動作前
の状態に保持するよう制御するか否かを情報として記憶
する第１のデータ記憶部と、第１のデータ記憶部の情報
がメモリセルの状態を書き込み動作前の状態に保持する
よう制御しない情報の場合メモリセルが記憶すべき書き
込みデータ“ｉ”（ｉ＝１，２，・・・，ｎ−１）を示
す情報を記憶する第２のデータ記憶部とから構成され、
第１のデータ記憶部は、データ回路内容一括更新のため
データ回路の内容に応じてビット線電位設定回路によっ
て修正された、しきい値検出手段によりメモリセルの書
き込み動作後の状態が出力されるビット線の電位を、セ
ンス／記憶する機能を兼ね備えること。 (6) 第１のデータ記憶部は、参照電圧とビット線電圧を
比較することでビット線電位をセンスする機能を備え、
データ回路内容一括更新のため、データ回路の内容に応
じた参照電圧を用いて、データ回路の内容に応じてビッ
ト線電位設定回路によって修正された、しきい値検出手
段によりメモリセルの書き込み動作後の状態が出力され
るビット線の電位を、センス／記憶する機能を兼ね備え
ること。 (7) 第１のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御する情報である
場合、書き込み動作時にビット線に書き込み防止ビット
線電圧を出力する書き込み防止ビット線電圧出力回路
と、第１のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御しない情報の場
合、第２のデータ記憶部のメモリセルが記憶すべき書き
込みデータ“ｉ”（ｉ＝１，２，…，ｎ−１）を示す情
報に応じて第ｉの書き込み時のビット線電圧を出力する
第ｉの書き込みビット線電圧出力回路とを備えたこと。 (8) ビット線電位設定回路を活性化する第１のデータ記
憶部のデータと書き込み防止ビット線電圧出力回路を活
性化する第１のデータ記憶部のデータが反転していて、
書き込み動作時の第１のデータ記憶部のデータをビット
線電位設定回路活性化前に反転させるデータ反転手段を
備えたこと。
制御ゲートを積層して構成され、しきい値で３以上の複
数のデータを多値記憶する電気的書き替えを可能とした
メモリセルがマトリクス状に配置されたメモリセルアレ
イと、メモリセルに接続されるビット線を該メモリセル
を介して充電し、かつメモリセルの多値データを多値レ
ベルの電位としてビット線に出力するしきい値検出手段
と、しきい値検出手段よって充電された多値レベルのビ
ット線電位をセンスするセンスアンプとを備えた不揮発
性半導体装置を基本構成とし、次の実施態様を特徴とす
る。 (1) メモリセルは複数個づつ直列接続されＮＡＮＤセル
構造を形成し、ＮＡＮＤセルの一端は第１の選択ゲート
を介してビット線に接続され、ＮＡＮＤセルの他端は第
２の選択ゲートを介してソース線に接続され、しきい値
検出手段は、ソース線電圧をＮＡＮＤセルを介してビッ
ト線に転送させビット線を充電し、非選択の制御ゲート
電圧及び第１，２の選択ゲート電圧は、選択されたメモ
リセルのしきい値でビット線電圧が決定するように、非
選択メモリセル及び第１，２の選択トランジスタの電圧
転送能力を十分高めるように制御されること。 (2) センスアンプとして機能し、センスした情報をメモ
リセルの書き込み動作状態を制御するデータとして記憶
する機能を兼ね備えた複数のデータ回路と、メモリセル
アレイ中の複数のメモリセルにそれぞれ対応するデータ
回路の内容に応じて書き込み動作を行うための書き込み
手段と、複数のメモリセルの書き込み動作後の状態が所
望のデータの記憶状態になっているか否かを確認するた
めしきい値検出手段を用いた書き込みベリファイ手段
と、データ回路の内容とメモリセルの書き込み動作後の
状態から書き込み不十分のメモリセルに対してのみ再書
き込みを行うように、データ回路の内容を一括更新する
データ回路内容一括更新手段とを備え、データ回路内容
一括更新手段は、ビット線電位が再書き込みデータとし
てセンス／記憶されるよう、メモリセルの書き込み動作
後の状態が出力されるビット線の電位をデータ回路の内
容に応じて修正し、ビット線電位が修正されるまではデ
ータ回路のデータ記憶状態を保持し、修正されたビット
線電位を保持したままデータ回路をセンスアンプとして
動作させ、データ回路の内容の一括更新を行い、データ
回路の内容に基づく書き込み動作とデータ回路内容一括
更新を、メモリセルが所定の書き込み状態になるまで繰
り返しながら行うことにより電気的にデータ書き込みを
行うこと。 (3) データ回路は、書き込み動作時にデータ回路に記憶
されているデータに応じてメモリセルの書き込み動作状
態を制御し、メモリセルの状態を所定の書き込み状態に
なるよう変化させるか、又はメモリセルの状態を書き込
み動作前の状態に保持するか否かを制御し、データ回路
内容一括更新手段は、メモリセルを所定の書き込み状態
になるよう変化させるよう制御するデータが記憶されて
いるデータ回路に対応するメモリセルが所定の書き込み
状態に達している場合は、データ回路のデータをメモリ
セルの状態を書き込み動作前の状態に保持するよう制御
するデータに変更し、メモリセルを所定の書き込み状態
になるよう変化させるよう制御するデータが記憶されて
いるデータ回路に対応するメモリセルが所定の書き込み
状態に達していない場合は、メモリセルの状態を所定の
書き込み状態になるよう変化させるよう制御するデータ
をデータ回路に設定し、データ回路にメモリセルの状態
を書き込み動作前の状態に保持するよう制御するデータ
が記憶されている場合は、メモリセルの状態を書き込み
動作前の状態に保持するよう制御するデータをデータ回
路に設定すること。 (4) しきい値検出手段によってメモリセルの書き込み後
の状態が出力されるビット線電位の中で、データ回路の
内容がメモリセルの状態を書き込み動作前の状態に保持
するよう制御するデータであるものに対応するビット線
の電位のみを、データ回路でセンスした場合にメモリセ
ルの状態を書き込み動作前の状態に保持するよう制御す
るデータとなるような補正ビット線電位に設定するビッ
ト線電位設定回路を備え、データ回路内容一括更新のた
め、しきい値検出手段によりメモリセルの書き込み動作
後の状態が出力されるビット線の電位をデータ回路の内
容に応じてビット線電位設定回路によって修正するこ
と。 (5) １つのメモリセルに３以上の複数の記憶データ
“ｉ”（ｉ＝“０”，“１”，“２”，…，“ｎ−
１”）を持たせ多値記憶し、データ“０”に対応する記
憶状態は消去状態である不揮発性半導体記憶装置であっ
て、データ回路は、メモリセルの状態を書き込み動作前
の状態に保持するよう制御するか否かを情報として記憶
する第１のデータ記憶部と、第１のデータ記憶部の情報
がメモリセルの状態を書き込み動作前の状態に保持する
よう制御しない情報の場合メモリセルが記憶すべき書き
込みデータ“ｉ”（ｉ＝１，２，・・・，ｎ−１）を示
す情報を記憶する第２のデータ記憶部とから構成され、
第１のデータ記憶部は、データ回路内容一括更新のため
データ回路の内容に応じてビット線電位設定回路によっ
て修正された、しきい値検出手段によりメモリセルの書
き込み動作後の状態が出力されるビット線の電位を、セ
ンス／記憶する機能を兼ね備えること。 (6) 第１のデータ記憶部は、参照電圧とビット線電圧を
比較することでビット線電位をセンスする機能を備え、
データ回路内容一括更新のため、データ回路の内容に応
じた参照電圧を用いて、データ回路の内容に応じてビッ
ト線電位設定回路によって修正された、しきい値検出手
段によりメモリセルの書き込み動作後の状態が出力され
るビット線の電位を、センス／記憶する機能を兼ね備え
ること。 (7) 第１のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御する情報である
場合、書き込み動作時にビット線に書き込み防止ビット
線電圧を出力する書き込み防止ビット線電圧出力回路
と、第１のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御しない情報の場
合、第２のデータ記憶部のメモリセルが記憶すべき書き
込みデータ“ｉ”（ｉ＝１，２，…，ｎ−１）を示す情
報に応じて第ｉの書き込み時のビット線電圧を出力する
第ｉの書き込みビット線電圧出力回路とを備えたこと。 (8) ビット線電位設定回路を活性化する第１のデータ記
憶部のデータと書き込み防止ビット線電圧出力回路を活
性化する第１のデータ記憶部のデータが反転していて、
書き込み動作時の第１のデータ記憶部のデータをビット
線電位設定回路活性化前に反転させるデータ反転手段を
備えたこと。
【００１７】
【作用】本発明においては、多値データ書き込みを行っ
た後、個々のメモリセルの書き込み状態がその所望の多
値レベル状態に達しているか否かが同時に検出される。
そして、所望の多値レベルに達していないメモリセルが
あれば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧が出力される。この書き込み動作とベリファイ読み
出しを繰り返し、全てのメモリセルが所望の書き込み状
態に達していることを確認したらデータ書き込みを終了
する。
た後、個々のメモリセルの書き込み状態がその所望の多
値レベル状態に達しているか否かが同時に検出される。
そして、所望の多値レベルに達していないメモリセルが
あれば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧が出力される。この書き込み動作とベリファイ読み
出しを繰り返し、全てのメモリセルが所望の書き込み状
態に達していることを確認したらデータ書き込みを終了
する。
【００１８】このようにして本発明によれば、１回の書
き込み時間を短くして、書き込み状態の進行の程度をチ
ェックしながら小刻みに書き込み動作を繰り返すことに
よって、最終的にデータ書き込みが終了したメモリセル
のしきい値を小さくすることを、高速に行うことができ
る。
き込み時間を短くして、書き込み状態の進行の程度をチ
ェックしながら小刻みに書き込み動作を繰り返すことに
よって、最終的にデータ書き込みが終了したメモリセル
のしきい値を小さくすることを、高速に行うことができ
る。
【００１９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭのメモリセルアレイ１を示してい
る。メモリセルアレイ１はｐウェル又はｐ基板上に形成
され、ビット線ＢＬに接続される選択トランジスタＳ１
と、共通ソース線Ｖｓに接続される選択トランジスタＳ
２との間に、８つのメモリセルＭ１〜Ｍ８が直列接続さ
れ１つのＮＡＮＤセルを構成する。各選択トランジスタ
Ｓ（Ｓ１，Ｓ２）は選択ゲートＳＧ（ＳＧ１，ＳＧ２）
を有する。各メモリセルは積層形成された浮遊ゲート
（電荷蓄積層）と制御ゲートＣＧ（ＣＧ１〜ＣＧ８）を
有し、浮遊ゲートに蓄えられる電荷の量で情報を記憶す
る。この蓄えられた電荷の量は、メモリセルのしきい値
として読み出すことができる。
する。図１は、本発明の第１の実施例に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭのメモリセルアレイ１を示してい
る。メモリセルアレイ１はｐウェル又はｐ基板上に形成
され、ビット線ＢＬに接続される選択トランジスタＳ１
と、共通ソース線Ｖｓに接続される選択トランジスタＳ
２との間に、８つのメモリセルＭ１〜Ｍ８が直列接続さ
れ１つのＮＡＮＤセルを構成する。各選択トランジスタ
Ｓ（Ｓ１，Ｓ２）は選択ゲートＳＧ（ＳＧ１，ＳＧ２）
を有する。各メモリセルは積層形成された浮遊ゲート
（電荷蓄積層）と制御ゲートＣＧ（ＣＧ１〜ＣＧ８）を
有し、浮遊ゲートに蓄えられる電荷の量で情報を記憶す
る。この蓄えられた電荷の量は、メモリセルのしきい値
として読み出すことができる。
【００２０】本発明では、このしきい値を図２に示され
るようにして読み出す。ここでは、制御ゲートＣＧ２を
有するメモリセルＭ２が選択されている。図２（ａ）に
示すように電圧を各部に印加し、ビット線ＢＬはフロー
ティングにする。ビット線ＢＬを前もって０Ｖにリセッ
トしておくと、ビット線ＢＬは共通ソース線Ｖｓによっ
てＮＡＮＤセルを通して充電される。この充電されたビ
ット線ＢＬの電位が選択されたメモリセルＭ２のしきい
値によって決まるように、各選択ゲート，制御ゲート電
圧は制御される。
るようにして読み出す。ここでは、制御ゲートＣＧ２を
有するメモリセルＭ２が選択されている。図２（ａ）に
示すように電圧を各部に印加し、ビット線ＢＬはフロー
ティングにする。ビット線ＢＬを前もって０Ｖにリセッ
トしておくと、ビット線ＢＬは共通ソース線Ｖｓによっ
てＮＡＮＤセルを通して充電される。この充電されたビ
ット線ＢＬの電位が選択されたメモリセルＭ２のしきい
値によって決まるように、各選択ゲート，制御ゲート電
圧は制御される。
【００２１】この例では、選択ゲートＳＧ１，２、制御
ゲートＣＧ１，ＣＧ３〜８を６Ｖに、選択された制御ゲ
ートＣＧ２を２Ｖに、共通ソース線Ｖｓを６Ｖにする。
各部の電圧波形は図２（ｂ）に示されている。これによ
り２Ｖ以下のしきい値を読み出すことができ、非選択メ
モリセルのしきい値を２．５Ｖ以下に制御しておけば−
１．５Ｖ以上のしきい値を読み出すことができる。ビッ
ト線ＢＬの電位が０Ｖであればしきい値は２Ｖ以上、ビ
ット線電位が３．５Ｖであればしきい値は−１．５Ｖ以
下である。選択ゲートＳＧ１，２、非選択制御ゲートＣ
Ｇ１，ＣＧ３〜８の電圧を十分高くすると−４Ｖまでの
しきい値も読み出すことができる。
ゲートＣＧ１，ＣＧ３〜８を６Ｖに、選択された制御ゲ
ートＣＧ２を２Ｖに、共通ソース線Ｖｓを６Ｖにする。
各部の電圧波形は図２（ｂ）に示されている。これによ
り２Ｖ以下のしきい値を読み出すことができ、非選択メ
モリセルのしきい値を２．５Ｖ以下に制御しておけば−
１．５Ｖ以上のしきい値を読み出すことができる。ビッ
ト線ＢＬの電位が０Ｖであればしきい値は２Ｖ以上、ビ
ット線電位が３．５Ｖであればしきい値は−１．５Ｖ以
下である。選択ゲートＳＧ１，２、非選択制御ゲートＣ
Ｇ１，ＣＧ３〜８の電圧を十分高くすると−４Ｖまでの
しきい値も読み出すことができる。
【００２２】この場合のメモリセルのしきい値とビット
線出力電圧の関係は、図３に示すようになる。バックバ
イアスが０Ｖの場合のしきい値から計算すると実線のよ
うになるが、実際にはビット線電圧がバックバイアスと
なって１点鎖線のようにビット線出力電圧は低くなる。
以下、説明の簡略化のため断らない限りしきい値という
表現は、バックバイアスを考慮したものとする。
線出力電圧の関係は、図３に示すようになる。バックバ
イアスが０Ｖの場合のしきい値から計算すると実線のよ
うになるが、実際にはビット線電圧がバックバイアスと
なって１点鎖線のようにビット線出力電圧は低くなる。
以下、説明の簡略化のため断らない限りしきい値という
表現は、バックバイアスを考慮したものとする。
【００２３】消去動作によってメモリセルの浮遊ゲート
から電子が放出された後、書き込みデータに従う書き込
み動作によって電子が浮遊ゲートに注入される。図４
は、非選択メモリセルのしきい値で読み出し時のビット
線出力電圧が制限されない場合の、書き込み時間と読み
出し時のビット線出力電圧の関係を示している。例え
ば、読み出し時の共通ソース線の電圧が３Ｖの場合は、
浮遊ゲートへ電子が注入されしきい値が−１Ｖ以上にな
らないとビット線出力電圧は変化しない。共通ソース線
の電圧が６Ｖの場合でも、非選択メモリセルのしきい値
が正の値であれば、読み出し時のビット線出力電圧は制
限される。
から電子が放出された後、書き込みデータに従う書き込
み動作によって電子が浮遊ゲートに注入される。図４
は、非選択メモリセルのしきい値で読み出し時のビット
線出力電圧が制限されない場合の、書き込み時間と読み
出し時のビット線出力電圧の関係を示している。例え
ば、読み出し時の共通ソース線の電圧が３Ｖの場合は、
浮遊ゲートへ電子が注入されしきい値が−１Ｖ以上にな
らないとビット線出力電圧は変化しない。共通ソース線
の電圧が６Ｖの場合でも、非選択メモリセルのしきい値
が正の値であれば、読み出し時のビット線出力電圧は制
限される。
【００２４】１つのメモリセルに２つの状態（データ
“０”，“１”）を持たせる場合、例えば図５に示すよ
うに読み出し時のビット線出力電圧が３〜４Ｖとなる状
態（しきい値で約−２Ｖ〜−１Ｖ）をデータ“０”（消
去状態）、ビット線出力電圧が１〜２Ｖとなる状態（し
きい値で約０〜１Ｖ）をデータ“１”とすればよい。
“０”，“１”）を持たせる場合、例えば図５に示すよ
うに読み出し時のビット線出力電圧が３〜４Ｖとなる状
態（しきい値で約−２Ｖ〜−１Ｖ）をデータ“０”（消
去状態）、ビット線出力電圧が１〜２Ｖとなる状態（し
きい値で約０〜１Ｖ）をデータ“１”とすればよい。
【００２５】１つのメモリセルに３つの状態（データ
“０”，“１”，“２”）を持たせる場合、例えば図６
に示すように読み出し時のビット線出力電圧が３．５〜
４．５Ｖとなる状態（しきい値で約−２．５Ｖ〜−１．
５Ｖ）をデータ“０”（消去状態）、ビット線出力電圧
が１．５〜２．５Ｖとなる状態（しきい値で約−０．５
Ｖ〜０．５Ｖ）をデータ“１”、ビット線出力電圧が０
〜０．５Ｖとなる状態（しきい値で約１．５Ｖ〜２．５
Ｖ）をデータ“２”とすればよい。
“０”，“１”，“２”）を持たせる場合、例えば図６
に示すように読み出し時のビット線出力電圧が３．５〜
４．５Ｖとなる状態（しきい値で約−２．５Ｖ〜−１．
５Ｖ）をデータ“０”（消去状態）、ビット線出力電圧
が１．５〜２．５Ｖとなる状態（しきい値で約−０．５
Ｖ〜０．５Ｖ）をデータ“１”、ビット線出力電圧が０
〜０．５Ｖとなる状態（しきい値で約１．５Ｖ〜２．５
Ｖ）をデータ“２”とすればよい。
【００２６】図７は、本発明の第２の実施例に係わるＮ
ＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ１を示して
いる。メモリセルアレイ１はｐウェル又はｐ基板上に形
成され、ビット線ＢＬと共通ソース線Ｖｓの間に、メモ
リセルＭが１つずつ配置される。各メモリセルは積層形
成された浮遊ゲートとワード線ＷＬを有する。
ＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ１を示して
いる。メモリセルアレイ１はｐウェル又はｐ基板上に形
成され、ビット線ＢＬと共通ソース線Ｖｓの間に、メモ
リセルＭが１つずつ配置される。各メモリセルは積層形
成された浮遊ゲートとワード線ＷＬを有する。
【００２７】このメモリセルのしきい値を図８に示され
るようにして読み出す。図８（ａ）に示すように電圧を
各部に印加し、ビット線ＢＬはフローティングにする。
ビット線ＢＬを前もって０Ｖにリセットしておくと、ビ
ット線ＢＬは共通ソース線Ｖｓによってメモリセルを通
して充電される。この充電されたビット線ＢＬの電位は
選択されたメモリセルＭのしきい値で決まる。
るようにして読み出す。図８（ａ）に示すように電圧を
各部に印加し、ビット線ＢＬはフローティングにする。
ビット線ＢＬを前もって０Ｖにリセットしておくと、ビ
ット線ＢＬは共通ソース線Ｖｓによってメモリセルを通
して充電される。この充電されたビット線ＢＬの電位は
選択されたメモリセルＭのしきい値で決まる。
【００２８】この例では、ワード線ＷＬを６Ｖに、共通
ソース線Ｖｓを６Ｖにする。各部の電圧波形は図８
（ｂ）に示されている。これにより、０〜６Ｖのしきい
値を読み出すことができる。ビット線ＢＬの電位が０Ｖ
であればしきい値は６Ｖ以上、ビット線電位が６Ｖであ
ればしきい値は０Ｖ以下である。この場合のメモリセル
のしきい値とビット線出力電圧の関係は、図９に示すよ
うになる。バックバイアスが０Ｖの場合のしきい値から
計算すると実線のようになるが、実際には図３と同様
に、ビット線電圧がバックバイアスとなって１点鎖線の
ようにビット線出力電圧は低くなる。
ソース線Ｖｓを６Ｖにする。各部の電圧波形は図８
（ｂ）に示されている。これにより、０〜６Ｖのしきい
値を読み出すことができる。ビット線ＢＬの電位が０Ｖ
であればしきい値は６Ｖ以上、ビット線電位が６Ｖであ
ればしきい値は０Ｖ以下である。この場合のメモリセル
のしきい値とビット線出力電圧の関係は、図９に示すよ
うになる。バックバイアスが０Ｖの場合のしきい値から
計算すると実線のようになるが、実際には図３と同様
に、ビット線電圧がバックバイアスとなって１点鎖線の
ようにビット線出力電圧は低くなる。
【００２９】消去動作によってメモリセルの浮遊ゲート
に電子が注入された後、書き込みデータに従う書き込み
動作によって電子が浮遊ゲートから放出される。図１０
は、書き込み時間と読み出し時のビット線出力電圧の関
係を示している。例えば、読み出し時の共通ソース線の
電圧が３Ｖの場合は、浮遊ゲートから電子が放出されし
きい値が３Ｖ以下になるとビット線出力電圧は変化しな
い。共通ソース線の電圧が６Ｖの場合でも、しきい値が
０Ｖ以下になると読み出し時のビット線出力電圧は変化
しなくなる。
に電子が注入された後、書き込みデータに従う書き込み
動作によって電子が浮遊ゲートから放出される。図１０
は、書き込み時間と読み出し時のビット線出力電圧の関
係を示している。例えば、読み出し時の共通ソース線の
電圧が３Ｖの場合は、浮遊ゲートから電子が放出されし
きい値が３Ｖ以下になるとビット線出力電圧は変化しな
い。共通ソース線の電圧が６Ｖの場合でも、しきい値が
０Ｖ以下になると読み出し時のビット線出力電圧は変化
しなくなる。
【００３０】１つのメモリセルに２つの状態（データ
“０”，“１”）を持たせる場合、例えば図１１に示す
ように読み出し時のビット線出力電圧が１〜２Ｖとなる
状態（しきい値で約４Ｎ〜５Ｖ）をデータ“０”（消去
状態）、ビット線出力電圧が３〜４Ｖとなる状態（しき
い値で約２Ｖ〜３Ｖ）をデータ“１”とすればよい。
“０”，“１”）を持たせる場合、例えば図１１に示す
ように読み出し時のビット線出力電圧が１〜２Ｖとなる
状態（しきい値で約４Ｎ〜５Ｖ）をデータ“０”（消去
状態）、ビット線出力電圧が３〜４Ｖとなる状態（しき
い値で約２Ｖ〜３Ｖ）をデータ“１”とすればよい。
【００３１】１つのメモリセルに３つの状態（データ
“０”，“１”，“２”）を持たせる場合、例えば図１
２に示すように読み出し時のビット線出力電圧が０〜
０．５Ｖとなる状態（しきい値で約５．５Ｖ以上）をデ
ータ“０”（消去状態）、ビット線出力電圧が１．５〜
２．５Ｖとなる状態（しきい値で約３．５Ｖ〜４．５
Ｖ）をデータ“１”、ビット線出力電圧が３．５〜４．
５Ｖとなる状態（しきい値で約１．５Ｖ〜２．５Ｖ）を
データ“２”とすればよい。
“０”，“１”，“２”）を持たせる場合、例えば図１
２に示すように読み出し時のビット線出力電圧が０〜
０．５Ｖとなる状態（しきい値で約５．５Ｖ以上）をデ
ータ“０”（消去状態）、ビット線出力電圧が１．５〜
２．５Ｖとなる状態（しきい値で約３．５Ｖ〜４．５
Ｖ）をデータ“１”、ビット線出力電圧が３．５〜４．
５Ｖとなる状態（しきい値で約１．５Ｖ〜２．５Ｖ）を
データ“２”とすればよい。
【００３２】図１３は、本発明における第１及び第２の
実施例における３値記憶式ＥＥＰＲＯＭの構成を示して
いる。メモリセルアレイ１（(a)(b)）に対して、読み出
し／書き込み時のビット線を制御するためのビット線制
御回路２と、ワード線電位を制御するためのワード線駆
動回路６が設けられる。ビット線制御回路２はカラム・
デコーダ３によって選択される。ビット線制御回路２
は、データ入出力線（ＩＯ線）を介して入出力データ変
換回路４と読み出しデータ／書き込みデータのやり取り
を行う。入出力データ変換回路４は、読み出されたメモ
リセルの多値情報を外部に出力するため２値情報に変換
し、外部から入力された書き込みデータの２値情報をメ
モリセルの多値情報に変換する。入出力データ変換回路
４は、外部とのデータ入出力を制御するデータ入出力バ
ッファ５に接続される。
実施例における３値記憶式ＥＥＰＲＯＭの構成を示して
いる。メモリセルアレイ１（(a)(b)）に対して、読み出
し／書き込み時のビット線を制御するためのビット線制
御回路２と、ワード線電位を制御するためのワード線駆
動回路６が設けられる。ビット線制御回路２はカラム・
デコーダ３によって選択される。ビット線制御回路２
は、データ入出力線（ＩＯ線）を介して入出力データ変
換回路４と読み出しデータ／書き込みデータのやり取り
を行う。入出力データ変換回路４は、読み出されたメモ
リセルの多値情報を外部に出力するため２値情報に変換
し、外部から入力された書き込みデータの２値情報をメ
モリセルの多値情報に変換する。入出力データ変換回路
４は、外部とのデータ入出力を制御するデータ入出力バ
ッファ５に接続される。
【００３３】図１４は、第１の実施例におけるＮＡＮＤ
セル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制
御回路２の具体的な構成を示している。ＮＡＮＤ型セル
の一端はビット線ＢＬに接続され、他端は共通ソース線
Ｖｓと接続される。選択ゲートＳＧ１，２、制御ゲート
ＣＧ１〜８は、複数個のＮＡＮＤ型セルで共有され、１
本の制御ゲートを共有するメモリセルＭはページを構成
する。メモリセルはそのしきい値Ｖｔでデータを記憶
し、前記図６に示すように“０”，“１”，“２”デー
タを記憶する。１つのメモリセルで３つの状態を持た
せ、２つのメモリセルで９通りの組み合わせができる。
この内、８通りの組み合わせを用いて、２つのメモリセ
ルで３ビット分のデータを記憶する。
セル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制
御回路２の具体的な構成を示している。ＮＡＮＤ型セル
の一端はビット線ＢＬに接続され、他端は共通ソース線
Ｖｓと接続される。選択ゲートＳＧ１，２、制御ゲート
ＣＧ１〜８は、複数個のＮＡＮＤ型セルで共有され、１
本の制御ゲートを共有するメモリセルＭはページを構成
する。メモリセルはそのしきい値Ｖｔでデータを記憶
し、前記図６に示すように“０”，“１”，“２”デー
タを記憶する。１つのメモリセルで３つの状態を持た
せ、２つのメモリセルで９通りの組み合わせができる。
この内、８通りの組み合わせを用いて、２つのメモリセ
ルで３ビット分のデータを記憶する。
【００３４】この実施例では、制御ゲートを共有する隣
合う２つのメモリセルの組で３ビット分のデータを記憶
する。また、メモリセルアレイ１（(a)(b)）はそれぞれ
専用のｐウェル上に形成されている。
合う２つのメモリセルの組で３ビット分のデータを記憶
する。また、メモリセルアレイ１（(a)(b)）はそれぞれ
専用のｐウェル上に形成されている。
【００３５】ｎチャネルＭＯＳトランジスタ（n-ch T
r.）Ｑｎ８〜１０とｐチャネルＭＯＳトランジスタ（p-
ch Tr.）Ｑｎ３〜５、n-ch Tr.Ｑｎ１１〜１３とp-ch T
r.Ｑｎ６〜８でそれぞれフリップ・フロップＦＦ１，２
を構成し、書き込み／読み出しデータをラッチする。ま
た、センス・アンプとしても動作する。フリップ・フロ
ップＦＦ１は、「“０”書き込みをするか、“１”又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“０”の情報を保持してい
るか、“１”又は“２”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。フリップ・フロ
ップＦＦ２は、「“１”書き込みをするか、“２”書き
込みをするか」、を書き込みデータ情報としてラッチ
し、メモリセルが「“２”の情報を保持しているか、
“０”又は“１”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。
r.）Ｑｎ８〜１０とｐチャネルＭＯＳトランジスタ（p-
ch Tr.）Ｑｎ３〜５、n-ch Tr.Ｑｎ１１〜１３とp-ch T
r.Ｑｎ６〜８でそれぞれフリップ・フロップＦＦ１，２
を構成し、書き込み／読み出しデータをラッチする。ま
た、センス・アンプとしても動作する。フリップ・フロ
ップＦＦ１は、「“０”書き込みをするか、“１”又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“０”の情報を保持してい
るか、“１”又は“２”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。フリップ・フロ
ップＦＦ２は、「“１”書き込みをするか、“２”書き
込みをするか」、を書き込みデータ情報としてラッチ
し、メモリセルが「“２”の情報を保持しているか、
“０”又は“１”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。
【００３６】n-ch Tr.Ｑｎ１は、プリチャージ信号φpa
が“Ｈ”となると電圧Ｖａをビット線ＢＬａに転送す
る。n-ch Tr.Ｑｎ２０は、プリチャージ信号φpbが
“Ｈ”となると電圧Ｖｂをビット線ＢＬｂに転送する。
n-ch Tr.Ｑｎ４〜７，p-ch Tr.Ｑｐ１〜２は、フリップ
・フロップＦＦ１，ＦＦ２にラッチされているデータに
応じて、電圧ＶＢＨａ，ＶＢＭａ，ＶＢＬａを選択的に
ビット線ＢＬａに転送する。n-ch Tr.Ｑｎ１４〜１７，
p-ch Tr.９〜１０は、フリップ・フロップＦＦ１，ＦＦ
２にラッチされているデータに応じて、電圧ＶＢＨｂ，
ＶＢＭｂ，ＶＢＬｂを選択的にビット線ＢＬｂに転送す
る。n-ch Tr.Ｑｎ２は信号φa1が“Ｈ”となることでフ
リップ・フロップＦＦ１とビット線ＢＬａを接続する。
n-ch Tr.Ｑｎ３は信号φa2が“Ｈ”となることでフリッ
プ・フロップＦＦ２とビット線ＢＬａを接続する。n-ch
Tr.Ｑｎ１９は信号φb1が“Ｈ”となることでフリップ
・フロップＦＦ１とビット線ＢＬｂを接続する。n-ch T
r.Ｑｎ１８は信号φb2が“Ｈ”となることでフリップ・
フロップＦＦ２とビット線ＢＬｂを接続する。
が“Ｈ”となると電圧Ｖａをビット線ＢＬａに転送す
る。n-ch Tr.Ｑｎ２０は、プリチャージ信号φpbが
“Ｈ”となると電圧Ｖｂをビット線ＢＬｂに転送する。
n-ch Tr.Ｑｎ４〜７，p-ch Tr.Ｑｐ１〜２は、フリップ
・フロップＦＦ１，ＦＦ２にラッチされているデータに
応じて、電圧ＶＢＨａ，ＶＢＭａ，ＶＢＬａを選択的に
ビット線ＢＬａに転送する。n-ch Tr.Ｑｎ１４〜１７，
p-ch Tr.９〜１０は、フリップ・フロップＦＦ１，ＦＦ
２にラッチされているデータに応じて、電圧ＶＢＨｂ，
ＶＢＭｂ，ＶＢＬｂを選択的にビット線ＢＬｂに転送す
る。n-ch Tr.Ｑｎ２は信号φa1が“Ｈ”となることでフ
リップ・フロップＦＦ１とビット線ＢＬａを接続する。
n-ch Tr.Ｑｎ３は信号φa2が“Ｈ”となることでフリッ
プ・フロップＦＦ２とビット線ＢＬａを接続する。n-ch
Tr.Ｑｎ１９は信号φb1が“Ｈ”となることでフリップ
・フロップＦＦ１とビット線ＢＬｂを接続する。n-ch T
r.Ｑｎ１８は信号φb2が“Ｈ”となることでフリップ・
フロップＦＦ２とビット線ＢＬｂを接続する。
【００３７】次に、このように構成されたＥＥＰＲＯＭ
の動作を図１５〜１７に従って説明する。図１５は読み
出し動作のタイミング、図１６は書き込み動作のタイミ
ング、図１７はベリファイ読み出し動作のタイミングを
示している。いずれも制御ゲートＣＧ２ａが選択された
場合を例に示してある。
の動作を図１５〜１７に従って説明する。図１５は読み
出し動作のタイミング、図１６は書き込み動作のタイミ
ング、図１７はベリファイ読み出し動作のタイミングを
示している。いずれも制御ゲートＣＧ２ａが選択された
場合を例に示してある。
【００３８】読み出し動作は、２つの基本サイクルで実
行される。読み出し第１サイクルは、まず電圧Ｖｂが３
Ｖとなってダミービット線となるビット線ＢＬｂはプリ
チャージされる。また、プリチャージ信号φpaが“Ｌ”
となって選択ビット線ＢＬａはフローティングにされ、
共通ソース線Ｖｓａが６Ｖとなる。続いて、選択ゲート
ＳＧ１ａ，２ａ、制御ゲートＣＧ１ａ，３ａ〜８ａは６
Ｖとされる。同時に選択された制御ゲートＣＧ２ａは２
Ｖにされる。選択されたメモリセルにデータ“０”が書
き込まれている場合のみ、ビット線ＢＬａの電圧は３Ｖ
以上となる。
行される。読み出し第１サイクルは、まず電圧Ｖｂが３
Ｖとなってダミービット線となるビット線ＢＬｂはプリ
チャージされる。また、プリチャージ信号φpaが“Ｌ”
となって選択ビット線ＢＬａはフローティングにされ、
共通ソース線Ｖｓａが６Ｖとなる。続いて、選択ゲート
ＳＧ１ａ，２ａ、制御ゲートＣＧ１ａ，３ａ〜８ａは６
Ｖとされる。同時に選択された制御ゲートＣＧ２ａは２
Ｖにされる。選択されたメモリセルにデータ“０”が書
き込まれている場合のみ、ビット線ＢＬａの電圧は３Ｖ
以上となる。
【００３９】この後、フリップ・フロップ活性化信号φ
n1，φp1がそれぞれ“Ｌ”，“Ｈ”となって、フリップ
・フロップＦＦ１はリセットされる。信号φa1，φb1が
“Ｈ”となってフリップ・フロップＦＦ１とビット線Ｂ
Ｌａ，ＢＬｂは接続され、信号φn1，φp1がそれぞれ
“Ｈ”，“Ｌ”となってビット線電位がセンスされ、フ
リップ・フロップＦＦ１に、「“０”データか、“１”
又は“２”データか」の情報がラッチされる。
n1，φp1がそれぞれ“Ｌ”，“Ｈ”となって、フリップ
・フロップＦＦ１はリセットされる。信号φa1，φb1が
“Ｈ”となってフリップ・フロップＦＦ１とビット線Ｂ
Ｌａ，ＢＬｂは接続され、信号φn1，φp1がそれぞれ
“Ｈ”，“Ｌ”となってビット線電位がセンスされ、フ
リップ・フロップＦＦ１に、「“０”データか、“１”
又は“２”データか」の情報がラッチされる。
【００４０】読み出し第２サイクルは読み出し第１サイ
クルと、ダミービット線ＢＬｂの電圧が３Ｖでなく１Ｖ
であること、信号φa1，φb1，φn1，φp1のかわりに信
号φa2，φb2，φn2，φp2が出力されることが違う。よ
って、読み出し第２サイクルでは、フリップ・フロップ
ＦＦ２に、「“２”データか、“１”又は“０”データ
か」の情報がラッチされる。
クルと、ダミービット線ＢＬｂの電圧が３Ｖでなく１Ｖ
であること、信号φa1，φb1，φn1，φp1のかわりに信
号φa2，φb2，φn2，φp2が出力されることが違う。よ
って、読み出し第２サイクルでは、フリップ・フロップ
ＦＦ２に、「“２”データか、“１”又は“０”データ
か」の情報がラッチされる。
【００４１】以上説明した２つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値Ｖｔは−１．５Ｖ以下と
なっている。消去はｐウェル、共通ソース線Ｖｓａ、選
択ゲートＳＧ１ａ，２ａを２０Ｖにし、制御ゲートＣＧ
１ａ〜８ａを０Ｖとして行われる。
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値Ｖｔは−１．５Ｖ以下と
なっている。消去はｐウェル、共通ソース線Ｖｓａ、選
択ゲートＳＧ１ａ，２ａを２０Ｖにし、制御ゲートＣＧ
１ａ〜８ａを０Ｖとして行われる。
【００４２】書き込み動作では、まずプリチャージ信号
φpaが“Ｌ”となってビット線ＢＬａがフローティング
にされる。選択ゲートＳＧ１ａがＶｃｃ、制御ゲートＣ
Ｇ１ａ〜８ａがＶｃｃとされる。選択ゲートＳＧ２ａは
書き込み動作中０Ｖである。同時に、信号ＶＲＦＹａが
“Ｈ”、ＰＢａが“Ｌ”となる。“０”書き込みの場合
は、フリップ・フロップＦＦ１にノードＮ１が“Ｌ”に
なるようにデータがラッチされているため、ビット線Ｂ
Ｌａは電圧ＶＢＨａによりＶｃｃに充電される。“１”
又は“２”書き込みの場合は、ビット線ＢＬａは０Ｖで
ある。
φpaが“Ｌ”となってビット線ＢＬａがフローティング
にされる。選択ゲートＳＧ１ａがＶｃｃ、制御ゲートＣ
Ｇ１ａ〜８ａがＶｃｃとされる。選択ゲートＳＧ２ａは
書き込み動作中０Ｖである。同時に、信号ＶＲＦＹａが
“Ｈ”、ＰＢａが“Ｌ”となる。“０”書き込みの場合
は、フリップ・フロップＦＦ１にノードＮ１が“Ｌ”に
なるようにデータがラッチされているため、ビット線Ｂ
Ｌａは電圧ＶＢＨａによりＶｃｃに充電される。“１”
又は“２”書き込みの場合は、ビット線ＢＬａは０Ｖで
ある。
【００４３】続いて、選択ゲートＳＧ１ａ、制御ゲート
ＣＧ１ａ〜８ａが１０Ｖ、電圧ＶＢＨａ，Ｖｒｗが８
Ｖ、電圧ＶＢＭａが１Ｖとなる。“１”書き込みの場合
は、フリップ・フロップＦＦ２にノードＮ３が“Ｌ”に
なるようにデータがラッチされているため、ビット線Ｂ
Ｌａには電圧ＶＢＭａにより１Ｖが印加される。“２”
書き込みの場合はビット線ＢＬａは０Ｖ、“０”書き込
みの場合は８Ｖとなる。この後、選択された制御ゲート
ＣＧ２ａが２０Ｖとされる。
ＣＧ１ａ〜８ａが１０Ｖ、電圧ＶＢＨａ，Ｖｒｗが８
Ｖ、電圧ＶＢＭａが１Ｖとなる。“１”書き込みの場合
は、フリップ・フロップＦＦ２にノードＮ３が“Ｌ”に
なるようにデータがラッチされているため、ビット線Ｂ
Ｌａには電圧ＶＢＭａにより１Ｖが印加される。“２”
書き込みの場合はビット線ＢＬａは０Ｖ、“０”書き込
みの場合は８Ｖとなる。この後、選択された制御ゲート
ＣＧ２ａが２０Ｖとされる。
【００４４】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬａと制御ゲートＣＧ２ａの電位差によって電子
がメモリセルの電荷蓄積層に注入され、メモリセルのし
きい値は上昇する。“１”書き込みの場合は、“２”書
き込みに比較してメモリセルの電荷蓄積層に注入すべき
電荷量を少なくしなければならないため、ビット線ＢＬ
ａを１Ｖにして制御ゲートＣＧ２ａとの電位差を１９Ｖ
に緩和している。“０”書き込み時は、ビット線電圧８
Ｖによってメモリセルのしきい値は実効的には変わらな
い。
ト線ＢＬａと制御ゲートＣＧ２ａの電位差によって電子
がメモリセルの電荷蓄積層に注入され、メモリセルのし
きい値は上昇する。“１”書き込みの場合は、“２”書
き込みに比較してメモリセルの電荷蓄積層に注入すべき
電荷量を少なくしなければならないため、ビット線ＢＬ
ａを１Ｖにして制御ゲートＣＧ２ａとの電位差を１９Ｖ
に緩和している。“０”書き込み時は、ビット線電圧８
Ｖによってメモリセルのしきい値は実効的には変わらな
い。
【００４５】書き込み動作の終了時は、まず選択ゲート
ＳＧ１ａ，制御ゲートＣＧ１ａ〜８ａを０Ｖとし、
“０”書き込み時のビット線ＢＬａの電圧８Ｖは遅れて
０Ｖにリセットされる。この順序が反転すると一時的に
“２”書き込み動作の状態ができて、“０”書き込み時
に間違ったデータを書いてしまうからである。
ＳＧ１ａ，制御ゲートＣＧ１ａ〜８ａを０Ｖとし、
“０”書き込み時のビット線ＢＬａの電圧８Ｖは遅れて
０Ｖにリセットされる。この順序が反転すると一時的に
“２”書き込み動作の状態ができて、“０”書き込み時
に間違ったデータを書いてしまうからである。
【００４６】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出しは、読み出し第１サイクルに似ている。
違うのは、まずフリップ・フロップＦＦ１のデータを反
転すること、電圧ＶｂがＶｃｃとなること、信号ＶＲＦ
Ｙａ，ＶＲＦＹｂが出力され、その時電圧ＶＢＬｂ，Ｖ
ＢＭｂがそれぞれ２．５Ｖ，０．５Ｖとなることであ
る。電圧Ｖｂ，ＶＢＬｂ，ＶＢＭｂとフリップ・フロッ
プＦＦ１，２のデータによって、ダミービット線ＢＬｂ
の電圧は決定される。信号ＶＲＦＹａ，ＶＲＦＹｂは、
選択ゲートＳＧ１ａ，２ａ、制御ゲートＣＧ１ａ〜８ａ
が０Ｖにリセットされた後で信号φn1，φp1がそれぞれ
“Ｌ”，“Ｈ”なる前に出力される。言い替えると、ビ
ット線ＢＬａの電位がメモリセルのしきい値によって決
定した後で、フリップ・フロップＦＦ１がリセットされ
る前である。
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出しは、読み出し第１サイクルに似ている。
違うのは、まずフリップ・フロップＦＦ１のデータを反
転すること、電圧ＶｂがＶｃｃとなること、信号ＶＲＦ
Ｙａ，ＶＲＦＹｂが出力され、その時電圧ＶＢＬｂ，Ｖ
ＢＭｂがそれぞれ２．５Ｖ，０．５Ｖとなることであ
る。電圧Ｖｂ，ＶＢＬｂ，ＶＢＭｂとフリップ・フロッ
プＦＦ１，２のデータによって、ダミービット線ＢＬｂ
の電圧は決定される。信号ＶＲＦＹａ，ＶＲＦＹｂは、
選択ゲートＳＧ１ａ，２ａ、制御ゲートＣＧ１ａ〜８ａ
が０Ｖにリセットされた後で信号φn1，φp1がそれぞれ
“Ｌ”，“Ｈ”なる前に出力される。言い替えると、ビ
ット線ＢＬａの電位がメモリセルのしきい値によって決
定した後で、フリップ・フロップＦＦ１がリセットされ
る前である。
【００４７】フリップ・フロップＦＦ１のデータを反転
動作を説明する。まず、電圧Ｖｂが２．５Ｖとなってダ
ミービット線となるビット線ＢＬｂはプリチャージされ
る。また、プリチャージ信号φpa，φpbが“Ｌ”となっ
てビット線ＢＬａ，ＢＬｂはフローティングにされる。
続いて、信号ＰＢａが“Ｌ”となって、ノードＮ１が
“Ｌ”の場合のみビット線ＢＬａは２．５Ｖ以上に充電
される。その後、フリップ・フロップ活性化信号φn1，
φp1がそれぞれ“Ｌ”，“Ｈ”となって、フリップ・フ
ロップＦＦ１はリセットされる。信号φa1，φb1が
“Ｈ”となってフリップ・フロップＦＦ１とビット線Ｂ
Ｌａ，ＢＬｂは接続され、信号φn1，φp1がそれぞれ
“Ｈ”，“Ｌ”となってビット線電位がセンスされる。
この動作によってフリップ・フロップＦＦ１のデータは
反転される。
動作を説明する。まず、電圧Ｖｂが２．５Ｖとなってダ
ミービット線となるビット線ＢＬｂはプリチャージされ
る。また、プリチャージ信号φpa，φpbが“Ｌ”となっ
てビット線ＢＬａ，ＢＬｂはフローティングにされる。
続いて、信号ＰＢａが“Ｌ”となって、ノードＮ１が
“Ｌ”の場合のみビット線ＢＬａは２．５Ｖ以上に充電
される。その後、フリップ・フロップ活性化信号φn1，
φp1がそれぞれ“Ｌ”，“Ｈ”となって、フリップ・フ
ロップＦＦ１はリセットされる。信号φa1，φb1が
“Ｈ”となってフリップ・フロップＦＦ１とビット線Ｂ
Ｌａ，ＢＬｂは接続され、信号φn1，φp1がそれぞれ
“Ｈ”，“Ｌ”となってビット線電位がセンスされる。
この動作によってフリップ・フロップＦＦ１のデータは
反転される。
【００４８】次に、フリップ・フロップＦＦ１にラッチ
されているデータ（ｄａｔａ１）、フリップ・フロップ
ＦＦ２にラッチされているデータ（ｄａｔａ２）と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線ＢＬの電圧を説明する。ｄａｔａ１は
「“０”書き込みか、“１”又は“２”書き込みか」を
制御し、“０”書き込みの場合はノードＮ１はデータ反
転動作後に“Ｈ”、“１”又は“２”書き込みの場合は
ノードＮ１はデータ反転動作後に“Ｌ”である。ｄａｔ
ａ２は「“１”書き込みか、“２”書き込みか」を制御
し、“１”書き込みの場合はノードＮ３は“Ｌ”、
“２”書き込みの場合はノードＮ３は“Ｈ”である。
されているデータ（ｄａｔａ１）、フリップ・フロップ
ＦＦ２にラッチされているデータ（ｄａｔａ２）と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線ＢＬの電圧を説明する。ｄａｔａ１は
「“０”書き込みか、“１”又は“２”書き込みか」を
制御し、“０”書き込みの場合はノードＮ１はデータ反
転動作後に“Ｈ”、“１”又は“２”書き込みの場合は
ノードＮ１はデータ反転動作後に“Ｌ”である。ｄａｔ
ａ２は「“１”書き込みか、“２”書き込みか」を制御
し、“１”書き込みの場合はノードＮ３は“Ｌ”、
“２”書き込みの場合はノードＮ３は“Ｈ”である。
【００４９】“０”データ書き込み後のベリファイ読み
出し動作では、メモリセルの状態によらず、信号ＶＲＦ
Ｙａが“Ｈ”となることで０Ｖの電圧ＶＢＬａ又はＶＢ
Ｍａによってビット線ＢＬは“Ｌ”となる。よって、フ
リップ・フロップＦＦ１によってノードＮ１が“Ｌ”に
なるようにビット線ＢＬａはセンスされ、ラッチされる
再書き込みデータは、“０”である。
出し動作では、メモリセルの状態によらず、信号ＶＲＦ
Ｙａが“Ｈ”となることで０Ｖの電圧ＶＢＬａ又はＶＢ
Ｍａによってビット線ＢＬは“Ｌ”となる。よって、フ
リップ・フロップＦＦ１によってノードＮ１が“Ｌ”に
なるようにビット線ＢＬａはセンスされ、ラッチされる
再書き込みデータは、“０”である。
【００５０】“１”データ書き込み後のベリファイ読み
出し動作では、信号ＶＲＦＹｂが“Ｈ”となってダミー
ビット線ＢＬｂは２．５Ｖとされる。よって、メモリセ
ルが“１”書き込み状態に達していない場合、ビット線
ＢＬａは２．５Ｖ以上で、フリップ・フロップＦＦ１に
よってノードＮ１が“Ｈ”になるようにビット線ＢＬａ
はセンスされ、ラッチされる再書き込みデータは、
“１”である。メモリセルが“１”書き込み状態に達し
ている場合、ビット線ＢＬａは２．５Ｖ以下で、フリッ
プ・フロップＦＦ１によってノードＮ１が“Ｌ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。
出し動作では、信号ＶＲＦＹｂが“Ｈ”となってダミー
ビット線ＢＬｂは２．５Ｖとされる。よって、メモリセ
ルが“１”書き込み状態に達していない場合、ビット線
ＢＬａは２．５Ｖ以上で、フリップ・フロップＦＦ１に
よってノードＮ１が“Ｈ”になるようにビット線ＢＬａ
はセンスされ、ラッチされる再書き込みデータは、
“１”である。メモリセルが“１”書き込み状態に達し
ている場合、ビット線ＢＬａは２．５Ｖ以下で、フリッ
プ・フロップＦＦ１によってノードＮ１が“Ｌ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。
【００５１】“２”データ書き込み後のベリファイ読み
出し動作では、信号ＶＲＦＹｂが“Ｈ”となってダミー
ビット線ＢＬｂは０．５Ｖとされる。よって、メモリセ
ルが“２”書き込み状態に達していない場合、ビット線
ＢＬａは０．５Ｖ以上で、フリップ・フロップＦＦ１に
よってノードＮ１が“Ｈ”になるようにビット線ＢＬａ
はセンスされ、ラッチされる再書き込みデータは、
“２”である。メモリセルが“２”書き込み状態に達し
ている場合、ビット線ＢＬａは０．５Ｖ以下で、フリッ
プ・フロップＦＦ１によってノードＮ１が“Ｌ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。このベリファイ読み出
し動作によって、書き込みデータとメモリセルの書き込
み状態から再書き込みデータが下記の（表１）のように
設定される。
出し動作では、信号ＶＲＦＹｂが“Ｈ”となってダミー
ビット線ＢＬｂは０．５Ｖとされる。よって、メモリセ
ルが“２”書き込み状態に達していない場合、ビット線
ＢＬａは０．５Ｖ以上で、フリップ・フロップＦＦ１に
よってノードＮ１が“Ｈ”になるようにビット線ＢＬａ
はセンスされ、ラッチされる再書き込みデータは、
“２”である。メモリセルが“２”書き込み状態に達し
ている場合、ビット線ＢＬａは０．５Ｖ以下で、フリッ
プ・フロップＦＦ１によってノードＮ１が“Ｌ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。このベリファイ読み出
し動作によって、書き込みデータとメモリセルの書き込
み状態から再書き込みデータが下記の（表１）のように
設定される。
【００５２】
【表１】 この（表１）から分かるように、“１”書き込み状態に
なるべきにもかかわらず“１”書き込み不足のメモリセ
ルのみ再度“１”書き込みが行われ、“２”書き込み状
態になるべきにもかかわらず“２”書き込み不足のメモ
リセルにのみ再度“２”書き込みが行われるようになっ
ている。
なるべきにもかかわらず“１”書き込み不足のメモリセ
ルのみ再度“１”書き込みが行われ、“２”書き込み状
態になるべきにもかかわらず“２”書き込み不足のメモ
リセルにのみ再度“２”書き込みが行われるようになっ
ている。
【００５３】書き込み動作とベリファイ読み出し動作を
繰り返し行うことによって、データ書き込みは行われ
る。下記の（表２）に、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
す。
繰り返し行うことによって、データ書き込みは行われ
る。下記の（表２）に、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
す。
【００５４】
【表２】
【００５５】図１８は、第２の実施例におけるＮＯＲセ
ル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御
回路２の具体的な構成を示している。ＮＯＲ型セルの一
端はビット線ＢＬに接続され、他端は共通ソース線Ｖｓ
と接続される。ワード線ＷＬは、複数個のＮＯＲ型セル
で共有され、１本のワード線を共有するメモリセルＭは
ページを構成する。メモリセルはそのしきい値Ｖｔでデ
ータを記憶し、図１２のように“０”，“１”，“２”
データを記憶する。１つのメモリセルで３つの状態を持
たせ、２つのメモリセルで９通りの組み合わせができ
る。この内、８通りの組み合わせを用いて、２つのメモ
リセルで３ビット分のデータを記憶する。この実施例で
は、ワード線を共有する隣合う２つのメモリセルの組で
３ビット分のデータを記憶する。また、メモリセルアレ
イ１（(a)(b)）はｐ基板上に形成されている。
ル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御
回路２の具体的な構成を示している。ＮＯＲ型セルの一
端はビット線ＢＬに接続され、他端は共通ソース線Ｖｓ
と接続される。ワード線ＷＬは、複数個のＮＯＲ型セル
で共有され、１本のワード線を共有するメモリセルＭは
ページを構成する。メモリセルはそのしきい値Ｖｔでデ
ータを記憶し、図１２のように“０”，“１”，“２”
データを記憶する。１つのメモリセルで３つの状態を持
たせ、２つのメモリセルで９通りの組み合わせができ
る。この内、８通りの組み合わせを用いて、２つのメモ
リセルで３ビット分のデータを記憶する。この実施例で
は、ワード線を共有する隣合う２つのメモリセルの組で
３ビット分のデータを記憶する。また、メモリセルアレ
イ１（(a)(b)）はｐ基板上に形成されている。
【００５６】n-ch Tr.Ｑｎ２６〜２８とp-ch Tr.Ｑｎ１
５〜１７、n-ch Tr.Ｑｎ２９〜３１とp-ch Tr.Ｑｎ１８
〜２０でそれぞれフリップ・フロップＦＦ３，４を構成
し、書き込み／読み出しデータをラッチする。また、セ
ンス・アンプとしても動作する。フリップ・フロップＦ
Ｆ３は、「“０”書き込みをするか、“１”又は“２”
書き込みをするか」、を書き込みデータ情報としてラッ
チし、メモリセルが「“０”の情報を保持しているか、
“１”又は“２”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。フリップ・フロップＦ
Ｆ４は、「“１”書き込みをするか、“２”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。
５〜１７、n-ch Tr.Ｑｎ２９〜３１とp-ch Tr.Ｑｎ１８
〜２０でそれぞれフリップ・フロップＦＦ３，４を構成
し、書き込み／読み出しデータをラッチする。また、セ
ンス・アンプとしても動作する。フリップ・フロップＦ
Ｆ３は、「“０”書き込みをするか、“１”又は“２”
書き込みをするか」、を書き込みデータ情報としてラッ
チし、メモリセルが「“０”の情報を保持しているか、
“１”又は“２”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。フリップ・フロップＦ
Ｆ４は、「“１”書き込みをするか、“２”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。
【００５７】n-ch Tr.Ｑｎ２１は、プリチャージ信号φ
paが“Ｈ”となると電圧Ｖａをビット線ＢＬａに転送す
る。n-ch Tr.Ｑｎ３６は、プリチャージ信号φpbが
“Ｈ”となると電圧Ｖｂをビット線ＢＬｂに転送する。
n-ch Tr.Ｑｎ２４，２５、p-ch Tr.１１〜１４は、フリ
ップ・フロップＦＦ３，ＦＦ４にラッチされているデー
タに応じて、電圧ＶＢＨａ，ＶＢＭａ，０Ｖを選択的に
ビット線ＢＬａに転送する。n-ch Tr.Ｑｎ３２，３３、
p-ch Tr.２１〜２４は、フリップ・フロップＦＦ３，Ｆ
Ｆ４にラッチされているデータに応じて、電圧ＶＢＨ
ｂ，ＶＢＭｂ，０Ｖを選択的にビット線ＢＬｂに転送す
る。n-ch Tr.Ｑｎ２２は信号φa1が“Ｈ”となることで
フリップ・フロップＦＦ３とビット線ＢＬａを接続す
る。n-ch Tr.Ｑｎ２３は信号φa2が“Ｈ”となることで
フリップ・フロップＦＦ４とビット線ＢＬａを接続す
る。n-ch Tr.Ｑｎ３５は信号φb1が“Ｈ”となることで
フリップ・フロップＦＦ３とビット線ＢＬｂを接続す
る。n-ch Tr.Ｑｎ３４は信号φb2が“Ｈ”となることで
フリップ・フロップＦＦ４とビット線ＢＬｂを接続す
る。
paが“Ｈ”となると電圧Ｖａをビット線ＢＬａに転送す
る。n-ch Tr.Ｑｎ３６は、プリチャージ信号φpbが
“Ｈ”となると電圧Ｖｂをビット線ＢＬｂに転送する。
n-ch Tr.Ｑｎ２４，２５、p-ch Tr.１１〜１４は、フリ
ップ・フロップＦＦ３，ＦＦ４にラッチされているデー
タに応じて、電圧ＶＢＨａ，ＶＢＭａ，０Ｖを選択的に
ビット線ＢＬａに転送する。n-ch Tr.Ｑｎ３２，３３、
p-ch Tr.２１〜２４は、フリップ・フロップＦＦ３，Ｆ
Ｆ４にラッチされているデータに応じて、電圧ＶＢＨ
ｂ，ＶＢＭｂ，０Ｖを選択的にビット線ＢＬｂに転送す
る。n-ch Tr.Ｑｎ２２は信号φa1が“Ｈ”となることで
フリップ・フロップＦＦ３とビット線ＢＬａを接続す
る。n-ch Tr.Ｑｎ２３は信号φa2が“Ｈ”となることで
フリップ・フロップＦＦ４とビット線ＢＬａを接続す
る。n-ch Tr.Ｑｎ３５は信号φb1が“Ｈ”となることで
フリップ・フロップＦＦ３とビット線ＢＬｂを接続す
る。n-ch Tr.Ｑｎ３４は信号φb2が“Ｈ”となることで
フリップ・フロップＦＦ４とビット線ＢＬｂを接続す
る。
【００５８】次に、このように構成されたＥＥＰＲＯＭ
の動作を図１９〜２１に従って説明する。図１９は読み
出し動作のタイミング、図２０は書き込み動作のタイミ
ング、図２１はベリファイ読み出し動作のタイミングを
示している。いずれもワード線ＷＬａが選択された場合
を例に示してある。
の動作を図１９〜２１に従って説明する。図１９は読み
出し動作のタイミング、図２０は書き込み動作のタイミ
ング、図２１はベリファイ読み出し動作のタイミングを
示している。いずれもワード線ＷＬａが選択された場合
を例に示してある。
【００５９】読み出し動作は、２つの基本サイクルで実
行される。読み出し第１サイクルは、まず電圧Ｖｂが１
Ｖとなってダミービット線となるビット線ＢＬｂはプリ
チャージされる。また、プリチャージ信号φpaが“Ｌ”
となって選択ビット線ＢＬａはフローティングにされ、
共通ソース線Ｖｓａが６Ｖとなる。続いて、ワード線Ｗ
Ｌａは６Ｖとされる。選択されたメモリセルにデータ
“０”が書き込まれている場合のみ、ビット線ＢＬａの
電圧は０．５Ｖ以下となる。
行される。読み出し第１サイクルは、まず電圧Ｖｂが１
Ｖとなってダミービット線となるビット線ＢＬｂはプリ
チャージされる。また、プリチャージ信号φpaが“Ｌ”
となって選択ビット線ＢＬａはフローティングにされ、
共通ソース線Ｖｓａが６Ｖとなる。続いて、ワード線Ｗ
Ｌａは６Ｖとされる。選択されたメモリセルにデータ
“０”が書き込まれている場合のみ、ビット線ＢＬａの
電圧は０．５Ｖ以下となる。
【００６０】この後、フリップ・フロップ活性化信号φ
n1，φp1がそれぞれ“Ｌ”，“Ｈ”となって、フリップ
・フロップＦＦ３はリセットされる。信号φa1，φb1が
“Ｈ”となってフリップ・フロップＦＦ３とビット線Ｂ
Ｌａ，ＢＬｂは接続され、信号φn1，φp1がそれぞれ
“Ｈ”，“Ｌ”となってビット線電位がセンスされ、フ
リップ・フロップＦＦ３に、「“０”データか、“１”
又は“２”データか」の情報がラッチされる。
n1，φp1がそれぞれ“Ｌ”，“Ｈ”となって、フリップ
・フロップＦＦ３はリセットされる。信号φa1，φb1が
“Ｈ”となってフリップ・フロップＦＦ３とビット線Ｂ
Ｌａ，ＢＬｂは接続され、信号φn1，φp1がそれぞれ
“Ｈ”，“Ｌ”となってビット線電位がセンスされ、フ
リップ・フロップＦＦ３に、「“０”データか、“１”
又は“２”データか」の情報がラッチされる。
【００６１】読み出し第２サイクルは読み出し第１サイ
クルと、ダミービット線ＢＬｂの電圧が１Ｖでなく３Ｖ
であること、信号φa1，φb1，φn1，φp1のかわりに信
号φa2，φb2，φn2，φp2が出力されることが違う。よ
って、読み出し第２サイクルでは、フリップ・フロップ
ＦＦ４に、「“２”データか、“１”又は“０”データ
か」の情報がラッチされる。
クルと、ダミービット線ＢＬｂの電圧が１Ｖでなく３Ｖ
であること、信号φa1，φb1，φn1，φp1のかわりに信
号φa2，φb2，φn2，φp2が出力されることが違う。よ
って、読み出し第２サイクルでは、フリップ・フロップ
ＦＦ４に、「“２”データか、“１”又は“０”データ
か」の情報がラッチされる。
【００６２】以上説明した２つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値Ｖｔは５．５Ｖ以上とな
っている。ワード線ＷＬａを２０Ｖにし、ビット線ＢＬ
ａを０Ｖとして行われる。
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値Ｖｔは５．５Ｖ以上とな
っている。ワード線ＷＬａを２０Ｖにし、ビット線ＢＬ
ａを０Ｖとして行われる。
【００６３】書き込み動作では、まずプリチャージ信号
φpaが“Ｌ”となってビット線ＢＬａがフローティング
にされる。続いて、信号ＶＲＦＹＢａが“Ｌ”、Ｐａが
“Ｈ”となる。“０”書き込みの場合は、フリップ・フ
ロップＦＦ３にノードＮ５が“Ｈ”になるようにデータ
がラッチされているため、ビット線ＢＬａは０Ｖにされ
る。“１”又は“２”書き込みの場合は、ビット線ＢＬ
ａは電圧ＶＢＨａ又はＶＢＭａによってＶｃｃにされ
る。
φpaが“Ｌ”となってビット線ＢＬａがフローティング
にされる。続いて、信号ＶＲＦＹＢａが“Ｌ”、Ｐａが
“Ｈ”となる。“０”書き込みの場合は、フリップ・フ
ロップＦＦ３にノードＮ５が“Ｈ”になるようにデータ
がラッチされているため、ビット線ＢＬａは０Ｖにされ
る。“１”又は“２”書き込みの場合は、ビット線ＢＬ
ａは電圧ＶＢＨａ又はＶＢＭａによってＶｃｃにされ
る。
【００６４】続いて、電圧ＶＢＨａ，Ｖｒｗが８Ｖ、電
圧ＶＢＭａが７Ｖとなる。“１”書き込みの場合は、フ
リップ・フロップＦＦ４にノードＮ７が“Ｈ”になるよ
うにデータがラッチされているため、ビット線ＢＬａに
は電圧ＶＢＭａにより７Ｖが印加される。“２”書き込
みの場合はビット線ＢＬａは８Ｖ、“０”書き込みの場
合は０Ｖとなる。この後、選択されたワード線ＷＬａが
−１２Ｖとされる。
圧ＶＢＭａが７Ｖとなる。“１”書き込みの場合は、フ
リップ・フロップＦＦ４にノードＮ７が“Ｈ”になるよ
うにデータがラッチされているため、ビット線ＢＬａに
は電圧ＶＢＭａにより７Ｖが印加される。“２”書き込
みの場合はビット線ＢＬａは８Ｖ、“０”書き込みの場
合は０Ｖとなる。この後、選択されたワード線ＷＬａが
−１２Ｖとされる。
【００６５】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬａとワード線ＷＬａの電位差によって電子がメ
モリセルの電荷蓄積層から放出され、メモリセルのしき
い値は低下する。“１”書き込みの場合は、“２”書き
込みに比較してメモリセルの電荷蓄積層から放出すべき
電荷量を少なくしなければならないため、ビット線ＢＬ
ａを７Ｖにしてワード線ＷＬａとの電位差を１９Ｖに緩
和している。“０”書き込み時は、ビット線電圧０Ｖに
よってメモリセルのしきい値は実効的には変わらない。
ト線ＢＬａとワード線ＷＬａの電位差によって電子がメ
モリセルの電荷蓄積層から放出され、メモリセルのしき
い値は低下する。“１”書き込みの場合は、“２”書き
込みに比較してメモリセルの電荷蓄積層から放出すべき
電荷量を少なくしなければならないため、ビット線ＢＬ
ａを７Ｖにしてワード線ＷＬａとの電位差を１９Ｖに緩
和している。“０”書き込み時は、ビット線電圧０Ｖに
よってメモリセルのしきい値は実効的には変わらない。
【００６６】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出しは、読み出し第１サイクルに似ている。
違うのは、まずフリップ・フロップＦＦ３のデータを反
転すること、電圧Ｖｂが０Ｖであること、信号ＶＲＦＹ
Ｂａ，ＶＲＦＹＢｂが出力され、その時電圧ＶＢＨｂ，
ＶＢＭｂがそれぞれ１．５Ｖ，３．５Ｖとなることであ
る。電圧Ｖｂ，ＶＢＨｂ，ＶＢＭｂとフリップ・フロッ
プＦＦ３，４のデータによって、ダミービット線ＢＬｂ
の電圧は決定される。信号ＶＲＦＹＢａ，ＶＲＦＹＢｂ
は、ワード線ＷＬａが０Ｖにリセットされた後で信号φ
n1，φp1がそれぞれ“Ｌ”，“Ｈ”なる前に出力され
る。言い替えると、ビット線ＢＬａの電位がメモリセル
のしきい値によって決定した後で、フリップ・フロップ
ＦＦ３がリセットされる前である。
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出しは、読み出し第１サイクルに似ている。
違うのは、まずフリップ・フロップＦＦ３のデータを反
転すること、電圧Ｖｂが０Ｖであること、信号ＶＲＦＹ
Ｂａ，ＶＲＦＹＢｂが出力され、その時電圧ＶＢＨｂ，
ＶＢＭｂがそれぞれ１．５Ｖ，３．５Ｖとなることであ
る。電圧Ｖｂ，ＶＢＨｂ，ＶＢＭｂとフリップ・フロッ
プＦＦ３，４のデータによって、ダミービット線ＢＬｂ
の電圧は決定される。信号ＶＲＦＹＢａ，ＶＲＦＹＢｂ
は、ワード線ＷＬａが０Ｖにリセットされた後で信号φ
n1，φp1がそれぞれ“Ｌ”，“Ｈ”なる前に出力され
る。言い替えると、ビット線ＢＬａの電位がメモリセル
のしきい値によって決定した後で、フリップ・フロップ
ＦＦ３がリセットされる前である。
【００６７】まず、フリップ・フロップＦＦ１のデータ
を反転動作を説明する。まず電圧Ｖａ，Ｖｂがそれぞれ
Ｖｃｃ，２．５Ｖとなってビット線ＢＬａ，ＢＬｂはプ
リチャージされる。また、プリチャージ信号φpa，φpb
が“Ｌ”となってビット線ＢＬａ，ＢＬｂはフローティ
ングにされる。続いて、信号Ｐａが“Ｈ”となって、ノ
ードＮ３が“Ｈ”の場合のみビット線ＢＬａは２．５Ｖ
以下に放電される。その後、フリップ・フロップ活性化
信号φn1，φp1がそれぞれ“Ｌ”，“Ｈ”となって、フ
リップ・フロップＦＦ３はリセットされる。信号φa1，
φb1が“Ｈ”となってフリップ・フロップＦＦ３とビッ
ト線ＢＬａ，ＢＬｂは接続され、信号φn1，φp1がそれ
ぞれ“Ｈ”，“Ｌ”となってビット線電位がセンスされ
る。この動作によってフリップ・フロップＦＦ３のデー
タは反転される。
を反転動作を説明する。まず電圧Ｖａ，Ｖｂがそれぞれ
Ｖｃｃ，２．５Ｖとなってビット線ＢＬａ，ＢＬｂはプ
リチャージされる。また、プリチャージ信号φpa，φpb
が“Ｌ”となってビット線ＢＬａ，ＢＬｂはフローティ
ングにされる。続いて、信号Ｐａが“Ｈ”となって、ノ
ードＮ３が“Ｈ”の場合のみビット線ＢＬａは２．５Ｖ
以下に放電される。その後、フリップ・フロップ活性化
信号φn1，φp1がそれぞれ“Ｌ”，“Ｈ”となって、フ
リップ・フロップＦＦ３はリセットされる。信号φa1，
φb1が“Ｈ”となってフリップ・フロップＦＦ３とビッ
ト線ＢＬａ，ＢＬｂは接続され、信号φn1，φp1がそれ
ぞれ“Ｈ”，“Ｌ”となってビット線電位がセンスされ
る。この動作によってフリップ・フロップＦＦ３のデー
タは反転される。
【００６８】次に、フリップ・フロップＦＦ３にラッチ
されているデータ（ｄａｔａ１）、フリップ・フロップ
ＦＦ４にラッチされているデータ（ｄａｔａ２）と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線ＢＬの電圧を説明する。ｄａｔａ１は
「“０”書き込みか、“１”又は“２”書き込みか」を
制御し、“０”書き込みの場合はノードＮ５はデータ反
転動作後に“Ｌ”、“１”又は“２”書き込みの場合は
ノードＮ５はデータ反転動作後に“Ｈ”ある。ｄａｔａ
２は「“１”書き込みか、“２”書き込みか」を制御
し、“１”書き込みの場合はノードＮ７は“Ｈ”、
“２”書き込みの場合はノードＮ７は“Ｌ”である。
されているデータ（ｄａｔａ１）、フリップ・フロップ
ＦＦ４にラッチされているデータ（ｄａｔａ２）と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線ＢＬの電圧を説明する。ｄａｔａ１は
「“０”書き込みか、“１”又は“２”書き込みか」を
制御し、“０”書き込みの場合はノードＮ５はデータ反
転動作後に“Ｌ”、“１”又は“２”書き込みの場合は
ノードＮ５はデータ反転動作後に“Ｈ”ある。ｄａｔａ
２は「“１”書き込みか、“２”書き込みか」を制御
し、“１”書き込みの場合はノードＮ７は“Ｈ”、
“２”書き込みの場合はノードＮ７は“Ｌ”である。
【００６９】“０”データ書き込み後のベリファイ読み
出し動作では、メモリセルの状態によらず、信号ＶＲＦ
ＹＢａが“Ｌ”となることで電圧ＶＢＨａ又はＶＢＭａ
によってビット線ＢＬａは“Ｈ”となる。よって、フリ
ップ・フロップＦＦ３によってノードＮ５が“Ｈ”にな
るようにビット線ＢＬａはセンスされ、ラッチされる再
書き込みデータは、“０”である。
出し動作では、メモリセルの状態によらず、信号ＶＲＦ
ＹＢａが“Ｌ”となることで電圧ＶＢＨａ又はＶＢＭａ
によってビット線ＢＬａは“Ｈ”となる。よって、フリ
ップ・フロップＦＦ３によってノードＮ５が“Ｈ”にな
るようにビット線ＢＬａはセンスされ、ラッチされる再
書き込みデータは、“０”である。
【００７０】“１”データ書き込み後のベリファイ読み
出し動作では、信号ＶＲＦＹＢｂが“Ｌ”となってダミ
ービット線ＢＬｂは１．５Ｖとされる。よって、メモリ
セルが“１”書き込み状態に達していない場合、ビット
線ＢＬａは１．５Ｖ以下で、フリップ・フロップＦＦ３
によってノードＮ５が“Ｌ”になるようにビット線ＢＬ
ａはセンスされ、ラッチされる再書き込みデータは、
“１”である。メモリセルが“１”書き込み状態に達し
ている場合、ビット線ＢＬａは１．５Ｖ以上で、フリッ
プ・フロップＦＦ３によってノードＮ５が“Ｈ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。
出し動作では、信号ＶＲＦＹＢｂが“Ｌ”となってダミ
ービット線ＢＬｂは１．５Ｖとされる。よって、メモリ
セルが“１”書き込み状態に達していない場合、ビット
線ＢＬａは１．５Ｖ以下で、フリップ・フロップＦＦ３
によってノードＮ５が“Ｌ”になるようにビット線ＢＬ
ａはセンスされ、ラッチされる再書き込みデータは、
“１”である。メモリセルが“１”書き込み状態に達し
ている場合、ビット線ＢＬａは１．５Ｖ以上で、フリッ
プ・フロップＦＦ３によってノードＮ５が“Ｈ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。
【００７１】“２”データ書き込み後のベリファイ読み
出し動作では、信号ＶＲＦＹＢｂが“Ｌ”となってダミ
ービット線ＢＬｂは３．５Ｖとされる。よって、メモリ
セルが“２”書き込み状態に達していない場合、ビット
線ＢＬａは３．５Ｖ以下で、フリップ・フロップＦＦ３
によってノードＮ５が“Ｌ”になるようにビット線ＢＬ
ａはセンスされ、ラッチされる再書き込みデータは、
“２”である。メモリセルが“２”書き込み状態に達し
ている場合、ビット線ＢＬａは３．５Ｖ以上で、フリッ
プ・フロップＦＦ３によってノードＮ５が“Ｈ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。
出し動作では、信号ＶＲＦＹＢｂが“Ｌ”となってダミ
ービット線ＢＬｂは３．５Ｖとされる。よって、メモリ
セルが“２”書き込み状態に達していない場合、ビット
線ＢＬａは３．５Ｖ以下で、フリップ・フロップＦＦ３
によってノードＮ５が“Ｌ”になるようにビット線ＢＬ
ａはセンスされ、ラッチされる再書き込みデータは、
“２”である。メモリセルが“２”書き込み状態に達し
ている場合、ビット線ＢＬａは３．５Ｖ以上で、フリッ
プ・フロップＦＦ３によってノードＮ５が“Ｈ”になる
ようにビット線ＢＬａはセンスされ、ラッチされる再書
き込みデータは、“０”である。
【００７２】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが前記（表１）のように設定される。（表１）
から分かるように、“１”書き込み状態になるべきにも
かかわらず“１”書き込み不足のメモリセルのみ再度
“１”書き込みが行われ、“２”書き込み状態になるべ
きにもかかわらず“２”書き込み不足のメモリセルにの
み再度“２”書き込みが行われるようになっている。
き込みデータとメモリセルの書き込み状態から再書き込
みデータが前記（表１）のように設定される。（表１）
から分かるように、“１”書き込み状態になるべきにも
かかわらず“１”書き込み不足のメモリセルのみ再度
“１”書き込みが行われ、“２”書き込み状態になるべ
きにもかかわらず“２”書き込み不足のメモリセルにの
み再度“２”書き込みが行われるようになっている。
【００７３】書き込み動作とベリファイ読み出し動作を
繰り返し行うことによって、データ書き込みは行われ
る。下記の（表３）に、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
す。
繰り返し行うことによって、データ書き込みは行われ
る。下記の（表３）に、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
す。
【００７４】
【表３】
【００７５】図２２は、図１４に見られるフリップ・フ
ロップＦＦ１，２、或いは図１８に見られるフリップ・
フロップＦＦ３，４と図１３に見られる入出力データ変
換回路４との間のデータ入出力を制御する回路である。
インバータＩ１とＮＡＮＤ回路Ｇ１でカラム・デコーダ
３を構成し、カラム活性化信号ＣＥＮＢが“Ｈ”となる
とアドレス信号によって選択されたデコーダ出力は
“Ｈ”となり、ノードＡ，Ｂ，Ｃ，ＤはそれぞれＩＯＡ
１，ＩＯＢ１，ＩＯＡ２，ＩＯＢ２と接続される。ノー
ドＡ，Ｂ，Ｃ，Ｄは図１４でそれぞれノードＮ１，２，
３，４、図１８でそれぞれノードＮ６，５，８，７であ
る。ビット線ＢＬａが選択された場合の、読み出し／書
き込みデータとＩＯＡ１，ＩＯＢ１，ＩＯＡ２，ＩＯＢ
２の関係は、下記の（表４）の通りである。
ロップＦＦ１，２、或いは図１８に見られるフリップ・
フロップＦＦ３，４と図１３に見られる入出力データ変
換回路４との間のデータ入出力を制御する回路である。
インバータＩ１とＮＡＮＤ回路Ｇ１でカラム・デコーダ
３を構成し、カラム活性化信号ＣＥＮＢが“Ｈ”となる
とアドレス信号によって選択されたデコーダ出力は
“Ｈ”となり、ノードＡ，Ｂ，Ｃ，ＤはそれぞれＩＯＡ
１，ＩＯＢ１，ＩＯＡ２，ＩＯＢ２と接続される。ノー
ドＡ，Ｂ，Ｃ，Ｄは図１４でそれぞれノードＮ１，２，
３，４、図１８でそれぞれノードＮ６，５，８，７であ
る。ビット線ＢＬａが選択された場合の、読み出し／書
き込みデータとＩＯＡ１，ＩＯＢ１，ＩＯＡ２，ＩＯＢ
２の関係は、下記の（表４）の通りである。
【００７６】
【表４】
【００７７】
【発明の効果】以上説明したように本発明によれば、回
路面積の増大を抑制しながら、しかも１つのメモリセル
に３つの書き込み状態を設定し、なおかつそれぞれのメ
モリセルのそれぞれの書き込み状態にするまでの書き込
み時間を、書き込みベリファイ制御を行うことによって
独立に最適化し、最終的に書き込まれたメモリセルのし
きい値分布を高速に小さい範囲に収めることを可能とし
たＥＥＰＲＯＭを得ることができる。また、１つのメモ
リセルに２つ、あるいは４つ以上の書き込み状態を設定
する場合も、本発明の主旨に従えば可能である。
路面積の増大を抑制しながら、しかも１つのメモリセル
に３つの書き込み状態を設定し、なおかつそれぞれのメ
モリセルのそれぞれの書き込み状態にするまでの書き込
み時間を、書き込みベリファイ制御を行うことによって
独立に最適化し、最終的に書き込まれたメモリセルのし
きい値分布を高速に小さい範囲に収めることを可能とし
たＥＥＰＲＯＭを得ることができる。また、１つのメモ
リセルに２つ、あるいは４つ以上の書き込み状態を設定
する場合も、本発明の主旨に従えば可能である。
【図１】第１の実施例に係わるＮＡＮＤセルアレイの構
成を示す図。
成を示す図。
【図２】第１の実施例におけるＮＡＮＤセルの読み出し
動作を示す図。
動作を示す図。
【図３】第１の実施例におけるメモリセルのしきい値と
読み出し時のビット線出力電圧の関係を示す図。
読み出し時のビット線出力電圧の関係を示す図。
【図４】第１の実施例における書き込み時間と読み出し
時のビット線出力電圧の関係を示す図。
時のビット線出力電圧の関係を示す図。
【図５】第１の実施例における１メモリセルに２値記憶
させる場合の読み出し時のビット線出力電圧とデータの
関係を示す図。
させる場合の読み出し時のビット線出力電圧とデータの
関係を示す図。
【図６】第１の実施例における１メモリセルに３値記憶
させる場合の読み出し時のビット線出力電圧とデータの
関係を示す図。
させる場合の読み出し時のビット線出力電圧とデータの
関係を示す図。
【図７】第２の実施例に係わるＮＯＲセルアレイの構成
を示す図。
を示す図。
【図８】第２の実施例におけるＮＯＲセルの読み出し動
作を示す図。
作を示す図。
【図９】第２の実施例におけるメモリセルのしきい値と
読み出し時のビット線出力電圧の関係を示す図。
読み出し時のビット線出力電圧の関係を示す図。
【図１０】第２の実施例における書き込み時間と読み出
し時のビット線出力電圧の関係を示す図。
し時のビット線出力電圧の関係を示す図。
【図１１】第２の実施例における１メモリセルに２値記
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
【図１２】第２の実施例における１メモリセルに３値記
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
【図１３】第１、２の実施例に係わるＥＥＰＲＯＭの構
成を示すブロック図。
成を示すブロック図。
【図１４】第１の実施例におけるメモリセルアレイとビ
ット線制御回路の構成を示す図。
ット線制御回路の構成を示す図。
【図１５】第１の実施例における読み出し動作を示すタ
イミング図。
イミング図。
【図１６】第１の実施例における書き込み動作を示すタ
イミング図。
イミング図。
【図１７】第１の実施例におけるベリファイ読み出し動
作を示すタイミング図。
作を示すタイミング図。
【図１８】第２の実施例におけるメモリセルアレイとビ
ット線制御回路の構成を示す図。
ット線制御回路の構成を示す図。
【図１９】第２の実施例における読み出し動作を示すタ
イミング図。
イミング図。
【図２０】第２の実施例における書き込み動作を示すタ
イミング図。
イミング図。
【図２１】第２の実施例におけるベリファイ読み出し動
作を示すタイミング図。
作を示すタイミング図。
【図２２】第１、２の実施例におけるカラム・デコーダ
の構成を示す図。
の構成を示す図。
１…メモリセルアレイ ２…ビット線制御回路 ３…カラム・デコーダ ４…入出力データ変換回路 ５…データ入出力バッファ ６…ワード線駆動回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６１１Ａ 29/792 (56)参考文献 特開 昭59−121696（ＪＰ，Ａ) 特開 平５−259413（ＪＰ，Ａ) 特開 昭59−63095（ＪＰ，Ａ) 特開 平５−217385（ＪＰ，Ａ) 特開 平２−40198（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/02 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (12)
- 【請求項１】半導体層上に電荷蓄積層と制御ゲートを積
層して構成され、電気的書き替えを可能としたメモリセ
ルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルの一端側が接続されるビット線と、 前記メモリセルの他端側が接続されるソース線と、 前記ビット線を前記 メモリセルを介して前記ソース線側
から充電するしきい値検出手段と、 前記しきい値検出手段よって充電されたビット線の電位
をセンスするセンスアンプとを備え、 前記しきい値検出手段によるビット線電位は、前記メモ
リセルのしきい値によって決定されるよう制御される、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】半導体層上に電荷蓄積層と制御ゲートを積
層して構成され、しきい値で３以上の複数のデータを多
値記憶する電気的書き替えを可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイと、前記メモリセルの一端側が接続されるビット線と、 前記メモリセルの他端側が接続されるソース線と、 前記ビット線を前記 メモリセルを介して前記ソース線側
から充電し、かつメモリセルの多値データを多値レベル
の電位としてビット線に出力するしきい値検出手段と、 前記しきい値検出手段よって充電された多値レベルのビ
ット線電位をセンスするセンスアンプと、 を具備してなることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】前記メモリセルは複数個づつ直列接続され
ＮＡＮＤセル構造を形成し、ＮＡＮＤセルの一端は第１
の選択ゲートを介してビット線に接続され、ＮＡＮＤセ
ルの他端は第２の選択ゲートを介してソース線に接続さ
れ、 前記しきい値検出手段は、ソース線電圧をＮＡＮＤセル
を介してビット線に転送させビット線を充電し、 非選択の制御ゲート電圧及び第１，２の選択ゲート電圧
は、選択されたメモリセルのしきい値でビット線電圧が
決定するように、非選択メモリセル及び第１，２の選択
トランジスタの電圧転送能力を十分高めるように制御さ
れる、 ことを特徴とする請求項１又は２に記載の不揮発性半導
体記憶装置。 - 【請求項４】前記センスアンプとして機能し、センスし
た情報をメモリセルの書き込み動作状態を制御するデー
タとして記憶する機能を兼ね備えた複数のデータ回路
と、 前記メモリセルアレイ中の複数のメモリセルにそれぞれ
対応する前記データ回路の内容に応じて書き込み動作を
行うための書き込み手段と、 前記複数のメモリセルの書き込み動作後の状態が所望の
データの記憶状態になっているか否かを確認するため前
記しきい値検出手段を用いた書き込みベリファイ手段
と、 前記データ回路の内容とメモリセルの書き込み動作後の
状態から書き込み不十分のメモリセルに対してのみ再書
き込みを行うように、データ回路の内容を一括更新する
データ回路内容一括更新手段とを備え、 前記データ回路内容一括更新手段は、ビット線電位が再
書き込みデータとしてセンス／記憶されるよう、メモリ
セルの書き込み動作後の状態が出力されるビット線の電
位をデータ回路の内容に応じて修正し、ビット線電位が
修正されるまではデータ回路のデータ記憶状態を保持
し、修正されたビット線電位を保持したままデータ回路
をセンスアンプとして動作させ、データ回路の内容の一
括更新を行い、 データ回路の内容に基づく書き込み動作とデータ回路内
容一括更新を、メモリセルが所定の書き込み状態になる
まで繰り返しながら行うことにより電気的にデータ書き
込みを行う、 ことを特徴とする請求項２記載の不揮発性半導体記憶装
置。 - 【請求項５】前記データ回路は、書き込み動作時にデー
タ回路に記憶されているデータに応じてメモリセルの書
き込み動作状態を制御し、メモリセルの状態を所定の書
き込み状態になるよう変化させるか、又はメモリセルの
状態を現在の状態に保持するか否かを制御し、 前記データ回路内容一括更新手段は、 メモリセルを所定の書き込み状態になるよう変化させる
よう制御するデータが記憶されているデータ回路に対応
するメモリセルが所定の書き込み状態に達している場合
は、データ回路のデータをメモリセルの状態を現在の状
態に保持するよう制御するデータに変更し、 メモリセルを所定の書き込み状態になるよう変化させる
よう制御するデータが記憶されているデータ回路に対応
するメモリセルが所定の書き込み状態に達していない場
合は、メモリセルの状態を所定の書き込み状態になるよ
う変化させるよう制御するデータをデータ回路に設定
し、 データ回路にメモリセルの状態を現在の状態に保持する
よう制御するデータが記憶されている場合は、メモリセ
ルの状態を現在の状態に保持するよう制御するデータを
データ回路に設定する、 ことを特徴とする請求項４記載の不揮発性半導体記憶装
置。 - 【請求項６】前記しきい値検出手段によってメモリセル
の書き込み後の状態が出力されるビット線電位の中で、
前記データ回路の内容がメモリセルの状態を現在の状態
に保持するよう制御するデータであるものに対応するビ
ット線の電位のみを、データ回路でセンスした場合にメ
モリセルの状態を現在の状態に保持するよう制御するデ
ータとなるような補正ビット線電位に設定するビット線
電位設定回路を備え、 前記データ回路内容一括更新のため、しきい値検出手段
によりメモリセルの書き込み動作後の状態が出力される
ビット線の電位をデータ回路の内容に応じて前記ビット
線電位設定回路によって修正する、 ことを特徴とする請求項５記載の不揮発性半導体記憶装
置。 - 【請求項７】１つの前記メモリセルに３以上の複数の記
憶データ“ｉ”（ｉ＝“０”，“１”，“２”，…，
“ｎ−１”）を持たせ多値記憶し、データ“０”に対応
する記憶状態は消去状態である不揮発性半導体記憶装置
であって、 前記データ回路は、メモリセルの状態を現在の状態に保
持するよう制御するか否かを情報として記憶する第１の
データ記憶部と、第１のデータ記憶部の情報がメモリセ
ルの状態を現在の状態に保持するよう制御しない情報の
場合メモリセルが記憶すべき書き込みデータ“ｉ”（ｉ
＝１，２，…，ｎ−１）を示す情報を記憶する第２のデ
ータ記憶部と、から構成され、 前記第１のデータ記憶部は、前記データ回路内容一括更
新のためデータ回路の内容に応じて前記ビット線電位設
定回路によって修正された、しきい値検出手段によりメ
モリセルの書き込み動作後の状態が出力されるビット線
の電位を、センス／記憶する機能を兼ね備える、 ことを特徴とする請求項６記載の不揮発性半導体記憶装
置。 - 【請求項８】第１のデータ記憶部は、参照電圧とビット
線電圧を比較することでビット線電位をセンスする機能
を備え、 前記データ回路内容一括更新のため、データ回路の内容
に応じた参照電圧を用いて、データ回路の内容に応じて
前記ビット線電位設定回路によって修正された、しきい
値検出手段によりメモリセルの書き込み動作後の状態が
出力されるビット線の電位を、センス／記憶する機能を
兼ね備える、 ことを特徴とする請求項７記載の不揮発性半導体記憶装
置。 - 【請求項９】半導体層上に電荷蓄積層と制御ゲートを積
層して構成され負のしきい値を持つ電気的書き替え可能
なメモリセルと、選択トランジスタとが、直列に接続さ
れ、且つマトリクス状に配置されたメモリセルアレイ
と、前記メモリセルと選択トランジスタの直列接続部の一端
側が接続されるビット線と、 前記メモリセルと選択トランジスタの直列接続部の他端
側が接続されるソース線と、 前記制御ゲートに０Ｖ以上の読み出し電圧を与え、前記
選択トランジスタのゲート電極に前記読み出し電圧より
高い電圧を与え、前記メモリセルに接続されるビット線
を該メモリセルを介して前記ソース線側から充電し、該
メモリセルのしきい値を検出するしきい値検出手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項１０】前記メモリセルは他のメモリセルと直列
に接続され、前記しきい値検出手段は、選択したメモリ
セルの制御ゲートに前記読み出し電圧を与え、選択され
てないメモリセルの制御ゲートに前記読み出し電圧より
高い電圧を与える、 ことを特徴とする請求項９記載の不揮発性半導体記憶装
置。 - 【請求項１１】前記メモリセルは、３つ以上の記憶状態
を持ち多値記憶することを特徴とする請求項９又は１０
記載の不揮発性半導体記憶装置。 - 【請求項１２】前記メモリセルのデータを読み出す時
は、データ読み出しに先立って前記ビット線をフローテ
ィングに制御することを特徴とする請求項１，２，３，
又は９記載の不揮発性半導体記憶装置。
Priority Applications (15)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31173293A JP3181454B2 (ja) | 1993-12-13 | 1993-12-13 | 不揮発性半導体記憶装置 |
| KR1019940023567A KR0169267B1 (ko) | 1993-09-21 | 1994-09-16 | 불휘발성 반도체 기억장치 |
| US08/308,534 US5570315A (en) | 1993-09-21 | 1994-09-21 | Multi-state EEPROM having write-verify control circuit |
| DE4433721A DE4433721C2 (de) | 1993-09-21 | 1994-09-21 | Nichtflüchtige Halbleiterspeicheranordnung |
| US08/682,009 US5652719A (en) | 1993-09-21 | 1996-07-16 | Nonvolatile semiconductor memory device |
| US11/451,591 USRE41468E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,584 USRE41950E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,587 USRE41485E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,588 USRE41021E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,590 USRE42120E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,586 USRE41020E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,593 USRE41456E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,585 USRE41244E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,589 USRE41019E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
| US11/451,592 USRE41969E1 (en) | 1993-09-21 | 2006-06-13 | Multi-state EEPROM having write-verify control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31173293A JP3181454B2 (ja) | 1993-12-13 | 1993-12-13 | 不揮発性半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34860398A Division JP3225024B2 (ja) | 1998-12-08 | 1998-12-08 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161852A JPH07161852A (ja) | 1995-06-23 |
| JP3181454B2 true JP3181454B2 (ja) | 2001-07-03 |
Family
ID=18020812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31173293A Expired - Lifetime JP3181454B2 (ja) | 1993-09-21 | 1993-12-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181454B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| KR100470575B1 (ko) * | 1995-01-31 | 2005-06-27 | 가부시끼가이샤 히다치 세이사꾸쇼 | 불휘발성메모리 |
| JP3866650B2 (ja) | 2002-11-29 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置及びその消去ベリファイ方法 |
| KR100666185B1 (ko) | 2005-07-29 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
| JP4739940B2 (ja) * | 2005-12-21 | 2011-08-03 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 不揮発性メモリ |
| US7593259B2 (en) * | 2006-09-13 | 2009-09-22 | Mosaid Technologies Incorporated | Flash multi-level threshold distribution scheme |
| KR100794311B1 (ko) | 2006-12-27 | 2008-01-11 | 삼성전자주식회사 | 프로그램 에러를 차단할 수 있는 멀티 비트 플래시 메모리장치의 프로그램 방법 |
| KR100811278B1 (ko) * | 2006-12-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법 |
| KR100923810B1 (ko) * | 2007-02-22 | 2009-10-27 | 주식회사 하이닉스반도체 | 메모리 소자와 그 동작 방법 |
| JP2012069199A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
| US9588883B2 (en) | 2011-09-23 | 2017-03-07 | Conversant Intellectual Property Management Inc. | Flash memory system |
-
1993
- 1993-12-13 JP JP31173293A patent/JP3181454B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161852A (ja) | 1995-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0169267B1 (ko) | 불휘발성 반도체 기억장치 | |
| JP3476952B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3153730B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3200012B2 (ja) | 記憶システム | |
| JP3392604B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3784163B2 (ja) | 不揮発性半導体メモリ装置 | |
| US7639529B2 (en) | Non-volatile memory devices that utilize mirror-image programming techniques to inhibit program coupling noise and methods of programming same | |
| JP3226677B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH103792A (ja) | 半導体記憶装置及び記憶システム | |
| JP3828376B2 (ja) | 記憶システム | |
| JP3181454B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH08249893A (ja) | 半導体記憶装置 | |
| JP3472271B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3200006B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3225024B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3721159B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3910936B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4331215B2 (ja) | 不揮発性半導体メモリ | |
| JP4364207B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2001243782A (ja) | 不揮発性半導体記憶装置 | |
| JP4060827B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3730425B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2007184102A (ja) | 不揮発性半導体記憶装置 | |
| JP2007184103A (ja) | 不揮発性半導体記憶装置 | |
| JP4302117B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080420 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090420 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |