JPH1145574A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1145574A JPH1145574A JP9216024A JP21602497A JPH1145574A JP H1145574 A JPH1145574 A JP H1145574A JP 9216024 A JP9216024 A JP 9216024A JP 21602497 A JP21602497 A JP 21602497A JP H1145574 A JPH1145574 A JP H1145574A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- boosted potential
- output
- potential generating
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】出力回路用昇圧回路において、データの出力と
同期した効率的な昇圧が行える半導体記憶装置の提供。 【解決手段】半導体記憶装置の内部に昇圧電位を発生さ
せる昇圧電位発生回路3、昇圧電位回路4を備え、昇圧
電位発生回路3を駆動する信号には、リングオシレー夕
の出力Φを用い、一方、昇圧電位発生回路4を駆動する
信号には、外部から入力されるCLK信号を内部クロッ
ク(CLK)発生回路2で変換したICLKを用い、昇
圧電位VBOOTは、メモリセルアレイのワード線を選
択する駆動信号、及び、出力回路のN型トランジスタの
ゲート入力として用いる。内部CLK発生回路2及び昇
圧電位発生回路4は、リード動作時すなわち出力回路か
らデータが出力している状態の時のみ活性化されメモリ
セルアレイ、出力回路共にVBOOTを使用する時の昇
圧電位の供給を補佐する。
同期した効率的な昇圧が行える半導体記憶装置の提供。 【解決手段】半導体記憶装置の内部に昇圧電位を発生さ
せる昇圧電位発生回路3、昇圧電位回路4を備え、昇圧
電位発生回路3を駆動する信号には、リングオシレー夕
の出力Φを用い、一方、昇圧電位発生回路4を駆動する
信号には、外部から入力されるCLK信号を内部クロッ
ク(CLK)発生回路2で変換したICLKを用い、昇
圧電位VBOOTは、メモリセルアレイのワード線を選
択する駆動信号、及び、出力回路のN型トランジスタの
ゲート入力として用いる。内部CLK発生回路2及び昇
圧電位発生回路4は、リード動作時すなわち出力回路か
らデータが出力している状態の時のみ活性化されメモリ
セルアレイ、出力回路共にVBOOTを使用する時の昇
圧電位の供給を補佐する。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、同期型DRAM(シンクロナスDRAM)の
昇圧回路に関する。
し、特に、同期型DRAM(シンクロナスDRAM)の
昇圧回路に関する。
【0002】
【従来の技術】近年、半導体記憶装置の低電圧化が進ん
でおり、これに伴い半導体記憶装置内部で電源電圧以上
の電圧を常時供給する必要が生じてきている。このため
図8に示すような昇圧回路を半導体記憶装置内部に設け
ている。
でおり、これに伴い半導体記憶装置内部で電源電圧以上
の電圧を常時供給する必要が生じてきている。このため
図8に示すような昇圧回路を半導体記憶装置内部に設け
ている。
【0003】図8を参照すると、昇圧回路は、リングオ
シレータ40、および昇圧電位発生回路41から構成さ
れている。リングオシレータ40は所定の周期で電源電
位(VCC)レベル、接地電位(基準電位、GND)レ
ベルを繰り返すパルス信号Φを出力する。昇圧電位発生
回路41は、パルス信号Φを駆動信号とし、昇圧電位V
BOOTを発生する回路である。
シレータ40、および昇圧電位発生回路41から構成さ
れている。リングオシレータ40は所定の周期で電源電
位(VCC)レベル、接地電位(基準電位、GND)レ
ベルを繰り返すパルス信号Φを出力する。昇圧電位発生
回路41は、パルス信号Φを駆動信号とし、昇圧電位V
BOOTを発生する回路である。
【0004】図2は、この種の昇圧電位発生回路の構成
の一例を示す図である。図2を参照して、昇圧電位発生
回路の構成を説明する。第1のN型のトランジスタN1
は、そのソース、ドレインの一方を昇圧電源(VBOO
T)と接続し、他方とゲートを第1のキャパシタC1の
一端と接続している。第2のN型のトランジスタN2
は、そのソース、ドレインの一方を昇圧電源(VBOO
T)と接続し、他方とゲートを第2のキャパシタC2の
一端と接続している。第3のN型のトランジスタN3
は、そのソース、ドレインの一方を電源電圧(VCC)
と接続し、その他方を第1のキャパシタC1の一端と接
続し、ゲートを第2のキャパシタC2の一端と接続して
いる。第4のN型のトランジスタN4は、そのソース、
ドレインの一方を電源電圧(VCC)と接続し、その他
方を第2のキャパシタC2の一端と接続し、ゲートを第
1のキャパシタC1の一端と接続している。
の一例を示す図である。図2を参照して、昇圧電位発生
回路の構成を説明する。第1のN型のトランジスタN1
は、そのソース、ドレインの一方を昇圧電源(VBOO
T)と接続し、他方とゲートを第1のキャパシタC1の
一端と接続している。第2のN型のトランジスタN2
は、そのソース、ドレインの一方を昇圧電源(VBOO
T)と接続し、他方とゲートを第2のキャパシタC2の
一端と接続している。第3のN型のトランジスタN3
は、そのソース、ドレインの一方を電源電圧(VCC)
と接続し、その他方を第1のキャパシタC1の一端と接
続し、ゲートを第2のキャパシタC2の一端と接続して
いる。第4のN型のトランジスタN4は、そのソース、
ドレインの一方を電源電圧(VCC)と接続し、その他
方を第2のキャパシタC2の一端と接続し、ゲートを第
1のキャパシタC1の一端と接続している。
【0005】第1のキャパシタC1の他端は、信号Φを
入力とする第1のインバータINV1の出力と接続さ
れ、第2のキャパシタC2の他端は、信号Φを入力とす
る第3のインバータINV3の出力を入力とする第2の
インバータINV2の出力と接続されている。第3のキ
ャパシタC3は、一端を昇圧電源(VBOOT)と接続
し、他端を接地電位点(GND)と接続している。
入力とする第1のインバータINV1の出力と接続さ
れ、第2のキャパシタC2の他端は、信号Φを入力とす
る第3のインバータINV3の出力を入力とする第2の
インバータINV2の出力と接続されている。第3のキ
ャパシタC3は、一端を昇圧電源(VBOOT)と接続
し、他端を接地電位点(GND)と接続している。
【0006】図4は、図2に示した昇圧電位発生回路の
動作を示す波形図であり、第1、第2の制御信号Φ1、
Φ2、ノードT1、T2、昇圧電圧出力VBOOTの波
形が示されている。
動作を示す波形図であり、第1、第2の制御信号Φ1、
Φ2、ノードT1、T2、昇圧電圧出力VBOOTの波
形が示されている。
【0007】図2及び図4を参照して、この昇圧電位発
生回路の動作を説明する。この昇圧電位発生回路の入力
信号は、リングオシレー夕40の出力であるパルス信号
Φである。第1のインバータINV1の出力である第1
の制御信号Φ1は、所定の周期でVCCレベル、GND
レベルとなる。第2のインバータINV2の出力である
第2の制御信号Φ2は、第1の制御信号Φ1がVCCレ
ベルの期間内の所定の期間ではGNDレベルに、第1の
制御信号Φ1がGNDレベルの期間内の所定の期間では
VCCレベルとなる。
生回路の動作を説明する。この昇圧電位発生回路の入力
信号は、リングオシレー夕40の出力であるパルス信号
Φである。第1のインバータINV1の出力である第1
の制御信号Φ1は、所定の周期でVCCレベル、GND
レベルとなる。第2のインバータINV2の出力である
第2の制御信号Φ2は、第1の制御信号Φ1がVCCレ
ベルの期間内の所定の期間ではGNDレベルに、第1の
制御信号Φ1がGNDレベルの期間内の所定の期間では
VCCレベルとなる。
【0008】第1の制御信号Φ1が電源電位レベルで第
2の制御信号Φ2が接地電位レベル(0V)のとき、ト
ランジスタN4がオンとなり、キャパシタC2の一端で
ある、ノードT2は充電され電源電位VCCとなる。ま
た、キャパシタC1の一端であるノードT1のレベル
が、(VBOOT+Vt)(Vtはトランジスタのしき
い値電圧)以上ならば、ノードT1からトランジスタN
1を通して昇圧電位出力端(VBOOT)に電流が流
れ、昇圧電位VBOOTは、電源電位VCCより高いレ
ベルに引き上げられる。
2の制御信号Φ2が接地電位レベル(0V)のとき、ト
ランジスタN4がオンとなり、キャパシタC2の一端で
ある、ノードT2は充電され電源電位VCCとなる。ま
た、キャパシタC1の一端であるノードT1のレベル
が、(VBOOT+Vt)(Vtはトランジスタのしき
い値電圧)以上ならば、ノードT1からトランジスタN
1を通して昇圧電位出力端(VBOOT)に電流が流
れ、昇圧電位VBOOTは、電源電位VCCより高いレ
ベルに引き上げられる。
【0009】次に、第1の制御信号Φ1が接地電位レベ
ル、第2の制御信号Φ2が電源電位レベルになると、ノ
ードT2は、2VCCレベル近くまで上がり、トランジ
スタN3をオンにし、ノードT1を電源電位VCCまで
充電する。また、トランジスタN2を通して昇圧電位出
力端(VBOOT)に電荷を供給する。
ル、第2の制御信号Φ2が電源電位レベルになると、ノ
ードT2は、2VCCレベル近くまで上がり、トランジ
スタN3をオンにし、ノードT1を電源電位VCCまで
充電する。また、トランジスタN2を通して昇圧電位出
力端(VBOOT)に電荷を供給する。
【0010】この動作が繰り返され、昇圧電位VBOO
Tは電源電位VCCより高い電位に昇圧される。
Tは電源電位VCCより高い電位に昇圧される。
【0011】キャパシタC3は大容量のキャパシタであ
り、これは昇圧電位VBOOTの変動量を小さく抑える
働きをする。
り、これは昇圧電位VBOOTの変動量を小さく抑える
働きをする。
【0012】この昇圧電位VBOOTは、半導体記憶装
置のワード線の選択レベル駆動用に使用される。
置のワード線の選択レベル駆動用に使用される。
【0013】図3は、出力回路43の回路構成の一例を
示す図である。図3に示すように、半導体記憶装置の出
力回路において、昇圧電位(VBOOT)をレベル変換
回路10を通し、N型のトランジスタN10のゲート入
力電圧として使用される。
示す図である。図3に示すように、半導体記憶装置の出
力回路において、昇圧電位(VBOOT)をレベル変換
回路10を通し、N型のトランジスタN10のゲート入
力電圧として使用される。
【0014】次に、従来の昇圧回路の別の構成の例を図
9に示す。図9は、特開平8−50789号公報に記載
された回路構成を示すものである。図9を参照すると、
この昇圧回路が、図8に示した構成と相違する点は、昇
圧電源発生回路50の駆動信号を、リングオシレータの
出力を用いる代わりに、外部システムクロック信号CL
Kを用いている点である。このクロック信号CLKを駆
動信号とし、昇圧電源発生回路50は昇圧電位を発生す
る。
9に示す。図9は、特開平8−50789号公報に記載
された回路構成を示すものである。図9を参照すると、
この昇圧回路が、図8に示した構成と相違する点は、昇
圧電源発生回路50の駆動信号を、リングオシレータの
出力を用いる代わりに、外部システムクロック信号CL
Kを用いている点である。このクロック信号CLKを駆
動信号とし、昇圧電源発生回路50は昇圧電位を発生す
る。
【0015】
【発明が解決しようとする課題】ところで、半導体記憶
装置、特に同期型DRAM(シンクロナスDRAM)に
おいて、昇圧電位(VBOOT)をメモリセルアレイ、
及び出力回路で共に使用した場合、リード動作時以外で
は、すなわち出力回路が動作していない状態では、VB
OOTはメモリセルアレイにおいてワードの駆動信号と
して用いられるだけであるが、リード動作時に入ると、
VBOOTを出力回路でも使用するため、特に高速で出
力をしている場合には、昇圧電位レベルが下がり、この
ため出力の遅れや、またワード線を駆動する時間が遅れ
る、という問題点が生じる。
装置、特に同期型DRAM(シンクロナスDRAM)に
おいて、昇圧電位(VBOOT)をメモリセルアレイ、
及び出力回路で共に使用した場合、リード動作時以外で
は、すなわち出力回路が動作していない状態では、VB
OOTはメモリセルアレイにおいてワードの駆動信号と
して用いられるだけであるが、リード動作時に入ると、
VBOOTを出力回路でも使用するため、特に高速で出
力をしている場合には、昇圧電位レベルが下がり、この
ため出力の遅れや、またワード線を駆動する時間が遅れ
る、という問題点が生じる。
【0016】また、同期型DRAM(シンクロナスDR
AM)では、外部クロックCLKに同期してデータが出
力される。図8を参照して説明した従来の昇圧回路の構
成の場合、リングオシレータの周期で昇圧回路が駆動さ
れるため、外部クロックCLKの周期とオシレー夕周期
が異なれば、出力により昇圧電位(VBOOT)を使用
するタイミングと、昇圧回路により昇圧電位(VBOO
T)をポンピングするタイミングが異なるため、出力時
の昇圧電位レベルが異なり、それによりアクセス差がみ
られる。
AM)では、外部クロックCLKに同期してデータが出
力される。図8を参照して説明した従来の昇圧回路の構
成の場合、リングオシレータの周期で昇圧回路が駆動さ
れるため、外部クロックCLKの周期とオシレー夕周期
が異なれば、出力により昇圧電位(VBOOT)を使用
するタイミングと、昇圧回路により昇圧電位(VBOO
T)をポンピングするタイミングが異なるため、出力時
の昇圧電位レベルが異なり、それによりアクセス差がみ
られる。
【0017】一方上記特開平8−50789号公報記載
の回路構成の場合、昇圧電位発生回路の駆動信号に外部
システムクロックCLKを用いているため、上述した出
力タイミングと昇圧タイミングの問題に対して有効に作
用する。しかしながら、例えばシンクロナスDRAMに
おいて、セルフリフレッシュモードにエントリーした場
合などで、システム構成によっては、外部クロックCL
Kも一定レベルの電位で供給される場合がある。この場
合は、昇圧電位発生回路を駆動するためのパルス的な電
圧が供給されず、昇圧電位レベルは、時間とともにVC
Cレベル、もしくは、それ以下の電圧まで降下してしま
う。その後、セルフリフレッシュモードが終了し、通常
動作に入った直後は適正な昇圧電源レベルに達していな
いため、ワード線を駆動する時間が遅れ、アクセス遅れ
等の問題を引き起こす。また、必要とされる出力データ
のハイレベルが得られない。
の回路構成の場合、昇圧電位発生回路の駆動信号に外部
システムクロックCLKを用いているため、上述した出
力タイミングと昇圧タイミングの問題に対して有効に作
用する。しかしながら、例えばシンクロナスDRAMに
おいて、セルフリフレッシュモードにエントリーした場
合などで、システム構成によっては、外部クロックCL
Kも一定レベルの電位で供給される場合がある。この場
合は、昇圧電位発生回路を駆動するためのパルス的な電
圧が供給されず、昇圧電位レベルは、時間とともにVC
Cレベル、もしくは、それ以下の電圧まで降下してしま
う。その後、セルフリフレッシュモードが終了し、通常
動作に入った直後は適正な昇圧電源レベルに達していな
いため、ワード線を駆動する時間が遅れ、アクセス遅れ
等の問題を引き起こす。また、必要とされる出力データ
のハイレベルが得られない。
【0018】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、出力回路用昇圧
回路において、データの出力と同期した効率的な昇圧が
行える半導体記憶装置を提供することにある。
てなされたものであって、その目的は、出力回路用昇圧
回路において、データの出力と同期した効率的な昇圧が
行える半導体記憶装置を提供することにある。
【0019】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、リングオシレータ回路
により駆動される第1の昇圧電位発生回路と、読み出し
動作時のみ駆動される第2の昇圧電位発生回路と、を備
え、前記第1の昇圧電位発生回路により生成される昇圧
電源と、前記第2の昇圧電位発生回路により生成される
昇圧電源が接続されている、ことを特徴とする。
め、本発明の半導体記憶装置は、リングオシレータ回路
により駆動される第1の昇圧電位発生回路と、読み出し
動作時のみ駆動される第2の昇圧電位発生回路と、を備
え、前記第1の昇圧電位発生回路により生成される昇圧
電源と、前記第2の昇圧電位発生回路により生成される
昇圧電源が接続されている、ことを特徴とする。
【0020】また本発明においては、前記第2の昇圧電
位発生回路を、外部クロック信号と同期した信号で駆動
することを特徴とする。
位発生回路を、外部クロック信号と同期した信号で駆動
することを特徴とする。
【0021】さらに、本発明においては、外部クロック
信号と同期した信号を周波数変換する分周回路を備え、
前記第2の昇圧電位発生回路を前記分周回路の出力信号
によって駆動するように構成してもよい。
信号と同期した信号を周波数変換する分周回路を備え、
前記第2の昇圧電位発生回路を前記分周回路の出力信号
によって駆動するように構成してもよい。
【0022】そして、本発明においては、前記第2の昇
圧電位発生回路をリングオシレータ回路の出力信号によ
って駆動するように構成してもよい。
圧電位発生回路をリングオシレータ回路の出力信号によ
って駆動するように構成してもよい。
【0023】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、内部に、昇圧電位発生拭路を2台
設け、第1の昇圧電位発生回路は、従来と同様メモリセ
ルアレイのワード駆動用昇圧電源供給回路として常時動
作し、第2の昇圧電位発生回路は、リード動作時、すな
わち出力回路が活性時のみ動作し、昇圧電位を発生し昇
圧電位の供給を補佐する。
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、内部に、昇圧電位発生拭路を2台
設け、第1の昇圧電位発生回路は、従来と同様メモリセ
ルアレイのワード駆動用昇圧電源供給回路として常時動
作し、第2の昇圧電位発生回路は、リード動作時、すな
わち出力回路が活性時のみ動作し、昇圧電位を発生し昇
圧電位の供給を補佐する。
【0024】より詳細には、本発明の半導体記憶装置
は、その好ましい実施の形態において、同期型半導体記
憶装置に適用して好適とされ、その内部に昇圧電位を発
生させる第1の昇圧電位発生回路(図1の3)、第2の
昇圧電位回路(図1の4)を備え、第1の昇圧電位発生
回路を駆動する信号には、例えばリングオシレー夕の出
力を用い、第2の昇圧電位発生回路を駆動する信号に
は、外部から入力されるクロック信号(CLK)を内部
クロック発生回路(図1の2)で変換した内部クロック
信号(ICLK)を用いる。昇圧電位(VBOOT)
は、メモリセルアレイ(図1の5)のワード線を選択す
る駆動信号に用いる。また、出力回路(図1の6)のN
型トランジスタのゲート入力として用いる。
は、その好ましい実施の形態において、同期型半導体記
憶装置に適用して好適とされ、その内部に昇圧電位を発
生させる第1の昇圧電位発生回路(図1の3)、第2の
昇圧電位回路(図1の4)を備え、第1の昇圧電位発生
回路を駆動する信号には、例えばリングオシレー夕の出
力を用い、第2の昇圧電位発生回路を駆動する信号に
は、外部から入力されるクロック信号(CLK)を内部
クロック発生回路(図1の2)で変換した内部クロック
信号(ICLK)を用いる。昇圧電位(VBOOT)
は、メモリセルアレイ(図1の5)のワード線を選択す
る駆動信号に用いる。また、出力回路(図1の6)のN
型トランジスタのゲート入力として用いる。
【0025】内部クロック発生回路及び第2の昇圧電位
発生回路は、リード動作時すなわち出力回路からデータ
が出力している状態の時のみ活性化され、メモリセルア
レイ、出力回路共にVBOOTを使用する時の昇圧電位
の供給を補佐する。
発生回路は、リード動作時すなわち出力回路からデータ
が出力している状態の時のみ活性化され、メモリセルア
レイ、出力回路共にVBOOTを使用する時の昇圧電位
の供給を補佐する。
【0026】
【実施例】上記した実施の形態について更に詳細に説明
すべく、本発明の実施例について図面を参照して以下に
説明する。図1は、本発明の一実施例の構成を示す図で
ある。図1を参照すると、本発明の一実施例は、リング
オシレータ1、内部クロック(CLK)発生回路2、昇
圧電位発生回路3、昇圧電位発生回路4から構成されて
いる。なお、5はメモリセルアレイ、6は出力回路であ
る。
すべく、本発明の実施例について図面を参照して以下に
説明する。図1は、本発明の一実施例の構成を示す図で
ある。図1を参照すると、本発明の一実施例は、リング
オシレータ1、内部クロック(CLK)発生回路2、昇
圧電位発生回路3、昇圧電位発生回路4から構成されて
いる。なお、5はメモリセルアレイ、6は出力回路であ
る。
【0027】リングオシレータ1の出力信号Φは、所定
の周期でVCCレベル、GNDレベルを繰り返すパルス
信号である。昇圧電位発生回路3、昇圧電位発生回路4
は図2に示したような回路構成からなり、既に説明した
ように、図4に示す動作を行う。また出力回路6は、既
に説明した図3に示すような回路構成からなる。
の周期でVCCレベル、GNDレベルを繰り返すパルス
信号である。昇圧電位発生回路3、昇圧電位発生回路4
は図2に示したような回路構成からなり、既に説明した
ように、図4に示す動作を行う。また出力回路6は、既
に説明した図3に示すような回路構成からなる。
【0028】リングオシレータ1、昇圧電位発生回路3
は電源ON時常に動作する。内部クロック発生回路2の
動作波形図を、図6(A)に示す。内部クロック発生回
路2はリード動作時(制御信号READUがアクティブ
の時)、すなわち出力回路6が動作時のみ、外部から入
力されたクロック信号CLKのハイレベル、ロウレベル
を、それぞれ電源電位(VCC)レベル、接地電位(G
ND)レベルに変換し、内部で使用するクロック信号
(「ICLK」という)を発生する。
は電源ON時常に動作する。内部クロック発生回路2の
動作波形図を、図6(A)に示す。内部クロック発生回
路2はリード動作時(制御信号READUがアクティブ
の時)、すなわち出力回路6が動作時のみ、外部から入
力されたクロック信号CLKのハイレベル、ロウレベル
を、それぞれ電源電位(VCC)レベル、接地電位(G
ND)レベルに変換し、内部で使用するクロック信号
(「ICLK」という)を発生する。
【0029】リングオシレータ1からの一定周期の出力
パルスΦにより、昇圧電位発生回路3は駆動され、設定
された昇圧電位(VBOOT)を発生する。これは通常
メモリセルアレイ5のワード線駆動用信号として用いら
れる。リード動作時になると、内部クロック発生回路
2、昇圧電位発生回路4は、制御信号READU(リー
ド動作中活性化される信号)により活性化され、内部ク
ロック発生回路2から出力される内部クロック信号IC
LKにより昇圧電位発生回路4は駆動され、昇圧電位V
BOOTを発生し、昇圧電源の供給の補佐を行う。
パルスΦにより、昇圧電位発生回路3は駆動され、設定
された昇圧電位(VBOOT)を発生する。これは通常
メモリセルアレイ5のワード線駆動用信号として用いら
れる。リード動作時になると、内部クロック発生回路
2、昇圧電位発生回路4は、制御信号READU(リー
ド動作中活性化される信号)により活性化され、内部ク
ロック発生回路2から出力される内部クロック信号IC
LKにより昇圧電位発生回路4は駆動され、昇圧電位V
BOOTを発生し、昇圧電源の供給の補佐を行う。
【0030】これにより、メモリセルアレイ5、出力回
路6ともに動作することによる昇圧電位レベルの低下を
防ぐ。
路6ともに動作することによる昇圧電位レベルの低下を
防ぐ。
【0031】また、昇圧電位発生回路4の駆動信号に外
部クロックCLKと同期した信号ICLKを用いている
ため、昇圧電位発生回路4のポンピングタイミングは外
部クロックCLKに同期している。半導体記憶装置、特
にシンクロナスDRAMでは、データの出力は外部CL
Kに同期して行われるため、データの出力サイクルと、
出力回路に供給する昇圧電源の昇圧サイクルが一致する
ため、データの出力時の昇圧電位が安定しアクセスタイ
ムが安定化する。
部クロックCLKと同期した信号ICLKを用いている
ため、昇圧電位発生回路4のポンピングタイミングは外
部クロックCLKに同期している。半導体記憶装置、特
にシンクロナスDRAMでは、データの出力は外部CL
Kに同期して行われるため、データの出力サイクルと、
出力回路に供給する昇圧電源の昇圧サイクルが一致する
ため、データの出力時の昇圧電位が安定しアクセスタイ
ムが安定化する。
【0032】半導体記憶装置、特にシンクロナスDRA
Mにおいて、この実施例の昇圧回路の回路構成の場合、
セルフリフレッシュモードにエントリーした時など、外
部からクロック信号CLKが入力されない場合、内部ク
ロック発生回路2、昇圧電位発生回路4は動作しないた
め、昇圧電位発生回路4は昇圧電位を発生しない。しか
し、昇圧電位発生回路3と昇圧電位発生回路4の出力は
互いに接続されており、リングオシレー夕1、昇圧電位
発生回路3は常時動作を行うため、これにより昇圧電位
レベルは設定された電位に維持される。このため、セル
フリフレッシュが終了し、すぐにリード状態になった場
合でも、昇圧電位は設定された電位にあり、アクセス遅
れ等の問題は起こらない。
Mにおいて、この実施例の昇圧回路の回路構成の場合、
セルフリフレッシュモードにエントリーした時など、外
部からクロック信号CLKが入力されない場合、内部ク
ロック発生回路2、昇圧電位発生回路4は動作しないた
め、昇圧電位発生回路4は昇圧電位を発生しない。しか
し、昇圧電位発生回路3と昇圧電位発生回路4の出力は
互いに接続されており、リングオシレー夕1、昇圧電位
発生回路3は常時動作を行うため、これにより昇圧電位
レベルは設定された電位に維持される。このため、セル
フリフレッシュが終了し、すぐにリード状態になった場
合でも、昇圧電位は設定された電位にあり、アクセス遅
れ等の問題は起こらない。
【0033】次に本発明の第2の実施例について以下に
説明する。半導体記憶装置、特にシンクロナスDRAM
では、100MHz以上の周波数で動作する製品もでて
きている。この場合、その内部に有する昇圧電源回路
が、前記第1の実施例として参照した図1の回路構成で
は、高周波数の外部クロックCLKと同期した駆動信号
ICLKでその昇圧電位発生回路を駆動すると、図2に
示す昇圧電位発生回路のノードTl、T2が十分に充電
されないままに、駆動信号ICLKが反転してしまう。
その結果、昇圧電位レベルは設定レベルに達しない。
説明する。半導体記憶装置、特にシンクロナスDRAM
では、100MHz以上の周波数で動作する製品もでて
きている。この場合、その内部に有する昇圧電源回路
が、前記第1の実施例として参照した図1の回路構成で
は、高周波数の外部クロックCLKと同期した駆動信号
ICLKでその昇圧電位発生回路を駆動すると、図2に
示す昇圧電位発生回路のノードTl、T2が十分に充電
されないままに、駆動信号ICLKが反転してしまう。
その結果、昇圧電位レベルは設定レベルに達しない。
【0034】その対策を講じた構成として、図5に、本
発明の第2実施例の回路構成を示す。図6を参照する
と、本発明の第2の実施例は、リングオシレータ20、
内部クロック(CLK)発生回路21、分周回路22、
昇圧電位発生回路23、及び昇圧電位発生回路24を備
えて構成されている。
発明の第2実施例の回路構成を示す。図6を参照する
と、本発明の第2の実施例は、リングオシレータ20、
内部クロック(CLK)発生回路21、分周回路22、
昇圧電位発生回路23、及び昇圧電位発生回路24を備
えて構成されている。
【0035】リングオシレータ20、内部クロック発生
回路21、昇圧電位発生回路23、昇圧電位発生回路2
4は、前記第1の実施例と同様の動作を行う。
回路21、昇圧電位発生回路23、昇圧電位発生回路2
4は、前記第1の実施例と同様の動作を行う。
【0036】図6(B)に、分周回路22の動作波形を
示す。分周回路22は、リード動作時、制御信号REA
DUにより活性化される。分周回路22は内部クロック
発生回路21で発生したICLKをその入力とし、これ
を適当な周波数に分周し、その分周された信号(ICL
KU)を昇圧電位発生回路24の駆動信号として使用す
る。分周回路22の構成は、例えば図6(B)に示すよ
うに、分周するにはD型フリップフロップを用いて簡単
に実現することができる。そして、動作周波数に応じ、
適当な周波数にICLKを分周すれば、昇圧電位発生回
路24は設定電位を供給することが可能となる。
示す。分周回路22は、リード動作時、制御信号REA
DUにより活性化される。分周回路22は内部クロック
発生回路21で発生したICLKをその入力とし、これ
を適当な周波数に分周し、その分周された信号(ICL
KU)を昇圧電位発生回路24の駆動信号として使用す
る。分周回路22の構成は、例えば図6(B)に示すよ
うに、分周するにはD型フリップフロップを用いて簡単
に実現することができる。そして、動作周波数に応じ、
適当な周波数にICLKを分周すれば、昇圧電位発生回
路24は設定電位を供給することが可能となる。
【0037】次に本発明の第3の実施例について以下に
説明する。図7は、本発明の第3の実施例の構成を示す
図である。図7を参照すると、本発明の第3の実施例
は、前記第1、第2の実施例における、昇圧電位発生回
路の一方の駆動用信号を外部クロックと同期した信号を
用いるのではなく、他方の昇圧電位発生回路と同様、リ
ングオシレータの出力を用いた構成である。
説明する。図7は、本発明の第3の実施例の構成を示す
図である。図7を参照すると、本発明の第3の実施例
は、前記第1、第2の実施例における、昇圧電位発生回
路の一方の駆動用信号を外部クロックと同期した信号を
用いるのではなく、他方の昇圧電位発生回路と同様、リ
ングオシレータの出力を用いた構成である。
【0038】本発明の第3の実施例において、このよう
な構成をとるのは、半導体記憶装置において、適当な外
部クロックCLKを利用できない場合、または非同期に
動作するメモリ装置で、出力動作時の昇圧電源レベルを
低下させないため、出力動作時のみ、リングオシレータ
31、昇圧電位発生回路33を動作させ、昇圧電位発生
回路32を補佐し、昇圧電位の低下を防ぐものである。
な構成をとるのは、半導体記憶装置において、適当な外
部クロックCLKを利用できない場合、または非同期に
動作するメモリ装置で、出力動作時の昇圧電源レベルを
低下させないため、出力動作時のみ、リングオシレータ
31、昇圧電位発生回路33を動作させ、昇圧電位発生
回路32を補佐し、昇圧電位の低下を防ぐものである。
【0039】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【0040】本発明の第1の効果は、半導体記憶装置に
おいて、出力動作時の昇圧電位の低下を防ぐ、というこ
とである。
おいて、出力動作時の昇圧電位の低下を防ぐ、というこ
とである。
【0041】その理由は、本発明においては、内部に、
昇圧電位発生拭路を2台設け、第1の昇圧電位発生回路
は、従来と同様メモリセルアレイのワード駆動用昇圧電
源供給回路として常時動作し、第2の昇圧電位発生回路
は、リード動作時、すなわち出力回路が活性する時のみ
動作して、昇圧電位を発生し、昇圧電位の供給を補佐す
るように構成したことによる。
昇圧電位発生拭路を2台設け、第1の昇圧電位発生回路
は、従来と同様メモリセルアレイのワード駆動用昇圧電
源供給回路として常時動作し、第2の昇圧電位発生回路
は、リード動作時、すなわち出力回路が活性する時のみ
動作して、昇圧電位を発生し、昇圧電位の供給を補佐す
るように構成したことによる。
【0042】本発明の第2の効果は、特にシンクロナス
DRAMにおいて、出力サイクルに同期した効率的な昇
圧を行い、アクセスタイムの均一化、及び高速化を実現
する、ということである。
DRAMにおいて、出力サイクルに同期した効率的な昇
圧を行い、アクセスタイムの均一化、及び高速化を実現
する、ということである。
【0043】その理由は、本発明においては、第2の昇
圧電位発生回路の駆動信号に外部クロックと同期した信
号ICLKを用いているため、第2の昇圧電位発生回路
のポンピングタイミングは外部クロックに同期している
ためである。
圧電位発生回路の駆動信号に外部クロックと同期した信
号ICLKを用いているため、第2の昇圧電位発生回路
のポンピングタイミングは外部クロックに同期している
ためである。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の一実施例及び従来技術で用いられる昇
圧電位発生回路の回路構成を示す図である。
圧電位発生回路の回路構成を示す図である。
【図3】本発明の一実施例及び従来技術で用いられる出
力回路の回路構成を示す図である。
力回路の回路構成を示す図である。
【図4】本発明の一実施例における昇圧電位発生回路の
動作を示す波形図である。
動作を示す波形図である。
【図5】本発明の第2の実施例の構成を示すブロック図
である。
である。
【図6】(A)本発明の第1の実施例における内部クロ
ック発生回路の動作を示す波形図である。 (B)本発明の第2の実施例における内部クロック発生
回路、分周回路の動作を示す波形図である。
ック発生回路の動作を示す波形図である。 (B)本発明の第2の実施例における内部クロック発生
回路、分周回路の動作を示す波形図である。
【図7】本発明の第3の実施例の構成を示すブロック図
である。
である。
【図8】従来技術の構成の一例を示すブロック図であ
る。
る。
【図9】従来技術の構成の別の例を示すブロック図であ
る。
る。
1、20、30、31、40 リングオシレータ 2、21 内部CLK発生回路 3、4、23、24、32、33、41、50 昇圧電
位発生回路 5、25、34、42、51 メモリセルアレイ 6、26、35、43、52 出力回路 10 レベル変換回路 22 分周回路 N1〜N4、N10、N11 N型トランジスタ C1〜C3 キャパシタ INV1〜INV3、INV10 インバータ
位発生回路 5、25、34、42、51 メモリセルアレイ 6、26、35、43、52 出力回路 10 レベル変換回路 22 分周回路 N1〜N4、N10、N11 N型トランジスタ C1〜C3 キャパシタ INV1〜INV3、INV10 インバータ
Claims (6)
- 【請求項1】リングオシレータ回路により駆動される第
1の昇圧電位発生回路と、 読み出し動作時のみ駆動される第2の昇圧電位発生回路
と、 を備え、 前記第1の昇圧電位発生回路により生成される昇圧電源
と、前記第2の昇圧電位発生回路により生成される昇圧
電源とが接続されている、 ことを特徴とする半導体記憶装置。 - 【請求項2】前記第2の昇圧電位発生回路を、外部クロ
ック信号と同期した信号で駆動することを特徴とする請
求項1記載の半導体記憶装置。 - 【請求項3】外部クロック信号と同期した信号を周波数
変換する分周回路を備え、前記第2の昇圧電位発生回路
を分周回路の出力信号によって駆動する、ことを特徴と
する請求項1記載の半導体記憶装置。 - 【請求項4】前記第2の昇圧電位発生回路が、リード動
作時すなわち出力回路が活性化する時にのみ動作し、前
記第1の昇圧電位発生回路による昇圧電位の供給を補佐
することを特徴とする半導体記憶装置。 - 【請求項5】前記第2の昇圧電位発生回路をリングオシ
レータ回路の出力信号によって駆動することを特徴とす
る請求項1記載の半導体記憶装置。 - 【請求項6】昇圧電位を発生させる第1の昇圧電位発生
手段及び第2の昇圧電位発生手段を備え、 前記第1の昇圧電位発生手段及び第2の昇圧電位発生手
段の出力を接続し、 前記第1の昇圧電位発生手段を駆動する信号として、リ
ングオシレー夕の出力を用い、 前記第2の昇圧電位発生手段を駆動する信号として、外
部から入力されるクロック信号を内部クロック発生手段
で変換した前記クロック信号と同期した内部クロック信
号又は該内部クロック信号を分周した信号を用い、 昇圧出力は、メモリセルアレイのワード線を選択する駆
動信号に供給されると共に、出力回路の高電位側トラン
ジスタのゲート入力として接続され、 前記内部クロック発生手段及び前記第2の昇圧電位発生
手段は、リード動作時すなわち、前記出力回路からデー
タが出力している状態の時のみ活性化され、前記メモリ
セルアレイ、及び前記出力回路がともに昇圧電位を用い
る時の昇圧電位の供給を補佐する、ことを特徴とする半
導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9216024A JPH1145574A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
US09/120,739 US5881000A (en) | 1997-07-25 | 1998-07-23 | Semiconductor memory device having booster supplying step-up voltage exclusively to output circuit for burst |
KR1019980029694A KR19990014107A (ko) | 1997-07-25 | 1998-07-23 | 스텝업 전압을 버스트 액세스용 출력회로에 독점적으로 공급하는 부스터를 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9216024A JPH1145574A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1145574A true JPH1145574A (ja) | 1999-02-16 |
Family
ID=16682110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9216024A Pending JPH1145574A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5881000A (ja) |
JP (1) | JPH1145574A (ja) |
KR (1) | KR19990014107A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6226206B1 (en) | 1998-03-12 | 2001-05-01 | Nec Corporation | Semiconductor memory device including boost circuit |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11328973A (ja) * | 1998-05-20 | 1999-11-30 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
US7149132B2 (en) * | 2004-09-24 | 2006-12-12 | Ovonyx, Inc. | Biasing circuit for use in a non-volatile memory device |
WO2007005634A1 (en) * | 2005-07-04 | 2007-01-11 | Micron Technology, Inc. | Low power multiple bit sense amplifier |
ITRM20050353A1 (it) * | 2005-07-04 | 2007-01-05 | Micron Technology Inc | Amplificatore di rilevazione di piu' bit a bassa potenza. |
TWI324443B (en) * | 2006-01-24 | 2010-05-01 | Au Optronics Corp | Transistor level shifter circuit |
KR100781855B1 (ko) * | 2006-04-21 | 2007-12-03 | 주식회사 하이닉스반도체 | Rfid의 전압 펌핑 회로 |
KR20100095250A (ko) * | 2009-02-20 | 2010-08-30 | 삼성전자주식회사 | 전원 노이즈를 줄일 수 있는 반도체 메모리 장치 |
JP6974549B1 (ja) * | 2020-07-17 | 2021-12-01 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリ装置およびその入出力バッファ制御方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0620471A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | ダイナミック型ram |
KR0157334B1 (ko) * | 1993-11-17 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 전압 승압회로 |
JPH0850789A (ja) * | 1994-05-31 | 1996-02-20 | Sanyo Electric Co Ltd | 記憶装置 |
JPH0869693A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
-
1997
- 1997-07-25 JP JP9216024A patent/JPH1145574A/ja active Pending
-
1998
- 1998-07-23 US US09/120,739 patent/US5881000A/en not_active Expired - Fee Related
- 1998-07-23 KR KR1019980029694A patent/KR19990014107A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6226206B1 (en) | 1998-03-12 | 2001-05-01 | Nec Corporation | Semiconductor memory device including boost circuit |
Also Published As
Publication number | Publication date |
---|---|
KR19990014107A (ko) | 1999-02-25 |
US5881000A (en) | 1999-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4455628A (en) | Substrate bias generating circuit | |
US5786711A (en) | Data output buffer for use in a semiconductor memory device | |
KR100279296B1 (ko) | 승압 전압 발생 회로 | |
JPH10309076A (ja) | 同期式昇圧電圧発生器 | |
JPH1145574A (ja) | 半導体記憶装置 | |
KR100347355B1 (ko) | 승압회로및그구동방법 | |
JPH021456B2 (ja) | ||
KR100294584B1 (ko) | 반도체메모리장치의기판바이어스전압발생회로 | |
US6831500B2 (en) | Noise-reduced voltage boosting circuit | |
JP2005276408A (ja) | 半導体素子における高電圧の発生回路及びその方法 | |
JP2006060995A (ja) | チャージポンプ回路 | |
JPH11260053A (ja) | 半導体記憶装置の昇圧回路 | |
US6414882B1 (en) | Low voltage charge pump apparatus and method | |
US5587956A (en) | Semiconductor memory device having function of generating boosted potential | |
JPH08235859A (ja) | 半導体メモリの昇圧回路 | |
US4914323A (en) | Boot-strap type signal generating circuit | |
KR100316982B1 (ko) | 2개의 n-채널 mos 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치 | |
JPH01134796A (ja) | 不揮発性半導体記憶装置 | |
JP2002184177A (ja) | チャージポンプ装置 | |
JP2797837B2 (ja) | ブースト電位発生回路 | |
JP3396555B2 (ja) | 半導体ポンプ回路 | |
JPH1084272A (ja) | 出力バッファ回路 | |
JPH07287980A (ja) | 半導体記憶装置の電源電圧発生回路 | |
JP3432318B2 (ja) | 半導体装置 | |
JPS63204596A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |