JPH03218667A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にスタティック型の
メモリセルを多数集積するスタティックＲ　Ａ　Ｍに好
適な半導体記憶装置に関する。

〔従来の技術〕

従来、高抵抗型負荷を用いたＳＲＡＭセルに関しては１
９８９　シンポジウム・オン・ヴイエルエスアイ・テク
ノロジー、ダイジェスト・オブ・テクニカル・ペーパズ
（１９８９年）第６１頁から第６２頁（１９８９　Ｓｙ
ｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇ
ｙ，Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐ
ｅｒｓ　（１９８９）　ｐｐ６１−６２、以下第１の従
来技術と言う）に記載されている。

一方、ポリシリコンＴ　Ｆ　Ｔ　（Ｔｈｉｎ　Ｆｉｌｍ
　Ｔｒａｎ−ｓｉｓｔｏｒ）を用いたＳＲＡＭのセルに
関しては、ｌ９８９　シンポジウム・オン・ヴイエルニ
スアイ・サーキット、ダイジェスト・オブ・テクニカル
・ペーパズ（１９８９年）第２９頁から第３０頁（１９
８９　Ｓｙａ＋ｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒ
ｃｕｉｔ，　Ｄｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃａｌ　
Ｐａｐｅｒｓ　（１９８９）　ｐｐ２９−３０、以下第
２の従来技術と言う）に記載されている。

また、ワード線をパルス糠動ずることに関しては　１９
８５，アイ・イー・イー・イー，インタナショナル・ソ
リッド・ステート・サーキッッ・コンファラス，ダイジ
ェスト・オブ・テクニカル・ペーパーズ第５８頁から第
５９頁（１９８２　ＩＥＥＥ　Ｉｎｔｅｒ−ｎａｔｉｏ
ｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　ｃｉｒｃｕｉｔｓ　
Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ
ｎｉｃａｌ　ｐａｐｅｒｓ，　ｐｐ５８−５９、以下第
３の従来技術と言う）に記載のものがある。

〔発明が解決しようとする課題〕

上記第１の従来技術は、高抵抗型負荷を持つＳＲＡＭの
セルにおいては、十分なノイズマージンを確保するため
に駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴの電流駆動能力
の比すなわちいわゆるレシオを３以上にする必要がある
ことを示している。この場合、恥動ＭＯＳＦＥＴが十分
な電流駆動能力を得るためにそのチャネル幅を転送ＭＯ
ＳＦＥＴのチャネル幅の３倍以上なければならず、これ
以上チャネル幅を小さくしてメモリセルを縮小すること
は困難であった。また、上記従来例は，転送Ｍ　Ｏ　Ｓ
　ＦＥ　Ｔのチャネル方向と、駆動ＭＯＳＦＥＴのチャ
ネル方向が直角に配置されており、その結果、転送ＭＯ
ＳＦＥＴのソース領域及び駆動ＭＯＳＦＥＴのドレイン
領域“どなる高不純物濃度領域の面積が増大し、これに
より、メモリセル面積をさらに縮小することが難しくな
る。

また、上記高不純物濃度領域にキャリアが収集されるこ
とによって引き起こされるいわゆるアルファ線によるソ
フトエラーに対して弱くなることが予想される。

また、上記第２の従来技術は、ポリシリコンＴＦＴをＳ
ＲＡＭのメモリセルに用いることによって、アルファ線
によるソフトエラー耐性やメモリセルの電気的安定性が
増すことからＳＲＡＭではよく用いられるポリシリコン
抵抗負荷型のメモリセルよりも低電圧動作が可能である
ことを示したものである。しかしながら、上記第２の従
来技術においても基板上に作られる駆動ＭＯＳＦＥＴの
チャネル幅は従来の抵抗負荷型セルと同様の太きさが必
要であるとしており、これ以上のメモリセル面積の縮小
は困難であった。

また、上記第３の従来技術は、長いサイクル時間におけ
るメモリセルに流れる電流を小さくするために、ワード
線をパルス駆動している。この時のパルス幅は最小サイ
クル時間とほぼ同等に設定すれば、長いサイクル時間に
おいてメモリセルに電流が流れる時間を短くして、平均
の電流を小さくすることが可能である。しかし、最小サ
イクル時間でメモリを動作させる場合は、ワード線がパ
ルス駆動されず、むしろワード線が常時活性化される状
態になる。この時メモリセル内の節点に蓄積されている
電荷が転送ＭＯＳＦＥＴからビット線へ流れて，節点の
電位が低下する問題があった。

レシオが３以上あればこの節点電位の低下によっても情
報が破壊されることは無かったが、レシオが３以下の場
合には、節点の電位が低下すると、いずれは２つの節点
の電位が逆転し，情報が破壊される問題があった。

一方、本発明者等は、第３図に示す如きＳーＲ　Ａ　Ｍ
セルにおいて、２つの訃動ＭＯＳＦＥＴＭｌ，Ｍ２の実
質的なチャネル長Ｌ　ＤＥＦＦ、実質的なチャネル幅Ｗ
ＤＥＦＦとし、２つの転送ＭＯＳＦＥＴＭ　３　，Ｍ４
の実質的なチャネル長Ｌ　ＴＥＦＦ、実質的なチャネル
幅ＷＴＥＦＦに関して、 （ＷＤＥＦＦ／　Ｌ　ＤＥＦＦ）　／　（ＷＴＥＦＦ／
　Ｌ　ＴＥＦＦ）　＜　３なるセルレシオによって、Ｓ
ＲＡＭセルのセルサイズの縮小を検討したところ、下記
の如きセルからの情報読み出し時のセル情報の反転の問
題が生しることを見出した。

すなわち、第３図において、セルからの情報読み出し前
には、能動ＭＯＳＦＥＴ　Ｍｌ　　がオフ，旺動ＭＯＳ
ＦＥＴＭ２　　がオンとなっている状態を想定する。従
って、セルの左側の情報蓄積ノードの高レベルＶ｝Ｉと
なっており、セルの右側の情報蓄積ノードの低レベルｖ
しどなっている。

セルからの情報読み出しのため、ワード線７を高レベル
の電源電圧Ｖｃｃとすると、転送ＭＯＳＦＥＴＭ３，Ｍ
４がオンとなる。一方、一対のビット線８に接続された
ビット線負荷９，１０等の作用によって、この一対のピ
ント線８の電圧は高レ・＼ルの電源電圧Ｖｃｃとなる。

もし、セルレシオが（ＷＤＥＦＦ／　Ｌ　ＤＥＦＦ）　
／　（ＷＴＥＦＦ／　Ｌ　ＴＥＦＦ）　＜　３に設定さ
れている場合、オン状態の転送ＭＯＳＦＥＴ　Ｍ３，Ｍ
４（７）イ：／ピーダンスハオン状態の駆動ＭＯＳＦＥ
Ｔ　Ｍ２のインピーダンスに近い値になる。

従って、ビット線８の高レベル電圧によって低レベルｖ
しにあったセルの右側の情報蓄積ノードの電圧が關動Ｍ
ＯＳＦＥＴ　Ｍｌ　　のしきい値電圧ｖｔｈに近い電圧
にまで上昇することになる。

一方、ＭＯＳＦＥＴのゲート・ソース間にしきい値電圧
ｖｔｈに近い電圧が印加されると、そのドレイン・ソー
ス経路には１×１０−’Ａ程度の電流Ｉしが流れること
になる。

従って、オフ状態にあった駆動ＭＯＳＦＥＴＭ１の電流
ＩＬが大きくなり，セルの左側の情報蓄積ノードの高レ
ベルＶＨが低下してしまい、ついにはセル情報が不所望
に反転してしまうことになる。

従って、このようなセル情報の不所望な反転を防止する
ためには、第３図のメモリセルにおいて、メモリセルの
一対の負荷１，２を低インピーダンスとして、上述の電
流エしより大きな負荷電流ＩＲが負荷１に流れるように
すれば良い。このように、上述の電流ＩＬを負荷電流Ｉ
Ｒ小さくなるように設定することによって、左側の情報
蓄積ノードの電位は高レベルＶＨに維持され、セル情報
の不所望な反転を防止することが可能となる。

しかしながら、この方法では、一対の負荷１，２が低イ
ンピーダンスであるため、データ線７を非活性レベルと
するメモリセルデータ保持状態でメモリセルにより消費
される電力が著しく増大すると言う問題も本発明者等の
検討により明らかとされた。

本発明は上記の如き本発明者等の検討結果を基にしてな
されたものであり、その目的とするところは、より小さ
なセルレシオにおいても、電気的安定性を確保し、メモ
リセルの面積を低減し、かつメモリセルの消費電力を削
減することにある。

〔課題を解決するための手段〕

本発明の代表的な実施例によれば、上記目的は以下のよ
うにして達成されることができる。

すなわち、２つの駆動ＭＯＳＦＥＴの実質的なチャネル
長をＬ　ＤＥＦＦ、実質的なチャネル幅をＷＤＥＦＦと
し、２つの転送ＭＯＳＦＥＴ（７）実質的なチャネル長
をＬ　ＴＥＦＦ、実質的なチャネル幅をＷＴＥＦＦとし
た時のセルレシオＲを、Ｒ　＝　（ＷＤＥＦＦ／　Ｌ　
ＤＥＦＦ）　／　（ＷＴＥＦＦ／　Ｌ　ＴＥＦＦ）　＜
　３とする。

また、一対の負荷をそれに流れる電流が一対の情報ノー
ドの電位に従って変化するところの能動負荷ＦＥＴとす
る。また、この能動負荷に流れる最大電流ＩＲは、上述
の電流エしより大きな値に設定されている， 尚、一対の能動負荷ＦＥＴの最大電流ＩＲの上記設定は
、この一対の能動負荷ＦＥＴのチャンネル長とチャンネ
ル幅とを設定することにより容易に可能である。

さらに、この一対の能動負荷は、駆動ＭＯＳＦＥＴ及び
転送ＭＯＳＦＥＴの上層に積層されたポリシリコンＴＦ
Ｔにより楕成されている。

〔作用〕

セルレシオは小さく設定され、能動負荷としてのポリシ
リコンＴＦＴは駆動あるいは転送ＭＯＳＦＥＴの上部に
作られているので、メモリセルの占有面積を小さくする
ことが可能となる。

また、能動負荷としてのポリシリコンＴＦＴに流れる電
流ＩＲは上述の電流ＩＬより大きな値に設定されている
ので，セル情報の不所望な反転を防止することが可能と
なる。

また、データ線（７）を非活性レベルとするメモリセル
データ保持状態で一対の情報蓄積ノードの電位が安定化
された条件では、低電位（■し）の情報蓄積ノードにゲ
ートが接続された一方の駆動ＭＯＳＦＥＴ（３）の微小
なオフ電流と高電位（ＶＨ）の情報蓄積ノードにゲート
が接続された一対のポリシリコンＴＦＴ（２）の微小な
オフ電流とのみがデータ保持状態のセルの消費電流とし
てセルに流れることになる。かくして、データ保持状態
のメモリセルの消費電力を削減することができる（第１
図参照）。

本発明の他の目的とその他の特徴は，以下の実施例から
明らかとなろう。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図（ａ）は本発明の実施例の回路図を示し、第１図
（ｂ）は本発明の実施例の断面図を示したものである。

第１図（ａ）において，１，２は能動負荷としてのＰチ
ャンネルのポリシリコンＴＦＴ，３．４はＮチャンネル
の駆動ＭＯＳＦＥＴでその実効チャネル長はＷＤＥＦＦ
、実効チャネル幅はＬ　ＤＥＦＦである。

また、５，６はＮチャンネルの転送ＭＯＳＦＥＴで、実
効チャネル長はＷＴＥＦＦ、実効チャネル幅はＬ　ＴＥ
ＦＦである。また、７はワード線、８はビット線である
。ここで実効チャネル幅ＷＥＦＦは加工チャネル幅をＷ
Ｍ，チャネル幅のオフセット値をΔＷとすると、Ｗ　Ｅ
ＦＦ　＝　Ｗ　Ｍ一ΔＷであたえられ、実効チャネル長
Ｌ　ＥＦＰは加工チャネル幅をＬＭ、チャネル幅のオフ
セット値をΔＬとすると、Ｌ＋：ＦＦ＝ＬＨ一ΔＬで与
えられる値である。

第１図（ｂ）の断面図では、シリコン基板上のＰウエル
内にＮチャネル型のＭＯＳＦＥＴが作られている。この
Ｎチャネル型のＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極１
１は第１層ポリシリコンである。さらに、その上に第２
層ポリシリコンをゲート電極１２とし、第３層ポリシリ
コンをチャネル１３としたＰチャネル型のポリシリコン
のＴＦＴが作られている。

本実施例は、第１図（ｂ）のように、ポリシリコンＴＦ
Ｔが転送ＭＯＳＦＥＴ．駆動ＭＯＳＦＥＴの上部に作ら
れている構造において、さらにメモリセルレシオ（　Ｗ
ＤＥＦＦ／　Ｌ　ＤＥＦＦ）　／　（ＷＴＥＦＦ／ＬＴ
ＥＦＦ）が３より小さいことを特徴とするものである。

従来技術によるメモリセルでは、このメモリセルレシオ
は３以上なければ電気的安定性を満足することができな
かったので、ＷＤＥＦＦはＷＴＥＦＦの３倍以上なけれ
ばならなかった。

しかし、本実施例では先に説明したように、セルからの
情報読み出し時に、１×１０−’Ａ以上のオン電流を流
すことができる能動負荷としてのポリシリコンのＴＦＴ
Ｉ，２をメモリセルに用いているために、メモリセルレ
シオを３より小さくすることができ、結果として、ＷＤ
ＥＦＦを従来よりも小さくすることが可能である。

しかも、ポリシリコンＴＦＴは第１図（ｂ）で示すよう
に恥動あるいは転送ＭＯＳＦＥＴの上部に作られている
ので、メモリセルの占有面積を大きくする原因とはなら
ない。従って、本実施例においては従来のセルよりも占
有面積を小さくすることが可能である。

第２図は本発明の根拠となる電気的安定性のシミュレー
ション波形を示したものである。第２図（ａ）はＳＲＡ
Ｍメモリセルの回路図であり、メモリセルの左側のノー
ドをｖ１、右側のノードをｖ２とする。左側の情報ノー
ドには負荷素子Ｌ１、右側の情報ノードには負荷素子Ｌ
２が接続されている。また、メモリセル内の駆動ＭＯＳ
ＦＥＴの？ャネル長及びしきい電圧は左右の駆動ＭＯＳ
ＦＥＴでそれぞれ１５％程の差をつけて、このメモリセ
ルがある一定の方向のラッチが掛かりやすくなるように
なっている。すなわち、■■のノードが高電位に成りや
すくなるようにセル内の駆動ＭＯＳＦＥＴにアンバラン
スがあるとする。

この時負荷の電源ｖｃｃ、及びワード線の電圧Ｖｔｉが
４Ｖ，ビット線の電圧を４ｖにした時のＶ■とＶ２の電
圧の関係を示したものが第２図（ｂ），（ｃ），（ｄ）
，（ｅ）である。

第２図（ｂ），（ｃ）は負荷素子がポリシリコンＴＦＴ
の場合であり、第２図（ｄ），（ｅ）は負荷素子がポリ
シリコンでできた高抵抗の場合を示したものである。そ
れぞれの図の中には曲線が２本ずつ描かれているが、こ
れはｖ４を強制的に変えて■２　を見た場合と、■２を
強制的に変えてＶ■を見た場合をそれぞれ示しており、
これらの曲線の交点はメモリセルの安定点を表している
。

第２図（ｅ）で示すように、負荷が高抵抗でかつセルレ
シオが３の場合ははっきりとした交点が３つ表われる。

真中の交点は準安定点であり、メモリセル内のノート電
圧は両側の交点において最も安定な状態を示すことにな
る。従って、高抵抗負荷の場合にはセルレシオが３あれ
ば両側の交点において安定状態がある。すなわち、情報
を保持し続けることができる。

しかしながら、第２図（ｄ）に示すように、高抵抗負荷
の場合においてセルレシオが２の場合には、交点が２つ
しか表われない。従って高抵抗負荷のメモリセルではセ
ルレシオが２の場合には情報を蓄えることができなかっ
た。従って、高抵抗負荷の場合においてはセルレシオを
３以上にしてメモリセルの動作の安定化を図る必要があ
った。

一方、ポリシリコンＴＦＴを使ったセルの場合には、第
２図（ｂ）で示すように、セルレシオが２の場合におい
ても交点が３つ表われている。これは、負荷が能動素子
であるポリシリコンＴＦＴであるために、負荷の等価抵
抗を下げることができることによるものである。従って
、ポリシリコンＴＦＴを使ったセルでは，セルレシオを
３より小さい値にすることが可能である。

第３図はＳＲＡＭセルの負荷の電流の効果を説明する図
である。第３図の上部の図はメモリセルの回路図を示し
ている。第３図の回路図において，ＶＨは高い電圧の情
報ノード電位、■しは低い電圧の情報ノード電位、エし
は低い情報ノード電位ｖしに応答する駆動ＭＯＳＦＥＴ
　Ｍｌ　　に流れる電流である。

また、第３図の回路図において、ＩＲはメモリセルの負
荷１，２に流れる電流であり、負荷としてポリシリコン
ＴＦＴを使ったセルにおいて、ＴＦＴのオン電流に相当
する。メモリセルから情報を読み出す場合、高い情報ノ
ード電位ＶＨは、電流ＩＬ　，ＩＲの大小関係で決まる
電圧である。

従って、電流Ｉしが大きくなると負荷に流九る電流ＩＲ
よって情報ノード電位ＶＨを高い電圧に維持できなくな
り、最後には情報が反転されることになる。

読み出し状態においてＶＨ　：Ｖｃｃ，ビット線８の電
位をＶｃｃ＋セルレシオをβとすると、低い情報ノート
電位Ｖしは次の式で与えられる。

ＶＬ＝　（Ｖｃｃ　　ＶＴＨＯ）　Ｘ　（１−β／ｉ　
）ここでＶ　ＴＨＯは大電流動作領域のしきい値電圧で
ある。上式を電源電圧をパラメータとしてプロットした
のが第３図の下の図である。この図の縦軸には低い情報
ノード電圧のノード電位ＶＬ　と同時にこの低い情報ノ
ード電圧ｖしに応答する駆動ＭＯＳＦＥＴ　Ｍｌ　　の
電流ＩＬが同時に示されている。すなわ・ち、低い情報
ノード電圧ＶＬがＭＯＳＦＥＴのしきい値電圧である０
．５５Ｖ　の場合、ＩＬは１×１０−”Ａとなる。従っ
てＶｔ．が０．５５Ｖ　になるセルレシオ及び電源電圧
の条件においては負荷に流れる電流ＩＲは１×１０−’
Ａ以上ないと、ＩＬ＞ＩＲとなりＶＨが下がる。そして
，セル情報が反転することになる。第３図において、Ｖ
ｃｃが５ｖの場合、セルレシオが３以下になるとｖしが
０．５５Ｖ　のしきい値電圧以上になる。従って、高抵
抗負荷のセル場合のようにＩＲが１０−’Ａ以下の場合
にはレシオが３以下ではＶＨが下がり情報が維持できな
くなる。

これに対して、第１図の本発明の実施例ように能動負荷
としてのポリシリコンＴＦＴＩ，２によって負荷の電流
が１×１０−’Ａ以上ある場合には、レシオが３以下に
でもセル情報を維持できることになる。

言い換えると、電源電圧Ｖｃｃが５ｖの場合でセルレシ
オを２．５５　まで、電源電圧Ｖｃｃが４ｖの場合でセ
ルレシオ１．７５　までは、ＶＬは０．５５ｖ以下であ
るので、ポリシリコンＴＦＴＩ，２の電流が１×１０′
−！ｌＡ以上あればセル情報を維持できる。

このように、第１図の本実施例においてはメモリセルの
レシオを３以下に下げてもセル情報が反転せず保たれる
。結果として、本実施例においてはメモリセルのレシオ
を下げることによって駆動ＭＯＳ　　ＦＥＴ，Ｍｌ，Ｍ
２のチャネル幅ＷＤＥＦＦを従来より小さくし、メモリ
セルの面積を従来より小さくすることが可能である。

第４図（ａ），（ｂ）は本発明の実施例によるメモリセ
ルのレイアウト図を示したものである。尚，第４図（ａ
）と第４図（ｂ）は、同しメモリセルのレイアウト図で
あるが、図面の複雑さを防ぐために分けて書いたもので
ある。

第４図（ａ）において、４１，４２，４３．４４はＭＯ
ＳＦＥＴのゲート電極を形成する第１層目のポリシリコ
ン層、４５は素子分離のための厚いフィールド酸化膜の
端部を示す線であり、この線４５の内側に形成された薄
いゲート酸化膜と第１層目のポリシリコン層４１〜４４
のオーバーラップした部分に第１図のＭＯＳＦＥＴ３，
４，５，６のチャネル部分（点々を付した部分）が形成
され、オーバーラップしない部分はＭＯＳＦＥＴのソー
スまたはドレイン領域となる高不純物濃度領域である。

このうち、４６．４７の高不純物濃度領域はメモリセル
内の情報蓄積ノード、６２はメモリセルの接地電極とな
るノードである。また、４８．４９はコンタクトホール
であり、第２層目のポリシリコン層５２により高不純物
濃度領域４６　（ＭＯＳＦＥＴ３．５が接続された情報
蓄積ノード）とポリシリコン層４３（駆動ＭＯＳＦＥＴ
４のゲート電極）とを接続している。同様に５０，５１
はコンタクトホールであり、第２層目のポリシリコン層
５３により高不純物濃度領域４７（ＭＯＳＦＥＴ４．６
が接続された情報蓄積ノード）とポリシリコン層４２（
駆動ＭＯＳＦＥＴ３のゲート電極）とを接続している。

これらの接続によりメモリセル内のフリップフロップ回
路を形成している。

一方、前述の第２層目のポリシリコン層５２，５３は第
４図（ｂ）に示すように第１図の能動負荷としてのポリ
シリコンＴＦＴＩ，２の下層ゲート電極も兼ねており、
他のゲート絶縁膜を介して第３層目のポリシリコン層５
４がこのゲート電極とオーバーラップする部分がポリシ
リコンによるＴＦＴＩ，２のチャネル部分となっている
。なお、コンタクトホーノレ５５，５６は第２層目のポ
リシリコン５３．５２と第３層目のポリシリコン５４Ａ
，５４Ｂを接続するためのものである。

第４図（ｂ）において第３層目のポリシリコン５４の斜
線部は、ボロンが高濃度にイオン注入されることにより
能動負荷としてのポリシリコンＴＦＴＩ，２のソースお
よびトレイン領域となっている部分を示している。一方
、第４のコンタクトホール５７Ａ，５７Ｂはそれぞれ５
８Ａ，５８Ｂの最上層アルミニウム配線層に接続されて
ビット線８を形成している。また、６０はメモリセルの
接地配線であり、第１のコンタクトホール６１を介して
，高不純物濃度領域６２に接続されている。

尚、この接地線６０は第１層目と第２層目のポリシリコ
ンの間に配置された中間層のポリシリコンで形成されて
いる。

第４図（ａ），（ｂ）で示すように、本実施例において
はＭＯＳＦＥＴのゲート電極となる層である４１，４２
，４３．４４は平行に配置されている。

従来、ＳＲＡＭメモリセルのレイアウトにおいては、能
動ＭＯＳＦＥＴのチャネル幅を広くしなければならなか
ったので、４１．４４のポリシリコン層と、４２、４３
のポリシリコン層はそれぞれ垂直に配置した方が面積が
小さくなり、従来例でもそのようになっている。しかし
、本実施例ではメモリセルのレシオは小さくても良いた
め，駆動ＭＯＳＦＥＴ（７）ゲートの幅を転送ＭＯＳＦ
ＥＴ（７）ゲート幅に比べて極端に大きくしなくても良
くなり、これらの駈動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴ
の電極を平行に配置しても、メモリセル面積の大きな増
加はない。これらの電極は同じポリシリコン層で作られ
ているために平行に配置された場合、お互いの距離は最
小加工寸法によって規定されることになる。従って、こ
れらのポリシリコン層によってはさまれた高不純物濃度
領域４６．４７は必然的に非常に小さな面積となるいえ
る。

文献（Ｔ．　Ｔｏｙａｂｅ，　ｅｔ　ａｌ．，”Ａ　Ｓ
ｏｆｔ　ＥｒｒｏｒＲａｔｅ　Ｍｏｄｅｌ　ｆｏｒ　Ｍ
ＯＳ　Ｄｙｎａｍｉｃ　ＲＡＭ’ｓ”，　ＩＥＥＥＴｒ
ａｎｓ．Ｅ１ｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ
．　ＥＤ−２９（１９８２）　ｐ．７３２）によれば、
半導体基板にアルファ線が入射されたとき生成される電
子が情報蓄積ノードである高不純物濃度領域に収集され
、これがアルファ線によるソフトエラーを引き起こすと
されている。

この文献においてはまた、収集される電子の量は高不純
物濃度濃度の面積が小さいほど少なくなるとしている。

従って、高濃度不純物領域の面積を非常に小さくできる
本実施例においては収集する電子の数を小さくし、アル
ファ線によるソフトエラーの確率を非常に小さくできる
効果がある。

一方、メモリセルを安定に動作させるためには後述する
ように蓄積ノード電圧を高く保つ必要がある。

第５図は読み出し動作のときに蓄積されている情報が保
たれる場合（第５図（ａ））と情報が破壊される場合（
第５図（ｂ））のシミュレーション波形を示したもので
ある。図中Ｖｗはワード線電圧，Ｖｏは情報が蓄えられ
ている高電圧ノード電位、Ｖｔ，は低電圧ノード電位を
示している。両者の違いはワード線の立ち上がる前の高
電圧ノード電位の違いにある。すなわち、高電圧ノード
電位が高い第５図（ａ）の場合には情報が保たれるが、
高電圧ノード電位が低い第５図（ｂ）の場合には情報が
逆転してしまうことになる。従って、安定な動作のため
にはワード線が立ち上がって情報を読み出す直前の高電
圧ノード電位を高く保つ必要がある。

第６図は本発明の実施例によるワード線恥動方法を示し
たものであり、第６図（ａ）は波形図、第６図（ｂ）は
ブロック図である。本発明はアドレス信号Ａｉ　が遷移
するに従って発生するＡＴＤパルスを用いることが前提
となっている。ＡＴＤパルスが発生すると遅延回路内で
そのパルスを引き延ばしてワード線の活性化信号φＷＤ
を発生しその信号によりワード線を立ち上げてメモリセ
ル内の情報を読みだす６従来では，第６図（ａ）の波形
図内の点線で示すように、ワード線の活性化信号φＷＯ
は最小サイクル時間ｔ　ｃｙｃａｅ（半導体メモリのア
クセス時間で決定されるアドレス遷移と次のアドレス遷
移との間の時間間隔）と同じ長さもしくは、それより長
く設定される。従って、もし従来、アドレスの変化が最
小サイクル時間で行われた場合にはワード線の活性化信
号は連続的に活性化される。従って、ワード線も連続的
に立ち上がったままになる。この場合にはセルレシオが
３以下のメモリセルの高電圧ノードの電圧は低し続けて
、やがてセル情報は反転することになる。しかしながら
，本実施例においてはワード線７の活性化信号φｗｏが
最小サイクル時間ｔ　ｃｙｃｔｅの途中で非活性化され
るので、その中断の間に第１図のポリシリコンＴＦＴＩ
，２の電流によって高電圧ノードが充電され、再び電源
電圧Ｖｃｃレベルに復帰するのでセル情報が反転するこ
とがなくなる。従って，本実施例においては最小サイク
ル時間ｔ　ｃｙｃｍｅごとにアドレスＡ，が変化しても
メモリセル内の情報が反転することを防ぎ、メモリセル
の電気的安定性を得ることができる。

第７図は本発明の実施例によるセンスアンプ、データ出
力回路等を示すの回路図であり、第８図は第７図の回路
の波形図である。本実施例では第６の実施例と同様ワー
ド線の活性化信号φｗｏはサイクルの途中で中断するよ
うになっているが、ワード線の活性化が中断することに
伴ってデータ出力回路にワード線が非活性状態のあいだ
データを保持するラッチ回路を設けたものである。

第７図及び第８図に示すように、本実施例においてはワ
ード線活性化信号φｗｏによってワード線が活性化しメ
モリセル内の信号をデータ線ｄ，ｄに出力する。データ
線の信号は共通データ線に出力されセンスアンプで増幅
されＤｏ，Ｄｏの信号になる。増幅された信号はマルチ
プレクサとラッチ入力回路を通してラッチ回路に入る。

ラッチ入力回路は上述のＡＴＤパルスから作られるパル
スφＬｌｎにより制御されているが、φＷＤが活性化さ
れてワード線が活性化されている時のみφＬｌｎが活性
化されている。ラッチ回路に入った信号はラッチに書き
込まれると同時にデータ出力回路を通してデータ出力ピ
ンＤＯｕｔ端子にデータを出力する。一方、データ線が
非活性化されると、データ線，共通データ線にデータ信
号が出力されなくなるのでセンスアンプの出力信号は中
間的な電位となる。しかし、この時同時にφＬｉｎが非
活性化されてラッチ回路へ信号が入力されなくなる。従
って、ラッチ回路に蓄積されているデータ信号がそのま
まデータ出力回路に入力され、データ出力ピンにデータ
を出力し続けることが可能である。

これらの動作のあいだ、メモリセル内のノードの電圧は
第６図の実施例と同様、ワード線が活性化状態の場合に
は高電位ノード電圧が下がろうとするが、ワード線が非
活性状態の間にポリシリコンＴＦＴの電流によって高電
圧ノードが充電され、再び電源電圧Ｖｃｃレベルに復帰
するのでセル情報が反転することがなくなる。従って、
第７図および第８図の本実施例においても最小サイクル
時間ごとにアドレスが変化してもメモリセル内の情報が
反転することを防ぎ，メモリセルの電気的安定性を得る
ことができる。

〔発明の効果〕

以上述べたように本発明によって、ＳＲＡＭのメモリセ
ルの面積の縮小と、対アルファ線強化と，電気的安定性
の強化と、低消費電力をもたらす効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路図と断面図とを示し、第
２図は本発明の根拠となる電気的安定性のシミュレーシ
ョン波形を示す図を示し、第３図はＳＲＡＭセルの負荷
の電流の効果を説明する図であり，第４図は本発明の実
施例によるメモリセルのレイアウト図を示し、第５図は
読み出し動作時にメモリセルに蓄積されている情報が保
たれる場合と情報が破壊される場合のシミュレーション
波形を示す図であり、第６図は本発明の実施例によるワ
ード線駆動方法の波形回とブロック図を示し、第７図と
第８図は本発明の実施例によるセンスアンプ，データ出
力回路等を示す回路図とこの回路の動作波形図である。 １，２・・・ポリシリコンＴＦＴ、３，４・・・廃動） ラ５氾 ψ＜ノ ■ ｌ 図 Ｃ（Ｌ） 回隊固 （ｂ）ｐ面 図 Ｖ ３ 図 ＩＬ　ＣＡ） ％　（’Ｉ） し冫丁 第 ４ 図 ＜（１−） Ｃｂ） 舅 ５ 図 （＾ラ （ｂ） 丁ｊ閃Ｅ（ｎｓ） 第　６　　図 （６し冫　うｌプｆプ図 （ｂ） フ゛ロゾフ図 不 ７ 園 マノけフ゛Ｌ７デ 劣 ３ 図

Claims (1)

1. 【特許請求の範囲】 １、第一導電型の２つの駆動ＭＯＳＦＥＴと２つの転送
   ＭＯＳＦＥＴとから構成されたスタティック型のメモリ
   セルが半導体基体に形成された半導体記憶装置であって
   、 上記メモリセルの能動負荷として第二導電型の２つのＦ
   ＥＴが上記４つのＭＯＳＦＥＴの上部に形成されてなり
   、 上記２つの駆動ＭＯＳＦＥＴの実質的なチャネル長ＬＤ
   ＥＦＦ、実質的なチャネル幅ＷＤＥＦＦおよび上記２つ
   の転送ＭＯＳＦＥＴの実質的なチャネル長ＬＴＥＦＦ、
   実質的なチャネル幅ＷＴＥＦＦに関して、 （ＷＤＥＦＦ／ＬＤＥＦＦ）／（ＷＴＥＦＦ／ＬＴＥＦ
   Ｆ）＜３なる条件が設定され、 上記能動負荷ＦＥＴの電流が１×１０＾−＾８Ａ以上に
   設定されていることを特徴とする半導体記憶装置。 ２、特許請求の範囲第１項記載の半導体記憶装置におい
   て、 上記能動負荷ＦＥＴはポリシリコンＴＦＴであることを
   特徴とする半導体記憶装置。 ３、特許請求の範囲第２項記載の半導体記憶装置におい
   て、上記転送ＭＯＳＦＥＴを導通状態にするワード線の
   電圧パルスの幅ｔ＿Ｗ＿Ｄ、半導体記憶装置の最小サイ
   クル時間ｔ＿ｃ＿ｙ＿ｃ＿ｌ＿ｅに関し、ｔ＿Ｗ＿Ｄ＜
   ｔ＿ｃ＿ｙ＿ｃ＿ｌ＿ｅ なる条件を設定することにより、上記転送 ＭＯＳＦＥＴが非導通状態となる時間を設け、上記非導
   通状態となる時間に上記ポリシリコンＴＦＴの上記電流
   によって上記メモリセル内の一方の節点の充電を行なう
   ことを特徴とする半導体記憶装置。 ４、特許請求の範囲第２項記載の半導体記憶装置におい
   て、上記転送ＭＯＳＦＥＴのチャネル方向と、上記駆動
   ＭＯＳＦＥＴのチャネル方向が実質的に並行であること
   を特徴とする半導体記憶装置。