JPH09185886A - データ保持回路 - Google Patents
データ保持回路Info
- Publication number
- JPH09185886A JPH09185886A JP27325296A JP27325296A JPH09185886A JP H09185886 A JPH09185886 A JP H09185886A JP 27325296 A JP27325296 A JP 27325296A JP 27325296 A JP27325296 A JP 27325296A JP H09185886 A JPH09185886 A JP H09185886A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transistor
- data holding
- potential
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 低電圧駆動時に、読み出し動作又は書き込み
動作を高速にすると共に、リーク電流を低減して消費電
力を低減する。 【解決手段】 メモリセル１１は、一方の出力ノードと
他方の入力ノードとが互いに接続された第１のインバー
タ１２及び第２のインバータ１３と、第１及び第２のト
ランジスタ１８，１９とから構成されている。ゲート電
極がワード線ＷＬに接続されている各トランジスタ１
８，１９はビット線対ＢＬ，／ＢＬと各記憶ノードＮ
１，Ｎ２との間にそれぞれ接続されている。本データ保
持回路は、一対のインバータ１２，１３を駆動するメモ
リセル１１の電源電位ＶＣＭを周辺回路に印加される電
源電位ＶＣＣよりも高くする手段、又は一対のインバー
タ１２，１３を駆動する接地電位ＶＳＭを周辺回路に印
加される接地電位ＶＳＳよりも低くする手段を備えてい
る。
動作を高速にすると共に、リーク電流を低減して消費電
力を低減する。 【解決手段】 メモリセル１１は、一方の出力ノードと
他方の入力ノードとが互いに接続された第１のインバー
タ１２及び第２のインバータ１３と、第１及び第２のト
ランジスタ１８，１９とから構成されている。ゲート電
極がワード線ＷＬに接続されている各トランジスタ１
８，１９はビット線対ＢＬ，／ＢＬと各記憶ノードＮ
１，Ｎ２との間にそれぞれ接続されている。本データ保
持回路は、一対のインバータ１２，１３を駆動するメモ
リセル１１の電源電位ＶＣＭを周辺回路に印加される電
源電位ＶＣＣよりも高くする手段、又は一対のインバー
タ１２，１３を駆動する接地電位ＶＳＭを周辺回路に印
加される接地電位ＶＳＳよりも低くする手段を備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、データ保持回路に
関し、特にスタティック型ランダムアクセスメモリ（＝
ＳＲＡＭ）等のデータラッチ型のデータ保持回路に関す
る。
関し、特にスタティック型ランダムアクセスメモリ（＝
ＳＲＡＭ）等のデータラッチ型のデータ保持回路に関す
る。
【０００２】
【従来の技術】近年、ますます需要が増大する携帯型電
子機器用に対応するため、１Ｖ程度の電源電圧による低
電圧動作が可能な半導体集積回路が求められている。半
導体集積回路の低電圧動作において問題となるのは、Ｓ
ＲＡＭメモリセル等のラッチ型のデータ保持回路であ
る。
子機器用に対応するため、１Ｖ程度の電源電圧による低
電圧動作が可能な半導体集積回路が求められている。半
導体集積回路の低電圧動作において問題となるのは、Ｓ
ＲＡＭメモリセル等のラッチ型のデータ保持回路であ
る。
【０００３】例えば、ＳＲＡＭメモリセルを低電圧で動
作させた場合に、ワード線が活性化され、ビット線が立
ち上がる際の遅延時間が増大するという問題がある。こ
の問題を解決するソース線駆動型メモリセルが、1995 S
ymposium on VLSI CircuitsDigest of Technical Paper
sに提案されている。
作させた場合に、ワード線が活性化され、ビット線が立
ち上がる際の遅延時間が増大するという問題がある。こ
の問題を解決するソース線駆動型メモリセルが、1995 S
ymposium on VLSI CircuitsDigest of Technical Paper
sに提案されている。
【０００４】以下、前記研究報告に基づいて、従来のデ
ータ保持回路を図面を用いて説明する。
ータ保持回路を図面を用いて説明する。
【０００５】図６は従来のデータ保持回路としての低電
圧駆動型のＳＲＡＭメモリセルの回路図である。図６に
おいて、メモリセル５１は、アレイ状に配列されたメモ
リセル群のうちの１つであり、ＰＭＯＳよりなる負荷ト
ランジスタ５２，５３、ＮＭＯＳよりなるドライブトラ
ンジスタ５４，５５及びアクセストランジスタ５６，５
７により構成されている。
圧駆動型のＳＲＡＭメモリセルの回路図である。図６に
おいて、メモリセル５１は、アレイ状に配列されたメモ
リセル群のうちの１つであり、ＰＭＯＳよりなる負荷ト
ランジスタ５２，５３、ＮＭＯＳよりなるドライブトラ
ンジスタ５４，５５及びアクセストランジスタ５６，５
７により構成されている。
【０００６】メモリセルアレイのうちの列方向のメモリ
セル５１に対してアクセスを可能にするビット線対Ｂ
Ｌ，／ＢＬは活性化されると電源電位ＶＣＣに印加され
る。
セル５１に対してアクセスを可能にするビット線対Ｂ
Ｌ，／ＢＬは活性化されると電源電位ＶＣＣに印加され
る。
【０００７】メモリセルアレイのうちの行方向のメモリ
セル５１に対してアクセスを可能にするワード線ＷＬは
アクセストランジスタ５６，５７の各ゲート電極に接続
されている。
セル５１に対してアクセスを可能にするワード線ＷＬは
アクセストランジスタ５６，５７の各ゲート電極に接続
されている。
【０００８】ドライブトランジスタ５４，５５のソース
を駆動するソース線ＳＬはドライブトランジスタ５４，
５５の共通のソース電極に接続されている。
を駆動するソース線ＳＬはドライブトランジスタ５４，
５５の共通のソース電極に接続されている。
【０００９】第１のノードＮ１１及び第２のノードＮ１
２は互いに逆の電位を保持しており、第１及び第２のノ
ードＮ１１，Ｎ１２のラッチ状態に応じて保持されるデ
ータが決定される。例えば、第１のノードＮ１１の電位
がハイであれば、第２のノードＮ１２の電位はロウとな
る。すなわち、第１のノードＮ１１の電位がハイであ
り、第２のノードＮ１２の電位がロウである場合には、
負荷トランジスタ５２及びドライブトランジスタ５４の
ゲート電極が第２のノードＮ１２に共に接続されている
ため、負荷トランジスタ５２がオンとなり、ドライブト
ランジスタ５４がオフとなる。また、負荷トランジスタ
５３及びドライブトランジスタ５５のゲート電極が第１
のノードＮ１１に接続されているため、負荷トランジス
タ５３がオフとなり、ドライブトランジスタ５５がオン
となる。従って、第１のノードＮ１１にはハイデータが
保持され続けると共に第２のノードＮ１２にはロウデー
タが保持され続ける。
２は互いに逆の電位を保持しており、第１及び第２のノ
ードＮ１１，Ｎ１２のラッチ状態に応じて保持されるデ
ータが決定される。例えば、第１のノードＮ１１の電位
がハイであれば、第２のノードＮ１２の電位はロウとな
る。すなわち、第１のノードＮ１１の電位がハイであ
り、第２のノードＮ１２の電位がロウである場合には、
負荷トランジスタ５２及びドライブトランジスタ５４の
ゲート電極が第２のノードＮ１２に共に接続されている
ため、負荷トランジスタ５２がオンとなり、ドライブト
ランジスタ５４がオフとなる。また、負荷トランジスタ
５３及びドライブトランジスタ５５のゲート電極が第１
のノードＮ１１に接続されているため、負荷トランジス
タ５３がオフとなり、ドライブトランジスタ５５がオン
となる。従って、第１のノードＮ１１にはハイデータが
保持され続けると共に第２のノードＮ１２にはロウデー
タが保持され続ける。
【００１０】読み出し動作時に、外部からのアドレスに
よりメモリセル５１が選択されたとすると、メモリセル
５１に接続されているワード線ＷＬは電源電位ＶＣＣ
（約１Ｖ）であるハイ電位に印加されると共に、ソース
線ＳＬは−０．５Ｖ程度の負の電位に印加されるため、
第１のノードＮ１１とビット線ＢＬとが接続され、第２
のノードＮ１２とビット相補線／ＢＬとが接続される。
この際、ビット線対ＢＬ，／ＢＬは電源電位ＶＣＣであ
るハイ電位にプリチャージされているため、ハイデータ
を保持している第１のノードＮ１１側では何も起こらな
いが、ロウデータを保持している第２のノードＮ１２側
では、アクセストランジスタ５７及びドライブトランジ
スタ５５を介して、ビット相補線／ＢＬからソース線Ｓ
Ｌに電流が引き抜かれることになり、この引き抜かれた
電流がビット線対ＢＬ，／ＢＬを流れる電流差、または
電位差としてセンスアンプ等により検出され、データと
して外部に転送される。
よりメモリセル５１が選択されたとすると、メモリセル
５１に接続されているワード線ＷＬは電源電位ＶＣＣ
（約１Ｖ）であるハイ電位に印加されると共に、ソース
線ＳＬは−０．５Ｖ程度の負の電位に印加されるため、
第１のノードＮ１１とビット線ＢＬとが接続され、第２
のノードＮ１２とビット相補線／ＢＬとが接続される。
この際、ビット線対ＢＬ，／ＢＬは電源電位ＶＣＣであ
るハイ電位にプリチャージされているため、ハイデータ
を保持している第１のノードＮ１１側では何も起こらな
いが、ロウデータを保持している第２のノードＮ１２側
では、アクセストランジスタ５７及びドライブトランジ
スタ５５を介して、ビット相補線／ＢＬからソース線Ｓ
Ｌに電流が引き抜かれることになり、この引き抜かれた
電流がビット線対ＢＬ，／ＢＬを流れる電流差、または
電位差としてセンスアンプ等により検出され、データと
して外部に転送される。
【００１１】一般に、電源電位ＶＣＣが小さいメモリセ
ルにおいては、電源電位ＶＣＣとトランジスタのしきい
値電圧との差が小さくなり駆動電流が小さくなるので、
トランジスタが高速に動作しなくなるが、本報告の低電
圧駆動型のＳＲＡＭメモリセルは、ドライブトランジス
タ５４，５５のソース電極に接続されているソース線Ｓ
Ｌの電位が接地電位よりも低くなるように印加されるた
め、ドライブトランジスタ５５のゲート・ソース間電圧
が拡大し、該ドライブトランジスタ５５の電流駆動能力
が高まるので、高速に動作する。
ルにおいては、電源電位ＶＣＣとトランジスタのしきい
値電圧との差が小さくなり駆動電流が小さくなるので、
トランジスタが高速に動作しなくなるが、本報告の低電
圧駆動型のＳＲＡＭメモリセルは、ドライブトランジス
タ５４，５５のソース電極に接続されているソース線Ｓ
Ｌの電位が接地電位よりも低くなるように印加されるた
め、ドライブトランジスタ５５のゲート・ソース間電圧
が拡大し、該ドライブトランジスタ５５の電流駆動能力
が高まるので、高速に動作する。
【００１２】
【発明が解決しようとする課題】しかしながら、前記従
来の低電圧駆動型のＳＲＡＭメモリセルは、読み出し電
流が大きくなり読み出し速度は速くなるものの、ソース
線ＳＬを駆動する負電圧をチップ内部の負電圧発生回路
を用いて供給する場合には、１Ｖ以下の低電圧条件で負
電圧を効率よく発生させることが困難であり、ソース線
駆動に要する消費電力が増大し、チップ全体としては消
費電力が減少しないという問題を有していた。
来の低電圧駆動型のＳＲＡＭメモリセルは、読み出し電
流が大きくなり読み出し速度は速くなるものの、ソース
線ＳＬを駆動する負電圧をチップ内部の負電圧発生回路
を用いて供給する場合には、１Ｖ以下の低電圧条件で負
電圧を効率よく発生させることが困難であり、ソース線
駆動に要する消費電力が増大し、チップ全体としては消
費電力が減少しないという問題を有していた。
【００１３】また、現在一般に用いられているツインウ
ェル構成では、ＮＭＯＳのウェルを他のＮＭＯＳのウェ
ルと分離できないので、選択的にＮＭＯＳウェル電位を
制御することは不可能である。ソース線ＳＬに負電圧を
印加すると、ソース・ウェル間のＰＮ接合に順バイアス
がかかるので、ソース電位を−０．７Ｖ以下に下げるこ
とはできない。ノイズ等の耐圧を考慮すると、ソース電
位の下限はさらに高くなるので、ドライブトランジスタ
のゲート・ソース間電圧を十分に拡大することができ
ず、高速化には限界があった。
ェル構成では、ＮＭＯＳのウェルを他のＮＭＯＳのウェ
ルと分離できないので、選択的にＮＭＯＳウェル電位を
制御することは不可能である。ソース線ＳＬに負電圧を
印加すると、ソース・ウェル間のＰＮ接合に順バイアス
がかかるので、ソース電位を−０．７Ｖ以下に下げるこ
とはできない。ノイズ等の耐圧を考慮すると、ソース電
位の下限はさらに高くなるので、ドライブトランジスタ
のゲート・ソース間電圧を十分に拡大することができ
ず、高速化には限界があった。
【００１４】本発明は前記従来の問題を解決し、低電圧
駆動時において、読み出し動作又は書き込み動作を高速
にすると共に消費電力を低減できるようにすることを目
的とする。
駆動時において、読み出し動作又は書き込み動作を高速
にすると共に消費電力を低減できるようにすることを目
的とする。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、低電圧駆動時に高速動作が要求されるト
ランジスタのみの駆動能力を大きくすることによって、
高速動作と低消費電力との両立を図るものである。
め、本発明は、低電圧駆動時に高速動作が要求されるト
ランジスタのみの駆動能力を大きくすることによって、
高速動作と低消費電力との両立を図るものである。
【００１６】具体的に請求項１の発明が講じた解決手段
は、データ保持回路を、一方の出力ノードと他方の入力
ノードとが互いに接続された第１のインバータと第２の
インバータとからなるデータ保持部を備え、データの読
み出し期間に前記データ保持部に印加される電源電位
は、前記データ保持部の周辺回路に印加される電源電位
よりも高くなるように設定されている構成とするもので
ある。
は、データ保持回路を、一方の出力ノードと他方の入力
ノードとが互いに接続された第１のインバータと第２の
インバータとからなるデータ保持部を備え、データの読
み出し期間に前記データ保持部に印加される電源電位
は、前記データ保持部の周辺回路に印加される電源電位
よりも高くなるように設定されている構成とするもので
ある。
【００１７】請求項１の構成により、データの読み出し
期間にデータ保持部に印加される電源電位は、該データ
保持部の周辺回路に印加される電源電位よりも高くなる
ように設定されているため、第１及び第２のインバータ
がＣＭＯＳＦＥＴにより構成されている場合は、読み出
し期間にＮ型ドライブトランジスタのゲート・ソース間
電圧が拡大する。
期間にデータ保持部に印加される電源電位は、該データ
保持部の周辺回路に印加される電源電位よりも高くなる
ように設定されているため、第１及び第２のインバータ
がＣＭＯＳＦＥＴにより構成されている場合は、読み出
し期間にＮ型ドライブトランジスタのゲート・ソース間
電圧が拡大する。
【００１８】請求項２の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの読み出し期
間に前記データ保持部に印加される電源電位は、データ
の書き込み期間に前記データ保持部に印加される電源電
位よりも高くなるように設定されている構成とするもの
である。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの読み出し期
間に前記データ保持部に印加される電源電位は、データ
の書き込み期間に前記データ保持部に印加される電源電
位よりも高くなるように設定されている構成とするもの
である。
【００１９】請求項２の構成により、データの読み出し
期間にデータ保持部に印加される電源電位は、データの
書き込み期間にデータ保持部に印加される電源電位より
も高くなるように設定されているため、第１及び第２の
インバータがＣＭＯＳＦＥＴにより構成されている場合
は、読み出し期間にＮ型ドライブトランジスタのゲート
・ソース間電圧が拡大する。
期間にデータ保持部に印加される電源電位は、データの
書き込み期間にデータ保持部に印加される電源電位より
も高くなるように設定されているため、第１及び第２の
インバータがＣＭＯＳＦＥＴにより構成されている場合
は、読み出し期間にＮ型ドライブトランジスタのゲート
・ソース間電圧が拡大する。
【００２０】請求項３の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部と、前記データ保持部からデ
ータを読み出すデータ読み出し線とを備え、前記データ
読み出し線はロウプリチャージされており、データの読
み出し期間に前記データ保持部に印加される接地電位
は、前記データ保持部の周辺回路に印加される接地電位
よりも低くなるように設定されている構成とするもので
ある。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部と、前記データ保持部からデ
ータを読み出すデータ読み出し線とを備え、前記データ
読み出し線はロウプリチャージされており、データの読
み出し期間に前記データ保持部に印加される接地電位
は、前記データ保持部の周辺回路に印加される接地電位
よりも低くなるように設定されている構成とするもので
ある。
【００２１】請求項３の構成により、データ読み出し線
はロウプリチャージされ、且つ、データの読み出し期間
にデータ保持部に印加される接地電位は、該データ保持
部の周辺回路に印加される接地電位よりも低くなるよう
に設定されているため、第１及び第２のインバータがＣ
ＭＯＳＦＥＴにより構成されている場合は、読み出し期
間にＰ型ドライブトランジスタのゲート・ソース間電圧
が拡大する。
はロウプリチャージされ、且つ、データの読み出し期間
にデータ保持部に印加される接地電位は、該データ保持
部の周辺回路に印加される接地電位よりも低くなるよう
に設定されているため、第１及び第２のインバータがＣ
ＭＯＳＦＥＴにより構成されている場合は、読み出し期
間にＰ型ドライブトランジスタのゲート・ソース間電圧
が拡大する。
【００２２】請求項４の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部と、前記データ保持部からデ
ータを読み出すデータ読み出し線とを備え、前記データ
読み出し線はロウプリチャージされており、データの読
み出し期間に前記データ保持部に印加される接地電位
は、データの書き込み期間に前記データ保持部に印加さ
れる接地電位よりも低くなるように設定されている構成
とするものである。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部と、前記データ保持部からデ
ータを読み出すデータ読み出し線とを備え、前記データ
読み出し線はロウプリチャージされており、データの読
み出し期間に前記データ保持部に印加される接地電位
は、データの書き込み期間に前記データ保持部に印加さ
れる接地電位よりも低くなるように設定されている構成
とするものである。
【００２３】請求項４の構成により、データ読み出し線
はロウプリチャージされており、データの読み出し期間
にデータ保持部に印加される接地電位は、データの書き
込み期間にデータ保持部に印加される接地電位よりも低
くなるように設定されているため、第１及び第２のイン
バータがＣＭＯＳＦＥＴにより構成されている場合は、
読み出し期間にＰ型ドライブトランジスタのゲート・ソ
ース間電圧が拡大する。
はロウプリチャージされており、データの読み出し期間
にデータ保持部に印加される接地電位は、データの書き
込み期間にデータ保持部に印加される接地電位よりも低
くなるように設定されているため、第１及び第２のイン
バータがＣＭＯＳＦＥＴにより構成されている場合は、
読み出し期間にＰ型ドライブトランジスタのゲート・ソ
ース間電圧が拡大する。
【００２４】請求項５の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される電源電位は、前記デ
ータ保持部の周辺回路に印加される電源電位よりも低く
なるように設定されている構成とするものである。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される電源電位は、前記デ
ータ保持部の周辺回路に印加される電源電位よりも低く
なるように設定されている構成とするものである。
【００２５】請求項５の構成により、データの書き込み
期間にデータ保持部に印加される電源電位は、データ保
持部の周辺回路に印加される電源電位よりも低くなるよ
うに設定されているため、第１及び第２のインバータが
ＣＭＯＳＦＥＴにより構成されている場合は、書き込み
期間にハイ側のデータ保持部のドライブトランジスタの
データラッチ能力が低下する。
期間にデータ保持部に印加される電源電位は、データ保
持部の周辺回路に印加される電源電位よりも低くなるよ
うに設定されているため、第１及び第２のインバータが
ＣＭＯＳＦＥＴにより構成されている場合は、書き込み
期間にハイ側のデータ保持部のドライブトランジスタの
データラッチ能力が低下する。
【００２６】請求項６の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される電源電位は、データ
の読み出し期間に前記データ保持部に印加される電源電
位よりも低くなるように設定されている構成とするもの
である。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される電源電位は、データ
の読み出し期間に前記データ保持部に印加される電源電
位よりも低くなるように設定されている構成とするもの
である。
【００２７】請求項６の構成により、データの書き込み
期間に前記データ保持部に印加される電源電位は、デー
タの読み出し期間に前記データ保持部に印加される電源
電位よりも低くなるように設定されているため、第１及
び第２のインバータがＣＭＯＳＦＥＴにより構成されて
いる場合は、書き込み期間にハイ側のデータ保持部のド
ライブトランジスタのデータのラッチ能力が低下する。
期間に前記データ保持部に印加される電源電位は、デー
タの読み出し期間に前記データ保持部に印加される電源
電位よりも低くなるように設定されているため、第１及
び第２のインバータがＣＭＯＳＦＥＴにより構成されて
いる場合は、書き込み期間にハイ側のデータ保持部のド
ライブトランジスタのデータのラッチ能力が低下する。
【００２８】請求項７の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される接地電位は、前記デ
ータ保持部の周辺回路に印加される接地電位よりも高く
なるように設定されている構成とするものである。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される接地電位は、前記デ
ータ保持部の周辺回路に印加される接地電位よりも高く
なるように設定されている構成とするものである。
【００２９】請求項７の構成により、データの書き込み
期間にデータ保持部に印加される接地電位は、データ保
持部の周辺回路に印加される接地電位よりも高くなるよ
うに設定されているため、第１及び第２のインバータが
ＣＭＯＳＦＥＴにより構成されている場合は、ロウ側の
データ保持部のドライブトランジスタのデータのラッチ
能力が大きくなる。
期間にデータ保持部に印加される接地電位は、データ保
持部の周辺回路に印加される接地電位よりも高くなるよ
うに設定されているため、第１及び第２のインバータが
ＣＭＯＳＦＥＴにより構成されている場合は、ロウ側の
データ保持部のドライブトランジスタのデータのラッチ
能力が大きくなる。
【００３０】請求項８の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される接地電位は、データ
の読み出し期間に前記データ保持部に印加される接地電
位よりも高くなるように設定されている構成とするもの
である。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、データの書き込み期
間に前記データ保持部に印加される接地電位は、データ
の読み出し期間に前記データ保持部に印加される接地電
位よりも高くなるように設定されている構成とするもの
である。
【００３１】請求項８の構成により、データの書き込み
期間にデータ保持部に印加される接地電位は、データの
読み出し期間にデータ保持部に印加される接地電位より
も高くなるように設定されているため、第１及び第２の
インバータがＣＭＯＳＦＥＴにより構成されている場合
は、書き込み期間にロウ側のデータ保持部のドライブト
ランジスタのデータのラッチ能力が大きくなる。
期間にデータ保持部に印加される接地電位は、データの
読み出し期間にデータ保持部に印加される接地電位より
も高くなるように設定されているため、第１及び第２の
インバータがＣＭＯＳＦＥＴにより構成されている場合
は、書き込み期間にロウ側のデータ保持部のドライブト
ランジスタのデータのラッチ能力が大きくなる。
【００３２】請求項９の発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続され、それぞれＰ型トランジスタ及びＮ型
トランジスタからなる第１のインバータと第２のインバ
ータとを備え、データの読み出し期間の前記Ｐ型トラン
ジスタのウェル電位は、データの書き込み期間の前記Ｐ
型トランジスタのウェル電位よりも低くなるように設定
されている構成とするものである。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続され、それぞれＰ型トランジスタ及びＮ型
トランジスタからなる第１のインバータと第２のインバ
ータとを備え、データの読み出し期間の前記Ｐ型トラン
ジスタのウェル電位は、データの書き込み期間の前記Ｐ
型トランジスタのウェル電位よりも低くなるように設定
されている構成とするものである。
【００３３】請求項９の構成により、読み出し期間のＰ
型トランジスタのウェル電位は書き込み期間のＰ型トラ
ンジスタのウェル電位よりも低くなるように設定されて
いるため、データ保持部からデータを読み出すデータ読
み出し線がハイプリチャージされている場合は、基板バ
イアス効果により読み出し期間におけるＰ型の負荷トラ
ンジスタのしきい値電圧が小さくなるので、該負荷トラ
ンジスタの駆動能力が大きくなる。これにより、読み出
し期間のＮ型のドライブトランジスタの駆動能力が大き
くなる。
型トランジスタのウェル電位は書き込み期間のＰ型トラ
ンジスタのウェル電位よりも低くなるように設定されて
いるため、データ保持部からデータを読み出すデータ読
み出し線がハイプリチャージされている場合は、基板バ
イアス効果により読み出し期間におけるＰ型の負荷トラ
ンジスタのしきい値電圧が小さくなるので、該負荷トラ
ンジスタの駆動能力が大きくなる。これにより、読み出
し期間のＮ型のドライブトランジスタの駆動能力が大き
くなる。
【００３４】また、読み出し線がロウプリチャージされ
ている場合も、基板バイアス効果によりＰ型のドライブ
トランジスタのしきい値電圧が小さくなるので、該ドラ
イブトランジスタの駆動能力が大きくなる。
ている場合も、基板バイアス効果によりＰ型のドライブ
トランジスタのしきい値電圧が小さくなるので、該ドラ
イブトランジスタの駆動能力が大きくなる。
【００３５】請求項１０の発明が講じた解決手段は、デ
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの読み出し期間の前記Ｎ型トラ
ンジスタのウェル電位は、データの書き込み期間の前記
Ｎ型トランジスタのウェル電位よりも高くなるように設
定されている構成とするものである。
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの読み出し期間の前記Ｎ型トラ
ンジスタのウェル電位は、データの書き込み期間の前記
Ｎ型トランジスタのウェル電位よりも高くなるように設
定されている構成とするものである。
【００３６】請求項１０の構成により、読み出し期間の
Ｎ型トランジスタのウェル電位は書き込み期間のＮ型ト
ランジスタのウェル電位よりも低くなるように設定され
ているため、データ保持部からデータを読み出すデータ
読み出し線がハイプリチャージされている場合は、基板
バイアス効果によりＮ型のドライブトランジスタのしき
い値電圧が小さくなるので、読み出し期間のドライブト
ランジスタの駆動能力が大きくなる。
Ｎ型トランジスタのウェル電位は書き込み期間のＮ型ト
ランジスタのウェル電位よりも低くなるように設定され
ているため、データ保持部からデータを読み出すデータ
読み出し線がハイプリチャージされている場合は、基板
バイアス効果によりＮ型のドライブトランジスタのしき
い値電圧が小さくなるので、読み出し期間のドライブト
ランジスタの駆動能力が大きくなる。
【００３７】また、読み出し線がロウプリチャージされ
ている場合も、基板バイアス効果によりＮ型の負荷トラ
ンジスタのしきい値電圧が小さくなるので、該負荷トラ
ンジスタの駆動能力が大きくなる。これにより、読み出
し期間のＰ型のドライブトランジスタの駆動能力が大き
くなる。
ている場合も、基板バイアス効果によりＮ型の負荷トラ
ンジスタのしきい値電圧が小さくなるので、該負荷トラ
ンジスタの駆動能力が大きくなる。これにより、読み出
し期間のＰ型のドライブトランジスタの駆動能力が大き
くなる。
【００３８】請求項１１の発明が講じた解決手段は、デ
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの書き込み期間の前記Ｐ型トラ
ンジスタのウェル電位は、データの読み出し期間の前記
Ｐ型トランジスタのウェル電位よりも低くなるように設
定されている構成とするものである。
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの書き込み期間の前記Ｐ型トラ
ンジスタのウェル電位は、データの読み出し期間の前記
Ｐ型トランジスタのウェル電位よりも低くなるように設
定されている構成とするものである。
【００３９】請求項１１の構成により、書き込み期間の
Ｐ型トランジスタのウェル電位は読み出し期間のＰ型ト
ランジスタのウェル電位よりも低くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＰ型トランジスタのしきい値電圧が小さくなるの
で、該トランジスタの駆動能力が大きくなる。
Ｐ型トランジスタのウェル電位は読み出し期間のＰ型ト
ランジスタのウェル電位よりも低くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＰ型トランジスタのしきい値電圧が小さくなるの
で、該トランジスタの駆動能力が大きくなる。
【００４０】請求項１２の発明が講じた解決手段は、デ
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの書き込み期間の前記Ｐ型トラ
ンジスタのウェル電位は、データの読み出し期間の前記
Ｐ型トランジスタのウェル電位よりも高くなるように設
定されている構成とするものである。
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの書き込み期間の前記Ｐ型トラ
ンジスタのウェル電位は、データの読み出し期間の前記
Ｐ型トランジスタのウェル電位よりも高くなるように設
定されている構成とするものである。
【００４１】請求項１２の構成により、書き込み期間の
Ｐ型トランジスタのウェル電位は読み出し期間のＰ型ト
ランジスタのウェル電位よりも高くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＰ型トランジスタのしきい値電圧が大きくなる。
Ｐ型トランジスタのウェル電位は読み出し期間のＰ型ト
ランジスタのウェル電位よりも高くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＰ型トランジスタのしきい値電圧が大きくなる。
【００４２】請求項１３の発明が講じた解決手段は、デ
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの書き込み期間の前記Ｎ型トラ
ンジスタのウェル電位は、データの読み出し期間の前記
Ｎ型トランジスタのウェル電位よりも低くなるように設
定されている構成とするものである。
ータ保持回路を、一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、データの書き込み期間の前記Ｎ型トラ
ンジスタのウェル電位は、データの読み出し期間の前記
Ｎ型トランジスタのウェル電位よりも低くなるように設
定されている構成とするものである。
【００４３】請求項１３の構成により、書き込み期間の
Ｎ型トランジスタのウェル電位は読み出し期間のＮ型ト
ランジスタのウェル電位よりも低くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＮ型トランジスタのしきい値電圧が大きくなる。
Ｎ型トランジスタのウェル電位は読み出し期間のＮ型ト
ランジスタのウェル電位よりも低くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＮ型トランジスタのしきい値電圧が大きくなる。
【００４４】請求項１４発明が講じた解決手段は、デー
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続され、それぞれＰ型トランジスタ及びＮ型
トランジスタからなる第１のインバータと第２のインバ
ータとを備え、データの書き込み期間の前記Ｎ型トラン
ジスタのウェル電位は、データの読み出し期間の前記Ｎ
型トランジスタのウェル電位よりも高くなるように設定
されている構成とするものである。
タ保持回路を、一方の出力ノードと他方の入力ノードと
が互いに接続され、それぞれＰ型トランジスタ及びＮ型
トランジスタからなる第１のインバータと第２のインバ
ータとを備え、データの書き込み期間の前記Ｎ型トラン
ジスタのウェル電位は、データの読み出し期間の前記Ｎ
型トランジスタのウェル電位よりも高くなるように設定
されている構成とするものである。
【００４５】請求項１４の構成により、書き込み期間の
Ｎ型トランジスタのウェル電位は読み出し期間のＮ型ト
ランジスタのウェル電位よりも高くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＮ型トランジスタのしきい値電圧が小さくなるの
で、該トランジスタの駆動能力が大きくなる。
Ｎ型トランジスタのウェル電位は読み出し期間のＮ型ト
ランジスタのウェル電位よりも高くなるように設定され
ているため、基板バイアス効果により書き込み期間にお
けるＮ型トランジスタのしきい値電圧が小さくなるの
で、該トランジスタの駆動能力が大きくなる。
【００４６】
（第１の実施形態）本発明の第１の実施形態を図面に基
づいて説明する。
づいて説明する。
【００４７】図１は本発明の第１の実施形態に係るデー
タ保持回路としてのＳＲＡＭメモリセル及びその周辺回
路を示す回路図であり、図２は本発明の第１の実施形態
に係るＳＲＡＭメモリセルを示す回路図である。図１に
おいて、メモリセル１１は、アレイ状に配列されたメモ
リセル群のうちの１つのメモリセルである。外部から入
力されたロウアドレスに基づいてワード線を選択するロ
ウデコーダには接地電位ＶＳＳと電源電位ＶＣＣとが印
加され、行方向に配置されているメモリセル１１とはワ
ード線ＷＬにより接続されている。Ｉ／Ｏ系回路は読み
出し動作及び書き込み動作を制御し、外部から入力され
たカラムアドレスをデコードするデコーダ回路は行方向
に配置されているメモリセル１１とはデータ読み出し線
としてのビット線対ＢＬ，／ＢＬにより接続されてい
る。センスアンプ回路は読み出し動作時に、ビット線対
ＢＬ，／ＢＬに読み出された微小な読み出し電流を増幅
する回路である。メモリセル１１を駆動するメモリセル
の電源電位ＶＣＭはロウデコーダ等の周辺回路の電源電
位ＶＣＣとは独立して制御されるハイデータ保持用の電
源電位であり、メモリセルの接地電位ＶＳＭはロウデコ
ーダ等の周辺回路の接地電位ＶＳＳとは独立して制御さ
れるロウデータ保持用の接地電位である。
タ保持回路としてのＳＲＡＭメモリセル及びその周辺回
路を示す回路図であり、図２は本発明の第１の実施形態
に係るＳＲＡＭメモリセルを示す回路図である。図１に
おいて、メモリセル１１は、アレイ状に配列されたメモ
リセル群のうちの１つのメモリセルである。外部から入
力されたロウアドレスに基づいてワード線を選択するロ
ウデコーダには接地電位ＶＳＳと電源電位ＶＣＣとが印
加され、行方向に配置されているメモリセル１１とはワ
ード線ＷＬにより接続されている。Ｉ／Ｏ系回路は読み
出し動作及び書き込み動作を制御し、外部から入力され
たカラムアドレスをデコードするデコーダ回路は行方向
に配置されているメモリセル１１とはデータ読み出し線
としてのビット線対ＢＬ，／ＢＬにより接続されてい
る。センスアンプ回路は読み出し動作時に、ビット線対
ＢＬ，／ＢＬに読み出された微小な読み出し電流を増幅
する回路である。メモリセル１１を駆動するメモリセル
の電源電位ＶＣＭはロウデコーダ等の周辺回路の電源電
位ＶＣＣとは独立して制御されるハイデータ保持用の電
源電位であり、メモリセルの接地電位ＶＳＭはロウデコ
ーダ等の周辺回路の接地電位ＶＳＳとは独立して制御さ
れるロウデータ保持用の接地電位である。
【００４８】図２に示すように、メモリセル１１は、第
１のインバータ１２、第２のインバータ１３、第１のア
クセストランジスタ及び第２のアクセストランジスタに
より構成されている。例えば、メモリセルアレイのうち
の列方向のメモリセル１１に対してアクセスするビット
線対ＢＬ，／ＢＬは、スイッチトランジスタ２０，２１
が電源電位ＰＲＥにより活性化されている間は接地電位
ＶＳＳにプリチャージされているとすると、第１のイン
バータ１２の構成は、符号１４に示すＰＭＯＳトランジ
スタが第１のドライブトランジスタとなり、符号１６に
示すＮＭＯＳトランジスタが第１の負荷トランジスタと
なる。第１のインバータ１２と対をなす第２のインバー
タ１３の構成は、符号１５に示すＰＭＯＳトランジスタ
が第２のドライブトランジスタとなり、符号１７に示す
ＮＭＯＳトランジスタが第２の負荷トランジスタとな
る。
１のインバータ１２、第２のインバータ１３、第１のア
クセストランジスタ及び第２のアクセストランジスタに
より構成されている。例えば、メモリセルアレイのうち
の列方向のメモリセル１１に対してアクセスするビット
線対ＢＬ，／ＢＬは、スイッチトランジスタ２０，２１
が電源電位ＰＲＥにより活性化されている間は接地電位
ＶＳＳにプリチャージされているとすると、第１のイン
バータ１２の構成は、符号１４に示すＰＭＯＳトランジ
スタが第１のドライブトランジスタとなり、符号１６に
示すＮＭＯＳトランジスタが第１の負荷トランジスタと
なる。第１のインバータ１２と対をなす第２のインバー
タ１３の構成は、符号１５に示すＰＭＯＳトランジスタ
が第２のドライブトランジスタとなり、符号１７に示す
ＮＭＯＳトランジスタが第２の負荷トランジスタとな
る。
【００４９】メモリセル１１の第１の記憶ノードＮ１と
なる第１のインバータ１２の出力ノードは、第２のイン
バータ１３の入力ノードである第２のドライブトランジ
スタ１５及び第２の負荷トランジスタ１７の各ゲート電
極に接続されている。また、メモリセル１１の第２の記
憶ノードＮ２となる第２のインバータ１３の出力ノード
は、第１のインバータ１２の入力ノードである第１のド
ライブトランジスタ１４及び第１の負荷トランジスタ１
６の各ゲート電極に接続されている。メモリセルアレイ
のうちの行方向のメモリセル１１に対してアクセスを可
能にするワード線ＷＬは、ビット線ＢＬと第１の記憶ノ
ードＮ１との間に接続されている第１のアクセストラン
ジスタ１８のゲート電極、及びビット相補線／ＢＬと第
２の記憶ノードＮ２との間に接続されている第２のアク
セストランジスタ１９のゲート電極にそれぞれ接続され
ている。
なる第１のインバータ１２の出力ノードは、第２のイン
バータ１３の入力ノードである第２のドライブトランジ
スタ１５及び第２の負荷トランジスタ１７の各ゲート電
極に接続されている。また、メモリセル１１の第２の記
憶ノードＮ２となる第２のインバータ１３の出力ノード
は、第１のインバータ１２の入力ノードである第１のド
ライブトランジスタ１４及び第１の負荷トランジスタ１
６の各ゲート電極に接続されている。メモリセルアレイ
のうちの行方向のメモリセル１１に対してアクセスを可
能にするワード線ＷＬは、ビット線ＢＬと第１の記憶ノ
ードＮ１との間に接続されている第１のアクセストラン
ジスタ１８のゲート電極、及びビット相補線／ＢＬと第
２の記憶ノードＮ２との間に接続されている第２のアク
セストランジスタ１９のゲート電極にそれぞれ接続され
ている。
【００５０】第１の記憶ノードＮ１及び第２の記憶ノー
ドＮ２が保持するデータは、第１の記憶ノードＮ１及び
第２の記憶ノードＮ２のラッチ状態に応じて決定され、
第１の記憶ノードＮ１及び第２の記憶ノードＮ２は互い
に逆の電位を保持している。例えば、第１の記憶ノード
Ｎ１の電位がハイであれば、第２の記憶ノードＮ２の電
位はロウである。第１の記憶ノードＮ１の電位がハイと
なり、第２の記憶ノードＮ２の電位がロウとなる場合
に、第１のドライブトランジスタ１４及び第１の負荷ト
ランジスタ１６の各ゲート電極が共に第２の記憶ノード
Ｎ２に接続されているため、第１のドライブトランジス
タ１４がオンとなり、第１の負荷トランジスタ１６がオ
フとなっている。また、第２のドライブトランジスタ１
５及び第２の負荷トランジスタ１７の各ゲート電極が第
１の記憶ノードＮ１に接続されているため、第１のドラ
イブトランジスタ１５がオフとなり、第２の負荷トラン
ジスタ１７がオンとなっている。従って第１の記憶ノー
ドＮ１にはハイデータが保持され続けると共に第２の記
憶ノードＮ２にはロウデータが保持され続ける。
ドＮ２が保持するデータは、第１の記憶ノードＮ１及び
第２の記憶ノードＮ２のラッチ状態に応じて決定され、
第１の記憶ノードＮ１及び第２の記憶ノードＮ２は互い
に逆の電位を保持している。例えば、第１の記憶ノード
Ｎ１の電位がハイであれば、第２の記憶ノードＮ２の電
位はロウである。第１の記憶ノードＮ１の電位がハイと
なり、第２の記憶ノードＮ２の電位がロウとなる場合
に、第１のドライブトランジスタ１４及び第１の負荷ト
ランジスタ１６の各ゲート電極が共に第２の記憶ノード
Ｎ２に接続されているため、第１のドライブトランジス
タ１４がオンとなり、第１の負荷トランジスタ１６がオ
フとなっている。また、第２のドライブトランジスタ１
５及び第２の負荷トランジスタ１７の各ゲート電極が第
１の記憶ノードＮ１に接続されているため、第１のドラ
イブトランジスタ１５がオフとなり、第２の負荷トラン
ジスタ１７がオンとなっている。従って第１の記憶ノー
ドＮ１にはハイデータが保持され続けると共に第２の記
憶ノードＮ２にはロウデータが保持され続ける。
【００５１】次に、読み出し動作時には、メモリセルア
レイから単独のメモリセルを指定するアドレスによりメ
モリセル１１が選択された際に、選択されたメモリセル
１１に接続されているワード線ＷＬが電源電位ＶＣＣで
あるハイ電位に遷移するため、第１の記憶ノードＮ１と
ビット線ＢＬとが接続され、第２の記憶ノードＮ２とビ
ット相補線／ＢＬとが接続される。このとき、ビット線
対ＢＬ，／ＢＬは接地電位ＶＳＳであるロウ電位にプリ
チャージされているため、ロウデータを保持している第
２の記憶ノードＮ２側では何も起こらないが、ハイデー
タを保持している第１のノードＮ１側では、第１のアク
セストランジスタ１８及び第１のドライブトランジスタ
１４を介して、読み出し電流ＩＣＭがビット線ＢＬに流
れ込む。この読み出し電流ＩＣＭがビット線対ＢＬ，／
ＢＬを流れる電流差又は電位差としてセンスアンプによ
り検出され、所望のデータとして外部に転送される。
レイから単独のメモリセルを指定するアドレスによりメ
モリセル１１が選択された際に、選択されたメモリセル
１１に接続されているワード線ＷＬが電源電位ＶＣＣで
あるハイ電位に遷移するため、第１の記憶ノードＮ１と
ビット線ＢＬとが接続され、第２の記憶ノードＮ２とビ
ット相補線／ＢＬとが接続される。このとき、ビット線
対ＢＬ，／ＢＬは接地電位ＶＳＳであるロウ電位にプリ
チャージされているため、ロウデータを保持している第
２の記憶ノードＮ２側では何も起こらないが、ハイデー
タを保持している第１のノードＮ１側では、第１のアク
セストランジスタ１８及び第１のドライブトランジスタ
１４を介して、読み出し電流ＩＣＭがビット線ＢＬに流
れ込む。この読み出し電流ＩＣＭがビット線対ＢＬ，／
ＢＬを流れる電流差又は電位差としてセンスアンプによ
り検出され、所望のデータとして外部に転送される。
【００５２】読み出し動作時のデータ転送速度を上げる
には、第１のアクセストランジスタ１８、第２のアクセ
ストランジスタ１９、第１のドライブトランジスタ１４
及び第２のドライブトランジスタ１５のうちのいずれか
の駆動能力を上げればよい。
には、第１のアクセストランジスタ１８、第２のアクセ
ストランジスタ１９、第１のドライブトランジスタ１４
及び第２のドライブトランジスタ１５のうちのいずれか
の駆動能力を上げればよい。
【００５３】トランジスタの駆動能力はトランジスタサ
イズを大きくすることにより高められるが、トランジス
タサイズを大きくするとそれに比例してメモリセル面積
も大きくなるため、トランジスタサイズを大きくしにく
い。また、トランジスタのしきい値電圧を下げること
も、トランジスタの駆動能力を上げるのに有効である。
しかしながら、トランジスタのしきい値電圧を下げる
と、しきい値電圧に対するプロセス変動の影響が大きく
なるため、リーク電流の極端な増加やノイズマージンの
低下などの問題を引き起こす。
イズを大きくすることにより高められるが、トランジス
タサイズを大きくするとそれに比例してメモリセル面積
も大きくなるため、トランジスタサイズを大きくしにく
い。また、トランジスタのしきい値電圧を下げること
も、トランジスタの駆動能力を上げるのに有効である。
しかしながら、トランジスタのしきい値電圧を下げる
と、しきい値電圧に対するプロセス変動の影響が大きく
なるため、リーク電流の極端な増加やノイズマージンの
低下などの問題を引き起こす。
【００５４】第１の実施形態に係るデータ保持回路は、
メモリセル１１を構成する第１のドライブトランジスタ
１４及び第２のドライブトランジスタ１５のソースとな
るメモリセルの電源電位ＶＣＭを周辺回路の電源電位Ｖ
ＣＣよりも高く設定することにより、各ドライブトラン
ジスタ１４，１５の駆動能力を上げる構成とした。
メモリセル１１を構成する第１のドライブトランジスタ
１４及び第２のドライブトランジスタ１５のソースとな
るメモリセルの電源電位ＶＣＭを周辺回路の電源電位Ｖ
ＣＣよりも高く設定することにより、各ドライブトラン
ジスタ１４，１５の駆動能力を上げる構成とした。
【００５５】例えば、第１のドライブトランジスタ１４
を通じて供給される読み出し電流ＩＣＭは、第１のドラ
イブトランジスタ１４のゲート・ソース間電位に依存し
ており、ゲート・ソース間電位が大きいほど、読み出し
電流ＩＣＭも大きくなるので、読み出し速度が速くな
る。逆に、目標となる動作速度を達成するために、メモ
リセルの電源電位ＶＣＭを必要最低限に抑えて供給する
と、不要な消費電流の増加を招くこともなく、また、第
１のドライブトランジスタ及び第２のドライブトランジ
スタのサイズを小さくすることができる。
を通じて供給される読み出し電流ＩＣＭは、第１のドラ
イブトランジスタ１４のゲート・ソース間電位に依存し
ており、ゲート・ソース間電位が大きいほど、読み出し
電流ＩＣＭも大きくなるので、読み出し速度が速くな
る。逆に、目標となる動作速度を達成するために、メモ
リセルの電源電位ＶＣＭを必要最低限に抑えて供給する
と、不要な消費電流の増加を招くこともなく、また、第
１のドライブトランジスタ及び第２のドライブトランジ
スタのサイズを小さくすることができる。
【００５６】さらに、メモリセル１１を構成する第１の
負荷トランジスタ１６及び第２の負荷トランジスタ１７
の電源であるメモリセルの接地電位ＶＳＭを、通常の接
地電位ＶＳＳよりも低い電位に設定すれば、第１のドラ
イブトランジスタ１４のゲート電極に印加される電圧が
小さくなるため、第１のドライブトランジスタ１４のゲ
ート・ソース間電位が拡大されるので、読み出し電流Ｉ
ＣＭの値を大きくすることができる。また、メモリセル
の接地電位ＶＳＭを通常の接地電位ＶＳＳより低い電位
に設定することにより、小さなサイズのトランジスタで
あっても各負荷トランジスタ１６，１７に要求される駆
動能力を実現できるため、メモリセルの面積を削減する
ことができる。
負荷トランジスタ１６及び第２の負荷トランジスタ１７
の電源であるメモリセルの接地電位ＶＳＭを、通常の接
地電位ＶＳＳよりも低い電位に設定すれば、第１のドラ
イブトランジスタ１４のゲート電極に印加される電圧が
小さくなるため、第１のドライブトランジスタ１４のゲ
ート・ソース間電位が拡大されるので、読み出し電流Ｉ
ＣＭの値を大きくすることができる。また、メモリセル
の接地電位ＶＳＭを通常の接地電位ＶＳＳより低い電位
に設定することにより、小さなサイズのトランジスタで
あっても各負荷トランジスタ１６，１７に要求される駆
動能力を実現できるため、メモリセルの面積を削減する
ことができる。
【００５７】なお、メモリセルの電源電位ＶＣＭを周辺
回路の電源電位ＶＣＣよりも高くなるように設定するこ
とと、メモリセルの接地電位ＶＳＭを通常の接地電位Ｖ
ＳＳよりも低くなるように設定することとは互いに独立
して行なうことができるため、いずれか１つの構成であ
ってもよい。
回路の電源電位ＶＣＣよりも高くなるように設定するこ
とと、メモリセルの接地電位ＶＳＭを通常の接地電位Ｖ
ＳＳよりも低くなるように設定することとは互いに独立
して行なうことができるため、いずれか１つの構成であ
ってもよい。
【００５８】また、ビット線対ＢＬ，／ＢＬのプリチャ
ージ電位がハイ電位である場合は、第１の負荷トランジ
スタ１６及び第２の負荷トランジスタ１７が各ドライブ
トランジスタとして働き、第１のドライブトランジスタ
１４及び第２のドライブトランジスタ１５が各負荷トラ
ンジスタとして働く。このため、ビット線対ＢＬ，／Ｂ
Ｌのプリチャージ電位がロウ電位である場合と同様に、
負荷トランジスタに印加されるメモリセルの電源電位Ｖ
ＣＭを電源電位ＶＣＣよりも高くして、各トランジスタ
のソースに印加される電位差を拡大するように設定すれ
ば、メモリセル１１の面積を増大させることなく、読み
出し速度の高速化を図ることができる。
ージ電位がハイ電位である場合は、第１の負荷トランジ
スタ１６及び第２の負荷トランジスタ１７が各ドライブ
トランジスタとして働き、第１のドライブトランジスタ
１４及び第２のドライブトランジスタ１５が各負荷トラ
ンジスタとして働く。このため、ビット線対ＢＬ，／Ｂ
Ｌのプリチャージ電位がロウ電位である場合と同様に、
負荷トランジスタに印加されるメモリセルの電源電位Ｖ
ＣＭを電源電位ＶＣＣよりも高くして、各トランジスタ
のソースに印加される電位差を拡大するように設定すれ
ば、メモリセル１１の面積を増大させることなく、読み
出し速度の高速化を図ることができる。
【００５９】さらに、ドライブトランジスタの駆動能力
が、トランジスタサイズを大きくすることなく、各アク
セストランジスタ１８，１９と比べて強くなっているた
め、各アクセストランジスタ１８，１９のしきい値電圧
を下げることにより、メモリセル１１の面積の増加を招
くことなく、各アクセストランジスタ１８，１９の駆動
能力を大きくすることも可能である。この場合、待機時
にアクセストランジスタ１８，１９を介してメモリセル
１１にリーク電流が流れることが懸念されるが、待機時
には、メモリセルの接地電位ＶＳＭ及びビット線ＢＬの
プリチャージ電位がアクセストランジスタのゲート電位
（＝ワード線ＷＬの電位）よりも高くなるように設定す
れば、ＮＭＯＳトランジスタであるアクセストランジス
タ１８，１９のゲート・ソース間に負電圧が印加される
ことになるので、該リーク電流を抑えることができる。
ワード線ＷＬとメモリセルの接地電位ＶＳＭ、ビット線
ＢＬとの相対的な電位の関係については、待機時にワー
ド線ＷＬの電位がメモリセルの接地電位ＶＳＭ及びビッ
ト線ＢＬの電位よりも低ければよく、ワード線ＷＬを制
御しても、メモリセルの接地電位ＶＳＭ又はビット線Ｂ
Ｌの電位を制御してもよい。
が、トランジスタサイズを大きくすることなく、各アク
セストランジスタ１８，１９と比べて強くなっているた
め、各アクセストランジスタ１８，１９のしきい値電圧
を下げることにより、メモリセル１１の面積の増加を招
くことなく、各アクセストランジスタ１８，１９の駆動
能力を大きくすることも可能である。この場合、待機時
にアクセストランジスタ１８，１９を介してメモリセル
１１にリーク電流が流れることが懸念されるが、待機時
には、メモリセルの接地電位ＶＳＭ及びビット線ＢＬの
プリチャージ電位がアクセストランジスタのゲート電位
（＝ワード線ＷＬの電位）よりも高くなるように設定す
れば、ＮＭＯＳトランジスタであるアクセストランジス
タ１８，１９のゲート・ソース間に負電圧が印加される
ことになるので、該リーク電流を抑えることができる。
ワード線ＷＬとメモリセルの接地電位ＶＳＭ、ビット線
ＢＬとの相対的な電位の関係については、待機時にワー
ド線ＷＬの電位がメモリセルの接地電位ＶＳＭ及びビッ
ト線ＢＬの電位よりも低ければよく、ワード線ＷＬを制
御しても、メモリセルの接地電位ＶＳＭ又はビット線Ｂ
Ｌの電位を制御してもよい。
【００６０】ちなみに、メモリセル１１に印加されるメ
モリセルの電源電位ＶＣＭは書き込み動作が可能な電位
でありさえすれば、読み出し動作時に限ることなく、定
常的に周辺回路等の電源電位ＶＣＣよりも高くしておく
ことも可能である。
モリセルの電源電位ＶＣＭは書き込み動作が可能な電位
でありさえすれば、読み出し動作時に限ることなく、定
常的に周辺回路等の電源電位ＶＣＣよりも高くしておく
ことも可能である。
【００６１】以下、メモリセルのビット線をハイプリチ
ャージとする場合とロウプリチャージとする場合とに関
してそれぞれの場合の動作を検証する。
ャージとする場合とロウプリチャージとする場合とに関
してそれぞれの場合の動作を検証する。
【００６２】図３は本発明の第１の実施形態に係るＳＲ
ＡＭメモリセルのビット線のハイ又はロウのプリチャー
ジ電位に関する動作速度を比較した図である。
ＡＭメモリセルのビット線のハイ又はロウのプリチャー
ジ電位に関する動作速度を比較した図である。
【００６３】図３（ａ）はビット線がハイプリチャージ
である場合の読み出し側のメモリセル等価回路図であ
り、図３（ｃ）はビット線がロウプリチャージである場
合の読み出し側のメモリセル等価回路図である。
である場合の読み出し側のメモリセル等価回路図であ
り、図３（ｃ）はビット線がロウプリチャージである場
合の読み出し側のメモリセル等価回路図である。
【００６４】図３（ａ）に示すメモリセル等価回路は、
ビット線ＢＬがハイプリチャージである場合に、第１の
記憶ノードＮ１がロウデータを保持しておりＳＲＡＭの
メモリセル内の各トランジスタのうちの読み出し電流Ｉ
ＣＭが流れるトランジスタを表わしている。図３（ａ）
に示すメモリセル等価回路において、ビット線ＢＬがハ
イプリチャージの場合のドライブトランジスタは、ソー
スが接地電位に接続された符号２６に示すＮＭＯＳトラ
ンジスタである。ワード線ＷＬに電源電位ＶＣＣが印加
されてメモリセルに対して読み出し動作が開始される
と、ビット線ＢＬに充電された電荷は、アクセストラン
ジスタ２８とドライブトランジスタ２６とを介して放電
されビット線ＢＬの電位が降下する。このとき、アクセ
ストランジスタ２８のソースは第１の記憶ノードＮ１で
あり、ビット線ＢＬの容量は第１の記憶ノードＮ１と比
べて圧倒的に大きいため、アクセストランジスタ２８と
ドライブトランジスタ２６のコンダクタンス比により第
１の記憶ノードＮ１の電位が上昇するので、アクセスト
ランジスタ２８のゲート・ソース間電位が低くなり、ア
クセストランジスタ２８の駆動能力は低下する。
ビット線ＢＬがハイプリチャージである場合に、第１の
記憶ノードＮ１がロウデータを保持しておりＳＲＡＭの
メモリセル内の各トランジスタのうちの読み出し電流Ｉ
ＣＭが流れるトランジスタを表わしている。図３（ａ）
に示すメモリセル等価回路において、ビット線ＢＬがハ
イプリチャージの場合のドライブトランジスタは、ソー
スが接地電位に接続された符号２６に示すＮＭＯＳトラ
ンジスタである。ワード線ＷＬに電源電位ＶＣＣが印加
されてメモリセルに対して読み出し動作が開始される
と、ビット線ＢＬに充電された電荷は、アクセストラン
ジスタ２８とドライブトランジスタ２６とを介して放電
されビット線ＢＬの電位が降下する。このとき、アクセ
ストランジスタ２８のソースは第１の記憶ノードＮ１で
あり、ビット線ＢＬの容量は第１の記憶ノードＮ１と比
べて圧倒的に大きいため、アクセストランジスタ２８と
ドライブトランジスタ２６のコンダクタンス比により第
１の記憶ノードＮ１の電位が上昇するので、アクセスト
ランジスタ２８のゲート・ソース間電位が低くなり、ア
クセストランジスタ２８の駆動能力は低下する。
【００６５】図３（ｃ）に示すメモリセル等価回路は、
ビット線ＢＬがロウプリチャージである場合に、第１の
記憶ノードＮ１がハイデータを保持しておりＳＲＡＭの
メモリセル内の各トランジスタのうちの読み出し電流Ｉ
ＣＭが流れるトランジスタを表わしている。図３（ｃ）
に示すメモリセル等価回路において、ビット線ＢＬがロ
ウプリチャージの場合のドライブトランジスタは、ソー
スがメモリセルの電源電位ＶＣＭに接続された符号２４
に示すＰＭＯＳトランジスタである。ワード線ＷＬに電
源電位ＶＣＣが印加されてメモリセルに対して読み出し
動作が開始されると、アクセストランジスタ２８とドラ
イブトランジスタ２４とを介してビット線ＢＬに電荷が
充電され、ビット線ＢＬの電位が上昇する。このとき、
アクセストランジスタ２８のソースはビット線ＢＬに接
続されているため、読み出し動作開始直後のアクセスト
ランジスタ２８の駆動能力は大きい。ビット線ＢＬの電
位が上昇すると共にアクセストランジスタ２８の駆動能
力は序々に小さくなり、ビット線ＢＬの電位がワード線
ＷＬのハイ電位からアクセストランジスタ２８のしきい
値電圧分下がった電位まで上昇すると、アクセストラン
ジスタ２８の駆動能力がなくなって読み出し電流は流れ
なくなる。
ビット線ＢＬがロウプリチャージである場合に、第１の
記憶ノードＮ１がハイデータを保持しておりＳＲＡＭの
メモリセル内の各トランジスタのうちの読み出し電流Ｉ
ＣＭが流れるトランジスタを表わしている。図３（ｃ）
に示すメモリセル等価回路において、ビット線ＢＬがロ
ウプリチャージの場合のドライブトランジスタは、ソー
スがメモリセルの電源電位ＶＣＭに接続された符号２４
に示すＰＭＯＳトランジスタである。ワード線ＷＬに電
源電位ＶＣＣが印加されてメモリセルに対して読み出し
動作が開始されると、アクセストランジスタ２８とドラ
イブトランジスタ２４とを介してビット線ＢＬに電荷が
充電され、ビット線ＢＬの電位が上昇する。このとき、
アクセストランジスタ２８のソースはビット線ＢＬに接
続されているため、読み出し動作開始直後のアクセスト
ランジスタ２８の駆動能力は大きい。ビット線ＢＬの電
位が上昇すると共にアクセストランジスタ２８の駆動能
力は序々に小さくなり、ビット線ＢＬの電位がワード線
ＷＬのハイ電位からアクセストランジスタ２８のしきい
値電圧分下がった電位まで上昇すると、アクセストラン
ジスタ２８の駆動能力がなくなって読み出し電流は流れ
なくなる。
【００６６】図３（ｂ）はビット線ＢＬがハイプリチャ
ージの場合のワード線ＷＬ、ビット線ＢＬ及び第１の記
憶ノードＮ１の各電圧と時間とのそれぞれの関係をシミ
ュレーションした結果を示すグラフであり、図３（ｄ）
はビット線ＢＬがロウプリチャージの場合のワード線Ｗ
Ｌ、ビット線ＢＬ及び第１の記憶ノードＮ１の各電圧と
時間とのそれぞれの関係をシミュレーションした結果を
示すグラフである。
ージの場合のワード線ＷＬ、ビット線ＢＬ及び第１の記
憶ノードＮ１の各電圧と時間とのそれぞれの関係をシミ
ュレーションした結果を示すグラフであり、図３（ｄ）
はビット線ＢＬがロウプリチャージの場合のワード線Ｗ
Ｌ、ビット線ＢＬ及び第１の記憶ノードＮ１の各電圧と
時間とのそれぞれの関係をシミュレーションした結果を
示すグラフである。
【００６７】ワード線ＷＬが活性化され、メモリセルに
対する読み出し動作が開始された直後を比較すると、図
３（ｂ）に示すように、ビット線ＢＬがハイプリチャー
ジされる場合は、アクセストランジスタのソースとなる
第１の記憶ノードＮ１が接地電位よりも０．２Ｖ程度上
昇してしまい、アクセストランジスタ２８のゲート・ソ
ース間電圧は小さくなる。一方、図３（ｄ）に示すよう
に、ビット線ＢＬがロウプリチャージされる場合は、ア
クセストランジスタ２８のソースがビット線ＢＬである
ため、アクセストランジスタ２８のゲート・ソース間電
圧はハイプリチャージの場合よりも大きくなる。
対する読み出し動作が開始された直後を比較すると、図
３（ｂ）に示すように、ビット線ＢＬがハイプリチャー
ジされる場合は、アクセストランジスタのソースとなる
第１の記憶ノードＮ１が接地電位よりも０．２Ｖ程度上
昇してしまい、アクセストランジスタ２８のゲート・ソ
ース間電圧は小さくなる。一方、図３（ｄ）に示すよう
に、ビット線ＢＬがロウプリチャージされる場合は、ア
クセストランジスタ２８のソースがビット線ＢＬである
ため、アクセストランジスタ２８のゲート・ソース間電
圧はハイプリチャージの場合よりも大きくなる。
【００６８】従って、ビット線対ＢＬ，／ＢＬの電位差
が１００ｍＶになる時間を読み出し時間ｔＭＡと表わす
と、図３（ｄ）に示すロウプリチャージの場合の読み出
し時間ｔＭＡの方が、図３（ｂ）に示すハイプリチャー
ジの場合の読み出し時間ｔＭＡよりも早くなっている。
ちなみに、センスアンプの構成にもよるが、センス可能
なビット線対ＢＬ，／ＢＬの電位差は通常数十ｍＶであ
る。
が１００ｍＶになる時間を読み出し時間ｔＭＡと表わす
と、図３（ｄ）に示すロウプリチャージの場合の読み出
し時間ｔＭＡの方が、図３（ｂ）に示すハイプリチャー
ジの場合の読み出し時間ｔＭＡよりも早くなっている。
ちなみに、センスアンプの構成にもよるが、センス可能
なビット線対ＢＬ，／ＢＬの電位差は通常数十ｍＶであ
る。
【００６９】また、図３（ｄ）に示すように、読み出し
動作の開始から時間が経過すると、ソースであるビット
線ＢＬの電位が変化し、アクセストランジスタ２８のゲ
ート・ソース間電位がアクセストランジスタ２８のしき
い値電圧まで降下すると、ビット線ＢＬに対する充放電
が止むため、制御回路を新たに設けることなく、ビット
線に流出する不要な充放電電流を削減することができ
る。
動作の開始から時間が経過すると、ソースであるビット
線ＢＬの電位が変化し、アクセストランジスタ２８のゲ
ート・ソース間電位がアクセストランジスタ２８のしき
い値電圧まで降下すると、ビット線ＢＬに対する充放電
が止むため、制御回路を新たに設けることなく、ビット
線に流出する不要な充放電電流を削減することができ
る。
【００７０】なお、図３（ａ）及び図３（ｃ）に示すア
クセストランジスタ２８がＰＭＯＳトランジスタである
場合には、前記とは逆に、ハイプリチャージの場合に、
アクセストランジスタ２８のソースがビット線ＢＬとな
るため、アクセストランジスタ２８のゲート・ソース間
電圧はロウプリチャージの場合よりも大きくなる。従っ
て、ハイプリチャージの場合の読み出し時間ｔＭＡの方
が、ロウプリチャージの場合の読み出し時間ｔＭＡより
も速くなる。
クセストランジスタ２８がＰＭＯＳトランジスタである
場合には、前記とは逆に、ハイプリチャージの場合に、
アクセストランジスタ２８のソースがビット線ＢＬとな
るため、アクセストランジスタ２８のゲート・ソース間
電圧はロウプリチャージの場合よりも大きくなる。従っ
て、ハイプリチャージの場合の読み出し時間ｔＭＡの方
が、ロウプリチャージの場合の読み出し時間ｔＭＡより
も速くなる。
【００７１】（第２の実施形態）以下、本発明の第２の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【００７２】前記の第１の実施形態においては、読み出
し速度を高速にするため、ドライブトランジスタに印加
するメモリセルの電源電位ＶＣＭを高く設定する構成に
したが、書き込み動作時にドライブトランジスタの駆動
能力が大きい場合に、データの反転に要する時間が増大
することになり、また、場合によってはデータを反転さ
せることもできなくなる。
し速度を高速にするため、ドライブトランジスタに印加
するメモリセルの電源電位ＶＣＭを高く設定する構成に
したが、書き込み動作時にドライブトランジスタの駆動
能力が大きい場合に、データの反転に要する時間が増大
することになり、また、場合によってはデータを反転さ
せることもできなくなる。
【００７３】そこで、本実施形態は、書き込み動作時に
メモリセルの電源電位ＶＣＭを降下させることにより、
書き込み速度の高速化を図る。
メモリセルの電源電位ＶＣＭを降下させることにより、
書き込み速度の高速化を図る。
【００７４】図４は本発明の第２の実施形態に係るデー
タ保持回路としてのＳＲＡＭの制御シーケンス図であ
る。図４において、ＷＬはワード線に印可される電位を
示し、ＶＣＭはメモリセルの電源電位を示し、ＢＬ，／
ＢＬはビット線対に印加される電位を示し、Ｎ１，Ｎ２
は第１及び第２の記憶ノードの電位を示している。ＶＳ
Ｓは周辺回路の接地電位、ＶＣＣは周辺回路に供給され
る電源電位である。また、メモリセルの電源電位ＶＣＭ
のロウ電位側をＶＣＣとし、ハイ電位側をＶＣＭＨとす
る。なお、第２の実施形態に係るデータ保持回路は図２
に示すＳＲＡＭメモリセルである。
タ保持回路としてのＳＲＡＭの制御シーケンス図であ
る。図４において、ＷＬはワード線に印可される電位を
示し、ＶＣＭはメモリセルの電源電位を示し、ＢＬ，／
ＢＬはビット線対に印加される電位を示し、Ｎ１，Ｎ２
は第１及び第２の記憶ノードの電位を示している。ＶＳ
Ｓは周辺回路の接地電位、ＶＣＣは周辺回路に供給され
る電源電位である。また、メモリセルの電源電位ＶＣＭ
のロウ電位側をＶＣＣとし、ハイ電位側をＶＣＭＨとす
る。なお、第２の実施形態に係るデータ保持回路は図２
に示すＳＲＡＭメモリセルである。
【００７５】図４に示すように、読み出し動作前の第１
の記憶ノードＮ１及び第２の記憶ノードＮ２の電位は相
補関係にあって、一方が電源電位ＶＣＣであれば他方が
接地電位ＶＳＳになる。
の記憶ノードＮ１及び第２の記憶ノードＮ２の電位は相
補関係にあって、一方が電源電位ＶＣＣであれば他方が
接地電位ＶＳＳになる。
【００７６】まず、読み出し期間を説明する。読み出し
動作が開始される直前にメモリセルの電源電位ＶＣＭが
ハイ電位ＶＣＭＨに昇圧され、ハイデータを保持してい
る記憶ノードはハイ電位ＶＣＭＨに上昇する。ワード線
ＷＬが活性化されて読み出し動作が開始されると、ハイ
データを保持している記憶ノードは、いったん電位が降
下するが、第１の実施形態において説明したようにドラ
イブトランジスタの駆動能力が高められているため、電
圧降下によってデータが消滅することはない。読み出し
動作が終了すると、メモリセルの電源電位ＶＣＭがハイ
電位ＶＣＭＨから電源電位ＶＣＣに降圧され、第１の記
憶ノードＮ１及び第２の記憶ノードＮ２の電位も、電源
電位ＶＣＣと接地電位ＶＳＳとに戻る。
動作が開始される直前にメモリセルの電源電位ＶＣＭが
ハイ電位ＶＣＭＨに昇圧され、ハイデータを保持してい
る記憶ノードはハイ電位ＶＣＭＨに上昇する。ワード線
ＷＬが活性化されて読み出し動作が開始されると、ハイ
データを保持している記憶ノードは、いったん電位が降
下するが、第１の実施形態において説明したようにドラ
イブトランジスタの駆動能力が高められているため、電
圧降下によってデータが消滅することはない。読み出し
動作が終了すると、メモリセルの電源電位ＶＣＭがハイ
電位ＶＣＭＨから電源電位ＶＣＣに降圧され、第１の記
憶ノードＮ１及び第２の記憶ノードＮ２の電位も、電源
電位ＶＣＣと接地電位ＶＳＳとに戻る。
【００７７】次に、書き込み期間を説明する。ワード線
ＷＬが活性化されて書き込み動作が開始されると、保持
しているデータと書き込みデータとが異なる場合は、逆
転書き込みと呼ばれ、記憶ノードのハイ側の電圧降下と
記憶ノードのロウ側の電圧上昇とが同時に起こる。書き
込み動作中は、メモリセルの電源電位ＶＣＭがハイ電位
ＶＣＭＨよりも低い電源電位ＶＣＣに下げられているた
め、ドライブトランジスタの駆動能力も小さくなってお
り、記憶ノードのハイ側の電圧降下量は大きくなるの
で、各記憶ノードの電位が入れ替わり、データが正しく
書き込まれる。
ＷＬが活性化されて書き込み動作が開始されると、保持
しているデータと書き込みデータとが異なる場合は、逆
転書き込みと呼ばれ、記憶ノードのハイ側の電圧降下と
記憶ノードのロウ側の電圧上昇とが同時に起こる。書き
込み動作中は、メモリセルの電源電位ＶＣＭがハイ電位
ＶＣＭＨよりも低い電源電位ＶＣＣに下げられているた
め、ドライブトランジスタの駆動能力も小さくなってお
り、記憶ノードのハイ側の電圧降下量は大きくなるの
で、各記憶ノードの電位が入れ替わり、データが正しく
書き込まれる。
【００７８】なお、第２の実施形態においては、読み出
し期間にメモリセルの電源電位ＶＣＭがハイ電位ＶＣＭ
Ｈに昇圧され、書き込み期間にハイ電位ＶＣＭＨよりも
低いい電源電位ＶＣＣに降圧したが、これに限らず、メ
モリセル１１は、読み出し期間に電源電位ＶＣＣが印加
され、書き込み期間に電源電位ＶＣＣよりも低い電位に
降圧された電位が印加されたとしても同様の効果を得る
ことができる。
し期間にメモリセルの電源電位ＶＣＭがハイ電位ＶＣＭ
Ｈに昇圧され、書き込み期間にハイ電位ＶＣＭＨよりも
低いい電源電位ＶＣＣに降圧したが、これに限らず、メ
モリセル１１は、読み出し期間に電源電位ＶＣＣが印加
され、書き込み期間に電源電位ＶＣＣよりも低い電位に
降圧された電位が印加されたとしても同様の効果を得る
ことができる。
【００７９】また、待機時のメモリセル１１の電源電位
ＶＣＭについては、リーク源となるトランジスタのゲー
ト・ソース間電位は０Ｖであるため、メモリセルの電源
電位ＶＣＭの値が通常の電源電位ＶＣＣよりも高いハイ
電位ＶＣＭＨであっても、リーク電流が増加することは
ない。また、待機時のメモリセルの電源電位ＶＣＭを高
く設定すると、ソフトエラー等のノイズに対しても影響
を受け難くなるため、データの保持特性が良くなる。
ＶＣＭについては、リーク源となるトランジスタのゲー
ト・ソース間電位は０Ｖであるため、メモリセルの電源
電位ＶＣＭの値が通常の電源電位ＶＣＣよりも高いハイ
電位ＶＣＭＨであっても、リーク電流が増加することは
ない。また、待機時のメモリセルの電源電位ＶＣＭを高
く設定すると、ソフトエラー等のノイズに対しても影響
を受け難くなるため、データの保持特性が良くなる。
【００８０】また、図４に示すように、読み出し期間が
開始される前に、メモリセルの電源電位ＶＣＭは電源電
位ＶＣＣからハイ電位ＶＣＭＨに昇圧され、また、書き
込み期間が開始される前に、メモリセルの電源電位ＶＣ
Ｍはハイ電位ＶＣＭＨから電源電位ＶＣＣに降圧されて
いる。これは読み出し動作又は書き込み動作を各期間内
に確実に終了させることを目的とする一例であり、必ず
しも各期間の開始前に該電圧を変動させることを必要と
しない。
開始される前に、メモリセルの電源電位ＶＣＭは電源電
位ＶＣＣからハイ電位ＶＣＭＨに昇圧され、また、書き
込み期間が開始される前に、メモリセルの電源電位ＶＣ
Ｍはハイ電位ＶＣＭＨから電源電位ＶＣＣに降圧されて
いる。これは読み出し動作又は書き込み動作を各期間内
に確実に終了させることを目的とする一例であり、必ず
しも各期間の開始前に該電圧を変動させることを必要と
しない。
【００８１】また、メモリセルの接地電位ＶＳＭを書き
込み期間に高くなるように設定することによっても、書
き込み能力を向上させることができる。アクセストラン
ジスタ１８，１９がＮＭＯＳよりなるトランジスタであ
る場合は、ビット線ＢＬのロウレベルがメモリセル１１
のハイデータを破壊することによって書き込みが行なわ
れるが、第１の実施形態において説明したように、メモ
リセル１１の読み出し電流を多くするあまり、ビット線
ＢＬに０Ｖを印加してもメモリセル１１のハイデータを
破壊できないほどデータの保持力が高まっている。そこ
で、メモリセルの接地電位ＶＳＭを書き込み動作時に高
くすることによって、データの保持力を弱め、書き込み
が可能な程度にメモリセルの接地電位ＶＳＭを昇圧させ
る。このようすを図２を用いて説明する。
込み期間に高くなるように設定することによっても、書
き込み能力を向上させることができる。アクセストラン
ジスタ１８，１９がＮＭＯＳよりなるトランジスタであ
る場合は、ビット線ＢＬのロウレベルがメモリセル１１
のハイデータを破壊することによって書き込みが行なわ
れるが、第１の実施形態において説明したように、メモ
リセル１１の読み出し電流を多くするあまり、ビット線
ＢＬに０Ｖを印加してもメモリセル１１のハイデータを
破壊できないほどデータの保持力が高まっている。そこ
で、メモリセルの接地電位ＶＳＭを書き込み動作時に高
くすることによって、データの保持力を弱め、書き込み
が可能な程度にメモリセルの接地電位ＶＳＭを昇圧させ
る。このようすを図２を用いて説明する。
【００８２】まず、第１の記憶ノードＮ１にハイデータ
が保持されていると仮定する。今、ワード線ＷＬに電源
電位ＶＣＣが印加され、アクセストランジスタ１８，１
９がオンになり、ビット線ＢＬにロウ電位及びビット相
補線／ＢＬにハイ電位がそれぞれ印加されると、第１の
記憶ノードＮ１の電位はビット線ＢＬに引かれて降下す
るが、メモリセルの電源電位ＶＣＭの電位が高いとイン
バータ１３を反転させるのに十分な程度に第１の記憶ノ
ードＮ１の電位が降下せず、従って、書き込みが完了し
ない。
が保持されていると仮定する。今、ワード線ＷＬに電源
電位ＶＣＣが印加され、アクセストランジスタ１８，１
９がオンになり、ビット線ＢＬにロウ電位及びビット相
補線／ＢＬにハイ電位がそれぞれ印加されると、第１の
記憶ノードＮ１の電位はビット線ＢＬに引かれて降下す
るが、メモリセルの電源電位ＶＣＭの電位が高いとイン
バータ１３を反転させるのに十分な程度に第１の記憶ノ
ードＮ１の電位が降下せず、従って、書き込みが完了し
ない。
【００８３】そこで、メモリセルの接地電位ＶＳＭを上
昇させると、インバータ１３が反転する電位が高くなる
上に、第２の記憶ノードＮ２の電位がメモリセルの接地
電位ＶＳＭになっているため、第１のドライブトランジ
スタ１４のゲート電位が上昇するので、該第１のドライ
ブトランジスタ１４を流れる電流が減少することにな
り、第１の記憶ノードＮ１の電位も降下する。従って、
メモリセルの接地電位ＶＳＭを上昇させることによっ
て、書き込みレベル（メモリセル１１が保持するデータ
が反転可能なビット線ＢＬの電位）が大きくなり、書き
込み動作が高速化されることになる。
昇させると、インバータ１３が反転する電位が高くなる
上に、第２の記憶ノードＮ２の電位がメモリセルの接地
電位ＶＳＭになっているため、第１のドライブトランジ
スタ１４のゲート電位が上昇するので、該第１のドライ
ブトランジスタ１４を流れる電流が減少することにな
り、第１の記憶ノードＮ１の電位も降下する。従って、
メモリセルの接地電位ＶＳＭを上昇させることによっ
て、書き込みレベル（メモリセル１１が保持するデータ
が反転可能なビット線ＢＬの電位）が大きくなり、書き
込み動作が高速化されることになる。
【００８４】もちろん、待機時のメモリセルの接地電位
ＶＳＭはデータの保持さえ可能であればその電圧値は限
定されないが、書き込み動作時と整合させることによ
り、ワード線ＷＬに負電圧を印加しなくても低しきい値
のアクセストランジスタ１８，１９が使用できるので
（ビット線ＢＬの電位がオフ状態のワード線ＷＬよりも
高ければアクセストランジスタ１８，１９のゲート・ソ
ース間電圧は負になる。）、より高速な読み出し動作が
期待できる。
ＶＳＭはデータの保持さえ可能であればその電圧値は限
定されないが、書き込み動作時と整合させることによ
り、ワード線ＷＬに負電圧を印加しなくても低しきい値
のアクセストランジスタ１８，１９が使用できるので
（ビット線ＢＬの電位がオフ状態のワード線ＷＬよりも
高ければアクセストランジスタ１８，１９のゲート・ソ
ース間電圧は負になる。）、より高速な読み出し動作が
期待できる。
【００８５】このように、例えば、メモリセルの電源電
位ＶＣＭを定常的に周辺回路の電源電位ＶＣＣよりも高
くなるように設定する一方、書き込み動作時と待機時に
はメモリセルの接地電位ＶＳＭを周辺回路の接地電位Ｖ
ＳＳよりも高くなるように設定すると共に、読み出し動
作時にのみメモリセルの接地電位ＶＳＭを接地電位ＶＳ
Ｓに設定し、且つ、アクセストランジスタ１８，１９に
低しきい値のトランジスタを用いれば、データ読み出し
の高速性と、書き込み動作時及び待機時の低リーク特性
とを両立させることができる。
位ＶＣＭを定常的に周辺回路の電源電位ＶＣＣよりも高
くなるように設定する一方、書き込み動作時と待機時に
はメモリセルの接地電位ＶＳＭを周辺回路の接地電位Ｖ
ＳＳよりも高くなるように設定すると共に、読み出し動
作時にのみメモリセルの接地電位ＶＳＭを接地電位ＶＳ
Ｓに設定し、且つ、アクセストランジスタ１８，１９に
低しきい値のトランジスタを用いれば、データ読み出し
の高速性と、書き込み動作時及び待機時の低リーク特性
とを両立させることができる。
【００８６】なお、アクセストランジスタ１８，１９が
ＰＭＯＳよりなるトランジスタの場合は、メモリセル１
１に保持されているロウデータをビット線ＢＬのハイレ
ベルで反転させることが書き込み動作となるので、読み
出し動作時と比べて書き込み動作時のメモリセルの接地
電位ＶＳＭを昇圧するか、又はメモリセルの電源電位Ｖ
ＣＭを降圧するかによって、高速な書き込み動作が実現
できる。この場合においても、待機時のメモリセルの電
源電位ＶＣＭを書き込み動作時と同様にオフ状態のワー
ド線ＷＬの電位（＝ＶＣＣ）よりも低くなるように設定
することにより、アクセストランジスタ１８，１９に低
しきい値のトランジスタを用いても、リーク電流を抑え
ることができる。
ＰＭＯＳよりなるトランジスタの場合は、メモリセル１
１に保持されているロウデータをビット線ＢＬのハイレ
ベルで反転させることが書き込み動作となるので、読み
出し動作時と比べて書き込み動作時のメモリセルの接地
電位ＶＳＭを昇圧するか、又はメモリセルの電源電位Ｖ
ＣＭを降圧するかによって、高速な書き込み動作が実現
できる。この場合においても、待機時のメモリセルの電
源電位ＶＣＭを書き込み動作時と同様にオフ状態のワー
ド線ＷＬの電位（＝ＶＣＣ）よりも低くなるように設定
することにより、アクセストランジスタ１８，１９に低
しきい値のトランジスタを用いても、リーク電流を抑え
ることができる。
【００８７】（第３の実施形態）以下、本発明の第３の
実施形態を図面に基づいて説明する。
実施形態を図面に基づいて説明する。
【００８８】図５は本発明の第３の実施形態に係るデー
タ保持回路としてのＳＲＡＭメモリセルを示す回路図で
ある。図５において、メモリセル４１はアレイ状に配列
されたメモリセル群のうちの１つであり、第１のインバ
ータ４２、第２のインバータ４３、第１のアクセストラ
ンジスタ１８及び第２のアクセストランジスタ１９から
構成されている。ビット線ＢＬのプリチャージ電位がロ
ウ電位である場合に、第１のインバータ４２は、符号４
４に示すＰＭＯＳトランジスタである第１のドライブト
ランジスタと、符号４６に示すＮＭＯＳトランジスタで
ある第１の負荷トランジスタとから構成されている。第
１のインバータ４２と対をなす第２のインバータ４３
は、符号４５に示すＰＭＯＳトランジスタである第２の
ドライブトランジスタと、符号４７に示すＮＭＯＳトラ
ンジスタである第２の負荷トランジスタとから構成され
ている。
タ保持回路としてのＳＲＡＭメモリセルを示す回路図で
ある。図５において、メモリセル４１はアレイ状に配列
されたメモリセル群のうちの１つであり、第１のインバ
ータ４２、第２のインバータ４３、第１のアクセストラ
ンジスタ１８及び第２のアクセストランジスタ１９から
構成されている。ビット線ＢＬのプリチャージ電位がロ
ウ電位である場合に、第１のインバータ４２は、符号４
４に示すＰＭＯＳトランジスタである第１のドライブト
ランジスタと、符号４６に示すＮＭＯＳトランジスタで
ある第１の負荷トランジスタとから構成されている。第
１のインバータ４２と対をなす第２のインバータ４３
は、符号４５に示すＰＭＯＳトランジスタである第２の
ドライブトランジスタと、符号４７に示すＮＭＯＳトラ
ンジスタである第２の負荷トランジスタとから構成され
ている。
【００８９】メモリセル４１の第１の記憶ノードＮ１と
なる第１のインバータ４２の出力ノードは、第２のイン
バータ４３の入力ノードである第２のドライブトランジ
スタ４５及び第２の負荷トランジスタ４７の各ゲート電
極に接続されている。また、メモリセル４１の第２の記
憶ノードＮ２となる第２のインバータ４３の出力ノード
は、第１のインバータ４２の入力ノードである第１のド
ライブトランジスタ４４及び第１の負荷トランジスタ４
６の各ゲート電極に接続されている。メモリセルアレイ
のうちの行方向のメモリセル４１に対してアクセスを可
能にするワード線ＷＬは、ビット線ＢＬと第１の記憶ノ
ードＮ１との間に接続されている第１のアクセストラン
ジスタ１８のゲート電極、及びビット相補線／ＢＬと第
２の記憶ノードＮ２との間に接続されている第２のアク
セストランジスタ１９のゲート電極にそれぞれ接続され
ている。
なる第１のインバータ４２の出力ノードは、第２のイン
バータ４３の入力ノードである第２のドライブトランジ
スタ４５及び第２の負荷トランジスタ４７の各ゲート電
極に接続されている。また、メモリセル４１の第２の記
憶ノードＮ２となる第２のインバータ４３の出力ノード
は、第１のインバータ４２の入力ノードである第１のド
ライブトランジスタ４４及び第１の負荷トランジスタ４
６の各ゲート電極に接続されている。メモリセルアレイ
のうちの行方向のメモリセル４１に対してアクセスを可
能にするワード線ＷＬは、ビット線ＢＬと第１の記憶ノ
ードＮ１との間に接続されている第１のアクセストラン
ジスタ１８のゲート電極、及びビット相補線／ＢＬと第
２の記憶ノードＮ２との間に接続されている第２のアク
セストランジスタ１９のゲート電極にそれぞれ接続され
ている。
【００９０】第１のドライブトランジスタ４４及び第２
のドライブトランジスタ４５の各基板は第１のウェル電
位ＶＮＷに接続されており、第１の負荷トランジスタ４
６及び第２の負荷トランジスタ４７の各基板は第２のウ
ェル電位ＶＰＷに接続されている。
のドライブトランジスタ４５の各基板は第１のウェル電
位ＶＮＷに接続されており、第１の負荷トランジスタ４
６及び第２の負荷トランジスタ４７の各基板は第２のウ
ェル電位ＶＰＷに接続されている。
【００９１】第１の実施形態においても説明したよう
に、メモリセルの面積を増やすことなくメモリセルに対
する読み出し速度を上げるためには、トランジスタのし
きい値電圧を下げることが有効であるが、待機時のリー
ク電流が増大するため、この構成を用いることはできな
かった。
に、メモリセルの面積を増やすことなくメモリセルに対
する読み出し速度を上げるためには、トランジスタのし
きい値電圧を下げることが有効であるが、待機時のリー
ク電流が増大するため、この構成を用いることはできな
かった。
【００９２】本実施形態においては、メモリセル４１を
構成する各トランジスタのウェル電位を制御することに
より、読み出し動作中又は書き込み動作中の各トランジ
スタのしきい値電圧と待機時の各トランジスタのしきい
値電圧とを基板バイアス効果を用いて動的に変動させる
構成とした。
構成する各トランジスタのウェル電位を制御することに
より、読み出し動作中又は書き込み動作中の各トランジ
スタのしきい値電圧と待機時の各トランジスタのしきい
値電圧とを基板バイアス効果を用いて動的に変動させる
構成とした。
【００９３】読み出し動作時には、第１のドライブトラ
ンジスタ４４及び第２のドライブトランジスタ４５に大
きな駆動能力が求められるが、逆に書き込み動作時には
大きな駆動能力は不要であるため、各ドライブトランジ
スタ４４，４５の第１のウェル電位ＶＮＷを書き込み動
作時に比べて低くなるように制御する。
ンジスタ４４及び第２のドライブトランジスタ４５に大
きな駆動能力が求められるが、逆に書き込み動作時には
大きな駆動能力は不要であるため、各ドライブトランジ
スタ４４，４５の第１のウェル電位ＶＮＷを書き込み動
作時に比べて低くなるように制御する。
【００９４】従って、読み出し動作時にのみＰＭＯＳよ
りなる各ドライブトランジスタ４４，４５のしきい値電
圧が下がるため、各ドライブトランジスタ４４，４５の
駆動能力が大きくなるので、メモリセル４１の面積を増
加させることなく、また、待機時のリーク電流を増加さ
せることもなく読み出し動作を高速にすることができ
る。
りなる各ドライブトランジスタ４４，４５のしきい値電
圧が下がるため、各ドライブトランジスタ４４，４５の
駆動能力が大きくなるので、メモリセル４１の面積を増
加させることなく、また、待機時のリーク電流を増加さ
せることもなく読み出し動作を高速にすることができ
る。
【００９５】また、書き込み動作時には、第１の負荷ト
ランジスタ４６及び第２の負荷トランジスタ４７が書き
込み動作を補助するために、大きな駆動能力が求められ
るので、各負荷トランジスタ４６，４７の第２のウェル
電位ＶＰＷを読み出し動作時と比べて高くなるように制
御する。
ランジスタ４６及び第２の負荷トランジスタ４７が書き
込み動作を補助するために、大きな駆動能力が求められ
るので、各負荷トランジスタ４６，４７の第２のウェル
電位ＶＰＷを読み出し動作時と比べて高くなるように制
御する。
【００９６】従って、書き込み動作時にのみＮＭＯＳよ
りなる各負荷トランジスタ４６，４７のしきい値電圧が
下がるため、各負荷トランジスタ４６，４７の駆動能力
が大きくなるので、メモリセル４１の面積を増加させる
ことなく書き込み動作を高速にすることができる。
りなる各負荷トランジスタ４６，４７のしきい値電圧が
下がるため、各負荷トランジスタ４６，４７の駆動能力
が大きくなるので、メモリセル４１の面積を増加させる
ことなく書き込み動作を高速にすることができる。
【００９７】なお、各ウェル電位ＶＮＷ，ＶＰＷの制御
は、独立して制御してもそれぞれの効果が得られるた
め、第１のウェル電位ＶＮＷ又は第２のウェル電位ＶＰ
Ｗのうちのいずれか一方だけを制御する手段を有してい
てもよい。
は、独立して制御してもそれぞれの効果が得られるた
め、第１のウェル電位ＶＮＷ又は第２のウェル電位ＶＰ
Ｗのうちのいずれか一方だけを制御する手段を有してい
てもよい。
【００９８】また、ビット線のプリチャージ電位がハイ
電位である場合には、図５に示す第１の負荷トランジス
タ４６及び第２の負荷トランジスタ４７がドライブトラ
ンジスタとして機能し、第１のドライブトランジスタ４
４及び第２のドライブトランジスタ４５が負荷トランジ
スタとして機能する。従って、ドライブトランジスタ４
６，４７の駆動能力が読み出し動作時にのみ大きくなる
ように第２のウェル電位ＶＰＷを昇圧し、また、ＰＭＯ
Ｓよりなる負荷トランジスタ４４，４５の駆動能力が書
き込み動作時にのみ大きくなるように第１のウェル電位
ＶＮＷを降圧すれば同じ効果を得ることができる。
電位である場合には、図５に示す第１の負荷トランジス
タ４６及び第２の負荷トランジスタ４７がドライブトラ
ンジスタとして機能し、第１のドライブトランジスタ４
４及び第２のドライブトランジスタ４５が負荷トランジ
スタとして機能する。従って、ドライブトランジスタ４
６，４７の駆動能力が読み出し動作時にのみ大きくなる
ように第２のウェル電位ＶＰＷを昇圧し、また、ＰＭＯ
Ｓよりなる負荷トランジスタ４４，４５の駆動能力が書
き込み動作時にのみ大きくなるように第１のウェル電位
ＶＮＷを降圧すれば同じ効果を得ることができる。
【００９９】以下、本発明の第３の実施形態の第１変形
例に係るデータ保持回路としてのＳＲＡＭメモリセルを
説明する。
例に係るデータ保持回路としてのＳＲＡＭメモリセルを
説明する。
【０１００】本変形例においては、読み出し動作時のノ
イズマージンを拡大するよう第１のウェル電位ＶＮＷ又
は第２のウェル電位ＶＰＷを制御する。
イズマージンを拡大するよう第１のウェル電位ＶＮＷ又
は第２のウェル電位ＶＰＷを制御する。
【０１０１】具体的には、ビット線ＢＬがロウプリチャ
ージされている場合は、ＮＭＯＳよりなる負荷トランジ
スタ４６，４７のウェル電位である第２のウェル電位Ｖ
ＰＷを高くする。これにより、負荷トランジスタ４６，
４７のしきい値電圧が低下するため、ロウデータを保持
する一方のインバータの負荷トランジスタがより活性化
される。その結果、他方のインバータのドライブトラン
ジスタがより活性化されるので、読み出し電流が増大す
ることになり、ノイズマージンが拡大する。
ージされている場合は、ＮＭＯＳよりなる負荷トランジ
スタ４６，４７のウェル電位である第２のウェル電位Ｖ
ＰＷを高くする。これにより、負荷トランジスタ４６，
４７のしきい値電圧が低下するため、ロウデータを保持
する一方のインバータの負荷トランジスタがより活性化
される。その結果、他方のインバータのドライブトラン
ジスタがより活性化されるので、読み出し電流が増大す
ることになり、ノイズマージンが拡大する。
【０１０２】また、ビット線ＢＬがハイプリチャージさ
れている場合は、ＰＭＯＳよりなる負荷トランジスタ４
４，４５のウェル電位である第１のウェル電位ＶＮＷを
低くする。これにより、負荷トランジスタ４４，４５の
しきい値電圧が低下するため、ハイデータを保持する一
方のインバータの負荷トランジスタがより活性化され
る。その結果、他方のインバータのドライブトランジス
タがより活性化されるので、読み出し電流が増大するこ
とになり、ノイズマージンが拡大する。
れている場合は、ＰＭＯＳよりなる負荷トランジスタ４
４，４５のウェル電位である第１のウェル電位ＶＮＷを
低くする。これにより、負荷トランジスタ４４，４５の
しきい値電圧が低下するため、ハイデータを保持する一
方のインバータの負荷トランジスタがより活性化され
る。その結果、他方のインバータのドライブトランジス
タがより活性化されるので、読み出し電流が増大するこ
とになり、ノイズマージンが拡大する。
【０１０３】以下、本発明の第３の実施形態の第２変形
例に係るデータ保持回路としてのＳＲＡＭメモリセルを
説明する。
例に係るデータ保持回路としてのＳＲＡＭメモリセルを
説明する。
【０１０４】本変形例においては、書き込み動作時にＰ
ＭＯＳトランジスタのウェル電位である第１のウェル電
位ＶＮＷを高くして、ＰＭＯＳトランジスタのしきい値
電圧を大きくする。これにより、ＰＭＯＳトランジスタ
の駆動能力が低下するため、逆転書き込みが容易に行な
われるので、高速な書き込みができる。
ＭＯＳトランジスタのウェル電位である第１のウェル電
位ＶＮＷを高くして、ＰＭＯＳトランジスタのしきい値
電圧を大きくする。これにより、ＰＭＯＳトランジスタ
の駆動能力が低下するため、逆転書き込みが容易に行な
われるので、高速な書き込みができる。
【０１０５】以下、本発明の第３の実施形態の第３変形
例に係るデータ保持回路としてのＳＲＡＭメモリセルを
説明する。
例に係るデータ保持回路としてのＳＲＡＭメモリセルを
説明する。
【０１０６】本変形例においては、書き込み動作時にＮ
ＭＯＳトランジスタのウェル電位である第２のウェル電
位ＶＰＷを低くして、ＮＭＯＳトランジスタのしきい値
電圧を大きくする。これにより、ＮＭＯＳトランジスタ
の駆動能力が低下するため、逆転書き込みが容易に行な
われるので、高速な書き込みができる。
ＭＯＳトランジスタのウェル電位である第２のウェル電
位ＶＰＷを低くして、ＮＭＯＳトランジスタのしきい値
電圧を大きくする。これにより、ＮＭＯＳトランジスタ
の駆動能力が低下するため、逆転書き込みが容易に行な
われるので、高速な書き込みができる。
【０１０７】なお、本実施形態において、各アクセスト
ランジスタ１８，１９の極性をそれぞれ反転させたトラ
ンジスタからなるデータ保持回路であっても、本発明と
同様の効果を得られることはいうまでもない。
ランジスタ１８，１９の極性をそれぞれ反転させたトラ
ンジスタからなるデータ保持回路であっても、本発明と
同様の効果を得られることはいうまでもない。
【０１０８】
【発明の効果】請求項１又は２の発明に係るデータ保持
回路によると、第１及び第２のインバータがＣＭＯＳＦ
ＥＴにより構成されている場合は、読み出し期間にＮ型
ドライブトランジスタのゲート・ソース間電圧が拡大す
るため、読み出し電流が増加するので、メモリセルの面
積を増大させることなく、低電圧駆動が実現できると共
に読み出し速度を高速にすることができる。また、読み
出し速度を許容される程度に設定するのであれば、メモ
リセルを構成する各トランジスタのサイズを小さくする
ことができると共に消費電流も減少させることができ
る。
回路によると、第１及び第２のインバータがＣＭＯＳＦ
ＥＴにより構成されている場合は、読み出し期間にＮ型
ドライブトランジスタのゲート・ソース間電圧が拡大す
るため、読み出し電流が増加するので、メモリセルの面
積を増大させることなく、低電圧駆動が実現できると共
に読み出し速度を高速にすることができる。また、読み
出し速度を許容される程度に設定するのであれば、メモ
リセルを構成する各トランジスタのサイズを小さくする
ことができると共に消費電流も減少させることができ
る。
【０１０９】また、待機時においても、メモリセルを駆
動する電源電位を通常の電源電位よりも高く設定してお
くと、リーク源となるトランジスタのゲート・ソース間
電位は０Ｖであるため、リーク電流が増加することはな
く、また、ソフトエラー等のノイズに対しても影響を受
け難くなるため、データの保持特性が良くなる。
動する電源電位を通常の電源電位よりも高く設定してお
くと、リーク源となるトランジスタのゲート・ソース間
電位は０Ｖであるため、リーク電流が増加することはな
く、また、ソフトエラー等のノイズに対しても影響を受
け難くなるため、データの保持特性が良くなる。
【０１１０】請求項３又は４の発明に係るデータ保持回
路によると、第１及び第２のインバータがＣＭＯＳＦＥ
Ｔにより構成されている場合は、読み出し期間にＰ型ド
ライブトランジスタのゲート・ソース間電圧が拡大する
ため、読み出し電流が増加するので、メモリセルの面積
を増大させることなく、低電圧駆動が実現できると共に
読み出し速度を高速にすることができる。
路によると、第１及び第２のインバータがＣＭＯＳＦＥ
Ｔにより構成されている場合は、読み出し期間にＰ型ド
ライブトランジスタのゲート・ソース間電圧が拡大する
ため、読み出し電流が増加するので、メモリセルの面積
を増大させることなく、低電圧駆動が実現できると共に
読み出し速度を高速にすることができる。
【０１１１】さらに、データ読み出し線に印加されるプ
リチャージ電位がロウ電位に印加されているため、ハイ
電位に印加される場合に比べて、データ読み出し線がソ
ースとなるので、読み出し電流がさらに増加することに
なり、読み出し速度を一層高速にすることができる。
リチャージ電位がロウ電位に印加されているため、ハイ
電位に印加される場合に比べて、データ読み出し線がソ
ースとなるので、読み出し電流がさらに増加することに
なり、読み出し速度を一層高速にすることができる。
【０１１２】また、読み出し速度を許容される程度に設
定するのであれば、メモリセルを構成する各トランジス
タのサイズを小さくすることができると共に消費電流も
減少させることができる。
定するのであれば、メモリセルを構成する各トランジス
タのサイズを小さくすることができると共に消費電流も
減少させることができる。
【０１１３】請求項５又は６の発明に係るデータ保持回
路によると、第１及び第２のインバータがＣＭＯＳＦＥ
Ｔにより構成されている場合は、書き込み期間にハイ側
のデータ保持部のドライブトランジスタのデータのラッ
チ能力が低下するため、もっとも書き込み時間を必要と
する逆転書き込みが容易に行なえるので、書き込み動作
が高速になる。
路によると、第１及び第２のインバータがＣＭＯＳＦＥ
Ｔにより構成されている場合は、書き込み期間にハイ側
のデータ保持部のドライブトランジスタのデータのラッ
チ能力が低下するため、もっとも書き込み時間を必要と
する逆転書き込みが容易に行なえるので、書き込み動作
が高速になる。
【０１１４】請求項７又は８の発明に係るデータ保持回
路によると、第１及び第２のインバータがＣＭＯＳＦＥ
Ｔにより構成されている場合は、書き込み期間にロウ側
のデータ保持部のドライブトランジスタのデータのラッ
チ能力が大きくなるため、もっとも書き込み時間を必要
とする逆転書き込みが容易に行なえるので、書き込み動
作が高速になる。
路によると、第１及び第２のインバータがＣＭＯＳＦＥ
Ｔにより構成されている場合は、書き込み期間にロウ側
のデータ保持部のドライブトランジスタのデータのラッ
チ能力が大きくなるため、もっとも書き込み時間を必要
とする逆転書き込みが容易に行なえるので、書き込み動
作が高速になる。
【０１１５】請求項９の発明に係るデータ保持回路によ
ると、データ保持部からデータを読み出すデータ読み出
し線がハイプリチャージされている場合は、基板バイア
ス効果により読み出し期間におけるＰ型の負荷トランジ
スタのしきい値電圧が小さくなるため、該負荷トランジ
スタの駆動能力が大きくなる。これにより、読み出し期
間のＮ型のドライブトランジスタの駆動能力が大きくな
るので、リーク電流が増加することなく高速な読み出し
動作を行なえると共にノイズマージンが拡大する。
ると、データ保持部からデータを読み出すデータ読み出
し線がハイプリチャージされている場合は、基板バイア
ス効果により読み出し期間におけるＰ型の負荷トランジ
スタのしきい値電圧が小さくなるため、該負荷トランジ
スタの駆動能力が大きくなる。これにより、読み出し期
間のＮ型のドライブトランジスタの駆動能力が大きくな
るので、リーク電流が増加することなく高速な読み出し
動作を行なえると共にノイズマージンが拡大する。
【０１１６】また、読み出し線がロウプリチャージされ
ている場合も、基板バイアス効果によりＰ型のドライブ
トランジスタのしきい値電圧が小さくなるため、該ドラ
イブトランジスタの駆動能力が大きくなるので、高速な
読み出し動作を行なえると共にノイズマージンが拡大す
る。
ている場合も、基板バイアス効果によりＰ型のドライブ
トランジスタのしきい値電圧が小さくなるため、該ドラ
イブトランジスタの駆動能力が大きくなるので、高速な
読み出し動作を行なえると共にノイズマージンが拡大す
る。
【０１１７】請求項１０の発明に係るデータ保持回路に
よると、データ保持部からデータを読み出すデータ読み
出し線がハイプリチャージされている場合は、基板バイ
アス効果によりＮ型のドライブトランジスタのしきい値
電圧が小さくなるため、読み出し期間のドライブトラン
ジスタの駆動能力が大きくなるので、高速な読み出し動
作を行なえる。
よると、データ保持部からデータを読み出すデータ読み
出し線がハイプリチャージされている場合は、基板バイ
アス効果によりＮ型のドライブトランジスタのしきい値
電圧が小さくなるため、読み出し期間のドライブトラン
ジスタの駆動能力が大きくなるので、高速な読み出し動
作を行なえる。
【０１１８】また、読み出し線がロウプリチャージされ
ている場合も、基板バイアス効果によりＮ型の負荷トラ
ンジスタのしきい値電圧が小さくなるので、該負荷トラ
ンジスタのデータのラッチ能力が大きくなる。これによ
り、読み出し期間のＰ型のドライブトランジスタの駆動
能力が大きくなるので、リーク電流が増加することなく
高速な読み出し動作を行なえると共にノイズマージンが
拡大する。
ている場合も、基板バイアス効果によりＮ型の負荷トラ
ンジスタのしきい値電圧が小さくなるので、該負荷トラ
ンジスタのデータのラッチ能力が大きくなる。これによ
り、読み出し期間のＰ型のドライブトランジスタの駆動
能力が大きくなるので、リーク電流が増加することなく
高速な読み出し動作を行なえると共にノイズマージンが
拡大する。
【０１１９】請求項１１の発明に係るデータ保持回路に
よると、基板バイアス効果により書き込み期間における
Ｐ型トランジスタのしきい値電圧が小さくなるため、該
トランジスタの駆動能力が大きくなる。
よると、基板バイアス効果により書き込み期間における
Ｐ型トランジスタのしきい値電圧が小さくなるため、該
トランジスタの駆動能力が大きくなる。
【０１２０】請求項１２の発明に係るデータ保持回路に
よると、基板バイアス効果により書き込み期間における
Ｐ型トランジスタのしきい値電圧が大きくなるため、Ｐ
型トランジスタの駆動能力が低下するので、逆転書き込
みが容易に行なわれ、トランジスタのサイズを増大させ
ることなく高速な書き込みができる。
よると、基板バイアス効果により書き込み期間における
Ｐ型トランジスタのしきい値電圧が大きくなるため、Ｐ
型トランジスタの駆動能力が低下するので、逆転書き込
みが容易に行なわれ、トランジスタのサイズを増大させ
ることなく高速な書き込みができる。
【０１２１】請求項１３の発明に係るデータ保持回路に
よると、基板バイアス効果により書き込み期間における
Ｎ型トランジスタのしきい値電圧が大きくなるため、Ｎ
型トランジスタの駆動能力が低下するので、逆転書き込
みが容易に行なわれ、トランジスタのサイズを増大させ
ることなく高速な書き込みができる。
よると、基板バイアス効果により書き込み期間における
Ｎ型トランジスタのしきい値電圧が大きくなるため、Ｎ
型トランジスタの駆動能力が低下するので、逆転書き込
みが容易に行なわれ、トランジスタのサイズを増大させ
ることなく高速な書き込みができる。
【０１２２】請求項１４の発明に係るデータ保持回路に
よると、基板バイアス効果により書き込み期間における
Ｎ型トランジスタのしきい値電圧が小さくなるので、該
トランジスタの駆動能力が大きくなる。
よると、基板バイアス効果により書き込み期間における
Ｎ型トランジスタのしきい値電圧が小さくなるので、該
トランジスタの駆動能力が大きくなる。
【０１２３】以上説明したように、本発明に係るデータ
保持回路によると、読み出し動作時と書き込み動作時と
の各トランジスタの駆動能力を独立に最適化できるた
め、読み出し速度を優先させるあまり、ハイデータとロ
ウデータとを入れ替えられなくなるという現象を避ける
ことができる。
保持回路によると、読み出し動作時と書き込み動作時と
の各トランジスタの駆動能力を独立に最適化できるた
め、読み出し速度を優先させるあまり、ハイデータとロ
ウデータとを入れ替えられなくなるという現象を避ける
ことができる。
【０１２４】さらに、読み出し速度及び書き込み速度を
許容される程度に設定するのであれば、メモリセルを構
成する各トランジスタのサイズを小さくすることができ
るため、一層の高集積化を図ることができる。
許容される程度に設定するのであれば、メモリセルを構
成する各トランジスタのサイズを小さくすることができ
るため、一層の高集積化を図ることができる。
【図１】本発明の第１の実施形態に係るデータ保持回路
を示す回路図である。
を示す回路図である。
【図２】本発明の第１の実施形態に係るデータ保持回路
のメモリセルを示す回路図である。
のメモリセルを示す回路図である。
【図３】本発明の第１の実施形態に係るＳＲＡＭメモリ
セルにおけるビット線のプリチャージ電位に関する動作
速度を比較した図であって、（ａ）はビット線がハイプ
リチャージの場合のメモリセル等価回路図であり、
（ｂ）はハイプリチャージにおけるワード線、ビット線
及び第１の記憶ノードの各電圧と時間とのシミュレーシ
ョン結果を示すグラフであり、（ｃ）はビット線がロウ
プリチャージの場合のメモリセル等価回路図であり、
（ｄ）はロウプリチャージにおけるワード線、ビット線
及び第１の記憶ノードの各電圧と時間とのシミュレーシ
ョン結果を示すグラフである。
セルにおけるビット線のプリチャージ電位に関する動作
速度を比較した図であって、（ａ）はビット線がハイプ
リチャージの場合のメモリセル等価回路図であり、
（ｂ）はハイプリチャージにおけるワード線、ビット線
及び第１の記憶ノードの各電圧と時間とのシミュレーシ
ョン結果を示すグラフであり、（ｃ）はビット線がロウ
プリチャージの場合のメモリセル等価回路図であり、
（ｄ）はロウプリチャージにおけるワード線、ビット線
及び第１の記憶ノードの各電圧と時間とのシミュレーシ
ョン結果を示すグラフである。
【図４】本発明の第２の実施形態に係るデータ保持回路
における制御シーケンス図である。
における制御シーケンス図である。
【図５】本発明の第３の実施形態に係るデータ保持回路
のメモリセルを示す回路図である。
のメモリセルを示す回路図である。
【図６】従来の低電圧駆動型ＳＲＡＭメモリセルの回路
図である。
図である。
１１ メモリセル １２ 第１のインバータ １３ 第２のインバータ １４ 第１のドライブトランジスタ １５ 第２のドライブトランジスタ １６ 第１の負荷トランジスタ １７ 第２の負荷トランジスタ １８ 第１のアクセストランジスタ １９ 第２のアクセストランジスタ ２０ スイッチトランジスタ ２１ スイッチトランジスタ ２４ ドライブトランジスタ ２６ ドライブトランジスタ ２８ アクセストランジスタ ４１ メモリセル ４２ 第１のインバータ ４３ 第２のインバータ ４４ 第１のドライブトランジスタ ４５ 第２のドライブトランジスタ ４６ 第１の負荷トランジスタ ４７ 第２の負荷トランジスタ Ｎ１ 第１の記憶ノード Ｎ２ 第２の記憶ノード ＩＣＭ 読み出し電流 ＶＣＭ メモリセルの電源電位 ＶＳＭ メモリセルの接地電位 ＶＣＭＨ ハイ電位 ＶＣＣ 電源電位 ＶＳＳ 接地電位 ＰＲＥ 電源電位 ＷＬ ワード線 ＢＬ ビット線 ／ＢＬ ビット相補線 ｔＭＡ 読み出し時間 ＶＮＷ 第１のウェル電位 ＶＰＷ 第２のウェル電位
Claims (14)
- 【請求項１】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、 データの読み出し期間に前記データ保持部に印加される
電源電位は、前記データ保持部の周辺回路に印加される
電源電位よりも高くなるように設定されていることを特
徴とするデータ保持回路。 - 【請求項２】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、 データの読み出し期間に前記データ保持部に印加される
電源電位は、データの書き込み期間に前記データ保持部
に印加される電源電位よりも高くなるように設定されて
いることを特徴とするデータ保持回路。 - 【請求項３】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部と、 前記データ保持部からデータを読み出すデータ読み出し
線とを備え、 前記データ読み出し線はロウプリチャージされており、 データの読み出し期間に前記データ保持部に印加される
接地電位は、前記データ保持部の周辺回路に印加される
接地電位よりも低くなるように設定されていることを特
徴とするデータ保持回路。 - 【請求項４】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部と、 前記データ保持部からデータを読み出すデータ読み出し
線とを備え、 前記データ読み出し線はロウプリチャージされており、 データの読み出し期間に前記データ保持部に印加される
接地電位は、データの書き込み期間に前記データ保持部
に印加される接地電位よりも低くなるように設定されて
いることを特徴とするデータ保持回路。 - 【請求項５】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、 データの書き込み期間に前記データ保持部に印加される
電源電位は、前記データ保持部の周辺回路に印加される
電源電位よりも低くなるように設定されていることを特
徴とするデータ保持回路。 - 【請求項６】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、 データの書き込み期間に前記データ保持部に印加される
電源電位は、データの読み出し期間に前記データ保持部
に印加される電源電位よりも低くなるように設定されて
いることを特徴とするデータ保持回路。 - 【請求項７】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、 データの書き込み期間に前記データ保持部に印加される
接地電位は、前記データ保持部の周辺回路に印加される
接地電位よりも高くなるように設定されていることを特
徴とするデータ保持回路。 - 【請求項８】 一方の出力ノードと他方の入力ノードと
が互いに接続された第１のインバータと第２のインバー
タとからなるデータ保持部を備え、 データの書き込み期間に前記データ保持部に印加される
接地電位は、データの読み出し期間に前記データ保持部
に印加される接地電位よりも高くなるように設定されて
いることを特徴とするデータ保持回路。 - 【請求項９】 一方の出力ノードと他方の入力ノードと
が互いに接続され、それぞれＰ型トランジスタ及びＮ型
トランジスタからなる第１のインバータと第２のインバ
ータとを備え、 データの読み出し期間の前記Ｐ型トランジスタのウェル
電位は、データの書き込み期間の前記Ｐ型トランジスタ
のウェル電位よりも低くなるように設定されていること
を特徴とするデータ保持回路。 - 【請求項１０】 一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、 データの読み出し期間の前記Ｎ型トランジスタのウェル
電位は、データの書き込み期間の前記Ｎ型トランジスタ
のウェル電位よりも高くなるように設定されていること
を特徴とするデータ保持回路。 - 【請求項１１】 一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、 データの書き込み期間の前記Ｐ型トランジスタのウェル
電位は、データの読み出し期間の前記Ｐ型トランジスタ
のウェル電位よりも低くなるように設定されていること
を特徴とするデータ保持回路。 - 【請求項１２】 一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、 データの書き込み期間の前記Ｐ型トランジスタのウェル
電位は、データの読み出し期間の前記Ｐ型トランジスタ
のウェル電位よりも高くなるように設定されていること
を特徴とするデータ保持回路。 - 【請求項１３】 一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、 データの書き込み期間の前記Ｎ型トランジスタのウェル
電位は、データの読み出し期間の前記Ｎ型トランジスタ
のウェル電位よりも低くなるように設定されていること
を特徴とするデータ保持回路。 - 【請求項１４】 一方の出力ノードと他方の入力ノード
とが互いに接続され、それぞれＰ型トランジスタ及びＮ
型トランジスタからなる第１のインバータと第２のイン
バータとを備え、 データの書き込み期間の前記Ｎ型トランジスタのウェル
電位は、データの読み出し期間の前記Ｎ型トランジスタ
のウェル電位よりも高くなるように設定されていること
を特徴とするデータ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27325296A JP3188634B2 (ja) | 1995-10-31 | 1996-10-16 | データ保持回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-283215 | 1995-10-31 | ||
| JP28321595 | 1995-10-31 | ||
| JP27325296A JP3188634B2 (ja) | 1995-10-31 | 1996-10-16 | データ保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09185886A true JPH09185886A (ja) | 1997-07-15 |
| JP3188634B2 JP3188634B2 (ja) | 2001-07-16 |
Family
ID=26550580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27325296A Expired - Fee Related JP3188634B2 (ja) | 1995-10-31 | 1996-10-16 | データ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3188634B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002162948A (ja) * | 2000-09-18 | 2002-06-07 | Sanyo Electric Co Ltd | 表示装置及びその駆動方法 |
| US6795332B2 (en) | 2001-06-12 | 2004-09-21 | Hitachi, Ltd. | Semiconductor memory device with memory cells operated by boosted voltage |
| JP2004348845A (ja) * | 2003-05-21 | 2004-12-09 | Sharp Corp | 半導体集積回路およびその駆動方法 |
| KR100463722B1 (ko) * | 1997-12-10 | 2005-04-06 | 삼성전자주식회사 | 스태틱 랜덤 액세스 메모리 장치 |
| JP2006004613A (ja) * | 2004-06-16 | 2006-01-05 | Samsung Electronics Co Ltd | 低電力消費の半導体メモリ装置 |
| JP2007242124A (ja) * | 2006-03-07 | 2007-09-20 | New Industry Research Organization | 半導体記憶装置 |
| SG134992A1 (en) * | 2002-11-08 | 2007-09-28 | Taiwan Semiconductor Mfg | A new design concept for sram read margin |
| US7345936B2 (en) | 2003-05-30 | 2008-03-18 | Renesas Technology Corp. | Data storage circuit |
| JP2008135169A (ja) * | 2007-12-21 | 2008-06-12 | Renesas Technology Corp | 半導体記憶装置 |
| JP2011018438A (ja) * | 2010-09-13 | 2011-01-27 | Renesas Electronics Corp | 半導体装置 |
| JP2014220020A (ja) * | 2013-04-30 | 2014-11-20 | 富士通株式会社 | 電子回路 |
-
1996
- 1996-10-16 JP JP27325296A patent/JP3188634B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463722B1 (ko) * | 1997-12-10 | 2005-04-06 | 삼성전자주식회사 | 스태틱 랜덤 액세스 메모리 장치 |
| JP2002162948A (ja) * | 2000-09-18 | 2002-06-07 | Sanyo Electric Co Ltd | 表示装置及びその駆動方法 |
| US7397693B2 (en) | 2001-06-12 | 2008-07-08 | Renesas Technology Corp. | Semiconductor memory device with memory cells operated by boosted voltage |
| US6795332B2 (en) | 2001-06-12 | 2004-09-21 | Hitachi, Ltd. | Semiconductor memory device with memory cells operated by boosted voltage |
| US7190609B2 (en) | 2001-06-12 | 2007-03-13 | Hitachi, Ltd. | Semiconductor memory device with memory cells operated by boosted voltage |
| US7589993B2 (en) | 2001-06-12 | 2009-09-15 | Renesas Technology Corp. | Semiconductor memory device with memory cells operated by boosted voltage |
| SG134992A1 (en) * | 2002-11-08 | 2007-09-28 | Taiwan Semiconductor Mfg | A new design concept for sram read margin |
| JP2004348845A (ja) * | 2003-05-21 | 2004-12-09 | Sharp Corp | 半導体集積回路およびその駆動方法 |
| US7345936B2 (en) | 2003-05-30 | 2008-03-18 | Renesas Technology Corp. | Data storage circuit |
| JP2006004613A (ja) * | 2004-06-16 | 2006-01-05 | Samsung Electronics Co Ltd | 低電力消費の半導体メモリ装置 |
| JP2007242124A (ja) * | 2006-03-07 | 2007-09-20 | New Industry Research Organization | 半導体記憶装置 |
| JP2008135169A (ja) * | 2007-12-21 | 2008-06-12 | Renesas Technology Corp | 半導体記憶装置 |
| JP2011018438A (ja) * | 2010-09-13 | 2011-01-27 | Renesas Electronics Corp | 半導体装置 |
| JP2014220020A (ja) * | 2013-04-30 | 2014-11-20 | 富士通株式会社 | 電子回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3188634B2 (ja) | 2001-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100391020B1 (ko) | 데이터 유지회로 | |
| KR100373223B1 (ko) | 반도체장치 | |
| JP3085073B2 (ja) | スタティックｒａｍ | |
| US6826074B2 (en) | Semiconductor memory device | |
| US6442060B1 (en) | High-density ratio-independent four-transistor RAM cell fabricated with a conventional logic process | |
| JP2002352580A (ja) | ワードライン放電方法及び半導体メモリ装置 | |
| JP2002298586A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 | |
| US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| JP4219663B2 (ja) | 半導体記憶装置及び半導体集積回路 | |
| JPS6137704B2 (ja) | ||
| US6459611B2 (en) | Low power SRAM memory cell having a single bit line | |
| JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
| JP3188634B2 (ja) | データ保持回路 | |
| JPH09191093A (ja) | 半導体メモリ装置のワードライン駆動方法 | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| JP2004199726A (ja) | 半導体記憶装置 | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| JPH08129891A (ja) | メモリセル回路 | |
| US6366492B1 (en) | Semiconductor memory device capable of automatically controlling bit-line recovery operation | |
| TW526603B (en) | Semiconductor integrated circuit | |
| US5703819A (en) | Sense amplifier driving circuit | |
| TWI699764B (zh) | 記憶體寫入裝置及方法 | |
| JPH09326195A (ja) | 半導体メモリ装置のセンスアンプ回路 | |
| JPH07169261A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010424 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |