JPH08316324A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH08316324A JPH08316324A JP7117080A JP11708095A JPH08316324A JP H08316324 A JPH08316324 A JP H08316324A JP 7117080 A JP7117080 A JP 7117080A JP 11708095 A JP11708095 A JP 11708095A JP H08316324 A JPH08316324 A JP H08316324A
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- forming
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Abstract
(57)【要約】
【目的】 アンチヒューズ素子を有する半導体集積回路
装置の製造方法において、製造工程数を削減する。 【構成】 アンチヒューズ素子を有する半導体集積回路
装置の製造方法において、アンチヒューズ素子Ｆのアン
チヒューズ用接続孔９Ｆを形成する工程が配線用接続孔
９Ｃと同一製造工程で形成される。アンチヒューズ用接
続孔９Ｆはアンチヒューズ素子Ｆの下層電極７と上層電
極１１との間を接続する。配線用接続孔９ＣはＭＩＳＦ
ＥＴのソース領域又はドレイン領域７と配線１２との間
を接続する。つまり、アンチヒューズ用接続孔９Ｆを形
成する工程が配線用接続孔９Ｃを形成する工程で兼用で
きる。さらに、アンチヒューズ素子Ｆの下層電極７とＭ
ＩＳＦＥＴのソース領域又はドレイン領域７とが同一製
造工程で形成される。
装置の製造方法において、製造工程数を削減する。 【構成】 アンチヒューズ素子を有する半導体集積回路
装置の製造方法において、アンチヒューズ素子Ｆのアン
チヒューズ用接続孔９Ｆを形成する工程が配線用接続孔
９Ｃと同一製造工程で形成される。アンチヒューズ用接
続孔９Ｆはアンチヒューズ素子Ｆの下層電極７と上層電
極１１との間を接続する。配線用接続孔９ＣはＭＩＳＦ
ＥＴのソース領域又はドレイン領域７と配線１２との間
を接続する。つまり、アンチヒューズ用接続孔９Ｆを形
成する工程が配線用接続孔９Ｃを形成する工程で兼用で
きる。さらに、アンチヒューズ素子Ｆの下層電極７とＭ
ＩＳＦＥＴのソース領域又はドレイン領域７とが同一製
造工程で形成される。
Description
【０００１】
【産業上の利用分野】本発明はアンチヒューズ素子を有
する半導体集積回路装置の製造方法に関する。特に本発
明は、フィールドプログラマブルゲートアレイ（以下、
ＦＰＧＡという）、プログラマブルリードオンリーメモ
リー（以下、ＰＲＯＭという）等、アンチヒューズ素子
を有する半導体集積回路装置の製造方法に関する。
する半導体集積回路装置の製造方法に関する。特に本発
明は、フィールドプログラマブルゲートアレイ（以下、
ＦＰＧＡという）、プログラマブルリードオンリーメモ
リー（以下、ＰＲＯＭという）等、アンチヒューズ素子
を有する半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】ゲートアレイの中でユーザーが現場にお
いてプログラムが可能なＦＰＧＡ、ＰＲＯＭ等の半導体
集積回路装置には下記文献に記載されるアンチヒューズ
素子が配置される。ＩＥＥＥ, Ｅlectron Ｄevice Ｌet
ter,Ｖol. １２, Ｎo.4,Ａpril１９９１ pp.151-153 、
ＩＥＥＥ, Ｅlectron Ｄevice Ｌetter,Ｖol. １３,Ｎ
o.９, Ｓeptember １９９２ pp.488-490 。
いてプログラムが可能なＦＰＧＡ、ＰＲＯＭ等の半導体
集積回路装置には下記文献に記載されるアンチヒューズ
素子が配置される。ＩＥＥＥ, Ｅlectron Ｄevice Ｌet
ter,Ｖol. １２, Ｎo.4,Ａpril１９９１ pp.151-153 、
ＩＥＥＥ, Ｅlectron Ｄevice Ｌetter,Ｖol. １３,Ｎ
o.９, Ｓeptember １９９２ pp.488-490 。
【０００３】プログラムが書込まれていない又はデータ
が書込まれていない被導通状態においては下層電極、ア
ンチヒューズ用絶縁膜、上層電極の各々が順次積層さ
れ、前記アンチヒューズ素子が形成される。プログラム
が書込まれた又はデータが書込まれた導通状態において
はアンチヒューズ用絶縁膜が破壊され、アンチヒューズ
素子には下層電極と上層電極との間を電気的に接続する
導通路が形成される。通常、アンチヒューズ素子は行列
状に複数配置され、複数のうちの任意のアンチヒューズ
素子に導通路が形成される。つまり、ＦＰＧＡにおいて
は製造工程の完了後にアンチヒューズ素子の導通、非導
通が任意に行え、プログラムが自由に行える。一方、Ｐ
ＲＯＭにおいては同様に製造工程の完了後にアンチヒュ
ーズ素子の導通、非導通が任意に行え、データの書込み
が自由に行える。
が書込まれていない被導通状態においては下層電極、ア
ンチヒューズ用絶縁膜、上層電極の各々が順次積層さ
れ、前記アンチヒューズ素子が形成される。プログラム
が書込まれた又はデータが書込まれた導通状態において
はアンチヒューズ用絶縁膜が破壊され、アンチヒューズ
素子には下層電極と上層電極との間を電気的に接続する
導通路が形成される。通常、アンチヒューズ素子は行列
状に複数配置され、複数のうちの任意のアンチヒューズ
素子に導通路が形成される。つまり、ＦＰＧＡにおいて
は製造工程の完了後にアンチヒューズ素子の導通、非導
通が任意に行え、プログラムが自由に行える。一方、Ｐ
ＲＯＭにおいては同様に製造工程の完了後にアンチヒュ
ーズ素子の導通、非導通が任意に行え、データの書込み
が自由に行える。
【０００４】前記アンチヒューズ用絶縁膜の破壊には高
電圧の書込み用電圧が使用される。この書込み用電圧は
アンチヒューズ素子の下層電極と上層電極との間に印加
される。
電圧の書込み用電圧が使用される。この書込み用電圧は
アンチヒューズ素子の下層電極と上層電極との間に印加
される。
【０００５】
【発明が解決しようとする課題】前述のアンチヒューズ
素子を有する半導体集積回路装置においては、半導体集
積回路装置の製造工程にアンチヒューズ素子を形成する
工程が組み込まれる。アンチヒューズ素子を形成する工
程には、下層電極を形成する工程、アンチヒューズ用接
続孔を形成する工程、アンチヒューズ用絶縁膜を形成す
る工程、上層電極を形成する工程が最小限必要である。
このため、半導体集積回路装置の製造工程数が増大す
る。製造工程数の増大は半導体集積回路装置の製造上の
歩留りを著しく低下させる。
素子を有する半導体集積回路装置においては、半導体集
積回路装置の製造工程にアンチヒューズ素子を形成する
工程が組み込まれる。アンチヒューズ素子を形成する工
程には、下層電極を形成する工程、アンチヒューズ用接
続孔を形成する工程、アンチヒューズ用絶縁膜を形成す
る工程、上層電極を形成する工程が最小限必要である。
このため、半導体集積回路装置の製造工程数が増大す
る。製造工程数の増大は半導体集積回路装置の製造上の
歩留りを著しく低下させる。
【０００６】本発明は上記課題を解決するためになされ
たものであり、本発明の目的はアンチヒューズ素子を有
する半導体集積回路装置の製造方法において製造工程数
を削減することにある。
たものであり、本発明の目的はアンチヒューズ素子を有
する半導体集積回路装置の製造方法において製造工程数
を削減することにある。
【０００７】
【課題を解決するための手段及び作用】上記目的を達成
するために、請求項１に係る発明は、基板上に複数の第
１配線と複数のアンチヒューズ素子の下層電極とを形成
する工程と、前記第１配線及び下層電極を覆う層間絶縁
膜を形成する工程と、前記第１配線上の層間絶縁膜に配
線用接続孔を形成するとともに同時に前記下層電極上の
層間絶縁膜にアンチヒューズ用接続孔を形成する工程
と、少なくとも前記アンチヒューズ用接続孔内の下層電
極上にアンチヒューズ用絶縁膜を形成する工程と、前記
層間絶縁膜上に前記配線用接続孔を通して前記第１配線
に電気的に接続される第２配線と前記アンチヒューズ用
接続孔を通して前記下層電極にアンチヒューズ用絶縁膜
を介して接続されるアンチヒューズ素子の上層電極とを
形成する工程と、を備え、前記複数のうち任意のアンチ
ヒューズ素子のアンチヒューズ用絶縁膜を破壊し、前記
下層電極と上層電極との間を電気的に接続する導通路を
形成することを特徴とする。
するために、請求項１に係る発明は、基板上に複数の第
１配線と複数のアンチヒューズ素子の下層電極とを形成
する工程と、前記第１配線及び下層電極を覆う層間絶縁
膜を形成する工程と、前記第１配線上の層間絶縁膜に配
線用接続孔を形成するとともに同時に前記下層電極上の
層間絶縁膜にアンチヒューズ用接続孔を形成する工程
と、少なくとも前記アンチヒューズ用接続孔内の下層電
極上にアンチヒューズ用絶縁膜を形成する工程と、前記
層間絶縁膜上に前記配線用接続孔を通して前記第１配線
に電気的に接続される第２配線と前記アンチヒューズ用
接続孔を通して前記下層電極にアンチヒューズ用絶縁膜
を介して接続されるアンチヒューズ素子の上層電極とを
形成する工程と、を備え、前記複数のうち任意のアンチ
ヒューズ素子のアンチヒューズ用絶縁膜を破壊し、前記
下層電極と上層電極との間を電気的に接続する導通路を
形成することを特徴とする。
【０００８】前記請求項１に係る発明においては、アン
チヒューズ素子の下層電極と上層電極との間を接続する
アンチヒューズ用接続孔が第１配線と第２配線との間を
接続する配線用接続孔を形成する工程で同時に形成され
る。つまり、アンチヒューズ用接続孔を形成する工程が
配線用接続孔を形成する工程で兼用できる。従って、ア
ンチヒューズ用接続孔を形成する工程に相当する分、半
導体集積回路装置の製造工程数が削減できる。
チヒューズ素子の下層電極と上層電極との間を接続する
アンチヒューズ用接続孔が第１配線と第２配線との間を
接続する配線用接続孔を形成する工程で同時に形成され
る。つまり、アンチヒューズ用接続孔を形成する工程が
配線用接続孔を形成する工程で兼用できる。従って、ア
ンチヒューズ用接続孔を形成する工程に相当する分、半
導体集積回路装置の製造工程数が削減できる。
【０００９】請求項２に係る発明は、前記請求項１に記
載される半導体集積回路装置の製造方法において、前記
第１配線とアンチヒューズ素子の下層電極とを形成する
工程が同一工程で第１配線層に第１配線と下層電極とを
同時に形成する工程であることを特徴とする。
載される半導体集積回路装置の製造方法において、前記
第１配線とアンチヒューズ素子の下層電極とを形成する
工程が同一工程で第１配線層に第１配線と下層電極とを
同時に形成する工程であることを特徴とする。
【００１０】前記請求項２に係る発明においては、前記
第１配線とアンチヒューズ素子の下層配線とが同一工程
で同時に形成される。つまり、アンチヒューズ素子の下
層電極を形成する工程が第１配線を形成する工程で兼用
できる。従って、アンチヒューズ素子の下層電極を形成
する工程に相当する分、半導体集積回路装置の製造工程
数が削減できる。
第１配線とアンチヒューズ素子の下層配線とが同一工程
で同時に形成される。つまり、アンチヒューズ素子の下
層電極を形成する工程が第１配線を形成する工程で兼用
できる。従って、アンチヒューズ素子の下層電極を形成
する工程に相当する分、半導体集積回路装置の製造工程
数が削減できる。
【００１１】請求項３に係る発明は、前記請求項１又は
請求項２に記載される半導体集積回路装置の製造方法に
おいて、前記第２配線とアンチヒューズ素子の上層電極
とを形成する工程が同一工程で第２配線層に第２配線と
上層電極とを同時に形成する工程であることを特徴とす
る。
請求項２に記載される半導体集積回路装置の製造方法に
おいて、前記第２配線とアンチヒューズ素子の上層電極
とを形成する工程が同一工程で第２配線層に第２配線と
上層電極とを同時に形成する工程であることを特徴とす
る。
【００１２】前記請求項３に係る発明においては、前記
第２配線とアンチヒューズ素子の上層配線とが同一工程
で同時に形成される。つまり、アンチヒューズ素子の上
層電極を形成する工程が第２配線を形成する工程で兼用
できる。従って、アンチヒューズ素子の上層電極を形成
する工程に相当する分、半導体集積回路装置の製造工程
数が削減できる。
第２配線とアンチヒューズ素子の上層配線とが同一工程
で同時に形成される。つまり、アンチヒューズ素子の上
層電極を形成する工程が第２配線を形成する工程で兼用
できる。従って、アンチヒューズ素子の上層電極を形成
する工程に相当する分、半導体集積回路装置の製造工程
数が削減できる。
【００１３】請求項４に係る発明は、基板上に複数の第
１配線と複数のアンチヒューズ素子の下層電極とを形成
する工程と、前記第１配線及び下層電極を覆う層間絶縁
膜を形成する工程と、前記第１配線上の層間絶縁膜に配
線用接続孔を形成するとともに同時に前記下層電極上の
層間絶縁膜にアンチヒューズ用接続孔を形成する工程
と、前記アンチヒューズ用接続孔内の下層電極上を含む
前記層間絶縁膜上の全面にアンチヒューズ用絶縁膜を形
成する工程と、前記アンチヒューズ素子の形成領域にお
いてアンチヒューズ用接続孔を通して下層電極にアンチ
ヒューズ用絶縁膜を介して接続されるアンチヒューズ素
子の上層電極を形成するとともに、同一工程で少なくと
も前記配線用接続孔内の第１配線上のアンチヒューズ用
絶縁膜を除去する工程と、前記層間絶縁膜上に前記配線
用接続孔を通して前記第１配線に電気的に接続される第
２配線を形成する工程と、を備え、前記複数のうち任意
のアンチヒューズ素子のアンチヒューズ用絶縁膜を破壊
し、前記下層電極と上層電極との間を電気的に接続する
導通路を形成することを特徴とする。
１配線と複数のアンチヒューズ素子の下層電極とを形成
する工程と、前記第１配線及び下層電極を覆う層間絶縁
膜を形成する工程と、前記第１配線上の層間絶縁膜に配
線用接続孔を形成するとともに同時に前記下層電極上の
層間絶縁膜にアンチヒューズ用接続孔を形成する工程
と、前記アンチヒューズ用接続孔内の下層電極上を含む
前記層間絶縁膜上の全面にアンチヒューズ用絶縁膜を形
成する工程と、前記アンチヒューズ素子の形成領域にお
いてアンチヒューズ用接続孔を通して下層電極にアンチ
ヒューズ用絶縁膜を介して接続されるアンチヒューズ素
子の上層電極を形成するとともに、同一工程で少なくと
も前記配線用接続孔内の第１配線上のアンチヒューズ用
絶縁膜を除去する工程と、前記層間絶縁膜上に前記配線
用接続孔を通して前記第１配線に電気的に接続される第
２配線を形成する工程と、を備え、前記複数のうち任意
のアンチヒューズ素子のアンチヒューズ用絶縁膜を破壊
し、前記下層電極と上層電極との間を電気的に接続する
導通路を形成することを特徴とする。
【００１４】前記請求項４に係る発明においては、前記
請求項１に係る発明で得られる作用効果の他に、前記ア
ンチヒューズ素子の上層電極を形成する工程と同一工程
で前記配線用接続孔内の第１配線上のアンチヒューズ用
絶縁膜が除去される。つまり、前記配線用接続孔内の第
１配線上のアンチヒューズ用絶縁膜を除去する工程がア
ンチヒューズ素子の上層電極を形成する工程で兼用でき
る。従って、前記配線用接続孔内の第１配線上のアンチ
ヒューズ用絶縁膜を除去する工程に相当する分、半導体
集積回路装置の製造工程数が削減できる。
請求項１に係る発明で得られる作用効果の他に、前記ア
ンチヒューズ素子の上層電極を形成する工程と同一工程
で前記配線用接続孔内の第１配線上のアンチヒューズ用
絶縁膜が除去される。つまり、前記配線用接続孔内の第
１配線上のアンチヒューズ用絶縁膜を除去する工程がア
ンチヒューズ素子の上層電極を形成する工程で兼用でき
る。従って、前記配線用接続孔内の第１配線上のアンチ
ヒューズ用絶縁膜を除去する工程に相当する分、半導体
集積回路装置の製造工程数が削減できる。
【００１５】請求項５に係る発明は、前記請求項４に記
載される半導体集積回路装置の製造方法において、前記
第１配線とアンチヒューズ素子の下層電極とを形成する
工程がいずれも最上層に金属シリサイド膜を有する第１
配線と下層電極とを形成する工程であり、前記アンチヒ
ューズ素子の上層電極を形成するとともに同一工程で少
なくとも前記配線用接続孔内の第１配線上のアンチヒュ
ーズ用絶縁膜を除去する工程がアンチヒューズ素子の上
層電極を形成するとともに同一工程で少なくとも前記配
線用接続孔内の第１配線上のアンチヒューズ用絶縁膜及
び第１配線の最上層の金属シリサイド膜を除去する工程
であることを特徴とする。
載される半導体集積回路装置の製造方法において、前記
第１配線とアンチヒューズ素子の下層電極とを形成する
工程がいずれも最上層に金属シリサイド膜を有する第１
配線と下層電極とを形成する工程であり、前記アンチヒ
ューズ素子の上層電極を形成するとともに同一工程で少
なくとも前記配線用接続孔内の第１配線上のアンチヒュ
ーズ用絶縁膜を除去する工程がアンチヒューズ素子の上
層電極を形成するとともに同一工程で少なくとも前記配
線用接続孔内の第１配線上のアンチヒューズ用絶縁膜及
び第１配線の最上層の金属シリサイド膜を除去する工程
であることを特徴とする。
【００１６】前記請求項５に係る発明においては、前記
請求項４に係る発明で得られる作用効果の他に、以下の
作用効果が得られる。第１に、前記アンチヒューズ素子
の上層電極を形成する工程と同一工程で前記配線用接続
孔内の第１配線上のアンチヒューズ用絶縁膜及び第１配
線の最上層の金属シリサイド膜が除去される。つまり、
前記配線用接続孔内の第１配線上のアンチヒューズ用絶
縁膜及び第１配線の最上層の金属シリサイド膜を除去す
る工程がアンチヒューズ素子の上層電極を形成する工程
で兼用できる。従って、前記配線用接続孔内の第１配線
上のアンチヒューズ用絶縁膜及び第１配線の最上層の金
属シリサイド膜を除去する工程に相当する分、半導体集
積回路装置の製造工程数が削減できる。第２に、アンチ
ヒューズ素子の下層電極の最上層には金属シリサイド膜
が形成されるので、任意のアンチヒューズ素子のアンチ
ヒューズ用絶縁膜を破壊し導通路が形成された場合に前
記導通路において金属シリサイド膜に基づき特性が改善
される。例えば、金属シリサイド膜がエレクトロマイグ
レーション（ＥＭ）耐性に優れた原子を有する場合には
導通路においてＥＭ耐性が向上できる。また、金属シリ
サイド膜の形成温度を低温に制御する、粒径を微細に制
御するなどの処理が行われた場合にはアンチヒューズ素
子のアンチヒューズ用絶縁膜の膜質が改善される。一
方、第１配線の金属シリサイド膜が除去されるので、第
１配線と第２配線との間の電気的な接続において前記金
属シリサイド膜に相当する分の接続抵抗値が減少でき
る。
請求項４に係る発明で得られる作用効果の他に、以下の
作用効果が得られる。第１に、前記アンチヒューズ素子
の上層電極を形成する工程と同一工程で前記配線用接続
孔内の第１配線上のアンチヒューズ用絶縁膜及び第１配
線の最上層の金属シリサイド膜が除去される。つまり、
前記配線用接続孔内の第１配線上のアンチヒューズ用絶
縁膜及び第１配線の最上層の金属シリサイド膜を除去す
る工程がアンチヒューズ素子の上層電極を形成する工程
で兼用できる。従って、前記配線用接続孔内の第１配線
上のアンチヒューズ用絶縁膜及び第１配線の最上層の金
属シリサイド膜を除去する工程に相当する分、半導体集
積回路装置の製造工程数が削減できる。第２に、アンチ
ヒューズ素子の下層電極の最上層には金属シリサイド膜
が形成されるので、任意のアンチヒューズ素子のアンチ
ヒューズ用絶縁膜を破壊し導通路が形成された場合に前
記導通路において金属シリサイド膜に基づき特性が改善
される。例えば、金属シリサイド膜がエレクトロマイグ
レーション（ＥＭ）耐性に優れた原子を有する場合には
導通路においてＥＭ耐性が向上できる。また、金属シリ
サイド膜の形成温度を低温に制御する、粒径を微細に制
御するなどの処理が行われた場合にはアンチヒューズ素
子のアンチヒューズ用絶縁膜の膜質が改善される。一
方、第１配線の金属シリサイド膜が除去されるので、第
１配線と第２配線との間の電気的な接続において前記金
属シリサイド膜に相当する分の接続抵抗値が減少でき
る。
【００１７】請求項６に係る発明は、基板上にいずれも
最上層に金属シリサイド膜を有する複数の第１配線と複
数のアンチヒューズ素子の下層電極とを形成する工程
と、前記第１配線及び下層電極を覆う層間絶縁膜を形成
する工程と、前記第１配線上の層間絶縁膜に前記第１配
線の最上層の金属シリサイド膜が除去されるまでエッチ
ングを行い配線用接続孔を形成するとともに、同時に前
記下層電極上の層間絶縁膜に同一条件でエッチングを行
い前記下層電極の最上層の金属シリサイド膜が除去され
ない状態で前記配線用接続孔の開口サイズよりも小さな
開口サイズを有するアンチヒューズ用接続孔を形成する
工程と、少なくとも前記アンチヒューズ用接続孔内の下
層電極上にアンチヒューズ用絶縁膜を形成する工程と、
前記層間絶縁膜上に前記配線用接続孔を通して前記第１
配線に電気的に接続される第２配線と前記アンチヒュー
ズ用接続孔を通して前記下層電極にアンチヒューズ用絶
縁膜を介して接続されるアンチヒューズ素子の上層電極
とを形成する工程と、を備え、前記複数のうち任意のア
ンチヒューズ素子のアンチヒューズ用絶縁膜を破壊し、
前記下層電極と上層電極との間を電気的に接続する導通
路を形成することを特徴とする。
最上層に金属シリサイド膜を有する複数の第１配線と複
数のアンチヒューズ素子の下層電極とを形成する工程
と、前記第１配線及び下層電極を覆う層間絶縁膜を形成
する工程と、前記第１配線上の層間絶縁膜に前記第１配
線の最上層の金属シリサイド膜が除去されるまでエッチ
ングを行い配線用接続孔を形成するとともに、同時に前
記下層電極上の層間絶縁膜に同一条件でエッチングを行
い前記下層電極の最上層の金属シリサイド膜が除去され
ない状態で前記配線用接続孔の開口サイズよりも小さな
開口サイズを有するアンチヒューズ用接続孔を形成する
工程と、少なくとも前記アンチヒューズ用接続孔内の下
層電極上にアンチヒューズ用絶縁膜を形成する工程と、
前記層間絶縁膜上に前記配線用接続孔を通して前記第１
配線に電気的に接続される第２配線と前記アンチヒュー
ズ用接続孔を通して前記下層電極にアンチヒューズ用絶
縁膜を介して接続されるアンチヒューズ素子の上層電極
とを形成する工程と、を備え、前記複数のうち任意のア
ンチヒューズ素子のアンチヒューズ用絶縁膜を破壊し、
前記下層電極と上層電極との間を電気的に接続する導通
路を形成することを特徴とする。
【００１８】前記請求項６に係る発明においては、前記
請求項１に係る発明で得られる作用効果の他に、以下の
作用効果が得られる。第１に、アンチヒューズ用接続孔
の開口サイズが配線用接続孔の開口サイズよりも小さく
設定され、前記配線用接続孔、アンチヒューズ用接続孔
が各々同一エッチング条件で形成される。接続孔の開口
サイズが小さい方が反応媒体の供給効率及び反応成生物
の排出効率を低くできるので、前記配線用接続孔を形成
する際のエッチングレートに比べてアンチヒューズ用接
続孔を形成する際のエッチングレートが遅くできる。つ
まり、マスク工程を必要とせずに第１配線の最上層の金
属シリサイド膜が除去でき、かつ下層電極の最上層の金
属シリサイド膜は残置できる。従って、前記マスク工程
を必要としない分、半導体集積回路装置の製造工程数が
削減できる。第２に、アンチヒューズ素子の下層電極の
最上層には金属シリサイド膜が形成されるので、任意の
アンチヒューズ素子のアンチヒューズ用絶縁膜を破壊し
導通路が形成された場合に前記導通路において金属シリ
サイド膜に基づき特性が改善される。さらに、アンチヒ
ューズ用接続孔の開口サイズが小さく設定される分、１
つのアンチヒューズ用接続孔内においてアンチヒューズ
用絶縁膜に発生する欠陥数が減少できる。一方、第１配
線の金属シリサイド膜が除去されるので、第１配線と第
２配線との間の電気的な接続において前記金属シリサイ
ド膜に相当する分の接続抵抗値が減少できる。
請求項１に係る発明で得られる作用効果の他に、以下の
作用効果が得られる。第１に、アンチヒューズ用接続孔
の開口サイズが配線用接続孔の開口サイズよりも小さく
設定され、前記配線用接続孔、アンチヒューズ用接続孔
が各々同一エッチング条件で形成される。接続孔の開口
サイズが小さい方が反応媒体の供給効率及び反応成生物
の排出効率を低くできるので、前記配線用接続孔を形成
する際のエッチングレートに比べてアンチヒューズ用接
続孔を形成する際のエッチングレートが遅くできる。つ
まり、マスク工程を必要とせずに第１配線の最上層の金
属シリサイド膜が除去でき、かつ下層電極の最上層の金
属シリサイド膜は残置できる。従って、前記マスク工程
を必要としない分、半導体集積回路装置の製造工程数が
削減できる。第２に、アンチヒューズ素子の下層電極の
最上層には金属シリサイド膜が形成されるので、任意の
アンチヒューズ素子のアンチヒューズ用絶縁膜を破壊し
導通路が形成された場合に前記導通路において金属シリ
サイド膜に基づき特性が改善される。さらに、アンチヒ
ューズ用接続孔の開口サイズが小さく設定される分、１
つのアンチヒューズ用接続孔内においてアンチヒューズ
用絶縁膜に発生する欠陥数が減少できる。一方、第１配
線の金属シリサイド膜が除去されるので、第１配線と第
２配線との間の電気的な接続において前記金属シリサイ
ド膜に相当する分の接続抵抗値が減少できる。
【００１９】
【実施例】以下、本発明の構成について実施例とともに
説明する。
説明する。
【００２０】実施例１ 図１乃至図７は本発明の実施例１に係るアンチヒューズ
素子を有する半導体集積回路装置の製造方法を説明する
各工程毎に示す要部断面図である。本実施例において半
導体集積回路装置にはＦＰＧＡ又はＰＲＯＭが搭載され
る。このＦＰＧＡ又はＰＲＯＭ（周辺回路を含む）には
相補型ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemicondu
ctor Ｆield Ｅffect Ｔransistor ）が採用される。
素子を有する半導体集積回路装置の製造方法を説明する
各工程毎に示す要部断面図である。本実施例において半
導体集積回路装置にはＦＰＧＡ又はＰＲＯＭが搭載され
る。このＦＰＧＡ又はＰＲＯＭ（周辺回路を含む）には
相補型ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemicondu
ctor Ｆield Ｅffect Ｔransistor ）が採用される。
【００２１】まず、第１工程においては、図１に示すよ
うに、半導体基板１の主面にＦＰＧＡ又はＰＲＯＭを構
成するＭＩＳＦＥＴ（図１中、右側）及びアンチヒュー
ズ素子の下層電極７（図１中、左側）が形成される。本
実施例において半導体基板１には単結晶珪素基板が使用
され、この単結晶珪素基板はｐ型に設定される。
うに、半導体基板１の主面にＦＰＧＡ又はＰＲＯＭを構
成するＭＩＳＦＥＴ（図１中、右側）及びアンチヒュー
ズ素子の下層電極７（図１中、左側）が形成される。本
実施例において半導体基板１には単結晶珪素基板が使用
され、この単結晶珪素基板はｐ型に設定される。
【００２２】図１には相補型ＭＩＳＦＥＴのうちｎチャ
ネルＭＩＳＦＥＴが示され、チャネル導電型は異なるが
基本的構造は同一であるのでｐチャネルＭＩＳＦＥＴの
図示は省略する。ｎチャネルＭＩＳＦＥＴは素子分離体
３及びｐ型チャネルストッパ領域４で周囲を囲まれた領
域内においてｐ型ウエル領域２の主面に形成される。図
示しないが、ｐチャネルＭＩＳＦＥＴは素子分離体３で
周囲を囲まれた領域内においてｎ型ウエル領域の主面に
形成される。前記ｐ型ウエル領域２及びｎ型ウエル領域
は半導体基板１に形成され、半導体基板１にはツインウ
エル構造が採用される。前記素子分離体３は半導体基板
１の表面を選択酸化法で酸化した厚いフィールド絶縁膜
（酸化珪素膜）で形成される。
ネルＭＩＳＦＥＴが示され、チャネル導電型は異なるが
基本的構造は同一であるのでｐチャネルＭＩＳＦＥＴの
図示は省略する。ｎチャネルＭＩＳＦＥＴは素子分離体
３及びｐ型チャネルストッパ領域４で周囲を囲まれた領
域内においてｐ型ウエル領域２の主面に形成される。図
示しないが、ｐチャネルＭＩＳＦＥＴは素子分離体３で
周囲を囲まれた領域内においてｎ型ウエル領域の主面に
形成される。前記ｐ型ウエル領域２及びｎ型ウエル領域
は半導体基板１に形成され、半導体基板１にはツインウ
エル構造が採用される。前記素子分離体３は半導体基板
１の表面を選択酸化法で酸化した厚いフィールド絶縁膜
（酸化珪素膜）で形成される。
【００２３】ｎチャネルＭＩＳＦＥＴはチャネル形成領
域となるｐ型ウエル領域２、ゲート絶縁膜５、ゲート電
極６、ソース領域７及びドレイン領域７を備える。ｐチ
ャネルＭＩＳＦＥＴは同様にチャネル形成領域となるｎ
型ウエル領域、ゲート絶縁膜５、ゲート電極６、ソース
領域及びドレイン領域を備える。いずれのＭＩＳＦＥＴ
もこの構造に限定はされないがＬＤＤ（Ｌightly Ｄop
ed Ｄrain）構造が採用される。符号は付けないがＬＤ
Ｄ構造が採用されるＭＩＳＦＥＴにおいてはゲート電極
６の側壁にサイドウォールスペーサが形成され、ドレイ
ン領域７のチャネル形成領域側が低い不純物濃度に設定
される。ＬＤＤ構造が採用されるＭＩＳＦＥＴの製造方
法は周知であるので、製造方法の説明は省略する。
域となるｐ型ウエル領域２、ゲート絶縁膜５、ゲート電
極６、ソース領域７及びドレイン領域７を備える。ｐチ
ャネルＭＩＳＦＥＴは同様にチャネル形成領域となるｎ
型ウエル領域、ゲート絶縁膜５、ゲート電極６、ソース
領域及びドレイン領域を備える。いずれのＭＩＳＦＥＴ
もこの構造に限定はされないがＬＤＤ（Ｌightly Ｄop
ed Ｄrain）構造が採用される。符号は付けないがＬＤ
Ｄ構造が採用されるＭＩＳＦＥＴにおいてはゲート電極
６の側壁にサイドウォールスペーサが形成され、ドレイ
ン領域７のチャネル形成領域側が低い不純物濃度に設定
される。ＬＤＤ構造が採用されるＭＩＳＦＥＴの製造方
法は周知であるので、製造方法の説明は省略する。
【００２４】また、本実施例においては半導体基板１は
ｐ型ウエル領域２及びｎ型ウエル領域を有するツインウ
エル構造で構成されるが、この構造に限定はされない。
すなわち、例えば半導体基板１がｐ型で構成され、ｐ型
ウエル領域２が省略されたシングルウエル構造で半導体
基板１が構成されてもよい。
ｐ型ウエル領域２及びｎ型ウエル領域を有するツインウ
エル構造で構成されるが、この構造に限定はされない。
すなわち、例えば半導体基板１がｐ型で構成され、ｐ型
ウエル領域２が省略されたシングルウエル構造で半導体
基板１が構成されてもよい。
【００２５】さらに、前述の相補型ＭＩＳＦＥＴにはい
ずれもサリサイド構造が採用される。すなわち、ｎチャ
ネルＭＩＳＦＥＴにおいてゲート電極６は多結晶珪素膜
６Ａ及びその上層に積層された金属シリサイド膜６Ｂで
形成され、かつソース領域７、ドレイン領域７がいずれ
もｎ型半導体領域（拡散領域）７Ａ及びその上層に積層
された金属シリサイド膜７Ｂで形成される。金属シリサ
イド膜６Ｂ、７Ｂは以下に説明するようにいずれも同一
製造工程において同時に形成される。
ずれもサリサイド構造が採用される。すなわち、ｎチャ
ネルＭＩＳＦＥＴにおいてゲート電極６は多結晶珪素膜
６Ａ及びその上層に積層された金属シリサイド膜６Ｂで
形成され、かつソース領域７、ドレイン領域７がいずれ
もｎ型半導体領域（拡散領域）７Ａ及びその上層に積層
された金属シリサイド膜７Ｂで形成される。金属シリサ
イド膜６Ｂ、７Ｂは以下に説明するようにいずれも同一
製造工程において同時に形成される。
【００２６】まず、ゲート電極６の多結晶珪素膜６Ａ、
ソース領域７又はドレイン領域７のｎ型半導体領域７Ａ
が各々形成された後に多結晶珪素膜６Ａ上及びｎ型半導
体領域７Ａ上を含む基板全面に金属膜が形成される。多
結晶珪素膜６ＡはＣＶＤ法、スパッタ法のいずれかで形
成され、膜厚は例えば４００ｎｍで形成される。ｎ型半
導体領域７Ａにおいてはｎ型不純物がイオン打ち込み法
で導入され、この導入されたｎ型不純物の活性化が行わ
れる。本実施例において金属膜にはＴｉ膜が使用され
る。例えばＴｉ膜はスパッタ法で堆積され、膜厚は４０
ｎｍで形成される。Ｔｉ膜の形成後、Ｔｉ膜には例えば
第１回目のランプ加熱（Ｒapid ＴhermalＡnnealing）
によりシリサイド化処理が行われる。ランプ加熱は６５
０℃で約３０秒行われる。このシリサイド化処理により
ゲート電極６の多結晶珪素膜６ＡのＳｉとＴｉ膜のＴｉ
とが反応し、多結晶珪素膜６Ａ上には金属シリサイド膜
（チタンシリサイド膜）６Ｂが形成される。同様にソー
ス領域７又はドレイン領域７のｎ型半導体領域７ＡのＳ
ｉとＴｉ膜のＴｉとが反応し、ｎ型半導体領域７Ａ上に
は金属シリサイド膜（チタンシリサイド膜）７Ｂが形成
される。この後、未反応のＴｉ膜が金属シリサイド膜６
Ｂ及び７Ｂに対して選択的に除去される。未反応のＴｉ
膜の除去にはＨ2 ＳＯ4 溶液が使用される。そして、金
属シリサイド膜６Ｂ及び７Ｂには第２回目のランプ加熱
が行われる。ランプ加熱は低抵抗化を目的として８００
℃で約３０秒行われる。
ソース領域７又はドレイン領域７のｎ型半導体領域７Ａ
が各々形成された後に多結晶珪素膜６Ａ上及びｎ型半導
体領域７Ａ上を含む基板全面に金属膜が形成される。多
結晶珪素膜６ＡはＣＶＤ法、スパッタ法のいずれかで形
成され、膜厚は例えば４００ｎｍで形成される。ｎ型半
導体領域７Ａにおいてはｎ型不純物がイオン打ち込み法
で導入され、この導入されたｎ型不純物の活性化が行わ
れる。本実施例において金属膜にはＴｉ膜が使用され
る。例えばＴｉ膜はスパッタ法で堆積され、膜厚は４０
ｎｍで形成される。Ｔｉ膜の形成後、Ｔｉ膜には例えば
第１回目のランプ加熱（Ｒapid ＴhermalＡnnealing）
によりシリサイド化処理が行われる。ランプ加熱は６５
０℃で約３０秒行われる。このシリサイド化処理により
ゲート電極６の多結晶珪素膜６ＡのＳｉとＴｉ膜のＴｉ
とが反応し、多結晶珪素膜６Ａ上には金属シリサイド膜
（チタンシリサイド膜）６Ｂが形成される。同様にソー
ス領域７又はドレイン領域７のｎ型半導体領域７ＡのＳ
ｉとＴｉ膜のＴｉとが反応し、ｎ型半導体領域７Ａ上に
は金属シリサイド膜（チタンシリサイド膜）７Ｂが形成
される。この後、未反応のＴｉ膜が金属シリサイド膜６
Ｂ及び７Ｂに対して選択的に除去される。未反応のＴｉ
膜の除去にはＨ2 ＳＯ4 溶液が使用される。そして、金
属シリサイド膜６Ｂ及び７Ｂには第２回目のランプ加熱
が行われる。ランプ加熱は低抵抗化を目的として８００
℃で約３０秒行われる。
【００２７】本実施例においては前記金属膜にＴｉが使
用されるが、本発明においては金属膜にＴｉ以外の材
料、例えばＴａ、Ｎｂ、Ｚｒ、Ｙ、Ｈｆ、Ａｌ、Ｗ、Ｍ
ｏ、Ｃｒ、Ｖ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔの
いずれかが使用できる。
用されるが、本発明においては金属膜にＴｉ以外の材
料、例えばＴａ、Ｎｂ、Ｚｒ、Ｙ、Ｈｆ、Ａｌ、Ｗ、Ｍ
ｏ、Ｃｒ、Ｖ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔの
いずれかが使用できる。
【００２８】前記アンチヒューズ素子の下層電極７はｎ
型半導体領域７Ａ及び金属シリサイド膜７Ｂで形成され
る。この下層電極７のｎ型半導体領域７Ａはｎチャネル
ＭＩＳＦＥＴのソース領域７又はドレイン領域７のｎ型
半導体領域７Ａと同一製造工程において形成される。同
様に下層電極７の金属シリサイド膜７ＢはｎチャネルＭ
ＩＳＦＥＴのソース領域７又はドレイン領域７の金属シ
リサイド膜７Ｂと同一製造工程において形成される。す
なわち、前記アンチヒューズ素子の下層電極７はｎチャ
ネルＭＩＳＦＥＴのソース領域７又はドレイン領域７と
結果的に同一製造工程において形成されるので、工程が
兼用された分、半導体集積回路装置の製造工程数が削減
できる。
型半導体領域７Ａ及び金属シリサイド膜７Ｂで形成され
る。この下層電極７のｎ型半導体領域７Ａはｎチャネル
ＭＩＳＦＥＴのソース領域７又はドレイン領域７のｎ型
半導体領域７Ａと同一製造工程において形成される。同
様に下層電極７の金属シリサイド膜７ＢはｎチャネルＭ
ＩＳＦＥＴのソース領域７又はドレイン領域７の金属シ
リサイド膜７Ｂと同一製造工程において形成される。す
なわち、前記アンチヒューズ素子の下層電極７はｎチャ
ネルＭＩＳＦＥＴのソース領域７又はドレイン領域７と
結果的に同一製造工程において形成されるので、工程が
兼用された分、半導体集積回路装置の製造工程数が削減
できる。
【００２９】第２工程においては、前記相補型ＭＩＳＦ
ＥＴ上及びアンチヒューズ素子の下層電極７上を含む基
板全面に層間絶縁膜８が形成され、図２に示すように前
記層間絶縁膜８に配線用接続孔９Ｃ及びアンチヒューズ
用接続孔９Ｆが形成される。配線用接続孔９Ｃは図１
中、ｎチャネルＭＩＳＦＥＴのソース領域７上、ドレイ
ン領域７上において各々形成される。アンチヒューズ用
接続孔９Ｆはアンチヒューズ素子の形成領域において下
層電極７上に形成される。アンチヒューズ用接続孔９Ｆ
は配線用接続孔９Ｃを形成する工程と同一製造工程にお
いて同時に形成される。従って、アンチヒューズ用接続
孔９Ｆを形成する工程に相当する分、半導体集積回路装
置の製造工程数が削減できる。
ＥＴ上及びアンチヒューズ素子の下層電極７上を含む基
板全面に層間絶縁膜８が形成され、図２に示すように前
記層間絶縁膜８に配線用接続孔９Ｃ及びアンチヒューズ
用接続孔９Ｆが形成される。配線用接続孔９Ｃは図１
中、ｎチャネルＭＩＳＦＥＴのソース領域７上、ドレイ
ン領域７上において各々形成される。アンチヒューズ用
接続孔９Ｆはアンチヒューズ素子の形成領域において下
層電極７上に形成される。アンチヒューズ用接続孔９Ｆ
は配線用接続孔９Ｃを形成する工程と同一製造工程にお
いて同時に形成される。従って、アンチヒューズ用接続
孔９Ｆを形成する工程に相当する分、半導体集積回路装
置の製造工程数が削減できる。
【００３０】前記層間絶縁膜８は例えば酸化珪素膜で形
成され、膜厚は例えば１．０μｍで形成される。前記配
線用接続孔９Ｃ、アンチヒューズ用接続孔９Ｆはいずれ
もフォトリソグラフィ技術及びエッチング技術で形成さ
れ、開口サイズは例えば１辺が１．０μｍの正方形で形
成される。
成され、膜厚は例えば１．０μｍで形成される。前記配
線用接続孔９Ｃ、アンチヒューズ用接続孔９Ｆはいずれ
もフォトリソグラフィ技術及びエッチング技術で形成さ
れ、開口サイズは例えば１辺が１．０μｍの正方形で形
成される。
【００３１】第３工程においては、図示しないが、前記
配線用接続孔９Ｃ内及びアンチヒューズ用接続孔９Ｆ
内、特にアンチヒューズ用接続孔９Ｆ内において下層電
極７の最上層である金属シリサイド膜７Ｂの表面にウエ
ット処理が行われる。ウエット処理は、少なくとも金属
シリサイド膜７Ｂの表面に成膜時や大気解放中に形成さ
れる酸化物又は窒化物の除去、及び金属シリサイド膜７
Ｂの表面から深さ方向に向かって膜厚の一部を除去する
ことを目的として行われる。本実施例においてウエット
処理にはアンモニア性過酸化水素水（ＮＨ4 ＯＨ：Ｈ2
Ｏ2 ：Ｈ2 Ｏ＝１：１：５，７０℃）が使用され（ＡＰ
Ｍ cleaning が使用され）、例えば５分間の処理が行わ
れる。ウエット処理が行われた場合には膜質が悪い酸化
物又は鋭い突起形状が存在する窒化物が除去される。さ
らに、ウエット処理が行われた場合には金属シリサイド
膜７Ｂの一部が除去され、前記酸化物又は窒化物の除去
に起因し金属シリサイド膜７Ｂの表面に生成される突起
が除去される。結果的に金属シリサイド膜７Ｂの表面に
おいて平坦化が促進される。
配線用接続孔９Ｃ内及びアンチヒューズ用接続孔９Ｆ
内、特にアンチヒューズ用接続孔９Ｆ内において下層電
極７の最上層である金属シリサイド膜７Ｂの表面にウエ
ット処理が行われる。ウエット処理は、少なくとも金属
シリサイド膜７Ｂの表面に成膜時や大気解放中に形成さ
れる酸化物又は窒化物の除去、及び金属シリサイド膜７
Ｂの表面から深さ方向に向かって膜厚の一部を除去する
ことを目的として行われる。本実施例においてウエット
処理にはアンモニア性過酸化水素水（ＮＨ4 ＯＨ：Ｈ2
Ｏ2 ：Ｈ2 Ｏ＝１：１：５，７０℃）が使用され（ＡＰ
Ｍ cleaning が使用され）、例えば５分間の処理が行わ
れる。ウエット処理が行われた場合には膜質が悪い酸化
物又は鋭い突起形状が存在する窒化物が除去される。さ
らに、ウエット処理が行われた場合には金属シリサイド
膜７Ｂの一部が除去され、前記酸化物又は窒化物の除去
に起因し金属シリサイド膜７Ｂの表面に生成される突起
が除去される。結果的に金属シリサイド膜７Ｂの表面に
おいて平坦化が促進される。
【００３２】なお、同一の効果が得られる場合にはウエ
ット処理に代えてドライ処理が使用できる。具体的には
フッ素系ガスを使用する等方的ケミカルドライエッチン
グ処理（Ｃhemical Ｄry Ｅtching）が使用できる。前
記等方的ケミカルドライエッチング処理にはＣl Ｆ3 系
ガスを使用するノンプラズマ処理方式（Ｃl Ｆ3 cleani
ng）、Ｆ2 系ガスを使用するノンプラズマ処理方式（Ｆ
2 cleaning）が使用できる。Ｃl Ｆ3 系ガスを使用する
ノンプラズマ処理方式においては例えばＡr ：Ｃl Ｆ3
＝９：１、１００torr及び１分の条件下において処理が
行われる。Ｆ2系ガスを使用するノンプラズマ処理方式
においては例えばＦ2 ：Ｈe ＝３：９７、１０００scc
m、１torr、基板温度２００℃及び３分の条件下におい
て処理が行われる。
ット処理に代えてドライ処理が使用できる。具体的には
フッ素系ガスを使用する等方的ケミカルドライエッチン
グ処理（Ｃhemical Ｄry Ｅtching）が使用できる。前
記等方的ケミカルドライエッチング処理にはＣl Ｆ3 系
ガスを使用するノンプラズマ処理方式（Ｃl Ｆ3 cleani
ng）、Ｆ2 系ガスを使用するノンプラズマ処理方式（Ｆ
2 cleaning）が使用できる。Ｃl Ｆ3 系ガスを使用する
ノンプラズマ処理方式においては例えばＡr ：Ｃl Ｆ3
＝９：１、１００torr及び１分の条件下において処理が
行われる。Ｆ2系ガスを使用するノンプラズマ処理方式
においては例えばＦ2 ：Ｈe ＝３：９７、１０００scc
m、１torr、基板温度２００℃及び３分の条件下におい
て処理が行われる。
【００３３】さらに、前記等方的ケミカルドライ処理に
はＮＦ3 系ガスを使用するプラズマ処理方式（ＮＦ3 cl
eaning）、ＢＣl3系ガスを使用するプラズマ処理方式
（ＢＣl 3 cleaning）、ＣＦ4 系ガスとＯ2 ガスとの混
合ガスを使用するプラズマ処理方式（ＣＦ4 cleaning）
が使用できる。ＢＣl 3 系ガスを使用するプラズマ処理
方式においては例えばＢＣl 3 ：Ａr ＝４：１、１００
sccm、０．１torr、高周波出力１３．５６ＭＨｚ、基板
温度２００℃及び３分の条件下において処理が行われ
る。混合ガスを使用するプラズマ処理方式においては例
えばＣＦ4 ：Ｏ2 ＝８：２、１００sccm、０．１torr、
高周波出力１３．５６ＭＨｚ、基板温度３０℃及び２分
の条件下において処理が行われる。
はＮＦ3 系ガスを使用するプラズマ処理方式（ＮＦ3 cl
eaning）、ＢＣl3系ガスを使用するプラズマ処理方式
（ＢＣl 3 cleaning）、ＣＦ4 系ガスとＯ2 ガスとの混
合ガスを使用するプラズマ処理方式（ＣＦ4 cleaning）
が使用できる。ＢＣl 3 系ガスを使用するプラズマ処理
方式においては例えばＢＣl 3 ：Ａr ＝４：１、１００
sccm、０．１torr、高周波出力１３．５６ＭＨｚ、基板
温度２００℃及び３分の条件下において処理が行われ
る。混合ガスを使用するプラズマ処理方式においては例
えばＣＦ4 ：Ｏ2 ＝８：２、１００sccm、０．１torr、
高周波出力１３．５６ＭＨｚ、基板温度３０℃及び２分
の条件下において処理が行われる。
【００３４】さらに、上記処理ガスにはＣＦ4 、Ｃ2 Ｆ
6 、ＣＨ2 Ｆ2 、ＣＨ3 Ｆ、ＳＦ6等のフッ素系ガスが
使用できる。
6 、ＣＨ2 Ｆ2 、ＣＨ3 Ｆ、ＳＦ6等のフッ素系ガスが
使用できる。
【００３５】第４工程においては、図３に示すように、
少なくともアンチヒューズ用接続孔９Ｆ内の下層電極７
上にアンチヒューズ用絶縁膜１０が形成される。本実施
例においてはアンチヒューズ用絶縁膜１０はアンチヒュ
ーズ用接続孔９Ｆ内の下層電極７の表面上を含む層間絶
縁膜８の表面上の全面に形成される。アンチヒューズ用
絶縁膜１０は本実施例において窒化珪素膜が使用され
る。窒化珪素膜はシラン、アンモニア及び窒素ガスの気
相反応を使用するプラズマＣＶＤ法で堆積され、膜厚は
例えば１０ｎｍで形成される。アンチヒューズ用接続孔
９Ｆ内において下層電極７の金属シリサイド膜７Ｂの表
面では鋭い形状の突起が減少され平坦性が促進されてい
るので、アンチヒューズ用絶縁膜１０においては欠陥密
度が減少され均一で良好な膜質が得られる。
少なくともアンチヒューズ用接続孔９Ｆ内の下層電極７
上にアンチヒューズ用絶縁膜１０が形成される。本実施
例においてはアンチヒューズ用絶縁膜１０はアンチヒュ
ーズ用接続孔９Ｆ内の下層電極７の表面上を含む層間絶
縁膜８の表面上の全面に形成される。アンチヒューズ用
絶縁膜１０は本実施例において窒化珪素膜が使用され
る。窒化珪素膜はシラン、アンモニア及び窒素ガスの気
相反応を使用するプラズマＣＶＤ法で堆積され、膜厚は
例えば１０ｎｍで形成される。アンチヒューズ用接続孔
９Ｆ内において下層電極７の金属シリサイド膜７Ｂの表
面では鋭い形状の突起が減少され平坦性が促進されてい
るので、アンチヒューズ用絶縁膜１０においては欠陥密
度が減少され均一で良好な膜質が得られる。
【００３６】前記アンチヒューズ用絶縁膜１０としては
窒化珪素膜の他に酸化珪素膜若しくは酸化タンタル膜の
単層膜、又は窒化珪素膜、酸化珪素膜、酸化タンタル膜
のいずれかを含み重ね合せた複合膜が使用できる。
窒化珪素膜の他に酸化珪素膜若しくは酸化タンタル膜の
単層膜、又は窒化珪素膜、酸化珪素膜、酸化タンタル膜
のいずれかを含み重ね合せた複合膜が使用できる。
【００３７】第５工程においては、図４に示すように前
記アンチヒューズ用絶縁膜１０の表面上において基板全
面にアンチヒューズ素子の上層電極１１を形成する。本
実施例において上層電極１１にはＴｉＮ膜が使用され
る。ＴｉＮ膜は例えばスパッタ法で形成され、膜厚は４
０−６０ｎｍで形成される。なお、上層電極１１はＴｉ
Ｎ膜に限定されず、Ｔｉ、Ｗ等の高融点金属、Ａｌ、Ａ
ｌ合金（ＡｌにＳｉ、Ｃｕの少なくともいずれかが添加
される）などの単層膜やそれらの膜を含む複合膜が使用
できる。
記アンチヒューズ用絶縁膜１０の表面上において基板全
面にアンチヒューズ素子の上層電極１１を形成する。本
実施例において上層電極１１にはＴｉＮ膜が使用され
る。ＴｉＮ膜は例えばスパッタ法で形成され、膜厚は４
０−６０ｎｍで形成される。なお、上層電極１１はＴｉ
Ｎ膜に限定されず、Ｔｉ、Ｗ等の高融点金属、Ａｌ、Ａ
ｌ合金（ＡｌにＳｉ、Ｃｕの少なくともいずれかが添加
される）などの単層膜やそれらの膜を含む複合膜が使用
できる。
【００３８】第６工程においては、図５に示すように上
層電極１１、アンチヒューズ用絶縁膜１０が各々順次パ
ターンニングされ、この工程においてアンチヒューズ素
子Ｆが形成される。つまり、アンチヒューズ素子Ｆは下
層電極７、アンチヒューズ用絶縁膜１０及び上層電極１
１で形成される。図５に示すアンチヒューズ素子Ｆはプ
ログラム又はデータの書き込みがなされていない非導通
状態にあり、下層電極７と上層電極１１との間にはアン
チヒューズ用絶縁膜１０が介在する。
層電極１１、アンチヒューズ用絶縁膜１０が各々順次パ
ターンニングされ、この工程においてアンチヒューズ素
子Ｆが形成される。つまり、アンチヒューズ素子Ｆは下
層電極７、アンチヒューズ用絶縁膜１０及び上層電極１
１で形成される。図５に示すアンチヒューズ素子Ｆはプ
ログラム又はデータの書き込みがなされていない非導通
状態にあり、下層電極７と上層電極１１との間にはアン
チヒューズ用絶縁膜１０が介在する。
【００３９】前記上層電極１１、アンチヒューズ用絶縁
膜１０のパターンニングにはいずれもフォトリソグラフ
ィ技術及びエッチング技術が使用される。エッチングに
おいては塩素系又はフッ素系のエッチングガスを使用す
る異方性エッチングが使用される。また、等方性エッチ
ングが使用されてもよい。前記アンチヒューズ素子Ｆの
上層電極１１のパターンニングにおいてはアンチヒュー
ズ素子Ｆ以外の領域すなわち相補型ＭＩＳＦＥＴ形成領
域の上層電極１１が同一製造工程において同時に除去さ
れる。つまり、不要な上層電極１１を除去する工程がア
ンチヒューズ素子Ｆの上層電極１１をパターンニングす
る工程で兼用される。従って、不要な上層電極１１を除
去する工程に相当する分、半導体集積回路装置の製造工
程数が削減できる。同様に、アンチヒューズ素子Ｆのア
ンチヒューズ用絶縁膜１０のパターンニングにおいては
アンチヒューズ素子Ｆ以外の領域すなわち相補型ＭＩＳ
ＦＥＴ形成領域のアンチヒューズ用絶縁膜１０が同一製
造工程において同時に除去される。つまり、不要なアン
チヒューズ用絶縁膜１０を除去する工程がアンチヒュー
ズ素子Ｆのアンチヒューズ用絶縁膜１０をパターンニン
グする工程で兼用される。従って、不要なアンチヒュー
ズ用絶縁膜１０を除去する工程に相当する分、半導体集
積回路装置の製造工程数が削減できる。
膜１０のパターンニングにはいずれもフォトリソグラフ
ィ技術及びエッチング技術が使用される。エッチングに
おいては塩素系又はフッ素系のエッチングガスを使用す
る異方性エッチングが使用される。また、等方性エッチ
ングが使用されてもよい。前記アンチヒューズ素子Ｆの
上層電極１１のパターンニングにおいてはアンチヒュー
ズ素子Ｆ以外の領域すなわち相補型ＭＩＳＦＥＴ形成領
域の上層電極１１が同一製造工程において同時に除去さ
れる。つまり、不要な上層電極１１を除去する工程がア
ンチヒューズ素子Ｆの上層電極１１をパターンニングす
る工程で兼用される。従って、不要な上層電極１１を除
去する工程に相当する分、半導体集積回路装置の製造工
程数が削減できる。同様に、アンチヒューズ素子Ｆのア
ンチヒューズ用絶縁膜１０のパターンニングにおいては
アンチヒューズ素子Ｆ以外の領域すなわち相補型ＭＩＳ
ＦＥＴ形成領域のアンチヒューズ用絶縁膜１０が同一製
造工程において同時に除去される。つまり、不要なアン
チヒューズ用絶縁膜１０を除去する工程がアンチヒュー
ズ素子Ｆのアンチヒューズ用絶縁膜１０をパターンニン
グする工程で兼用される。従って、不要なアンチヒュー
ズ用絶縁膜１０を除去する工程に相当する分、半導体集
積回路装置の製造工程数が削減できる。
【００４０】第７工程においては、図６に示すように層
間絶縁膜８上に配線１２が形成される。相補型ＭＩＳＦ
ＥＴ形成領域において配線１２は配線用接続孔９Ｃを通
してソース領域７、ドレイン領域７のいずれかに電気的
に接続される。アンチヒューズ素子形成領域において配
線１２はアンチヒューズ素子Ｆの上層電極１１に電気的
に接続される。本実施例において配線１２はＴｉ膜１２
Ａ、ＴｉＮ膜１２Ｂ、Ａｌ（Ａｌ−Ｃｕ）膜１２Ｃ、Ｔ
ｉＮ膜１２Ｄを順次積層した複合膜で形成される。
間絶縁膜８上に配線１２が形成される。相補型ＭＩＳＦ
ＥＴ形成領域において配線１２は配線用接続孔９Ｃを通
してソース領域７、ドレイン領域７のいずれかに電気的
に接続される。アンチヒューズ素子形成領域において配
線１２はアンチヒューズ素子Ｆの上層電極１１に電気的
に接続される。本実施例において配線１２はＴｉ膜１２
Ａ、ＴｉＮ膜１２Ｂ、Ａｌ（Ａｌ−Ｃｕ）膜１２Ｃ、Ｔ
ｉＮ膜１２Ｄを順次積層した複合膜で形成される。
【００４１】第８工程においては、図示しないが基板全
面にファイナルパッシベーション膜が形成される。これ
ら一連の工程が終了すると、アンチヒューズ素子Ｆを有
する半導体集積回路装置が完成する。
面にファイナルパッシベーション膜が形成される。これ
ら一連の工程が終了すると、アンチヒューズ素子Ｆを有
する半導体集積回路装置が完成する。
【００４２】第９工程においては、図７に示すように半
導体集積回路装置において任意のアンチヒューズ素子Ｆ
にプログラム又はデータの書き込みが行われる。つま
り、アンチヒューズ素子Ｆの下層電極７と上層電極１１
との間に印加される高電圧の書き込み電圧でアンチヒュ
ーズ用絶縁膜１０が破壊される。このアンチヒューズ用
絶縁膜１０の破壊で下層電極７と上層電極１１との間に
双方を電気的に接続する導通路（フィラメント）１４が
形成される。
導体集積回路装置において任意のアンチヒューズ素子Ｆ
にプログラム又はデータの書き込みが行われる。つま
り、アンチヒューズ素子Ｆの下層電極７と上層電極１１
との間に印加される高電圧の書き込み電圧でアンチヒュ
ーズ用絶縁膜１０が破壊される。このアンチヒューズ用
絶縁膜１０の破壊で下層電極７と上層電極１１との間に
双方を電気的に接続する導通路（フィラメント）１４が
形成される。
【００４３】以上説明したように、本実施例に係るアン
チヒューズ素子Ｆを有する半導体集積回路装置の製造方
法においては、アンチヒューズ素子Ｆの下層電極７と上
層電極１１との間を接続するアンチヒューズ用接続孔９
Ｆがソース領域７又はドレイン領域７（第１配線）と配
線（第２配線）１２との間を接続する配線用接続孔９Ｃ
を形成する工程で同時に形成される。つまり、アンチヒ
ューズ用接続孔９Ｆを形成する工程が配線用接続孔９Ｃ
を形成する工程で兼用できる。従って、アンチヒューズ
用接続孔９Ｆを形成する工程に相当する分、半導体集積
回路装置の製造工程数が削減できる。
チヒューズ素子Ｆを有する半導体集積回路装置の製造方
法においては、アンチヒューズ素子Ｆの下層電極７と上
層電極１１との間を接続するアンチヒューズ用接続孔９
Ｆがソース領域７又はドレイン領域７（第１配線）と配
線（第２配線）１２との間を接続する配線用接続孔９Ｃ
を形成する工程で同時に形成される。つまり、アンチヒ
ューズ用接続孔９Ｆを形成する工程が配線用接続孔９Ｃ
を形成する工程で兼用できる。従って、アンチヒューズ
用接続孔９Ｆを形成する工程に相当する分、半導体集積
回路装置の製造工程数が削減できる。
【００４４】さらに、前記アンチヒューズ素子Ｆの上層
電極１１を形成する工程と同一工程で前記配線用接続孔
内９Ｃのソース領域７上等のアンチヒューズ用絶縁膜１
０が除去される。つまり、前記配線用接続孔９Ｃ内のソ
ース領域７上等のアンチヒューズ用絶縁膜１０を除去す
る工程がアンチヒューズ素子Ｆの上層電極１１を形成す
る工程で兼用できる。従って、前記配線用接続孔内９Ｃ
のソース領域７上等のアンチヒューズ用絶縁膜１０を除
去する工程に相当する分、半導体集積回路装置の製造工
程数が削減できる。
電極１１を形成する工程と同一工程で前記配線用接続孔
内９Ｃのソース領域７上等のアンチヒューズ用絶縁膜１
０が除去される。つまり、前記配線用接続孔９Ｃ内のソ
ース領域７上等のアンチヒューズ用絶縁膜１０を除去す
る工程がアンチヒューズ素子Ｆの上層電極１１を形成す
る工程で兼用できる。従って、前記配線用接続孔内９Ｃ
のソース領域７上等のアンチヒューズ用絶縁膜１０を除
去する工程に相当する分、半導体集積回路装置の製造工
程数が削減できる。
【００４５】実施例２ 本実施例は、半導体集積回路装置の配線層にアンチヒュ
ーズ素子が形成される、本発明の第２実施例である。
ーズ素子が形成される、本発明の第２実施例である。
【００４６】図８乃至図１２は本発明の実施例２に係る
アンチヒューズ素子を有する半導体集積回路装置の製造
方法を説明する各工程毎に示す要部断面図である。
アンチヒューズ素子を有する半導体集積回路装置の製造
方法を説明する各工程毎に示す要部断面図である。
【００４７】まず、第１工程においては、図８に示すよ
うに、層間絶縁膜８上つまり相補型ＭＩＳＦＥＴの上層
の第１配線層に複数の配線１２及びアンチヒューズ素子
の下層電極１２Ｆが形成される。本実施例において配線
１２、下層電極１２ＦはいずれもＴｉＮ膜１２ｅ、Ａｌ
合金膜１２ｆ、ＴｉＮ膜１２ｇ、ＷＳｉｘ膜１２ｈを順
次積層した複合膜で形成される。最下層であるＴｉＮ膜
１２ｅはバリアメタル膜として使用される。Ａｌ合金膜
１２ｆは配線の主体として形成される。ＴｉＮ膜１２ｇ
は反射防止膜として使用される。最上層であるＷＳｉｘ
膜１２ｈは主にアンチヒューズ素子のアンチヒューズ用
絶縁膜（１７）の膜質を向上するために使用される。
うに、層間絶縁膜８上つまり相補型ＭＩＳＦＥＴの上層
の第１配線層に複数の配線１２及びアンチヒューズ素子
の下層電極１２Ｆが形成される。本実施例において配線
１２、下層電極１２ＦはいずれもＴｉＮ膜１２ｅ、Ａｌ
合金膜１２ｆ、ＴｉＮ膜１２ｇ、ＷＳｉｘ膜１２ｈを順
次積層した複合膜で形成される。最下層であるＴｉＮ膜
１２ｅはバリアメタル膜として使用される。Ａｌ合金膜
１２ｆは配線の主体として形成される。ＴｉＮ膜１２ｇ
は反射防止膜として使用される。最上層であるＷＳｉｘ
膜１２ｈは主にアンチヒューズ素子のアンチヒューズ用
絶縁膜（１７）の膜質を向上するために使用される。
【００４８】本実施例においてＷＳｉｘ膜１２ｈは例え
ばスパッタ法で堆積され、膜厚は５０−２００ｎｍで形
成される。ＷＳｉｘ膜１２ｈの成膜温度が８００℃以下
の低温度に設定された場合にはＷＳｉｘ膜１２ｈは非晶
質構造で形成され、粒界がなくなるので、ＷＳｉｘ膜１
２ｈの表面は平坦化が促進される。この結果、ＷＳｉｘ
膜１２ｈの上層に形成されるアンチヒューズ用絶縁膜
（１７）は欠陥が減少され膜質が向上できる。また、低
温度でＷＳｉｘ膜１２ｈが成膜された場合には約２０ｎ
ｍ以下の微細な結晶粒が形成され、同様にアンチヒュー
ズ用絶縁膜の膜質が向上できる。なお、下層電極１２の
最上層には前述の実施例１で説明したＴｉ等の金属シリ
サイド膜が使用できる。
ばスパッタ法で堆積され、膜厚は５０−２００ｎｍで形
成される。ＷＳｉｘ膜１２ｈの成膜温度が８００℃以下
の低温度に設定された場合にはＷＳｉｘ膜１２ｈは非晶
質構造で形成され、粒界がなくなるので、ＷＳｉｘ膜１
２ｈの表面は平坦化が促進される。この結果、ＷＳｉｘ
膜１２ｈの上層に形成されるアンチヒューズ用絶縁膜
（１７）は欠陥が減少され膜質が向上できる。また、低
温度でＷＳｉｘ膜１２ｈが成膜された場合には約２０ｎ
ｍ以下の微細な結晶粒が形成され、同様にアンチヒュー
ズ用絶縁膜の膜質が向上できる。なお、下層電極１２の
最上層には前述の実施例１で説明したＴｉ等の金属シリ
サイド膜が使用できる。
【００４９】前記配線１２と下層電極１２Ｆとは同一製
造工程において同時に形成される。つまり、アンチヒュ
ーズ素子の下層電極１２Ｆを形成する工程は配線１２を
形成する工程で兼用され、下層電極１２Ｆを形成する工
程に相当する分、半導体集積回路装置の製造工程数が削
減できる。
造工程において同時に形成される。つまり、アンチヒュ
ーズ素子の下層電極１２Ｆを形成する工程は配線１２を
形成する工程で兼用され、下層電極１２Ｆを形成する工
程に相当する分、半導体集積回路装置の製造工程数が削
減できる。
【００５０】第２工程においては、前記配線１２上、ア
ンチヒューズ素子の下層電極１２Ｆ上を含む基板全面に
層間絶縁膜１５が形成され、図９に示すように前記層間
絶縁膜１５には配線用接続孔１６Ｔ及びアンチヒューズ
用接続孔１６Ｆが形成される。配線用接続孔１６Ｔは配
線１２上に形成され、アンチヒューズ用接続孔１６Ｆは
アンチヒューズ素子の形成領域において下層電極１２Ｆ
上に形成される。前述の実施例１と同様に配線用接続孔
１６Ｔとアンチヒューズ用接続孔１６Ｆとは同一製造工
程において形成される。
ンチヒューズ素子の下層電極１２Ｆ上を含む基板全面に
層間絶縁膜１５が形成され、図９に示すように前記層間
絶縁膜１５には配線用接続孔１６Ｔ及びアンチヒューズ
用接続孔１６Ｆが形成される。配線用接続孔１６Ｔは配
線１２上に形成され、アンチヒューズ用接続孔１６Ｆは
アンチヒューズ素子の形成領域において下層電極１２Ｆ
上に形成される。前述の実施例１と同様に配線用接続孔
１６Ｔとアンチヒューズ用接続孔１６Ｆとは同一製造工
程において形成される。
【００５１】さらに、本実施例においては配線用接続孔
１６Ｔの開口サイズがアンチヒューズ用接続孔１６Ｆの
開口サイズに比べて大きく設定される。そして、配線用
接続孔１６Ｔ及びアンチヒューズ用接続孔１６Ｆの形成
には最初に異方性エッチングが使用され、最後に等方性
エッチングが使用される。つまり、配線用接続孔１６Ｔ
の形成においては、開口サイズが大きく反応媒体の供給
能力及び反応成生物の排出能力が高いので異方性エッチ
ングのエッチングレートが速くなる。すなわち、下層電
極１２Ｆの最上層に達する前に配線１２の最上層のエッ
チング開始される。従って、配線１２においては、配線
用接続孔１２を形成した段階で最上層であるＷＳｉｘ膜
１２ｈが除去され、中間層であるＴｉＮ膜１２ｇの表面
が露出される。配線１２の最上層であるＷＳｉｘ膜１２
ｈの除去により、配線１２と上層の配線（１９）との間
にＡｌ若しくはＡｌ合金よりも比抵抗が高い膜の介在層
数が減少できるので、配線間の接続抵抗値が減少でき
る。
１６Ｔの開口サイズがアンチヒューズ用接続孔１６Ｆの
開口サイズに比べて大きく設定される。そして、配線用
接続孔１６Ｔ及びアンチヒューズ用接続孔１６Ｆの形成
には最初に異方性エッチングが使用され、最後に等方性
エッチングが使用される。つまり、配線用接続孔１６Ｔ
の形成においては、開口サイズが大きく反応媒体の供給
能力及び反応成生物の排出能力が高いので異方性エッチ
ングのエッチングレートが速くなる。すなわち、下層電
極１２Ｆの最上層に達する前に配線１２の最上層のエッ
チング開始される。従って、配線１２においては、配線
用接続孔１２を形成した段階で最上層であるＷＳｉｘ膜
１２ｈが除去され、中間層であるＴｉＮ膜１２ｇの表面
が露出される。配線１２の最上層であるＷＳｉｘ膜１２
ｈの除去により、配線１２と上層の配線（１９）との間
にＡｌ若しくはＡｌ合金よりも比抵抗が高い膜の介在層
数が減少できるので、配線間の接続抵抗値が減少でき
る。
【００５２】一方、アンチヒューズ用接続孔１６Ｆの形
成においては、開口サイズが小さく反応媒体の供給能力
及び反応成生物の排出能力が低いので異方性エッチング
のエッチングレートが遅くなる。すなわち、配線１２の
最上層のエッチングが開始された段階では下層電極１２
Ｆの最上層のエッチングが開始されていない。つまり、
下層電極１２Ｆにおいては、最上層であるＷＳｉｘ膜１
２ｈが残存している状態で異方性エッチングが終了し等
方性エッチングに切り替えられる。そして、下層電極１
２Ｆの最上層であるＷＳｉｘ膜１２ｈは等方性エッチン
グにより表面の平坦化が促進される。等方性エッチング
は前述の実施例１で説明したウエット処理が使用され
る。
成においては、開口サイズが小さく反応媒体の供給能力
及び反応成生物の排出能力が低いので異方性エッチング
のエッチングレートが遅くなる。すなわち、配線１２の
最上層のエッチングが開始された段階では下層電極１２
Ｆの最上層のエッチングが開始されていない。つまり、
下層電極１２Ｆにおいては、最上層であるＷＳｉｘ膜１
２ｈが残存している状態で異方性エッチングが終了し等
方性エッチングに切り替えられる。そして、下層電極１
２Ｆの最上層であるＷＳｉｘ膜１２ｈは等方性エッチン
グにより表面の平坦化が促進される。等方性エッチング
は前述の実施例１で説明したウエット処理が使用され
る。
【００５３】本実施例においては、エッチングレート差
を発生するため配線用接続孔１６Ｔの１辺が１．０μｍ
に設定され、アンチヒューズ用接続孔１６Ｆの１辺が
０．８μｍに設定される。このように配線用接続孔１６
Ｔの開口サイズ、アンチヒューズ用接続孔１６Ｆの開口
サイズに差を持たせることでエッチングレートが制御で
きるので、配線用接続孔１６Ｔのエッチング深さとアン
チヒューズ用接続孔１６Ｆのエッチング深さとを変える
ための工程が削減できる。具体的には、最低限、１回の
マスク形成工程が削減できる。
を発生するため配線用接続孔１６Ｔの１辺が１．０μｍ
に設定され、アンチヒューズ用接続孔１６Ｆの１辺が
０．８μｍに設定される。このように配線用接続孔１６
Ｔの開口サイズ、アンチヒューズ用接続孔１６Ｆの開口
サイズに差を持たせることでエッチングレートが制御で
きるので、配線用接続孔１６Ｔのエッチング深さとアン
チヒューズ用接続孔１６Ｆのエッチング深さとを変える
ための工程が削減できる。具体的には、最低限、１回の
マスク形成工程が削減できる。
【００５４】第３工程においては、図１０に示すように
アンチヒューズ用接続孔１６Ｆ内の下層電極１２Ｆの表
面上を含む層間絶縁膜１５の表面上の全面にアンチヒュ
ーズ用絶縁膜１７が形成される。前記実施例１と同様に
アンチヒューズ用絶縁膜１０には窒化珪素膜が使用され
る。
アンチヒューズ用接続孔１６Ｆ内の下層電極１２Ｆの表
面上を含む層間絶縁膜１５の表面上の全面にアンチヒュ
ーズ用絶縁膜１７が形成される。前記実施例１と同様に
アンチヒューズ用絶縁膜１０には窒化珪素膜が使用され
る。
【００５５】第４工程においては、図１１に示すように
前記アンチヒューズ用絶縁膜１７の表面上にアンチヒュ
ーズ素子の上層電極１８が形成される。前述の実施例１
と同様に前記上層電極１８の形成に伴いアンチヒューズ
素子の形成領域以外の不要な上層電極１８及びアンチヒ
ューズ用絶縁膜１７が除去される。本実施例において上
層電極１８にはＡｌ合金（Ａｌ−Ｃｕ）膜１８Ａ及びそ
の上層に積層されたＴｉＮ膜１８Ｂの複合膜で形成され
る。上層電極１８のＡｌ合金膜１８Ａは例えばスパッタ
法で形成され、膜厚は１０−１００ｎｍで形成される。
プログラム又はデータの書き込みが行われ導通路が形成
された場合においてＡｌ合金膜１８ＡのＡｌ原子が前記
導通路内に取り込まれ、導通路の抵抗値が減少できる。
ＴｉＮ膜１８Ｂはスパッタ法で形成され、膜厚は２０−
５０ｎｍで形成される。ＴｉＮ膜１８Ｂにはバリアメタ
ル膜及び反射防止膜としての機能がある。上層配線１８
の膜厚は上層に形成される配線（１９）の膜厚に比べて
かなり薄く形成されるので、上層の配線のステップカバ
レッジに影響がない。
前記アンチヒューズ用絶縁膜１７の表面上にアンチヒュ
ーズ素子の上層電極１８が形成される。前述の実施例１
と同様に前記上層電極１８の形成に伴いアンチヒューズ
素子の形成領域以外の不要な上層電極１８及びアンチヒ
ューズ用絶縁膜１７が除去される。本実施例において上
層電極１８にはＡｌ合金（Ａｌ−Ｃｕ）膜１８Ａ及びそ
の上層に積層されたＴｉＮ膜１８Ｂの複合膜で形成され
る。上層電極１８のＡｌ合金膜１８Ａは例えばスパッタ
法で形成され、膜厚は１０−１００ｎｍで形成される。
プログラム又はデータの書き込みが行われ導通路が形成
された場合においてＡｌ合金膜１８ＡのＡｌ原子が前記
導通路内に取り込まれ、導通路の抵抗値が減少できる。
ＴｉＮ膜１８Ｂはスパッタ法で形成され、膜厚は２０−
５０ｎｍで形成される。ＴｉＮ膜１８Ｂにはバリアメタ
ル膜及び反射防止膜としての機能がある。上層配線１８
の膜厚は上層に形成される配線（１９）の膜厚に比べて
かなり薄く形成されるので、上層の配線のステップカバ
レッジに影響がない。
【００５６】前記上層電極１８を形成する工程が完了す
るとアンチヒューズ素子Ｆが完成する。アンチヒューズ
素子Ｆは下層電極１２Ｆ、アンチヒューズ用絶縁膜１７
及び上層電極１８で形成される。
るとアンチヒューズ素子Ｆが完成する。アンチヒューズ
素子Ｆは下層電極１２Ｆ、アンチヒューズ用絶縁膜１７
及び上層電極１８で形成される。
【００５７】第５工程においては、図１２に示すように
層間絶縁膜１５上に配線１９が形成される。相補型ＭＩ
ＳＦＥＴ形成領域において配線１９は配線用接続孔１６
Ｔを通して配線１２に電気的に接続される。アンチヒュ
ーズ素子形成領域において配線１９はアンチヒューズ素
子Ｆの上層電極１８に電気的に接続される。本実施例に
おいて配線１９はＴｉＮ膜１９Ａ、Ａｌ（Ａｌ−Ｃｕ）
膜１９Ｂ、ＴｉＮ膜１９Ｃを順次積層した複合膜で形成
される。
層間絶縁膜１５上に配線１９が形成される。相補型ＭＩ
ＳＦＥＴ形成領域において配線１９は配線用接続孔１６
Ｔを通して配線１２に電気的に接続される。アンチヒュ
ーズ素子形成領域において配線１９はアンチヒューズ素
子Ｆの上層電極１８に電気的に接続される。本実施例に
おいて配線１９はＴｉＮ膜１９Ａ、Ａｌ（Ａｌ−Ｃｕ）
膜１９Ｂ、ＴｉＮ膜１９Ｃを順次積層した複合膜で形成
される。
【００５８】第６工程においては、図示しないが基板全
面にファイナルパッシベーション膜が形成される。これ
ら一連の工程が終了すると、アンチヒューズ素子Ｆを有
する半導体集積回路装置が完成する。
面にファイナルパッシベーション膜が形成される。これ
ら一連の工程が終了すると、アンチヒューズ素子Ｆを有
する半導体集積回路装置が完成する。
【００５９】第７工程においては、任意のアンチヒュー
ズ素子Ｆにプログラム又はデータの書き込みが行われ
る。
ズ素子Ｆにプログラム又はデータの書き込みが行われ
る。
【００６０】なお、本発明においては、前記図１１に示
すアンチヒューズ素子Ｆの上層電極１８を形成するパタ
ーンニングと同一工程で不要なアンチヒューズ用絶縁膜
１７を除去するとともに配線用接続孔１６Ｔを通して配
線１２の最上層のＷＳｉｘ膜１２ｈが除去できる。
すアンチヒューズ素子Ｆの上層電極１８を形成するパタ
ーンニングと同一工程で不要なアンチヒューズ用絶縁膜
１７を除去するとともに配線用接続孔１６Ｔを通して配
線１２の最上層のＷＳｉｘ膜１２ｈが除去できる。
【００６１】以上説明したように、本実施例に係るアン
チヒューズ素子Ｆを有する半導体集積回路装置の製造方
法においては、前記実施例１で得られる効果の他に以下
の効果が得られる。
チヒューズ素子Ｆを有する半導体集積回路装置の製造方
法においては、前記実施例１で得られる効果の他に以下
の効果が得られる。
【００６２】第１に、前記アンチヒューズ素子Ｆの上層
電極１８を形成する工程と同一工程で前記配線用接続孔
１６Ｔ内の配線１２上のアンチヒューズ用絶縁膜１７及
び配線１２の最上層のＷＳｉｘ膜１２ｈが除去される。
つまり、前記配線用接続孔１６Ｔ内の配線１２上のアン
チヒューズ用絶縁膜１７及び配線１２の最上層のＷＳｉ
ｘ膜１２ｈを除去する工程がアンチヒューズ素子Ｆの上
層電極１８を形成する工程で兼用できる。従って、前記
配線用接続孔１６Ｔ内の配線１２上のアンチヒューズ用
絶縁膜１７及び配線１２の最上層のＷＳｉｘ膜１２ｈを
除去する工程に相当する分、半導体集積回路装置の製造
工程数が削減できる。
電極１８を形成する工程と同一工程で前記配線用接続孔
１６Ｔ内の配線１２上のアンチヒューズ用絶縁膜１７及
び配線１２の最上層のＷＳｉｘ膜１２ｈが除去される。
つまり、前記配線用接続孔１６Ｔ内の配線１２上のアン
チヒューズ用絶縁膜１７及び配線１２の最上層のＷＳｉ
ｘ膜１２ｈを除去する工程がアンチヒューズ素子Ｆの上
層電極１８を形成する工程で兼用できる。従って、前記
配線用接続孔１６Ｔ内の配線１２上のアンチヒューズ用
絶縁膜１７及び配線１２の最上層のＷＳｉｘ膜１２ｈを
除去する工程に相当する分、半導体集積回路装置の製造
工程数が削減できる。
【００６３】第２に、アンチヒューズ素子Ｆの下層電極
１２の最上層にはＷＳｉｘ膜１２ｈが形成されるので、
任意のアンチヒューズ素子Ｆのアンチヒューズ用絶縁膜
１７を破壊し導通路が形成された場合に前記導通路にお
いてＷＳｉｘ膜１２ｈに基づき特性が改善される。例え
ば、ＷＳｉｘ膜１２ｈにはＥＭ耐性に優れたＷ原子を有
するので導通路においてＥＭ耐性が向上できる。また、
ＷＳｉｘ膜１２ｈの形成温度を低温に制御する、粒径を
微細に制御するなどの処理が行われた場合にはアンチヒ
ューズ素子Ｆのアンチヒューズ用絶縁膜１７の膜質が改
善される。一方、配線１２のＷＳｉｘ膜１２ｈが除去さ
れるので、配線１２と配線１９との間の電気的な接続に
おいて前記ＷＳｉｘ膜１２ｈに相当する分の接続抵抗値
が減少できる。
１２の最上層にはＷＳｉｘ膜１２ｈが形成されるので、
任意のアンチヒューズ素子Ｆのアンチヒューズ用絶縁膜
１７を破壊し導通路が形成された場合に前記導通路にお
いてＷＳｉｘ膜１２ｈに基づき特性が改善される。例え
ば、ＷＳｉｘ膜１２ｈにはＥＭ耐性に優れたＷ原子を有
するので導通路においてＥＭ耐性が向上できる。また、
ＷＳｉｘ膜１２ｈの形成温度を低温に制御する、粒径を
微細に制御するなどの処理が行われた場合にはアンチヒ
ューズ素子Ｆのアンチヒューズ用絶縁膜１７の膜質が改
善される。一方、配線１２のＷＳｉｘ膜１２ｈが除去さ
れるので、配線１２と配線１９との間の電気的な接続に
おいて前記ＷＳｉｘ膜１２ｈに相当する分の接続抵抗値
が減少できる。
【００６４】第３に、アンチヒューズ用接続孔１６Ｆの
開口サイズが配線用接続孔１６Ｔの開口サイズよりも小
さく設定され、前記配線用接続孔１６Ｔ、アンチヒュー
ズ用接続孔１６Ｆが各々同一エッチング条件で形成され
る。接続孔の開口サイズが小さい方が反応媒体の供給効
率及び反応成生物の排出効率を低くできるので、前記配
線用接続孔１６Ｔを形成する際のエッチングレートに比
べてアンチヒューズ用接続孔１６Ｆを形成する際のエッ
チングレートが遅くできる。つまり、マスク工程を必要
とせずに配線１２の最上層のＷＳｉｘ膜１２ｈが除去で
き、かつ下層電極１２Ｆの最上層のＷＳｉｘ膜１２ｈは
残置できる。従って、前記マスク工程を必要としない
分、半導体集積回路装置の製造工程数が削減できる。
開口サイズが配線用接続孔１６Ｔの開口サイズよりも小
さく設定され、前記配線用接続孔１６Ｔ、アンチヒュー
ズ用接続孔１６Ｆが各々同一エッチング条件で形成され
る。接続孔の開口サイズが小さい方が反応媒体の供給効
率及び反応成生物の排出効率を低くできるので、前記配
線用接続孔１６Ｔを形成する際のエッチングレートに比
べてアンチヒューズ用接続孔１６Ｆを形成する際のエッ
チングレートが遅くできる。つまり、マスク工程を必要
とせずに配線１２の最上層のＷＳｉｘ膜１２ｈが除去で
き、かつ下層電極１２Ｆの最上層のＷＳｉｘ膜１２ｈは
残置できる。従って、前記マスク工程を必要としない
分、半導体集積回路装置の製造工程数が削減できる。
【００６５】第４に、アンチヒューズ素子Ｆのアンチヒ
ューズ用接続孔１６Ｆの開口サイズが小さく設定される
分、１つのアンチヒューズ用接続孔１６Ｆ内においてア
ンチヒューズ用絶縁膜１７に発生する欠陥数が減少でき
る。
ューズ用接続孔１６Ｆの開口サイズが小さく設定される
分、１つのアンチヒューズ用接続孔１６Ｆ内においてア
ンチヒューズ用絶縁膜１７に発生する欠陥数が減少でき
る。
【００６６】実施例３ 本実施例は、前述の実施例２で説明した半導体集積回路
装置の製造方法において、アンチヒューズ素子の下層電
極の最上層には金属シリサイド膜が形成され、配線の最
上層には金属シリサイド膜が形成されない、本発明の第
３実施例である。
装置の製造方法において、アンチヒューズ素子の下層電
極の最上層には金属シリサイド膜が形成され、配線の最
上層には金属シリサイド膜が形成されない、本発明の第
３実施例である。
【００６７】図１３乃至図１７は本発明の実施例３に係
るアンチヒューズ素子を有する半導体集積回路装置の製
造方法を説明する各工程毎に示す要部断面図である。
るアンチヒューズ素子を有する半導体集積回路装置の製
造方法を説明する各工程毎に示す要部断面図である。
【００６８】まず、第１工程においては、前記実施例２
の図８に示す工程と同様に、層間絶縁膜８上の第１配線
層に複数の配線１２及びアンチヒューズ素子の下層電極
１２Ｆが形成される。配線１２、下層電極１２Ｆはいず
れもＴｉＮ膜１２ｅ、Ａｌ合金膜１２ｆ、ＴｉＮ膜１２
ｇ、ＷＳｉｘ膜１２ｈを順次積層した複合膜で形成され
る。配線１２と下層電極１２Ｆとは同一製造工程におい
て同時に形成される。
の図８に示す工程と同様に、層間絶縁膜８上の第１配線
層に複数の配線１２及びアンチヒューズ素子の下層電極
１２Ｆが形成される。配線１２、下層電極１２Ｆはいず
れもＴｉＮ膜１２ｅ、Ａｌ合金膜１２ｆ、ＴｉＮ膜１２
ｇ、ＷＳｉｘ膜１２ｈを順次積層した複合膜で形成され
る。配線１２と下層電極１２Ｆとは同一製造工程におい
て同時に形成される。
【００６９】第２工程においては、図１３に示すように
前記配線１２の最上層のＷＳｉｘ膜１２ｈが除去され、
アンチヒューズ素子の形成領域において下層電極１２Ｆ
のＷＳｉｘ膜１２ｈが残置される。フォトリソグラフィ
技術で形成されたエッチングマスクをアンチヒューズ素
子の形成領域に形成し、エッチングを行うことにより前
記ＷＳｉｘ膜１２ｈの選択的除去が行える。
前記配線１２の最上層のＷＳｉｘ膜１２ｈが除去され、
アンチヒューズ素子の形成領域において下層電極１２Ｆ
のＷＳｉｘ膜１２ｈが残置される。フォトリソグラフィ
技術で形成されたエッチングマスクをアンチヒューズ素
子の形成領域に形成し、エッチングを行うことにより前
記ＷＳｉｘ膜１２ｈの選択的除去が行える。
【００７０】なお、本発明においては、配線１２及びア
ンチヒューズ素子の下層電極１２Ｆを形成するパターン
ニング前に予め配線１２の形成領域においてＷＳｉｘ膜
１２ｈを除去し、この後に配線１２及び下層電極１２Ｆ
のパターンニングを行ってもよい。
ンチヒューズ素子の下層電極１２Ｆを形成するパターン
ニング前に予め配線１２の形成領域においてＷＳｉｘ膜
１２ｈを除去し、この後に配線１２及び下層電極１２Ｆ
のパターンニングを行ってもよい。
【００７１】第３工程においては、前記配線１２上、ア
ンチヒューズ素子の下層電極１２Ｆ上を含む基板全面に
層間絶縁膜１５が形成され、図１４に示すように層間絶
縁膜１５には配線用接続孔１６Ｔ及びアンチヒューズ用
接続孔１６Ｆが形成される。前述の実施例２と同様に配
線用接続孔１６Ｔは配線１２上に形成され、アンチヒュ
ーズ用接続孔１６Ｆはアンチヒューズ素子の形成領域に
おいて下層電極１２Ｆ上に形成される。配線用接続孔１
６Ｔとアンチヒューズ用接続孔１６Ｆとは同一製造工程
において形成される。
ンチヒューズ素子の下層電極１２Ｆ上を含む基板全面に
層間絶縁膜１５が形成され、図１４に示すように層間絶
縁膜１５には配線用接続孔１６Ｔ及びアンチヒューズ用
接続孔１６Ｆが形成される。前述の実施例２と同様に配
線用接続孔１６Ｔは配線１２上に形成され、アンチヒュ
ーズ用接続孔１６Ｆはアンチヒューズ素子の形成領域に
おいて下層電極１２Ｆ上に形成される。配線用接続孔１
６Ｔとアンチヒューズ用接続孔１６Ｆとは同一製造工程
において形成される。
【００７２】第４工程においては、図１５に示すように
アンチヒューズ用接続孔１６Ｆ内の下層電極１２Ｆの表
面上を含む層間絶縁膜１５の表面上の全面にアンチヒュ
ーズ用絶縁膜１７が形成される。前記実施例２と同様に
アンチヒューズ用絶縁膜１０には窒化珪素膜が使用され
る。
アンチヒューズ用接続孔１６Ｆ内の下層電極１２Ｆの表
面上を含む層間絶縁膜１５の表面上の全面にアンチヒュ
ーズ用絶縁膜１７が形成される。前記実施例２と同様に
アンチヒューズ用絶縁膜１０には窒化珪素膜が使用され
る。
【００７３】第５工程においては、図１６に示すように
前記アンチヒューズ用絶縁膜１７の表面上にアンチヒュ
ーズ素子の上層電極１８が形成される。前述の実施例２
と同様に前記上層電極１８の形成に伴いアンチヒューズ
素子の形成領域以外の不要な上層電極１８及びアンチヒ
ューズ用絶縁膜１７が除去される。上層電極１８にはＡ
ｌ合金膜１８Ａ及びＴｉＮ膜１８Ｂの複合膜が使用され
る。そして、前記上層電極１８を形成する工程が完了す
るとアンチヒューズ素子Ｆが完成する。
前記アンチヒューズ用絶縁膜１７の表面上にアンチヒュ
ーズ素子の上層電極１８が形成される。前述の実施例２
と同様に前記上層電極１８の形成に伴いアンチヒューズ
素子の形成領域以外の不要な上層電極１８及びアンチヒ
ューズ用絶縁膜１７が除去される。上層電極１８にはＡ
ｌ合金膜１８Ａ及びＴｉＮ膜１８Ｂの複合膜が使用され
る。そして、前記上層電極１８を形成する工程が完了す
るとアンチヒューズ素子Ｆが完成する。
【００７４】第６工程においては、図１７に示すように
層間絶縁膜１５上に配線１９が形成される。相補型ＭＩ
ＳＦＥＴ形成領域において配線１９は配線用接続孔１６
Ｔを通して配線１２に電気的に接続される。アンチヒュ
ーズ素子形成領域において配線１９はアンチヒューズ素
子Ｆの上層電極１８に電気的に接続される。前述の実施
例２と同様に配線１９はＴｉＮ膜１９Ａ、Ａｌ膜１９
Ｂ、ＴｉＮ膜１９Ｃを順次積層した複合膜で形成され
る。
層間絶縁膜１５上に配線１９が形成される。相補型ＭＩ
ＳＦＥＴ形成領域において配線１９は配線用接続孔１６
Ｔを通して配線１２に電気的に接続される。アンチヒュ
ーズ素子形成領域において配線１９はアンチヒューズ素
子Ｆの上層電極１８に電気的に接続される。前述の実施
例２と同様に配線１９はＴｉＮ膜１９Ａ、Ａｌ膜１９
Ｂ、ＴｉＮ膜１９Ｃを順次積層した複合膜で形成され
る。
【００７５】第７工程においては、図示しないが基板全
面にファイナルパッシベーション膜が形成される。これ
ら一連の工程が終了すると、アンチヒューズ素子Ｆを有
する半導体集積回路装置が完成する。
面にファイナルパッシベーション膜が形成される。これ
ら一連の工程が終了すると、アンチヒューズ素子Ｆを有
する半導体集積回路装置が完成する。
【００７６】第８工程においては、任意のアンチヒュー
ズ素子Ｆにプログラム又はデータの書き込みが行われ
る。
ズ素子Ｆにプログラム又はデータの書き込みが行われ
る。
【００７７】以上説明したように、本実施例に係るアン
チヒューズ素子Ｆを有する半導体集積回路装置の製造方
法においては、前記実施例２で得られる効果と同様の効
果が得られる。
チヒューズ素子Ｆを有する半導体集積回路装置の製造方
法においては、前記実施例２で得られる効果と同様の効
果が得られる。
【００７８】なお、本発明は前記実施例に限定されるも
のではなくその要旨を逸脱しない範囲において種々変更
できる。
のではなくその要旨を逸脱しない範囲において種々変更
できる。
【００７９】例えば、本発明は、アンチヒューズ構造を
有するプリント配線基板等、配線形成技術に応用でき
る。
有するプリント配線基板等、配線形成技術に応用でき
る。
【００８０】
【発明の効果】本発明によれば、アンチヒューズ素子を
有する半導体集積回路装置において、製造工程数が削減
できる。
有する半導体集積回路装置において、製造工程数が削減
できる。
【図１】 本発明の実施例１に係るアンチヒューズ素子
を有する半導体集積回路装置の製造方法を説明する第１
工程における断面図である。
を有する半導体集積回路装置の製造方法を説明する第１
工程における断面図である。
【図２】 第２工程における断面図である。
【図３】 第３工程における断面図である。
【図４】 第４工程における断面図である。
【図５】 第５工程における断面図である。
【図６】 第６工程における断面図である。
【図７】 第７工程における断面図である。
【図８】 本発明の実施例２に係るアンチヒューズ素子
を有する半導体集積回路装置の製造方法を説明する第１
工程における断面図である。
を有する半導体集積回路装置の製造方法を説明する第１
工程における断面図である。
【図９】 第２工程における断面図である。
【図１０】 第３工程における断面図である。
【図１１】 第４工程における断面図である。
【図１２】 第５工程における断面図である。
【図１３】 本発明の実施例３に係るアンチヒューズ素
子を有する半導体集積回路装置の製造方法を説明する第
１工程における断面図である。
子を有する半導体集積回路装置の製造方法を説明する第
１工程における断面図である。
【図１４】 第２工程における断面図である。
【図１５】 第３工程における断面図である。
【図１６】 第４工程における断面図である。
【図１７】 第５工程における断面図である。
１ 半導体基板、７ ソース領域，ドレイン領域又は下
層電極、８，１５ 層間絶縁膜、１０，１７ アンチヒ
ューズ用絶縁膜、１１，１８ 上層電極、１２，１９
配線、９Ｃ，１６Ｔ 配線用接続孔、９Ｆ，１６Ｆアン
チヒューズ用接続孔、１４ 導通路。
層電極、８，１５ 層間絶縁膜、１０，１７ アンチヒ
ューズ用絶縁膜、１１，１８ 上層電極、１２，１９
配線、９Ｃ，１６Ｔ 配線用接続孔、９Ｆ，１６Ｆアン
チヒューズ用接続孔、１４ 導通路。
Claims (6)
- 【請求項１】 基板上に複数の第１配線と複数のアンチ
ヒューズ素子の下層電極とを形成する工程と、 前記第１配線及び下層電極を覆う層間絶縁膜を形成する
工程と、 前記第１配線上の層間絶縁膜に配線用接続孔を形成する
とともに同時に前記下層電極上の層間絶縁膜にアンチヒ
ューズ用接続孔を形成する工程と、 少なくとも前記アンチヒューズ用接続孔内の下層電極上
にアンチヒューズ用絶縁膜を形成する工程と、 前記層間絶縁膜上に前記配線用接続孔を通して前記第１
配線に電気的に接続される第２配線と前記アンチヒュー
ズ用接続孔を通して前記下層電極にアンチヒューズ用絶
縁膜を介して接続されるアンチヒューズ素子の上層電極
とを形成する工程と、を備え、 前記複数のうち任意のアンチヒューズ素子のアンチヒュ
ーズ用絶縁膜を破壊し、前記下層電極と上層電極との間
を電気的に接続する導通路を形成することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２】 前記請求項１に記載される半導体集積回
路装置の製造方法において、 前記第１配線とアンチヒューズ素子の下層電極とを形成
する工程は、同一工程で第１配線層に第１配線と下層電
極とを同時に形成する工程であることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項３】 前記請求項１又は請求項２に記載される
半導体集積回路装置の製造方法において、 前記第２配線とアンチヒューズ素子の上層電極とを形成
する工程は、同一工程で第２配線層に第２配線と上層電
極とを同時に形成する工程であることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４】 基板上に複数の第１配線と複数のアンチ
ヒューズ素子の下層電極とを形成する工程と、 前記第１配線及び下層電極を覆う層間絶縁膜を形成する
工程と、 前記第１配線上の層間絶縁膜に配線用接続孔を形成する
とともに同時に前記下層電極上の層間絶縁膜にアンチヒ
ューズ用接続孔を形成する工程と、 前記アンチヒューズ用接続孔内の下層電極上を含む前記
層間絶縁膜上の全面にアンチヒューズ用絶縁膜を形成す
る工程と、 前記アンチヒューズ素子の形成領域においてアンチヒュ
ーズ用接続孔を通して下層電極にアンチヒューズ用絶縁
膜を介して接続されるアンチヒューズ素子の上層電極を
形成するとともに、同一工程で少なくとも前記配線用接
続孔内の第１配線上のアンチヒューズ用絶縁膜を除去す
る工程と、 前記層間絶縁膜上に前記配線用接続孔を通して前記第１
配線に電気的に接続される第２配線を形成する工程と、
を備え、 前記複数のうち任意のアンチヒューズ素子のアンチヒュ
ーズ用絶縁膜を破壊し、前記下層電極と上層電極との間
を電気的に接続する導通路を形成することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項５】 前記請求項４に記載される半導体集積回
路装置の製造方法において、 前記第１配線とアンチヒューズ素子の下層電極とを形成
する工程は、いずれも最上層に金属シリサイド膜を有す
る第１配線と下層電極とを形成する工程であり、 前記アンチヒューズ素子の上層電極を形成するとともに
同一工程で少なくとも前記配線用接続孔内の第１配線上
のアンチヒューズ用絶縁膜を除去する工程は、アンチヒ
ューズ素子の上層電極を形成するとともに、同一工程で
少なくとも前記配線用接続孔内の第１配線上のアンチヒ
ューズ用絶縁膜及び第１配線の最上層の金属シリサイド
膜を除去する工程であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項６】 基板上にいずれも最上層に金属シリサイ
ド膜を有する複数の第１配線と複数のアンチヒューズ素
子の下層電極とを形成する工程と、 前記第１配線及び下層電極を覆う層間絶縁膜を形成する
工程と、 前記第１配線上の層間絶縁膜に前記第１配線の最上層の
金属シリサイド膜が除去されるまでエッチングを行い配
線用接続孔を形成するとともに、 同時に前記下層電極上の層間絶縁膜に同一条件でエッチ
ングを行い前記下層電極の最上層の金属シリサイド膜が
除去されない状態で前記配線用接続孔の開口サイズより
も小さな開口サイズを有するアンチヒューズ用接続孔を
形成する工程と、 少なくとも前記アンチヒューズ用接続孔内の下層電極上
にアンチヒューズ用絶縁膜を形成する工程と、 前記層間絶縁膜上に前記配線用接続孔を通して前記第１
配線に電気的に接続される第２配線と前記アンチヒュー
ズ用接続孔を通して前記下層電極にアンチヒューズ用絶
縁膜を介して接続されるアンチヒューズ素子の上層電極
とを形成する工程と、を備え、 前記複数のうち任意のアンチヒューズ素子のアンチヒュ
ーズ用絶縁膜を破壊し、前記下層電極と上層電極との間
を電気的に接続する導通路を形成することを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7117080A JPH08316324A (ja) | 1995-05-16 | 1995-05-16 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7117080A JPH08316324A (ja) | 1995-05-16 | 1995-05-16 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316324A true JPH08316324A (ja) | 1996-11-29 |
Family
ID=14702906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7117080A Pending JPH08316324A (ja) | 1995-05-16 | 1995-05-16 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316324A (ja) |
Cited By (13)
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-
1995
- 1995-05-16 JP JP7117080A patent/JPH08316324A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040217 |