JPH08321591A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08321591A JPH08321591A JP7152379A JP15237995A JPH08321591A JP H08321591 A JPH08321591 A JP H08321591A JP 7152379 A JP7152379 A JP 7152379A JP 15237995 A JP15237995 A JP 15237995A JP H08321591 A JPH08321591 A JP H08321591A
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- forming
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Abstract
(57)【要約】
【目的】 周辺回路部における拡散層のシート抵抗が低
くて周辺回路が多い場合に特に高速動作が可能であり且
つ微細な半導体装置を提供する。 【構成】 SiO2 膜22から成る側壁をポリサイド層
14に形成した後、SiN膜24を全面に形成し、この
SiN膜24をストッパにして多結晶Si膜33をエッ
チングしてキャパシタ36の上部電極を形成する。その
後、周辺回路部17のSiN膜24をエッチングし、露
出したSi基板11の表面にTiSi2 膜38を形成す
る。SiN膜24をエッチングしてもSiO2 膜22は
エッチングされずに残るので、TiSi2 膜38を自己
整合的に形成することができる。
くて周辺回路が多い場合に特に高速動作が可能であり且
つ微細な半導体装置を提供する。 【構成】 SiO2 膜22から成る側壁をポリサイド層
14に形成した後、SiN膜24を全面に形成し、この
SiN膜24をストッパにして多結晶Si膜33をエッ
チングしてキャパシタ36の上部電極を形成する。その
後、周辺回路部17のSiN膜24をエッチングし、露
出したSi基板11の表面にTiSi2 膜38を形成す
る。SiN膜24をエッチングしてもSiO2 膜22は
エッチングされずに残るので、TiSi2 膜38を自己
整合的に形成することができる。
Description
【0001】
【産業上の利用分野】本願の発明は、メモリセルアレイ
部と周辺回路部とが設けられており、メモリセルアレイ
部におけるメモリセルがキャパシタを用いて構成されて
いる半導体装置及びその製造方法に関するものである。
部と周辺回路部とが設けられており、メモリセルアレイ
部におけるメモリセルがキャパシタを用いて構成されて
いる半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】半導体装置の動作を高速化させる一つの
方法として、半導体と金属との化合物膜であるシリサイ
ド膜等を拡散層の表面に形成し、金属配線やポリサイド
配線等に比べて抵抗が高い拡散層のシート抵抗を低減さ
せることが考えられている。そして、この化合物膜を拡
散層の表面に自己整合的に形成して、半導体装置を微細
化することも考えられている。
方法として、半導体と金属との化合物膜であるシリサイ
ド膜等を拡散層の表面に形成し、金属配線やポリサイド
配線等に比べて抵抗が高い拡散層のシート抵抗を低減さ
せることが考えられている。そして、この化合物膜を拡
散層の表面に自己整合的に形成して、半導体装置を微細
化することも考えられている。
【0003】化合物膜を拡散層の表面に自己整合的に形
成する方法としては、LDD構造のためにも用いられる
側壁を配線に形成し、全面に形成した金属膜と露出して
いる半導体基板の表面とを反応させて拡散層の表面に化
合物膜を形成し、側壁等の上に残った未反応の金属膜を
化合物膜に対して選択的に除去する方法がある。そし
て、この様な選択的な除去が可能な化合物膜として、現
在のところ、TiSi2膜が多用されている。
成する方法としては、LDD構造のためにも用いられる
側壁を配線に形成し、全面に形成した金属膜と露出して
いる半導体基板の表面とを反応させて拡散層の表面に化
合物膜を形成し、側壁等の上に残った未反応の金属膜を
化合物膜に対して選択的に除去する方法がある。そし
て、この様な選択的な除去が可能な化合物膜として、現
在のところ、TiSi2膜が多用されている。
【0004】
【発明が解決しようとする課題】ところが、TiSi2
膜では、熱処理を受けると組成分が凝集し、抵抗が増大
して、拡散層のシート抵抗を低減させるという本来の目
的を達成することができない。一方、メモリセルがキャ
パシタを用いて構成されているDRAMでは、このキャ
パシタ等を形成するために多くの熱処理を必要としてい
る。
膜では、熱処理を受けると組成分が凝集し、抵抗が増大
して、拡散層のシート抵抗を低減させるという本来の目
的を達成することができない。一方、メモリセルがキャ
パシタを用いて構成されているDRAMでは、このキャ
パシタ等を形成するために多くの熱処理を必要としてい
る。
【0005】従って、メモリセルアレイ部にDRAMが
設けられている従来の半導体装置では、拡散層の表面に
化合物膜を自己整合的に形成することが困難で、化合物
膜の形成による動作の高速化も困難であった。
設けられている従来の半導体装置では、拡散層の表面に
化合物膜を自己整合的に形成することが困難で、化合物
膜の形成による動作の高速化も困難であった。
【0006】
【課題を解決するための手段】請求項1の半導体装置
は、メモリセルアレイ部と周辺回路部とが設けられてお
り、前記メモリセルアレイ部におけるメモリセルがキャ
パシタを用いて構成されている半導体装置において、前
記周辺回路部の半導体基板に設けられている拡散層の表
面に、半導体と金属との化合物膜が設けられていること
を特徴としている。
は、メモリセルアレイ部と周辺回路部とが設けられてお
り、前記メモリセルアレイ部におけるメモリセルがキャ
パシタを用いて構成されている半導体装置において、前
記周辺回路部の半導体基板に設けられている拡散層の表
面に、半導体と金属との化合物膜が設けられていること
を特徴としている。
【0007】請求項2の半導体装置の製造方法は、メモ
リセルアレイ部と周辺回路部とが設けられており、前記
メモリセルアレイ部及び前記周辺回路部における半導体
基板上の配線が第1の導電層で形成されており、前記メ
モリセルアレイ部におけるメモリセルがキャパシタを用
いて構成されている半導体装置の製造方法において、第
1の絶縁膜から成る側壁を前記配線に形成する工程と、
前記側壁を形成した後に、前記第1の絶縁膜に対してエ
ッチング選択性を有する第2の絶縁膜を全面に形成する
工程と、前記第2の絶縁膜を形成した後に、第2の導電
層を全面に形成する工程と、前記メモリセルアレイ部を
覆うマスク層を前記第2の導電層上に形成する工程と、
前記マスク層をマスクにすると共に前記第2の絶縁膜を
ストッパにして前記第2の導電層をエッチングすること
によって、この第2の導電層で前記キャパシタの上部電
極を形成する工程と、前記上部電極を形成した後に、前
記マスク層をマスクにして前記周辺回路部における前記
第2の絶縁膜をエッチングする工程と、前記周辺回路部
における前記第2の絶縁膜のエッチングによって露出し
た前記半導体基板の表面に、半導体と金属との化合物膜
を形成する工程とを具備することを特徴としている。
リセルアレイ部と周辺回路部とが設けられており、前記
メモリセルアレイ部及び前記周辺回路部における半導体
基板上の配線が第1の導電層で形成されており、前記メ
モリセルアレイ部におけるメモリセルがキャパシタを用
いて構成されている半導体装置の製造方法において、第
1の絶縁膜から成る側壁を前記配線に形成する工程と、
前記側壁を形成した後に、前記第1の絶縁膜に対してエ
ッチング選択性を有する第2の絶縁膜を全面に形成する
工程と、前記第2の絶縁膜を形成した後に、第2の導電
層を全面に形成する工程と、前記メモリセルアレイ部を
覆うマスク層を前記第2の導電層上に形成する工程と、
前記マスク層をマスクにすると共に前記第2の絶縁膜を
ストッパにして前記第2の導電層をエッチングすること
によって、この第2の導電層で前記キャパシタの上部電
極を形成する工程と、前記上部電極を形成した後に、前
記マスク層をマスクにして前記周辺回路部における前記
第2の絶縁膜をエッチングする工程と、前記周辺回路部
における前記第2の絶縁膜のエッチングによって露出し
た前記半導体基板の表面に、半導体と金属との化合物膜
を形成する工程とを具備することを特徴としている。
【0008】
【作用】請求項1の半導体装置では、周辺回路部の半導
体基板に設けられている拡散層の表面に、半導体と金属
との化合物膜が設けられているので、周辺回路部におけ
る拡散層のシート抵抗が低い。
体基板に設けられている拡散層の表面に、半導体と金属
との化合物膜が設けられているので、周辺回路部におけ
る拡散層のシート抵抗が低い。
【0009】請求項2の半導体装置の製造方法では、半
導体基板上の配線に側壁を形成した後に第2の絶縁膜を
全面に形成しているが、側壁になっている第1の絶縁膜
に対して第2の絶縁膜がエッチング選択性を有している
ので、後に周辺回路部における第2の絶縁膜をエッチン
グして半導体基板の表面を露出させても、側壁はエッチ
ングされずに残る。
導体基板上の配線に側壁を形成した後に第2の絶縁膜を
全面に形成しているが、側壁になっている第1の絶縁膜
に対して第2の絶縁膜がエッチング選択性を有している
ので、後に周辺回路部における第2の絶縁膜をエッチン
グして半導体基板の表面を露出させても、側壁はエッチ
ングされずに残る。
【0010】従って、側壁によって配線と分離された化
合物膜を周辺回路部の半導体基板の表面に自己整合的に
形成することができる。しかも、メモリセルアレイ部に
おけるキャパシタの上部電極を形成した後、つまりキャ
パシタを形成した後に、化合物膜を形成しているので、
化合物膜に加えられる熱処理が少なく、特性の優れた化
合物膜を形成することができる。
合物膜を周辺回路部の半導体基板の表面に自己整合的に
形成することができる。しかも、メモリセルアレイ部に
おけるキャパシタの上部電極を形成した後、つまりキャ
パシタを形成した後に、化合物膜を形成しているので、
化合物膜に加えられる熱処理が少なく、特性の優れた化
合物膜を形成することができる。
【0011】また、第2の導電層をエッチングしてキャ
パシタの上部電極を形成する際のマスク層を、周辺回路
部における第2の絶縁膜をエッチングする際のマスク層
としても用いているので、周辺回路部における第2の絶
縁膜をエッチングするためにマスク工程を追加する必要
がない。
パシタの上部電極を形成する際のマスク層を、周辺回路
部における第2の絶縁膜をエッチングする際のマスク層
としても用いているので、周辺回路部における第2の絶
縁膜をエッチングするためにマスク工程を追加する必要
がない。
【0012】
【実施例】以下、メモリセルアレイ部にDRAMを有す
るASICに適用した本願の発明の一実施例を、図1〜
7を参照しながら説明する。図1が、本実施例を示して
いる。本実施例を製造するためには、図2に示す様に、
Si基板11の素子分離領域にLOCOS法でSiO2
膜12を形成し、このSiO2 膜12に囲まれている素
子活性領域の表面にゲート酸化膜としてのSiO2 膜1
3を形成する。
るASICに適用した本願の発明の一実施例を、図1〜
7を参照しながら説明する。図1が、本実施例を示して
いる。本実施例を製造するためには、図2に示す様に、
Si基板11の素子分離領域にLOCOS法でSiO2
膜12を形成し、このSiO2 膜12に囲まれている素
子活性領域の表面にゲート酸化膜としてのSiO2 膜1
3を形成する。
【0013】その後、多結晶Si膜及びWSi2 膜から
成るポリサイド層14とSiO2 膜15とを順次に堆積
させ、これらのSiO2 膜15及びポリサイド層14
を、メモリセルアレイ部16のワード線と周辺回路部1
7のゲート配線等とのパターンに加工する。
成るポリサイド層14とSiO2 膜15とを順次に堆積
させ、これらのSiO2 膜15及びポリサイド層14
を、メモリセルアレイ部16のワード線と周辺回路部1
7のゲート配線等とのパターンに加工する。
【0014】そして、SiO2 膜15、12及びポリサ
イド層14とCMOS構造における反対導電型の領域を
覆うレジスト(図示せず)とをマスクにして、1×10
13〜3×1013cm-2程度のドーズ量でSi基板11に
不純物をイオン注入して、低濃度の拡散層18を形成す
る。ここまでで、メモリセルを構成するトランジスタ2
1が完成する。その後、TEOSやO3 +TEOS等を
原料として、段差被覆性の良いSiO2 膜22を100
〜200nm程度の膜厚に堆積させる。
イド層14とCMOS構造における反対導電型の領域を
覆うレジスト(図示せず)とをマスクにして、1×10
13〜3×1013cm-2程度のドーズ量でSi基板11に
不純物をイオン注入して、低濃度の拡散層18を形成す
る。ここまでで、メモリセルを構成するトランジスタ2
1が完成する。その後、TEOSやO3 +TEOS等を
原料として、段差被覆性の良いSiO2 膜22を100
〜200nm程度の膜厚に堆積させる。
【0015】次に、SiO2 膜22の全面にRIEを施
して、図3に示す様に、SiO2 膜22から成る側壁を
ポリサイド層14及びSiO2 膜15に形成する。その
後、TEOSを原料として膜厚が10nm程度のSiO
2 膜23を堆積させ、更に、膜厚が30〜50nm程度
のSiN膜24をSiO2 膜23上に堆積させる。そし
て、BPSG膜25を堆積させ、リフローによってこの
BPSG膜25を平坦化させる。
して、図3に示す様に、SiO2 膜22から成る側壁を
ポリサイド層14及びSiO2 膜15に形成する。その
後、TEOSを原料として膜厚が10nm程度のSiO
2 膜23を堆積させ、更に、膜厚が30〜50nm程度
のSiN膜24をSiO2 膜23上に堆積させる。そし
て、BPSG膜25を堆積させ、リフローによってこの
BPSG膜25を平坦化させる。
【0016】次に、図4に示す様に、多結晶Si膜26
とSiO2 膜27とを順次に堆積させ、トランジスタ2
1の一方の拡散層18に達する記憶ノード電極用のコン
タクト孔28を、SiO2 膜27、多結晶Si膜26、
BPSG膜25、SiN膜24及びSiO2 膜23に開
孔する。
とSiO2 膜27とを順次に堆積させ、トランジスタ2
1の一方の拡散層18に達する記憶ノード電極用のコン
タクト孔28を、SiO2 膜27、多結晶Si膜26、
BPSG膜25、SiN膜24及びSiO2 膜23に開
孔する。
【0017】この際、SiO2 膜22、15に対するS
iN膜24のエッチング選択比を大きくすることがで
き、また、SiO2 膜23の膜厚が薄いので、SiO2
膜22、15は殆どエッチングされず、ポリサイド層1
4同士の間に自己整合的にコンタクト孔28が開孔され
る。その後、多結晶Si膜31を堆積させ、多結晶Si
膜31、SiO2 膜27及び多結晶Si膜26を、各メ
モリセル毎に孤立したパターンに加工する。
iN膜24のエッチング選択比を大きくすることがで
き、また、SiO2 膜23の膜厚が薄いので、SiO2
膜22、15は殆どエッチングされず、ポリサイド層1
4同士の間に自己整合的にコンタクト孔28が開孔され
る。その後、多結晶Si膜31を堆積させ、多結晶Si
膜31、SiO2 膜27及び多結晶Si膜26を、各メ
モリセル毎に孤立したパターンに加工する。
【0018】次に、図5に示す様に、SiN膜24をス
トッパにしたウエットエッチングでSiO2 膜27及び
BPSG膜25を除去して、多結晶Si膜26、31か
ら成るフィン構造の記憶ノード電極つまり下部電極を形
成する。
トッパにしたウエットエッチングでSiO2 膜27及び
BPSG膜25を除去して、多結晶Si膜26、31か
ら成るフィン構造の記憶ノード電極つまり下部電極を形
成する。
【0019】次に、図6に示す様に、SiO2 膜に換算
した膜厚が4nmであるONO膜32と多結晶Si膜3
3とSiO2 膜34とを順次に形成し、SiO2 膜34
上でレジスト35をメモリセルアレイ部16のパターン
に加工する。
した膜厚が4nmであるONO膜32と多結晶Si膜3
3とSiO2 膜34とを順次に形成し、SiO2 膜34
上でレジスト35をメモリセルアレイ部16のパターン
に加工する。
【0020】そして、レジスト35をマスクにすると共
にSiN膜24をストッパにして、周辺回路部17のS
iO2 膜34及び多結晶Si膜33にRIEを施して、
多結晶Si膜33から成るプレート電極つまり上部電極
を形成する。なお、ONO膜32の膜厚が薄いので、多
結晶Si膜33に対するRIEによって、ONO膜32
も同時に除去される。ここまでで、メモリセルを構成す
るキャパシタ36が完成する。
にSiN膜24をストッパにして、周辺回路部17のS
iO2 膜34及び多結晶Si膜33にRIEを施して、
多結晶Si膜33から成るプレート電極つまり上部電極
を形成する。なお、ONO膜32の膜厚が薄いので、多
結晶Si膜33に対するRIEによって、ONO膜32
も同時に除去される。ここまでで、メモリセルを構成す
るキャパシタ36が完成する。
【0021】次に、図7に示す様に、レジスト35をマ
スクにしたRIEで周辺回路部17のSiN膜24を除
去する。このときも、SiO2 膜23の膜厚が薄いの
で、SiN膜24に対するRIEによって、SiO2 膜
23も同時に除去される。従って、側壁としてのSiO
2 膜22の形状を殆ど損なうことなく、周辺回路部17
のうちでSiO2 膜22、12に囲まれているSi基板
11の表面を露出させることができる。
スクにしたRIEで周辺回路部17のSiN膜24を除
去する。このときも、SiO2 膜23の膜厚が薄いの
で、SiN膜24に対するRIEによって、SiO2 膜
23も同時に除去される。従って、側壁としてのSiO
2 膜22の形状を殆ど損なうことなく、周辺回路部17
のうちでSiO2 膜22、12に囲まれているSi基板
11の表面を露出させることができる。
【0022】その後、周辺回路部17のSiO2 膜2
2、15、12及びメモリセルアレイ部16のレジスト
35等をマスクにして、Si基板11に高ドーズ量で不
純物をイオン注入して、高濃度の拡散層37を形成す
る。そして、レジスト35を除去した後、Ti膜(図示
せず)を全面に堆積させ、露出しているSi基板11の
表面とTi膜とを反応させて、拡散層37の表面に自己
整合的にTiSi2 膜38を形成する。
2、15、12及びメモリセルアレイ部16のレジスト
35等をマスクにして、Si基板11に高ドーズ量で不
純物をイオン注入して、高濃度の拡散層37を形成す
る。そして、レジスト35を除去した後、Ti膜(図示
せず)を全面に堆積させ、露出しているSi基板11の
表面とTi膜とを反応させて、拡散層37の表面に自己
整合的にTiSi2 膜38を形成する。
【0023】なお、SiO2 膜34の形成を省略して、
多結晶Si膜33の表面にもTiSi2 膜38を形成す
る様にしてもよい。その後、SiO2 膜22、15、1
2、34上に残った未反応のTi膜をTiSi2 膜38
に対して選択的に除去する。ここまでで、LDD構造で
あり且つ高濃度の拡散層37の表面にTiSi2 膜38
が形成されていて周辺回路を構成するトランジスタ41
が完成する。この後は、DRAMを製造するための従来
公知の工程を実行する。
多結晶Si膜33の表面にもTiSi2 膜38を形成す
る様にしてもよい。その後、SiO2 膜22、15、1
2、34上に残った未反応のTi膜をTiSi2 膜38
に対して選択的に除去する。ここまでで、LDD構造で
あり且つ高濃度の拡散層37の表面にTiSi2 膜38
が形成されていて周辺回路を構成するトランジスタ41
が完成する。この後は、DRAMを製造するための従来
公知の工程を実行する。
【0024】即ち、図1に示した様に、O3 +TEOS
を原料とするSiO2 膜42等を堆積させ、高温処理が
不要な化学的機械的研磨法でSiO2 膜42の表面を平
坦化させる。そして、トランジスタ21の他方の拡散層
18に達するビット線用のコンタクト孔43をSiO2
膜42等に開孔し、SiO2 膜44から成る側壁をコン
タクト孔43の内周面に形成した後、多結晶Si膜45
から成るプラグでコンタクト孔43を埋める。
を原料とするSiO2 膜42等を堆積させ、高温処理が
不要な化学的機械的研磨法でSiO2 膜42の表面を平
坦化させる。そして、トランジスタ21の他方の拡散層
18に達するビット線用のコンタクト孔43をSiO2
膜42等に開孔し、SiO2 膜44から成る側壁をコン
タクト孔43の内周面に形成した後、多結晶Si膜45
から成るプラグでコンタクト孔43を埋める。
【0025】その後、今度は、トランジスタ41の一方
のTiSi2 膜38に達するコンタクト孔46をSiO
2 膜42等に開孔する。そして、下層側のTi膜と上層
側のTiN膜との2層から成る密着層であるTi/Ti
N膜47とW膜48とを順次に全面に堆積させ、これら
のW膜48及びTi/TiN膜47の全面をエッチバッ
クして、W膜48から成るプラグでコンタクト孔46を
埋める。
のTiSi2 膜38に達するコンタクト孔46をSiO
2 膜42等に開孔する。そして、下層側のTi膜と上層
側のTiN膜との2層から成る密着層であるTi/Ti
N膜47とW膜48とを順次に全面に堆積させ、これら
のW膜48及びTi/TiN膜47の全面をエッチバッ
クして、W膜48から成るプラグでコンタクト孔46を
埋める。
【0026】その後、バリアメタルとしてのTiN膜5
1と第1層目のAl膜52とを順次に堆積させ、これら
のAl膜52及びTiN膜51をビット線やその他の配
線のパターンに加工する。そして、TEOSを原料とす
るプラズマCVD法でSiO2 膜53を堆積させ、引き
続き、O3 +TEOSを原料とする常圧CVD法でSi
O2 膜54を堆積させ、このSiO2 膜54の全面をエ
ッチバックして、Al膜52による段差を平坦化させ
る。
1と第1層目のAl膜52とを順次に堆積させ、これら
のAl膜52及びTiN膜51をビット線やその他の配
線のパターンに加工する。そして、TEOSを原料とす
るプラズマCVD法でSiO2 膜53を堆積させ、引き
続き、O3 +TEOSを原料とする常圧CVD法でSi
O2 膜54を堆積させ、このSiO2 膜54の全面をエ
ッチバックして、Al膜52による段差を平坦化させ
る。
【0027】その後、TEOSを原料とするプラズマC
VD法でSiO2 膜55を堆積させ、化学的機械的研磨
法でこのSiO2 膜55を表面を平坦化させ、再び、T
EOSを原料とするプラズマCVD法でSiO2 膜56
を堆積させる。そして、TiN膜51からSiO2 膜5
5までの形成工程と同様の工程で、TiN膜61、第2
層目のAl膜62及びSiO2 膜63〜65を形成す
る。
VD法でSiO2 膜55を堆積させ、化学的機械的研磨
法でこのSiO2 膜55を表面を平坦化させ、再び、T
EOSを原料とするプラズマCVD法でSiO2 膜56
を堆積させる。そして、TiN膜51からSiO2 膜5
5までの形成工程と同様の工程で、TiN膜61、第2
層目のAl膜62及びSiO2 膜63〜65を形成す
る。
【0028】その後、必要に応じて第3層目のAl膜
(図示せず)等を形成し、更に、表面保護膜(図示せ
ず)を形成した後、ボンディングパッドに対する開口
(図示せず)を表面保護膜に開孔して、このASICを
完成させる。ASICでは汎用のDRAM等に比べて周
辺回路が多いが、本実施例のASICでは、周辺回路部
17の拡散層37の表面にTiSi2 膜38が形成され
ていてこの拡散層37のシート抵抗が低いので、高速動
作が可能である。
(図示せず)等を形成し、更に、表面保護膜(図示せ
ず)を形成した後、ボンディングパッドに対する開口
(図示せず)を表面保護膜に開孔して、このASICを
完成させる。ASICでは汎用のDRAM等に比べて周
辺回路が多いが、本実施例のASICでは、周辺回路部
17の拡散層37の表面にTiSi2 膜38が形成され
ていてこの拡散層37のシート抵抗が低いので、高速動
作が可能である。
【0029】なお、以上の実施例はASICに本願の発
明を適用したものであるが、汎用DRAM等のASIC
以外の半導体装置にも本願の発明を当然に適用すること
ができる。
明を適用したものであるが、汎用DRAM等のASIC
以外の半導体装置にも本願の発明を当然に適用すること
ができる。
【0030】
【発明の効果】請求項1の半導体装置では、周辺回路部
における拡散層のシート抵抗が低いので、周辺回路が多
い場合に特に高速動作が可能である。
における拡散層のシート抵抗が低いので、周辺回路が多
い場合に特に高速動作が可能である。
【0031】請求項2の半導体装置の製造方法では、側
壁によって配線と分離された化合物膜を周辺回路部の半
導体基板の表面に自己整合的に形成することができ、し
かも、特性の優れた化合物膜を形成することができるの
で、周辺回路部における拡散層のシート抵抗が低くて周
辺回路が多い場合に特に高速動作が可能であり且つ微細
な半導体装置を製造することができる。
壁によって配線と分離された化合物膜を周辺回路部の半
導体基板の表面に自己整合的に形成することができ、し
かも、特性の優れた化合物膜を形成することができるの
で、周辺回路部における拡散層のシート抵抗が低くて周
辺回路が多い場合に特に高速動作が可能であり且つ微細
な半導体装置を製造することができる。
【0032】また、周辺回路部における第2の絶縁膜を
エッチングするためにマスク工程を追加する必要がない
ので、周辺回路部における拡散層のシート抵抗が低くて
周辺回路が多い場合に特に高速動作が可能であり且つ微
細な半導体装置を低コストで製造することができる。
エッチングするためにマスク工程を追加する必要がない
ので、周辺回路部における拡散層のシート抵抗が低くて
周辺回路が多い場合に特に高速動作が可能であり且つ微
細な半導体装置を低コストで製造することができる。
【図1】ASICに適用した本願の発明の一実施例の側
断面図である。
断面図である。
【図2】本願の発明の一実施例の最初の製造工程を示す
側断面図である。
側断面図である。
【図3】図2に続く製造工程を示す側断面図である。
【図4】図3に続く製造工程を示す側断面図である。
【図5】図4に続く製造工程を示す側断面図である。
【図6】図5に続く製造工程を示す側断面図である。
【図7】図6に続く製造工程を示す側断面図である。
11 Si基板 14 ポリサイド層 16 メモリセルアレイ部 17 周辺回路部 22 SiO2 膜 24 SiN膜 33 多結晶Si膜 35 レジスト 36 キャパシタ 37 拡散層 38 TiSi2 膜
Claims (2)
- 【請求項1】 メモリセルアレイ部と周辺回路部とが設
けられており、 前記メモリセルアレイ部におけるメモリセルがキャパシ
タを用いて構成されている半導体装置において、 前記周辺回路部の半導体基板に設けられている拡散層の
表面に、半導体と金属との化合物膜が設けられているこ
とを特徴とする半導体装置。 - 【請求項2】 メモリセルアレイ部と周辺回路部とが設
けられており、 前記メモリセルアレイ部及び前記周辺回路部における半
導体基板上の配線が第1の導電層で形成されており、 前記メモリセルアレイ部におけるメモリセルがキャパシ
タを用いて構成されている半導体装置の製造方法におい
て、 第1の絶縁膜から成る側壁を前記配線に形成する工程
と、 前記側壁を形成した後に、前記第1の絶縁膜に対してエ
ッチング選択性を有する第2の絶縁膜を全面に形成する
工程と、 前記第2の絶縁膜を形成した後に、第2の導電層を全面
に形成する工程と、 前記メモリセルアレイ部を覆うマスク層を前記第2の導
電層上に形成する工程と、 前記マスク層をマスクにすると共に前記第2の絶縁膜を
ストッパにして前記第2の導電層をエッチングすること
によって、この第2の導電層で前記キャパシタの上部電
極を形成する工程と、 前記上部電極を形成した後に、前記マスク層をマスクに
して前記周辺回路部における前記第2の絶縁膜をエッチ
ングする工程と、 前記周辺回路部における前記第2の絶縁膜のエッチング
によって露出した前記半導体基板の表面に、半導体と金
属との化合物膜を形成する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7152379A JPH08321591A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7152379A JPH08321591A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08321591A true JPH08321591A (ja) | 1996-12-03 |
Family
ID=15539246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7152379A Pending JPH08321591A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08321591A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998050951A1 (fr) * | 1997-05-01 | 1998-11-12 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour produire ce circuit |
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US7009234B2 (en) | 2000-04-14 | 2006-03-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-05-26 JP JP7152379A patent/JPH08321591A/ja active Pending
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