JPH11330417A - 組込みdramデバイス組立方法およびデュアルゲートcmos構造を有するタイプの組込みdramデバイス組立方法 - Google Patents
組込みdramデバイス組立方法およびデュアルゲートcmos構造を有するタイプの組込みdramデバイス組立方法Info
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- JPH11330417A JPH11330417A JP10208053A JP20805398A JPH11330417A JP H11330417 A JPH11330417 A JP H11330417A JP 10208053 A JP10208053 A JP 10208053A JP 20805398 A JP20805398 A JP 20805398A JP H11330417 A JPH11330417 A JP H11330417A
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 セルフアラインシリサイドプロセスからソー
ス/ドレイン領域と基板との間の浅いPN接合のさらな
る薄化を防止する。 【解決手段】 SEGプロセスを実行して各種FETの
多結晶シリコンおよびソース/ドレイン領域上に複数の
アモルファスシリコンレイヤを形成し、これらレイヤ上
にセルフアラインシリサイドプロセスを実行してチタニ
ウムシリサイドレイヤを形成し、このチタニウムシリサ
イドレイヤをソース/ドレイン領域によって基板から離
間させる。このチタニウムシリサイドレイヤの形成は、
基板のシリコン原子部分を減損せず、DRAMデバイス
での漏れ電流の原因となる浅い接合のさらなる簿化を防
止する。デュアルゲートCMOS構造付きの場合、シリ
サイドレイヤがソース/ドレイン領域の不純物活性化後
に形成されるので、N型多結晶シリコンレイヤとP型多
結晶シリコンレイヤとの間の相互拡散効果の発生が防止
可能になる。
ス/ドレイン領域と基板との間の浅いPN接合のさらな
る薄化を防止する。 【解決手段】 SEGプロセスを実行して各種FETの
多結晶シリコンおよびソース/ドレイン領域上に複数の
アモルファスシリコンレイヤを形成し、これらレイヤ上
にセルフアラインシリサイドプロセスを実行してチタニ
ウムシリサイドレイヤを形成し、このチタニウムシリサ
イドレイヤをソース/ドレイン領域によって基板から離
間させる。このチタニウムシリサイドレイヤの形成は、
基板のシリコン原子部分を減損せず、DRAMデバイス
での漏れ電流の原因となる浅い接合のさらなる簿化を防
止する。デュアルゲートCMOS構造付きの場合、シリ
サイドレイヤがソース/ドレイン領域の不純物活性化後
に形成されるので、N型多結晶シリコンレイヤとP型多
結晶シリコンレイヤとの間の相互拡散効果の発生が防止
可能になる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体組立技術に
関するもので、特に組込みDRAMデバイス(同一チッ
プ上に集積されたメモリセルアレイおよび関連する論理
トランジスタアレイを有するタイプのDRAMデバイ
ス)組立方法およびデュアルゲートCMOS構造を有す
るタイプの組込みDRAMデバイス組立方法に関するも
のである。
関するもので、特に組込みDRAMデバイス(同一チッ
プ上に集積されたメモリセルアレイおよび関連する論理
トランジスタアレイを有するタイプのDRAMデバイ
ス)組立方法およびデュアルゲートCMOS構造を有す
るタイプの組込みDRAMデバイス組立方法に関するも
のである。
【0002】
【従来の技術】組込みDRAM(dynamic random access
memory)デバイスは、メモリセルアレイおよび関連する
論理回路アレイが同一チップ上に集積されたDRAMデ
バイスのタイプである。この設計は、DRAMデバイス
に非常に速いアクセス速度を持たせ、そのDRAMデバ
イスを、大量のデータが処理される画像処理システムの
ように高速を必要とするデータ処理システムで有用にさ
せる。基本的に、組込みDRAMデバイスは、論理回路
要素のアレイおよびそれぞれが電荷蓄積用の容量性要素
に結合される移動FETのアレイを含む。各移動FET
は、関連する容量性要素とビットラインとの間のスイッ
チング要素として機能する。そのDRAMセルで保持さ
れたデータが1または0であるかは、電荷が移動FET
を経由して保持されるべき容量性要素に移動したか否か
に依存する。
memory)デバイスは、メモリセルアレイおよび関連する
論理回路アレイが同一チップ上に集積されたDRAMデ
バイスのタイプである。この設計は、DRAMデバイス
に非常に速いアクセス速度を持たせ、そのDRAMデバ
イスを、大量のデータが処理される画像処理システムの
ように高速を必要とするデータ処理システムで有用にさ
せる。基本的に、組込みDRAMデバイスは、論理回路
要素のアレイおよびそれぞれが電荷蓄積用の容量性要素
に結合される移動FETのアレイを含む。各移動FET
は、関連する容量性要素とビットラインとの間のスイッ
チング要素として機能する。そのDRAMセルで保持さ
れたデータが1または0であるかは、電荷が移動FET
を経由して保持されるべき容量性要素に移動したか否か
に依存する。
【0003】
【発明が解決しようとする課題】図1〜図5は、組込み
DRAMデバイス組立ての従来方法に含まれる各ステッ
プを示すために使用される断面図である。図1〜図5で
は、DRAMセルが1つのみ示されており、符号170
によって示されるウエハの右部分がDRAMセルの移動
FETが形成されるエリアを示す一方、符号172によ
って示される左部分がDRAMセルに関連した論理回路
要素が形成されるエリアを示す。この場合には論理回路
要素もまたFETである。移動FET170および論理
回路要素172の双方は、同一基板、例えばP型シリコ
ン基板100上に形成されている。複数のフィールド酸
化物レイヤ102は、基板100に形成され、他から移
動FET170および論理回路要素172の全てを絶縁
する絶縁エリアとして機能する。これらフィールド酸化
物レイヤ102は、LOCOS(local oxidation ofsil
icon)プロセスを通して、あるいはまずSTI(shallow
trench isolation)プロセスを実行して基板100にト
レンチを形成し次いでCVD(chemical vapordepositio
n )プロセスを実行してそのトレンチに酸化物を堆積す
ることによって形成可能である。
DRAMデバイス組立ての従来方法に含まれる各ステッ
プを示すために使用される断面図である。図1〜図5で
は、DRAMセルが1つのみ示されており、符号170
によって示されるウエハの右部分がDRAMセルの移動
FETが形成されるエリアを示す一方、符号172によ
って示される左部分がDRAMセルに関連した論理回路
要素が形成されるエリアを示す。この場合には論理回路
要素もまたFETである。移動FET170および論理
回路要素172の双方は、同一基板、例えばP型シリコ
ン基板100上に形成されている。複数のフィールド酸
化物レイヤ102は、基板100に形成され、他から移
動FET170および論理回路要素172の全てを絶縁
する絶縁エリアとして機能する。これらフィールド酸化
物レイヤ102は、LOCOS(local oxidation ofsil
icon)プロセスを通して、あるいはまずSTI(shallow
trench isolation)プロセスを実行して基板100にト
レンチを形成し次いでCVD(chemical vapordepositio
n )プロセスを実行してそのトレンチに酸化物を堆積す
ることによって形成可能である。
【0004】従来法は、FETのゲートの伝導率を増大
させるべく、多結晶シリコンレイヤおよびこの上に金属
シリサイドレイヤを形成していわゆるポリサイドレイヤ
を作る。次いで、このポリサイドレイヤは所望のゲート
を形成するために選択的に除去される。別の従来法は、
まず多結晶シリコンレイヤを堆積し、次いで多結晶シリ
コンレイヤの選択部分を除去し、そして次いで多結晶シ
リコンレイヤおよびソース/ドレイン領域上にそれぞれ
金属シリサイドレイヤを形成するようにセルフアライン
シリサイドプロセスを実行する。
させるべく、多結晶シリコンレイヤおよびこの上に金属
シリサイドレイヤを形成していわゆるポリサイドレイヤ
を作る。次いで、このポリサイドレイヤは所望のゲート
を形成するために選択的に除去される。別の従来法は、
まず多結晶シリコンレイヤを堆積し、次いで多結晶シリ
コンレイヤの選択部分を除去し、そして次いで多結晶シ
リコンレイヤおよびソース/ドレイン領域上にそれぞれ
金属シリサイドレイヤを形成するようにセルフアライン
シリサイドプロセスを実行する。
【0005】しかしながら、そのセルフアラインシリサ
イドプロセスに対する欠点は、ソース/ドレイン領域と
基板との間の浅い接合のさらなる薄化の原因となり得、
これにより、ソース/ドレイン領域に結合されるDRA
Mデバイスの容量性要素で漏れ電流が発生することであ
る。従って、セルフアラインシリサイドプロセスは、漏
れ電流を防止するためにソース/ドレイン領域124上
に金属シリサイドレイヤを形成するのに使用されない。
また、論理回路におけるFETのソース/ドレイン領域
の伝導率を増大すべく、従来法は、セルフアラインシリ
サイドプロセスを実行してソース/ドレイン領域126
上に金属シリサイドレイヤを形成する。
イドプロセスに対する欠点は、ソース/ドレイン領域と
基板との間の浅い接合のさらなる薄化の原因となり得、
これにより、ソース/ドレイン領域に結合されるDRA
Mデバイスの容量性要素で漏れ電流が発生することであ
る。従って、セルフアラインシリサイドプロセスは、漏
れ電流を防止するためにソース/ドレイン領域124上
に金属シリサイドレイヤを形成するのに使用されない。
また、論理回路におけるFETのソース/ドレイン領域
の伝導率を増大すべく、従来法は、セルフアラインシリ
サイドプロセスを実行してソース/ドレイン領域126
上に金属シリサイドレイヤを形成する。
【0006】各移動FET170は、間にチャネルが定
められる一対のソース/ドレイン領域124、そのチャ
ネル上に形成されたゲート酸化物レイヤ108、このゲ
ート酸化物レイヤ108上に形成された多結晶シリコン
レイヤ112、この多結晶シリコンレイヤ112上に形
成された金属シリサイドレイヤ116およびこの金属シ
リサイドレイヤ116上に形成されたゲートトッピング
レイヤ120を含む。ゲート酸化物レイヤ108、多結
晶シリコンレイヤ112、金属シリサイドレイヤ116
およびゲートトッピングレイヤ120は、符号104に
よって示されるように組み合わせた状態でゲート構造を
構成する。同様に、各論理回路要素172は、間にチャ
ネルが定められる一対のソース/ドレイン領域126、
そのチャネル上に形成されたゲート酸化物レイヤ11
0、このゲート酸化物レイヤ110上に形成された多結
晶シリコンレイヤ114、この多結晶シリコンレイヤ1
14上に形成された金属シリサイドレイヤ118および
この金属シリサイドレイヤ118上に形成されたゲート
トッピングレイヤ122を含む。ゲート酸化物レイヤ1
10、多結晶シリコンレイヤ114、金属シリサイドレ
イヤ118およびゲートトッピングレイヤ122は、符
号106によって示されるように組み合わせた状態でゲ
ート構造を構成する。
められる一対のソース/ドレイン領域124、そのチャ
ネル上に形成されたゲート酸化物レイヤ108、このゲ
ート酸化物レイヤ108上に形成された多結晶シリコン
レイヤ112、この多結晶シリコンレイヤ112上に形
成された金属シリサイドレイヤ116およびこの金属シ
リサイドレイヤ116上に形成されたゲートトッピング
レイヤ120を含む。ゲート酸化物レイヤ108、多結
晶シリコンレイヤ112、金属シリサイドレイヤ116
およびゲートトッピングレイヤ120は、符号104に
よって示されるように組み合わせた状態でゲート構造を
構成する。同様に、各論理回路要素172は、間にチャ
ネルが定められる一対のソース/ドレイン領域126、
そのチャネル上に形成されたゲート酸化物レイヤ11
0、このゲート酸化物レイヤ110上に形成された多結
晶シリコンレイヤ114、この多結晶シリコンレイヤ1
14上に形成された金属シリサイドレイヤ118および
この金属シリサイドレイヤ118上に形成されたゲート
トッピングレイヤ122を含む。ゲート酸化物レイヤ1
10、多結晶シリコンレイヤ114、金属シリサイドレ
イヤ118およびゲートトッピングレイヤ122は、符
号106によって示されるように組み合わせた状態でゲ
ート構造を構成する。
【0007】次に、図2において、アニール(annealin
g)プロセスが900〜1,000℃の温度で図1のウエ
ハ上に実行される。このアニールプロセスは、ソース/
ドレイン領域124,126に添加された不純物を活性
化し、そしてソース/ドレイン領域124,126に不
純物を一層均等に分布させる(以後、アニール後のソー
ス/ドレイン領域に対しその他のものと区別するために
符号124a,126aをそれぞれ使用する)。次に、
サイドウォールスペーサ128,130がそれぞれゲー
ト構造104,106の側壁上に形成される。この後、
絶縁レイヤ140が、移動FETが形成されるエリア1
70上に形成される。
g)プロセスが900〜1,000℃の温度で図1のウエ
ハ上に実行される。このアニールプロセスは、ソース/
ドレイン領域124,126に添加された不純物を活性
化し、そしてソース/ドレイン領域124,126に不
純物を一層均等に分布させる(以後、アニール後のソー
ス/ドレイン領域に対しその他のものと区別するために
符号124a,126aをそれぞれ使用する)。次に、
サイドウォールスペーサ128,130がそれぞれゲー
ト構造104,106の側壁上に形成される。この後、
絶縁レイヤ140が、移動FETが形成されるエリア1
70上に形成される。
【0008】図3に示すその後のステップで、チタニウ
ムレイヤ142のような金属レイヤが、ウエハの全上面
上にPVD(physical vapor deposition )プロセスを通
して形成される。
ムレイヤ142のような金属レイヤが、ウエハの全上面
上にPVD(physical vapor deposition )プロセスを通
して形成される。
【0009】図4に示すその後のステップで、アニール
プロセスが700〜800℃の温度でウエハ全体に実行
される。このアニールプロセスでは、ソース/ドレイン
領域126a上のチタニウムレイヤ142の部分がシリ
サイドに転化される。この後、全体のウエハをH2O2お
よびNH4OH の水溶液に浸すことによってウエットエ
ッチングプロセスがウエハ上に実行され、その水溶液中
でチタニウムレイヤ142におけるチタニウムの非反応
部分が除去される。このチタニウムシリサイドレイヤの
残りの部分は符号150によって示されている。この
後、別のアニールプロセスがウエハ上に実行され、これ
により、ソース/ドレイン領域126a上のチタニウム
シリサイドレイア150は電気抵抗が低減可能となる。
このチタニウムシリサイドレイア150形成用の上述の
プロセスは、通例セルフアラインシリサイドプロセスと
言われる。
プロセスが700〜800℃の温度でウエハ全体に実行
される。このアニールプロセスでは、ソース/ドレイン
領域126a上のチタニウムレイヤ142の部分がシリ
サイドに転化される。この後、全体のウエハをH2O2お
よびNH4OH の水溶液に浸すことによってウエットエ
ッチングプロセスがウエハ上に実行され、その水溶液中
でチタニウムレイヤ142におけるチタニウムの非反応
部分が除去される。このチタニウムシリサイドレイヤの
残りの部分は符号150によって示されている。この
後、別のアニールプロセスがウエハ上に実行され、これ
により、ソース/ドレイン領域126a上のチタニウム
シリサイドレイア150は電気抵抗が低減可能となる。
このチタニウムシリサイドレイア150形成用の上述の
プロセスは、通例セルフアラインシリサイドプロセスと
言われる。
【0010】図5に示すその後のステップで、厚い誘電
レイア152がウエハの全上面上に形成される。次い
で、移動FETのソース/ドレイン領域124aの一方
を露出するように接触窓154を形成すべく誘電レイア
152が選択的に除去される。この後、第1電導性レイ
ヤ156、誘電レイヤ158および第2電導性レイヤ1
60を含む容量性要素を形成すべく従来法が実行され
る。第1電導性レイヤ156は、接触窓154を経由し
てソース/ドレイン領域124aの露出した一方と電気
的に接触することになる。これにより、組込みDRAM
デバイスの組立てが完了する。
レイア152がウエハの全上面上に形成される。次い
で、移動FETのソース/ドレイン領域124aの一方
を露出するように接触窓154を形成すべく誘電レイア
152が選択的に除去される。この後、第1電導性レイ
ヤ156、誘電レイヤ158および第2電導性レイヤ1
60を含む容量性要素を形成すべく従来法が実行され
る。第1電導性レイヤ156は、接触窓154を経由し
てソース/ドレイン領域124aの露出した一方と電気
的に接触することになる。これにより、組込みDRAM
デバイスの組立てが完了する。
【0011】しかしながら、上述の方法に対する欠点
は、チタニウムシリサイドレイヤ150形成用のセルフ
アラインシリサイドプロセスにおいて、基板100にお
けるシリコンのある量がチタニウムと反応するために減
損され、ソース/ドレイン領域124aと基板100と
の間の浅いPN接合のさらなる薄化に至ることである。
この薄くて浅いPN接合で漏れ電流が発生する可能性が
ある。特に、この薄くする効果は、組込みDRAMデバ
イスが一層高集積用にさらにダウンサイズ化される場合
に重大となる。
は、チタニウムシリサイドレイヤ150形成用のセルフ
アラインシリサイドプロセスにおいて、基板100にお
けるシリコンのある量がチタニウムと反応するために減
損され、ソース/ドレイン領域124aと基板100と
の間の浅いPN接合のさらなる薄化に至ることである。
この薄くて浅いPN接合で漏れ電流が発生する可能性が
ある。特に、この薄くする効果は、組込みDRAMデバ
イスが一層高集積用にさらにダウンサイズ化される場合
に重大となる。
【0012】高集積については、いわゆるデュアルゲー
トCMOS(complementary metal-oxide semiconductor
)構造の新しいタイプのCMOSが古いタイプのCMO
S構造に代えて使用される。デュアルゲートCMOS構
造は、N型およびP型MOSトランジスタの双方を同一
チップ上に含む半導体構造に関連し、そこでは、NMO
SトランジスタがN型の高添加多結晶シリコンのゲート
を有し、そしてPMOSトランジスタがP型の高添加多
結晶シリコンのゲートを有する。デュアルゲートCMO
S構造は拡張性能を具備すべく組込みDRAMデバイス
で使用可能である。デュアルゲートCMOS構造付きの
組込みDRAMデバイス組立て用の従来法は、次の図6
に示されている。
トCMOS(complementary metal-oxide semiconductor
)構造の新しいタイプのCMOSが古いタイプのCMO
S構造に代えて使用される。デュアルゲートCMOS構
造は、N型およびP型MOSトランジスタの双方を同一
チップ上に含む半導体構造に関連し、そこでは、NMO
SトランジスタがN型の高添加多結晶シリコンのゲート
を有し、そしてPMOSトランジスタがP型の高添加多
結晶シリコンのゲートを有する。デュアルゲートCMO
S構造は拡張性能を具備すべく組込みDRAMデバイス
で使用可能である。デュアルゲートCMOS構造付きの
組込みDRAMデバイス組立て用の従来法は、次の図6
に示されている。
【0013】図6は、デュアルゲートCMOS構造付き
の組込みDRAMデバイス組立て用の従来法に含まれる
初期ステップを示すために使用される斜視図である。
の組込みDRAMデバイス組立て用の従来法に含まれる
初期ステップを示すために使用される斜視図である。
【0014】基板200が用意され、そこにPウエル2
01a、Nウエル201bおよび絶縁エリア202が形
成される。次に、ゲート構造204が形成され、このゲ
ート構造204は、ゲート酸化物レイヤ208、このゲ
ート酸化物レイヤ208上の2つの並置された多結晶シ
リコンレイヤ212a,212b、これら多結晶シリコ
ンレイヤ212a,212b上の金属シリサイドレイヤ
216およびこの金属シリサイドレイヤ216上のゲー
トトッピングレイヤ220を含む。デュアルゲートCM
OS技術によって、第1多結晶シリコンレイヤ212a
は、Pウエル201aおよび絶縁エリア202の上方に
配置され、N型不純物要素が高濃度に添加される一方、
第2多結晶シリコンレイヤ212bは、Nウエル201
bおよび絶縁エリア202の上方に配置され、P型不純
物要素が高濃度に添加される。ゲート構造204が形成
された後、第1多結晶シリコンレイヤ212a(N型の
高濃度添加多結晶シリコンレイヤ)に関連する一対の第
1ソース/ドレイン領域224、および第2多結晶シリ
コンレイヤ212b(P型の高濃度添加多結晶シリコン
レイヤ)に関連する一対の第2ソース/ドレイン領域2
25を形成および規定すべく、ホトリソグラフィおよび
イオン注入プロセスが実行される。次に、アニールプロ
セスが、ソース/ドレイン領域224,225における
添加不純物を活性化すべく900〜1,000℃の温度
でウエハ上に実行される。第1多結晶シリコンレイヤ2
12aおよびソース/ドレイン領域224は組み合わせ
た状態でNMOSトランジスタを構成する一方、第2多
結晶シリコンレイヤ212bおよびソース/ドレイン領
域225は組み合わせた状態でPMOSトランジスタを
構成する。
01a、Nウエル201bおよび絶縁エリア202が形
成される。次に、ゲート構造204が形成され、このゲ
ート構造204は、ゲート酸化物レイヤ208、このゲ
ート酸化物レイヤ208上の2つの並置された多結晶シ
リコンレイヤ212a,212b、これら多結晶シリコ
ンレイヤ212a,212b上の金属シリサイドレイヤ
216およびこの金属シリサイドレイヤ216上のゲー
トトッピングレイヤ220を含む。デュアルゲートCM
OS技術によって、第1多結晶シリコンレイヤ212a
は、Pウエル201aおよび絶縁エリア202の上方に
配置され、N型不純物要素が高濃度に添加される一方、
第2多結晶シリコンレイヤ212bは、Nウエル201
bおよび絶縁エリア202の上方に配置され、P型不純
物要素が高濃度に添加される。ゲート構造204が形成
された後、第1多結晶シリコンレイヤ212a(N型の
高濃度添加多結晶シリコンレイヤ)に関連する一対の第
1ソース/ドレイン領域224、および第2多結晶シリ
コンレイヤ212b(P型の高濃度添加多結晶シリコン
レイヤ)に関連する一対の第2ソース/ドレイン領域2
25を形成および規定すべく、ホトリソグラフィおよび
イオン注入プロセスが実行される。次に、アニールプロ
セスが、ソース/ドレイン領域224,225における
添加不純物を活性化すべく900〜1,000℃の温度
でウエハ上に実行される。第1多結晶シリコンレイヤ2
12aおよびソース/ドレイン領域224は組み合わせ
た状態でNMOSトランジスタを構成する一方、第2多
結晶シリコンレイヤ212bおよびソース/ドレイン領
域225は組み合わせた状態でPMOSトランジスタを
構成する。
【0015】この後、デュアルゲートCMOS構造付き
の組込みDRAMデバイスの組立てを完了すべく、図2
〜図5を参照して示したものと同じステップが採られ
る。このため、これらステップの詳述は割愛する。
の組込みDRAMデバイスの組立てを完了すべく、図2
〜図5を参照して示したものと同じステップが採られ
る。このため、これらステップの詳述は割愛する。
【0016】しかしながら、デュアルゲートCMOS構
造付きの組込みDRAMデバイス組立て用の上述の方法
に対する欠点は、ソース/ドレイン領域224,225
における添加不純物を活性化するためのアニールプロセ
スもまた金属シリサイドレイヤ216を通して必要とし
ない相互拡散効果を第1多結晶シリコンレイヤ212a
におけるN型の不純物および第2多結晶シリコンレイヤ
212bにおけるP型の不純物に及ぼす原因となること
である。第1および第2多結晶シリコンレイヤ212
a,212bは低減された不純物濃度をその悪影響とし
て被り、これにより、結果としてのDRAMデバイスの
しきい値電圧にドリフトが生じる。
造付きの組込みDRAMデバイス組立て用の上述の方法
に対する欠点は、ソース/ドレイン領域224,225
における添加不純物を活性化するためのアニールプロセ
スもまた金属シリサイドレイヤ216を通して必要とし
ない相互拡散効果を第1多結晶シリコンレイヤ212a
におけるN型の不純物および第2多結晶シリコンレイヤ
212bにおけるP型の不純物に及ぼす原因となること
である。第1および第2多結晶シリコンレイヤ212
a,212bは低減された不純物濃度をその悪影響とし
て被り、これにより、結果としてのDRAMデバイスの
しきい値電圧にドリフトが生じる。
【0017】そこで、本発明の目的は、セルフアライン
シリサイドプロセスからソース/ドレイン領域と基板と
の間の浅いPN接合のさらなる薄化を防止する組込みD
RAMデバイス組立方法を提供することである。
シリサイドプロセスからソース/ドレイン領域と基板と
の間の浅いPN接合のさらなる薄化を防止する組込みD
RAMデバイス組立方法を提供することである。
【0018】また、本発明の目的は、結果としてのDR
AMデバイスのしきい値電圧を保護するように必要とし
ない相互拡散効果を防止しうるデュアルゲートCMOS
構造を有するタイプの組込みDRAMデバイス組立方法
を提供することである。
AMデバイスのしきい値電圧を保護するように必要とし
ない相互拡散効果を防止しうるデュアルゲートCMOS
構造を有するタイプの組込みDRAMデバイス組立方法
を提供することである。
【0019】
【課題を解決するための手段】上記課題を解決するため
の請求項1記載の組込みDRAMデバイス組立方法は、
移動FETエリアおよび論理回路エリアに仕切られた半
導体基板を用意し、多結晶シリコンゲートおよび一対の
関連するソース/ドレイン領域を含む第1FETを前記
移動FETエリアに形成し、多結晶シリコンゲートおよ
び一対の関連するソース/ドレイン領域を含む第2FE
Tを前記論理回路エリアに形成し、前記第1および第2
FETの多結晶シリコンゲートの側壁上にサイドウォー
ルスペーサを形成し、前記第1および第2FETの多結
晶シリコンゲートおよびソース/ドレイン領域上に複数
のアモルファスシリコンレイヤを形成するようにSEG
プロセスを実行し、ウエハの全上面上に金属レイヤを形
成し、前記金属レイヤと前記アモルファスシリコンレイ
ヤの各々との間の反応から金属シリサイドレイヤを形成
させるようにアニールプロセスを実行し、前記金属レイ
ヤの非反応部分を除去し、ウエハの全上面上に誘電レイ
ヤを形成し、そして前記第1FETのソース/ドレイン
領域の一方に電気的に接続される容量性要素を前記誘電
レイヤ上に形成する各ステップを備えたものである。
の請求項1記載の組込みDRAMデバイス組立方法は、
移動FETエリアおよび論理回路エリアに仕切られた半
導体基板を用意し、多結晶シリコンゲートおよび一対の
関連するソース/ドレイン領域を含む第1FETを前記
移動FETエリアに形成し、多結晶シリコンゲートおよ
び一対の関連するソース/ドレイン領域を含む第2FE
Tを前記論理回路エリアに形成し、前記第1および第2
FETの多結晶シリコンゲートの側壁上にサイドウォー
ルスペーサを形成し、前記第1および第2FETの多結
晶シリコンゲートおよびソース/ドレイン領域上に複数
のアモルファスシリコンレイヤを形成するようにSEG
プロセスを実行し、ウエハの全上面上に金属レイヤを形
成し、前記金属レイヤと前記アモルファスシリコンレイ
ヤの各々との間の反応から金属シリサイドレイヤを形成
させるようにアニールプロセスを実行し、前記金属レイ
ヤの非反応部分を除去し、ウエハの全上面上に誘電レイ
ヤを形成し、そして前記第1FETのソース/ドレイン
領域の一方に電気的に接続される容量性要素を前記誘電
レイヤ上に形成する各ステップを備えたものである。
【0020】なお、第1および第2ソース/ドレイン領
域が、前記基板の選択部分に不純物要素を添加するよう
にイオン注入プロセスを実行し、そして前記第1および
第2ソース/ドレイン領域に添加された不純物を活性化
するように、前記サイドウォールスペーサの形成前にア
ニールプロセスを実行する各ステップによって形成され
るようにしてもよい(請求項2)。
域が、前記基板の選択部分に不純物要素を添加するよう
にイオン注入プロセスを実行し、そして前記第1および
第2ソース/ドレイン領域に添加された不純物を活性化
するように、前記サイドウォールスペーサの形成前にア
ニールプロセスを実行する各ステップによって形成され
るようにしてもよい(請求項2)。
【0021】また、前記組込みDRAMデバイスはデュ
アルゲートCMOS構造を有するようにしてもよい(請
求項3)。
アルゲートCMOS構造を有するようにしてもよい(請
求項3)。
【0022】また、前記SEGプロセスは500〜90
0℃の温度で実行されるようにしてもよい(請求項
4)。
0℃の温度で実行されるようにしてもよい(請求項
4)。
【0023】また、前記金属レイヤは高融点金属により
形成されるようにしてもよい(請求項5)。
形成されるようにしてもよい(請求項5)。
【0024】また、前記金属レイヤはチタニウムにより
形成されるようにしてもよい(請求項6)。
形成されるようにしてもよい(請求項6)。
【0025】また、前記アニールプロセスはRTPでも
よい(請求項7)。
よい(請求項7)。
【0026】また、前記アニールプロセスは30秒の継
続期間700℃の温度で実行されるようにしてもよい
(請求項8)。
続期間700℃の温度で実行されるようにしてもよい
(請求項8)。
【0027】さらに、前記金属レイヤの非反応部分を除
去するステップは、ウエハがH2O2およびNH4OH の
水溶液に浸されるウエットエッチングプロセスを実行す
るようにしてもよい(請求項9)。
去するステップは、ウエハがH2O2およびNH4OH の
水溶液に浸されるウエットエッチングプロセスを実行す
るようにしてもよい(請求項9)。
【0028】請求項10記載のデュアルゲートCMOS
構造を有するタイプの組込みDRAMデバイス組立方法
は、移動FETエリアおよび論理回路エリアに仕切られ
た半導体基板を用意し、多結晶シリコンゲートおよび一
対の関連するソース/ドレイン領域を含む第1FETを
前記移動FETエリアに形成し、多結晶シリコンゲート
および一対の関連するソース/ドレイン領域を含む第2
FETを前記論理回路エリアに形成し、前記第1および
第2FETの多結晶シリコンゲートの側壁上にサイドウ
ォールスペーサを形成し、前記第1および第2FETの
多結晶シリコンゲートおよびソース/ドレイン領域上に
複数のアモルファスシリコンレイヤを形成するようにS
EGプロセスを実行し、ウエハの全上面上に金属レイヤ
を形成し、前記金属レイヤと前記アモルファスシリコン
レイヤの各々との間の反応から金属シリサイドレイヤを
形成させるようにアニールプロセスを実行し、前記金属
レイヤの非反応部分を除去し、ウエハの全上面上に誘電
レイヤを形成し、そして前記第1FETのソース/ドレ
イン領域の一方に電気的に接続される容量性要素を前記
誘電レイヤ上に形成する各ステップを備えたものであ
る。
構造を有するタイプの組込みDRAMデバイス組立方法
は、移動FETエリアおよび論理回路エリアに仕切られ
た半導体基板を用意し、多結晶シリコンゲートおよび一
対の関連するソース/ドレイン領域を含む第1FETを
前記移動FETエリアに形成し、多結晶シリコンゲート
および一対の関連するソース/ドレイン領域を含む第2
FETを前記論理回路エリアに形成し、前記第1および
第2FETの多結晶シリコンゲートの側壁上にサイドウ
ォールスペーサを形成し、前記第1および第2FETの
多結晶シリコンゲートおよびソース/ドレイン領域上に
複数のアモルファスシリコンレイヤを形成するようにS
EGプロセスを実行し、ウエハの全上面上に金属レイヤ
を形成し、前記金属レイヤと前記アモルファスシリコン
レイヤの各々との間の反応から金属シリサイドレイヤを
形成させるようにアニールプロセスを実行し、前記金属
レイヤの非反応部分を除去し、ウエハの全上面上に誘電
レイヤを形成し、そして前記第1FETのソース/ドレ
イン領域の一方に電気的に接続される容量性要素を前記
誘電レイヤ上に形成する各ステップを備えたものであ
る。
【0029】なお、第1および第2ソース/ドレイン領
域が、前記基板の選択部分に不純物要素を添加するよう
にイオン注入プロセスを実行し、そして前記第1および
第2ソース/ドレイン領域に添加された不純物を活性化
するように、前記サイドウォールスペーサの形成前にア
ニールプロセスを実行する各ステップによって形成され
るようにしてもよい(請求項11)。
域が、前記基板の選択部分に不純物要素を添加するよう
にイオン注入プロセスを実行し、そして前記第1および
第2ソース/ドレイン領域に添加された不純物を活性化
するように、前記サイドウォールスペーサの形成前にア
ニールプロセスを実行する各ステップによって形成され
るようにしてもよい(請求項11)。
【0030】また、前記SEGプロセスは500〜90
0℃の温度で実行されるようにしてもよい(請求項1
2)。
0℃の温度で実行されるようにしてもよい(請求項1
2)。
【0031】また、前記金属レイヤは高融点金属により
形成されるようにしてもよい(請求項13)。
形成されるようにしてもよい(請求項13)。
【0032】また、前記金属レイヤはチタニウムにより
形成されるようにしてもよい(請求項14)。
形成されるようにしてもよい(請求項14)。
【0033】また、前記アニールプロセスはRTPでも
よい(請求項15)。
よい(請求項15)。
【0034】さらに、前記金属レイヤの非反応部分を除
去するステップは、ウエハがH2O2およびNH4OH の
水溶液に浸されるウエットエッチングプロセスを実行す
ることによってなされるようにしてもよい(請求項1
6)。
去するステップは、ウエハがH2O2およびNH4OH の
水溶液に浸されるウエットエッチングプロセスを実行す
ることによってなされるようにしてもよい(請求項1
6)。
【0035】上記の如く、組込みDRAMデバイス組立
て用の新しい方法が提供される。本発明の方法は、組込
みDRAMデバイスにおける完成したチタニウムシリサ
イドレイヤの形成によって特徴付けられる。第1に、組
込みDRAMデバイスにおける多結晶シリコンゲートお
よび各種のFET要素のソース/ドレイン領域上にそれ
ぞれ複数のアモルファスシリコンレイヤを形成するよう
にSEGプロセスが実行される。第2に、これらアモル
ファスシリコンレイヤ上にセルフアラインシリサイドプ
ロセスが実行される。これはチタニウムシリサイドレイ
ヤをソース/ドレイン領域上全体に形成させ、これによ
りソース/ドレイン領域によって基板から離間させる。
この効果として、チタニウムシリサイドレイヤの形成
は、従来技術のように、基板におけるシリコン原子の部
分を減損せず、これにより、従来技術によって組み立て
られた組込みDRAMデバイスで生じる浅い接合のさら
なる簿化を防止する。
て用の新しい方法が提供される。本発明の方法は、組込
みDRAMデバイスにおける完成したチタニウムシリサ
イドレイヤの形成によって特徴付けられる。第1に、組
込みDRAMデバイスにおける多結晶シリコンゲートお
よび各種のFET要素のソース/ドレイン領域上にそれ
ぞれ複数のアモルファスシリコンレイヤを形成するよう
にSEGプロセスが実行される。第2に、これらアモル
ファスシリコンレイヤ上にセルフアラインシリサイドプ
ロセスが実行される。これはチタニウムシリサイドレイ
ヤをソース/ドレイン領域上全体に形成させ、これによ
りソース/ドレイン領域によって基板から離間させる。
この効果として、チタニウムシリサイドレイヤの形成
は、従来技術のように、基板におけるシリコン原子の部
分を減損せず、これにより、従来技術によって組み立て
られた組込みDRAMデバイスで生じる浅い接合のさら
なる簿化を防止する。
【0036】さらに、本発明の方法は、デュアルゲート
CMOS構造付きの組込みDRAMデバイスを組み立て
るためにも使用可能である。この場合、シリサイドレイ
ヤがソース/ドレイン領域における不純物の活性化後に
形成されるので、デュアルゲートCMOS構造における
N型の多結晶シリコンレイヤとP型の多結晶シリコンレ
イヤとの間の相互拡散が防止可能になる。
CMOS構造付きの組込みDRAMデバイスを組み立て
るためにも使用可能である。この場合、シリサイドレイ
ヤがソース/ドレイン領域における不純物の活性化後に
形成されるので、デュアルゲートCMOS構造における
N型の多結晶シリコンレイヤとP型の多結晶シリコンレ
イヤとの間の相互拡散が防止可能になる。
【0037】
【発明の実施の形態】図7〜図12は、本発明の一実施
形態に係る組込みDRAMデバイス組立方法に含まれる
ステップを示すために使用される断面図である。
形態に係る組込みDRAMデバイス組立方法に含まれる
ステップを示すために使用される断面図である。
【0038】代表的に、完成した組込みDRAMデバイ
スは、メモリセルアレイ、このメモリセルアレイに関連
する高速な論理回路およびこの論理回路に関連するスイ
ッチング回路を含む。このスイッチング回路用の動作電
圧は論理回路用のそれよりも高い。そのスイッチング回
路は、論理回路の内部動作電圧がDRAMデバイスの外
部回路の動作電圧よりも低い場合に、あるいはDRAM
デバイスを高動作電圧によって動作可能にさせるよう
に、論理回路が大電流によってスタートされる場合に要
求される。スイッチング回路の装備および組立ては工業
上よく知られているので、図7〜図12および以下の詳
細な説明には示されていない。さらに、図7〜図12に
は、1つのDRAMセルのみが示されており、(図7に
おける符号370によって示されるように)右部分がD
RAMセルの移動FETが形成されるエリアであり、そ
して(図7における符号372によって示されるよう
に)左部分がそのDRAMセルに関連する論理回路要素
(本実施形態ではFET)が形成されるエリアである。
スは、メモリセルアレイ、このメモリセルアレイに関連
する高速な論理回路およびこの論理回路に関連するスイ
ッチング回路を含む。このスイッチング回路用の動作電
圧は論理回路用のそれよりも高い。そのスイッチング回
路は、論理回路の内部動作電圧がDRAMデバイスの外
部回路の動作電圧よりも低い場合に、あるいはDRAM
デバイスを高動作電圧によって動作可能にさせるよう
に、論理回路が大電流によってスタートされる場合に要
求される。スイッチング回路の装備および組立ては工業
上よく知られているので、図7〜図12および以下の詳
細な説明には示されていない。さらに、図7〜図12に
は、1つのDRAMセルのみが示されており、(図7に
おける符号370によって示されるように)右部分がD
RAMセルの移動FETが形成されるエリアであり、そ
して(図7における符号372によって示されるよう
に)左部分がそのDRAMセルに関連する論理回路要素
(本実施形態ではFET)が形成されるエリアである。
【0039】図7に示す第1ステップでは、P型シリコ
ン基板300のような半導体基板が用意される。この
後、複数の絶縁エリア302が、LOCOSプロセスを
通してあるいはSTIおよびCVDプロセスを実行する
ことによって形成される。これら絶縁エリア302はF
ETを他から絶縁するために使用される。実際には、そ
の最初のステップは、フィールド注入、注入を介したア
ンチパンチ、およびCMOS構造用のPウエルおよびN
ウエルを形成するためのイオン注入のように、各種のイ
オン注入プロセスを含む。これらプロセスは従来技術で
あるので、さらなる詳細な説明は省略する。
ン基板300のような半導体基板が用意される。この
後、複数の絶縁エリア302が、LOCOSプロセスを
通してあるいはSTIおよびCVDプロセスを実行する
ことによって形成される。これら絶縁エリア302はF
ETを他から絶縁するために使用される。実際には、そ
の最初のステップは、フィールド注入、注入を介したア
ンチパンチ、およびCMOS構造用のPウエルおよびN
ウエルを形成するためのイオン注入のように、各種のイ
オン注入プロセスを含む。これらプロセスは従来技術で
あるので、さらなる詳細な説明は省略する。
【0040】組込みDRAMデバイスの組立てにおい
て、各種のFETがDRAMセル、論理回路要素および
スイッチング回路用にそれぞれ形成される。これらFE
TはI/Oおよび漏れ電流特性において相違可能であ
る。例えば、論理回路用のFETは高速および低出力特
性を備えるように設計され、DRAMセル用のFETは
低漏れ電流特性を備えるように設計され、そしてスイッ
チング回路用のFETは高動作電圧および高トリガ電流
を有するように設計される。これらの異なる特性は従来
の半導体組立プロセスによって実現可能であるのでその
詳細な説明は省略する。
て、各種のFETがDRAMセル、論理回路要素および
スイッチング回路用にそれぞれ形成される。これらFE
TはI/Oおよび漏れ電流特性において相違可能であ
る。例えば、論理回路用のFETは高速および低出力特
性を備えるように設計され、DRAMセル用のFETは
低漏れ電流特性を備えるように設計され、そしてスイッ
チング回路用のFETは高動作電圧および高トリガ電流
を有するように設計される。これらの異なる特性は従来
の半導体組立プロセスによって実現可能であるのでその
詳細な説明は省略する。
【0041】第1ゲート構造304および第2ゲート構
造306が図7の基板300上に形成される。第1ゲー
ト構造304は移動FETエリア370における選択さ
れた場所に形成され、そして第2ゲート構造306は論
理回路エリア372における選択された場所に形成され
る。第1ゲート構造304はゲート酸化物レイヤ308
および多結晶シリコンレイヤ312を含む。同様に、第
2ゲート構造306はゲート酸化物レイヤ310および
多結晶シリコンレイヤ314を含む。例えば、ゲート構
造304,306は、ウエハの全上面上に酸化物レイヤ
を形成すべく熱酸化プロセスを実行し、次いでその酸化
物レイヤの全上表面上に多結晶シリコンレイヤを堆積す
べくCVDプロセスを実行し、そして最後に酸化物レイ
ヤおよび多結晶シリコンレイヤの不要な部分を除去すべ
く選択除去プロセスを実行することによって形成可能で
ある。その酸化物レイヤおよび多結晶シリコンレイヤの
残りの部分が、上述のゲート酸化物レイヤ308,31
0および多結晶シリコンレイヤ312,314である。
造306が図7の基板300上に形成される。第1ゲー
ト構造304は移動FETエリア370における選択さ
れた場所に形成され、そして第2ゲート構造306は論
理回路エリア372における選択された場所に形成され
る。第1ゲート構造304はゲート酸化物レイヤ308
および多結晶シリコンレイヤ312を含む。同様に、第
2ゲート構造306はゲート酸化物レイヤ310および
多結晶シリコンレイヤ314を含む。例えば、ゲート構
造304,306は、ウエハの全上面上に酸化物レイヤ
を形成すべく熱酸化プロセスを実行し、次いでその酸化
物レイヤの全上表面上に多結晶シリコンレイヤを堆積す
べくCVDプロセスを実行し、そして最後に酸化物レイ
ヤおよび多結晶シリコンレイヤの不要な部分を除去すべ
く選択除去プロセスを実行することによって形成可能で
ある。その酸化物レイヤおよび多結晶シリコンレイヤの
残りの部分が、上述のゲート酸化物レイヤ308,31
0および多結晶シリコンレイヤ312,314である。
【0042】この後、(多結晶シリコンレイヤ312,
314がドーパントによって不可入性であるので)第1
ゲート構造304および第2ゲート構造306によって
カバーされない基板300におけるエリア内に不純物要
素を添加するようにウエハ上にイオン注入プロセスが実
行される。このプロセスの結果として、一対の第1ソー
ス/ドレイン領域324が第1ゲート構造304と関連
して形成され、そして一対の第2ソース/ドレイン領域
326が第2ゲート構造306と関連して形成される。
314がドーパントによって不可入性であるので)第1
ゲート構造304および第2ゲート構造306によって
カバーされない基板300におけるエリア内に不純物要
素を添加するようにウエハ上にイオン注入プロセスが実
行される。このプロセスの結果として、一対の第1ソー
ス/ドレイン領域324が第1ゲート構造304と関連
して形成され、そして一対の第2ソース/ドレイン領域
326が第2ゲート構造306と関連して形成される。
【0043】図8に示すその後のステップでは、アニー
ルプロセスがウエハ上に900〜1,000℃の温度で
実行され、これにより、ソース/ドレイン領域324,
326における不純物がそのソース/ドレイン領域(以
後、これらを識別すべく符号324a,326aにより
示す)で均等に拡散するように活性可能となる。この
後、サイドウォールスペーサ328,330がそれぞれ
ゲート構造304,306の側壁上に形成される。サイ
ドウォールスペーサ328,330は、例えばまずウエ
ハの全上面上にシリコン窒化物のレイヤを堆積すべくC
VDプロセスを実行し、次いでそのシリコン窒化物レイ
ヤの不要部分を除去するためのエッチバックプロセスを
実行することによって形成可能である。そのシリコン窒
化物レイヤの残りの部分がサイドウォールスペーサ32
8,330として機能する。
ルプロセスがウエハ上に900〜1,000℃の温度で
実行され、これにより、ソース/ドレイン領域324,
326における不純物がそのソース/ドレイン領域(以
後、これらを識別すべく符号324a,326aにより
示す)で均等に拡散するように活性可能となる。この
後、サイドウォールスペーサ328,330がそれぞれ
ゲート構造304,306の側壁上に形成される。サイ
ドウォールスペーサ328,330は、例えばまずウエ
ハの全上面上にシリコン窒化物のレイヤを堆積すべくC
VDプロセスを実行し、次いでそのシリコン窒化物レイ
ヤの不要部分を除去するためのエッチバックプロセスを
実行することによって形成可能である。そのシリコン窒
化物レイヤの残りの部分がサイドウォールスペーサ32
8,330として機能する。
【0044】第1ゲート構造304およびソース/ドレ
イン領域324aが組み合された状態で組込みDRAM
デバイス用の移動FET380を構成する一方、第2ゲ
ート構造306およびソース/ドレイン領域326aが
組み合された状態で組込みDRAMデバイス用の論理回
路要素382を構成する。
イン領域324aが組み合された状態で組込みDRAM
デバイス用の移動FET380を構成する一方、第2ゲ
ート構造306およびソース/ドレイン領域326aが
組み合された状態で組込みDRAMデバイス用の論理回
路要素382を構成する。
【0045】図9に示すその後のステップでは、ガス源
としてSi2H6ガスを使用しながら500〜700℃の
温度でウエハ上にSEGプロセスが実行される。このプ
ロセスの結果として、アモルファスシリコンレイヤ33
2,334,336,338がそれぞれ多結晶シリコン
レイヤ312,314およびソース/ドレイン領域32
4a,326a上に形成される。
としてSi2H6ガスを使用しながら500〜700℃の
温度でウエハ上にSEGプロセスが実行される。このプ
ロセスの結果として、アモルファスシリコンレイヤ33
2,334,336,338がそれぞれ多結晶シリコン
レイヤ312,314およびソース/ドレイン領域32
4a,326a上に形成される。
【0046】図10に示すその後のステップでは、金属
レイヤ342は、チタニウム、タングステン、コバル
ト、ニッケル、プラチナおよびパラディウムのような高
融点金属から形成され、最も好ましくはチタニウムから
形成される。本実施形態では、チタニウムが金属レイヤ
342を形成するのに選択される。この場合、金属レイ
ヤ342として機能するように200〜1,000Åの
厚さにチタニウムレイヤを堆積すべく、磁気的制御DC
スパッタリングプロセスが実行される。
レイヤ342は、チタニウム、タングステン、コバル
ト、ニッケル、プラチナおよびパラディウムのような高
融点金属から形成され、最も好ましくはチタニウムから
形成される。本実施形態では、チタニウムが金属レイヤ
342を形成するのに選択される。この場合、金属レイ
ヤ342として機能するように200〜1,000Åの
厚さにチタニウムレイヤを堆積すべく、磁気的制御DC
スパッタリングプロセスが実行される。
【0047】図11に示すその後のステップでは、ウエ
ハ上にアニールプロセスが、好ましくは30秒程度の継
続期間700℃程度の温度にウエハを急速加熱するため
のRTP(rapid thermal process )によって実行され
る。このプロセスの結果として、アモルファスシリコン
レイヤ332,334,336,338上に積層される
チタニウム金属レイヤ342の部分が、大粒状および高
電気抵抗を有するチタニウムシリサイドレイヤ(すなわ
ち、いわゆるC−49安定相チタニウムシリサイドレイ
ヤ)に転化される。次に、H2O2およびNH4OH の水
溶液にウエハ全体を浸すことによってウエットエッチン
グプロセスがウエハ上に実行され、その水溶液中ではチ
タニウム金属レイヤ342におけるチタニウムの非反応
部分が除去される。このプロセスを通して、サイドウォ
ールスペーサ328,330が露出される。この後、第
2の急速アニールプロセスが10分程度の継続期間75
0℃程度の温度でウエハ上に実行される。このプロセス
の結果として、C−49安定相チタニウムシリサイドレ
イヤがC−54直交チタニウムシリサイドレイヤに転化
される(以後、このプロセス後の332,334,33
6および338をそれぞれ符号344,346,348
および350で示す)。
ハ上にアニールプロセスが、好ましくは30秒程度の継
続期間700℃程度の温度にウエハを急速加熱するため
のRTP(rapid thermal process )によって実行され
る。このプロセスの結果として、アモルファスシリコン
レイヤ332,334,336,338上に積層される
チタニウム金属レイヤ342の部分が、大粒状および高
電気抵抗を有するチタニウムシリサイドレイヤ(すなわ
ち、いわゆるC−49安定相チタニウムシリサイドレイ
ヤ)に転化される。次に、H2O2およびNH4OH の水
溶液にウエハ全体を浸すことによってウエットエッチン
グプロセスがウエハ上に実行され、その水溶液中ではチ
タニウム金属レイヤ342におけるチタニウムの非反応
部分が除去される。このプロセスを通して、サイドウォ
ールスペーサ328,330が露出される。この後、第
2の急速アニールプロセスが10分程度の継続期間75
0℃程度の温度でウエハ上に実行される。このプロセス
の結果として、C−49安定相チタニウムシリサイドレ
イヤがC−54直交チタニウムシリサイドレイヤに転化
される(以後、このプロセス後の332,334,33
6および338をそれぞれ符号344,346,348
および350で示す)。
【0048】本実施形態の方法は、まず多結晶シリコン
レイヤ312,314およびソース/ドレイン領域32
4a,326a上にそれぞれアモルファスシリコンレイ
ヤ332,334,336,338を形成すべくSEG
を実行し、次いでそのアモルファスシリコンレイヤ33
2,334,336,338上にセルフアラインシリサ
イドプロセスを実行することによって完成したチタニウ
ムシリサイドレイヤ344,346,348,350が
形成されることに特徴付けられる。これはチタニウムシ
リサイドレイヤ348,350をソース/ドレイン領域
324a,326a上全体に形成させ、そしてこれによ
りソース/ドレイン領域324a,326aによって基
板300から離間(絶縁)させる。この効果として、チ
タニウムシリサイドレイヤ348,350の形成は従来
技術の場合のように基板300におけるシリコン原子の
部分を減損しない。このように、本実施形態の方法は、
従来技術の方法によって組み立てられた組込みDRAM
デバイスで生じる浅い接合のさらなる簿化の欠点を防止
することができる。
レイヤ312,314およびソース/ドレイン領域32
4a,326a上にそれぞれアモルファスシリコンレイ
ヤ332,334,336,338を形成すべくSEG
を実行し、次いでそのアモルファスシリコンレイヤ33
2,334,336,338上にセルフアラインシリサ
イドプロセスを実行することによって完成したチタニウ
ムシリサイドレイヤ344,346,348,350が
形成されることに特徴付けられる。これはチタニウムシ
リサイドレイヤ348,350をソース/ドレイン領域
324a,326a上全体に形成させ、そしてこれによ
りソース/ドレイン領域324a,326aによって基
板300から離間(絶縁)させる。この効果として、チ
タニウムシリサイドレイヤ348,350の形成は従来
技術の場合のように基板300におけるシリコン原子の
部分を減損しない。このように、本実施形態の方法は、
従来技術の方法によって組み立てられた組込みDRAM
デバイスで生じる浅い接合のさらなる簿化の欠点を防止
することができる。
【0049】さらに、本実施形態の方法によってチタニ
ウムシリサイドレイヤ344,346,348および3
50がソース/ドレイン領域324a,326aにおけ
る不純物活性化後に形成されるので、本実施形態の方法
がデュアルゲートCMOS構造付きの組込みDRAMデ
バイスの組立て用に使用されるときに、N型多結晶シリ
コンレイヤとP型多結晶シリコンレイヤとの間の相互拡
散効果が防止可能となる。
ウムシリサイドレイヤ344,346,348および3
50がソース/ドレイン領域324a,326aにおけ
る不純物活性化後に形成されるので、本実施形態の方法
がデュアルゲートCMOS構造付きの組込みDRAMデ
バイスの組立て用に使用されるときに、N型多結晶シリ
コンレイヤとP型多結晶シリコンレイヤとの間の相互拡
散効果が防止可能となる。
【0050】なお、図7〜図12におけるウエハの左部
分に示される単一のFETはNMOSトランジスタおよ
びPMOSトランジスタの双方を含むCMOS構造によ
って交換可能であることはいうまでもない。従って、論
理回路要素は各種形態を有する。
分に示される単一のFETはNMOSトランジスタおよ
びPMOSトランジスタの双方を含むCMOS構造によ
って交換可能であることはいうまでもない。従って、論
理回路要素は各種形態を有する。
【0051】図12に示すその後のステップでは、例え
ば、まずウエハの全上面上に厚い酸化物レイヤを形成す
べくCVDプロセスを実行し、次いでその酸化物レイヤ
のプレーナ化用にCMP(chemical-mechanical polish)
プロセスを実行することによって誘電レイヤ352が図
11のウエハの全上面上に形成される。このプレーナ化
された酸化物レイヤが誘電レイヤ352として機能す
る。次いで、移動FETのソース/ドレイン領域324
aの一方上にある金属シリサイドレイヤ348を露出さ
せるように誘電レイヤ352を通過する接触窓354を
形成すべく、ホトリソグラフィおよびエッチングプロセ
スが誘電レイヤ352上の選択された場所に実行され
る。
ば、まずウエハの全上面上に厚い酸化物レイヤを形成す
べくCVDプロセスを実行し、次いでその酸化物レイヤ
のプレーナ化用にCMP(chemical-mechanical polish)
プロセスを実行することによって誘電レイヤ352が図
11のウエハの全上面上に形成される。このプレーナ化
された酸化物レイヤが誘電レイヤ352として機能す
る。次いで、移動FETのソース/ドレイン領域324
aの一方上にある金属シリサイドレイヤ348を露出さ
せるように誘電レイヤ352を通過する接触窓354を
形成すべく、ホトリソグラフィおよびエッチングプロセ
スが誘電レイヤ352上の選択された場所に実行され
る。
【0052】この後、第1電導性レイヤ356が、当該
第1電導性レイヤ356を接触窓354内に充填して金
属シリサイドレイヤ348と電気的に接触させながら、
接触窓354上方の選択された場所の誘電レイヤ352
上に形成される。次いで、誘電レイヤ358が第1電導
性レイヤ356上に形成され、次いで第2誘電レイヤ3
60が誘電レイヤ358上に形成される。これら第1お
よび第2電導性レイヤ356,360は、誘電レイヤ3
52上に多結晶シリコンレイヤを堆積すべくCVDプロ
セスを実行し、次いで伝導率を増大させるように多結晶
シリコンレイヤ中に不純物要素を添加すべくイオン注入
プロセスを実行するようなプロセスで形成可能である。
誘電レイヤ358は、シリコン酸化物、シリコン窒化物
およびシリコン酸化物(いわゆるNO構造)の化合物、
シリコン酸化物、シリコン窒化物およびシリコン酸化物
(いわゆるONO構造)の化合物、Ta2O3、Pb(Z
r,Ti)O3(いわゆるPZT)、および(Ba,S
r)TiO3(いわゆるBST)によりなるグループか
ら選択された材料で形成可能である。
第1電導性レイヤ356を接触窓354内に充填して金
属シリサイドレイヤ348と電気的に接触させながら、
接触窓354上方の選択された場所の誘電レイヤ352
上に形成される。次いで、誘電レイヤ358が第1電導
性レイヤ356上に形成され、次いで第2誘電レイヤ3
60が誘電レイヤ358上に形成される。これら第1お
よび第2電導性レイヤ356,360は、誘電レイヤ3
52上に多結晶シリコンレイヤを堆積すべくCVDプロ
セスを実行し、次いで伝導率を増大させるように多結晶
シリコンレイヤ中に不純物要素を添加すべくイオン注入
プロセスを実行するようなプロセスで形成可能である。
誘電レイヤ358は、シリコン酸化物、シリコン窒化物
およびシリコン酸化物(いわゆるNO構造)の化合物、
シリコン酸化物、シリコン窒化物およびシリコン酸化物
(いわゆるONO構造)の化合物、Ta2O3、Pb(Z
r,Ti)O3(いわゆるPZT)、および(Ba,S
r)TiO3(いわゆるBST)によりなるグループか
ら選択された材料で形成可能である。
【0053】また、本実施形態の方法は、デュアルゲー
トCMOS構造付きの組込みDRAMデバイス組立て用
に使用可能である。この場合、シリサイドレイヤがソー
ス/ドレイン領域における不純物の活性化後に形成され
るので、デュアルゲートCMOS構造におけるN型の多
結晶シリコンレイヤとP型の多結晶シリコンレイヤとの
間の相互拡散効果の発生が防止可能になる。
トCMOS構造付きの組込みDRAMデバイス組立て用
に使用可能である。この場合、シリサイドレイヤがソー
ス/ドレイン領域における不純物の活性化後に形成され
るので、デュアルゲートCMOS構造におけるN型の多
結晶シリコンレイヤとP型の多結晶シリコンレイヤとの
間の相互拡散効果の発生が防止可能になる。
【0054】最後に、本実施形態の方法は、従来技術の
方法にまさって次の有利な点を有する。
方法にまさって次の有利な点を有する。
【0055】第1に、本実施形態の方法は、組込みDR
AMデバイスにおける多結晶シリコンゲートと移動FE
Tおよび論理回路FETの関連するソース/ドレイン領
域との全てがデバイスの伝導率の増大促進可能な金属シ
リサイドレイヤで互いにオーバレイされることに特徴付
けられる。
AMデバイスにおける多結晶シリコンゲートと移動FE
Tおよび論理回路FETの関連するソース/ドレイン領
域との全てがデバイスの伝導率の増大促進可能な金属シ
リサイドレイヤで互いにオーバレイされることに特徴付
けられる。
【0056】第2に、本実施形態の方法は、まずSEG
プロセスを実行し、次いでセルフアラインシリサイドプ
ロセスを実行することによって組込みDRAMデバイス
におけるチタニウムシリサイドレイヤが形成される。こ
れはチタニウムシリサイドレイヤをソース/ドレイン領
域上全体に形成させて、チタニウムシリサイドレイヤを
ソソース/ドレイン領域によって基板から離間(絶縁)
させる。この効果として、チタニウムシリサイドレイヤ
の形成は、従来技術のように基板におけるシリコン原子
の部分を減損せず、これにより、従来技術の方法によっ
て組み立てられた組込みDRAMデバイスで生じる浅い
接合のさらなる簿化の欠点を防止する。
プロセスを実行し、次いでセルフアラインシリサイドプ
ロセスを実行することによって組込みDRAMデバイス
におけるチタニウムシリサイドレイヤが形成される。こ
れはチタニウムシリサイドレイヤをソース/ドレイン領
域上全体に形成させて、チタニウムシリサイドレイヤを
ソソース/ドレイン領域によって基板から離間(絶縁)
させる。この効果として、チタニウムシリサイドレイヤ
の形成は、従来技術のように基板におけるシリコン原子
の部分を減損せず、これにより、従来技術の方法によっ
て組み立てられた組込みDRAMデバイスで生じる浅い
接合のさらなる簿化の欠点を防止する。
【0057】第3に、本発明の方法がデュアルゲートC
MOS構造付きの組込みDRAMデバイスの組立て用に
使用されるとき、デュアルゲートCMOS構造における
N型多結晶シリコンレイヤとP型多結晶シリコンレイヤ
との間の相互拡散効果の発生が防止可能になる。
MOS構造付きの組込みDRAMデバイスの組立て用に
使用されるとき、デュアルゲートCMOS構造における
N型多結晶シリコンレイヤとP型多結晶シリコンレイヤ
との間の相互拡散効果の発生が防止可能になる。
【0058】
【発明の効果】以上のことから明らかなように、請求項
1〜16記載の発明によれば、セルフアラインシリサイ
ドプロセスからソース/ドレイン領域と基板との間の浅
いPN接合のさらなる薄化を防止することが可能にな
る。
1〜16記載の発明によれば、セルフアラインシリサイ
ドプロセスからソース/ドレイン領域と基板との間の浅
いPN接合のさらなる薄化を防止することが可能にな
る。
【0059】請求項10〜16記載の発明によれば、結
果としてのDRAMデバイスのしきい値電圧を保護する
ように必要としない相互拡散効果を防止することが可能
になる。
果としてのDRAMデバイスのしきい値電圧を保護する
ように必要としない相互拡散効果を防止することが可能
になる。
【図1】組込みDRAMデバイス組立ての従来方法に含
まれる最初のステップを示すために使用される断面図で
ある。
まれる最初のステップを示すために使用される断面図で
ある。
【図2】図1の次のステップを示すために使用される断
面図である。
面図である。
【図3】図2の次のステップを示すために使用される断
面図である。
面図である。
【図4】図3の次のステップを示すために使用される断
面図である。
面図である。
【図5】図4の次のステップを示すために使用される断
面図である。
面図である。
【図6】デュアルゲートCMOS構造付きの組込みDR
AMデバイス組立て用の従来法に含まれる初期ステップ
を示すために使用される斜視図である。
AMデバイス組立て用の従来法に含まれる初期ステップ
を示すために使用される斜視図である。
【図7】本発明の一実施形態に係る組込みDRAMデバ
イス組立方法に含まれる最初のステップを示すために使
用される断面図である。
イス組立方法に含まれる最初のステップを示すために使
用される断面図である。
【図8】図7の次のステップを示すために使用される断
面図である。
面図である。
【図9】図8の次のステップを示すために使用される断
面図である。
面図である。
【図10】図9の次のステップを示すために使用される
断面図である。
断面図である。
【図11】図10の次のステップを示すために使用され
る断面図である。
る断面図である。
【図12】図11の次のステップを示すために使用され
る断面図である。
る断面図である。
300 基板 328,330 サイドウォールスペーサ 370 移動FETエリア 372 論理回路エリア 380 移動FET 382 論理回路要素 332,334,336,338 アモルファスシリコ
ンレイヤ 344,346,348,350 チタニウムシリサイ
ドレイヤ 342 金属レイヤ 352 誘電レイヤ
ンレイヤ 344,346,348,350 チタニウムシリサイ
ドレイヤ 342 金属レイヤ 352 誘電レイヤ
Claims (16)
- 【請求項1】 移動FETエリアおよび論理回路エリア
に仕切られた半導体基板を用意し、 多結晶シリコンゲートおよび一対の関連するソース/ド
レイン領域を含む第1FETを前記移動FETエリアに
形成し、 多結晶シリコンゲートおよび一対の関連するソース/ド
レイン領域を含む第2FETを前記論理回路エリアに形
成し、 前記第1および第2FETの多結晶シリコンゲートの側
壁上にサイドウォールスペーサを形成し、 前記第1および第2FETの多結晶シリコンゲートおよ
びソース/ドレイン領域上に複数のアモルファスシリコ
ンレイヤを形成するようにSEGプロセスを実行し、 ウエハの全上面上に金属レイヤを形成し、 前記金属レイヤと前記アモルファスシリコンレイヤの各
々との間の反応から金属シリサイドレイヤを形成させる
ようにアニールプロセスを実行し、 前記金属レイヤの非反応部分を除去し、 ウエハの全上面上に誘電レイヤを形成し、そして前記第
1FETのソース/ドレイン領域の一方に電気的に接続
される容量性要素を前記誘電レイヤ上に形成する各ステ
ップを備えた組込みDRAMデバイス組立方法。 - 【請求項2】 第1および第2ソース/ドレイン領域
が、 前記基板の選択部分に不純物要素を添加するようにイオ
ン注入プロセスを実行し、そして前記第1および第2ソ
ース/ドレイン領域に添加された不純物を活性化するよ
うに、前記サイドウォールスペーサの形成前にアニール
プロセスを実行する各ステップによって形成される請求
項1記載の組込みDRAMデバイス組立方法。 - 【請求項3】 前記組込みDRAMデバイスはデュアル
ゲートCMOS構造を有するタイプのものである請求項
1または2記載の組込みDRAMデバイス組立方法。 - 【請求項4】 前記SEGプロセスは500〜900℃
の温度で実行される請求項1記載の組込みDRAMデバ
イス組立方法。 - 【請求項5】 前記金属レイヤは高融点金属により形成
される請求項1記載の組込みDRAMデバイス組立方
法。 - 【請求項6】 前記金属レイヤはチタニウムにより形成
される請求項5記載の組込みDRAMデバイス組立方
法。 - 【請求項7】 前記アニールプロセスはRTPによりな
る請求項1記載の組込みDRAMデバイス組立方法。 - 【請求項8】 前記アニールプロセスは30秒の継続期
間700℃の温度で実行される請求項7記載の組込みD
RAMデバイス組立方法。 - 【請求項9】 前記金属レイヤの非反応部分を除去する
ステップは、ウエハがH2O2およびNH4OH の水溶液
に浸されるウエットエッチングプロセスを実行すること
によってなされる請求項1記載の組込みDRAMデバイ
ス組立方法。 - 【請求項10】 移動FETエリアおよび論理回路エリ
アに仕切られた半導体基板を用意し、 多結晶シリコンゲートおよび一対の関連するソース/ド
レイン領域を含む第1FETを前記移動FETエリアに
形成し、 多結晶シリコンゲートおよび一対の関連するソース/ド
レイン領域を含む第2FETを前記論理回路エリアに形
成し、 前記第1および第2FETの多結晶シリコンゲートの側
壁上にサイドウォールスペーサを形成し、 前記第1および第2FETの多結晶シリコンゲートおよ
びソース/ドレイン領域上に複数のアモルファスシリコ
ンレイヤを形成するようにSEGプロセスを実行し、 ウエハの全上面上に金属レイヤを形成し、 前記金属レイヤと前記アモルファスシリコンレイヤの各
々との間の反応から金属シリサイドレイヤを形成させる
ようにアニールプロセスを実行し、 前記金属レイヤの非反応部分を除去し、 ウエハの全上面上に誘電レイヤを形成し、そして前記第
1FETのソース/ドレイン領域の一方に電気的に接続
される容量性要素を前記誘電レイヤ上に形成する各ステ
ップを備えたデュアルゲートCMOS構造を有するタイ
プの組込みDRAMデバイス組立方法。 - 【請求項11】 第1および第2ソース/ドレイン領域
が、 前記基板の選択部分に不純物要素を添加するようにイオ
ン注入プロセスを実行し、そして前記第1および第2ソ
ース/ドレイン領域に添加された不純物を活性化するよ
うに、前記サイドウォールスペーサの形成前にアニール
プロセスを実行する各ステップによって形成される請求
項10記載のデュアルゲートCMOS構造を有するタイ
プの組込みDRAMデバイス組立方法。 - 【請求項12】 前記SEGプロセスは500〜900
℃の温度で実行される請求項10記載のデュアルゲート
CMOS構造を有するタイプの組込みDRAMデバイス
組立方法。 - 【請求項13】 前記金属レイヤは高融点金属により形
成される請求項10記載のデュアルゲートCMOS構造
を有するタイプの組込みDRAMデバイス組立方法。 - 【請求項14】 前記金属レイヤはチタニウムにより形
成される請求項13記載のデュアルゲートCMOS構造
を有するタイプの組込みDRAMデバイス組立方法。 - 【請求項15】 前記アニールプロセスはRTPにより
なる請求項10または14記載のデュアルゲートCMO
S構造を有するタイプの組込みDRAMデバイス組立方
法。 - 【請求項16】 前記金属レイヤの非反応部分を除去す
るステップは、ウエハがH2O2およびNH4OH の水溶
液に浸されるウエットエッチングプロセスを実行するこ
とによってなされる請求項10記載のデュアルゲートC
MOS構造を有するタイプの組込みDRAMデバイス組
立方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW87107281 | 1998-05-12 | ||
TW87107281 | 1998-05-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11330417A true JPH11330417A (ja) | 1999-11-30 |
Family
ID=21630082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10208053A Pending JPH11330417A (ja) | 1998-05-12 | 1998-07-23 | 組込みdramデバイス組立方法およびデュアルゲートcmos構造を有するタイプの組込みdramデバイス組立方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6107154A (ja) |
JP (1) | JPH11330417A (ja) |
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US7884480B2 (en) | 2002-10-07 | 2011-02-08 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
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- 1998-07-10 US US09/113,670 patent/US6107154A/en not_active Expired - Fee Related
- 1998-07-23 JP JP10208053A patent/JPH11330417A/ja active Pending
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A02 | Decision of refusal |
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