JPH11330417A - 組込みｄｒａｍデバイス組立方法およびデュアルゲートｃｍｏｓ構造を有するタイプの組込みｄｒａｍデバイス組立方法 - Google Patents

組込みｄｒａｍデバイス組立方法およびデュアルゲートｃｍｏｓ構造を有するタイプの組込みｄｒａｍデバイス組立方法

Info

Publication number
JPH11330417A
JPH11330417A JP10208053A JP20805398A JPH11330417A JP H11330417 A JPH11330417 A JP H11330417A JP 10208053 A JP10208053 A JP 10208053A JP 20805398 A JP20805398 A JP 20805398A JP H11330417 A JPH11330417 A JP H11330417A
Authority
JP
Japan
Prior art keywords
source
drain regions
dram device
embedded dram
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10208053A
Other languages
English (en)
Inventor
Eisho Rin
永昌 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Publication of JPH11330417A publication Critical patent/JPH11330417A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 セルフアラインシリサイドプロセスからソー
ス／ドレイン領域と基板との間の浅いＰＮ接合のさらな
る薄化を防止する。 【解決手段】 ＳＥＧプロセスを実行して各種ＦＥＴの
多結晶シリコンおよびソース／ドレイン領域上に複数の
アモルファスシリコンレイヤを形成し、これらレイヤ上
にセルフアラインシリサイドプロセスを実行してチタニ
ウムシリサイドレイヤを形成し、このチタニウムシリサ
イドレイヤをソース／ドレイン領域によって基板から離
間させる。このチタニウムシリサイドレイヤの形成は、
基板のシリコン原子部分を減損せず、ＤＲＡＭデバイス
での漏れ電流の原因となる浅い接合のさらなる簿化を防
止する。デュアルゲートＣＭＯＳ構造付きの場合、シリ
サイドレイヤがソース／ドレイン領域の不純物活性化後
に形成されるので、Ｎ型多結晶シリコンレイヤとＰ型多
結晶シリコンレイヤとの間の相互拡散効果の発生が防止
可能になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体組立技術に
関するもので、特に組込みＤＲＡＭデバイス（同一チッ
プ上に集積されたメモリセルアレイおよび関連する論理
トランジスタアレイを有するタイプのＤＲＡＭデバイ
ス）組立方法およびデュアルゲートＣＭＯＳ構造を有す
るタイプの組込みＤＲＡＭデバイス組立方法に関するも
のである。
【０００２】
【従来の技術】組込みＤＲＡＭ(dynamic random access
memory)デバイスは、メモリセルアレイおよび関連する
論理回路アレイが同一チップ上に集積されたＤＲＡＭデ
バイスのタイプである。この設計は、ＤＲＡＭデバイス
に非常に速いアクセス速度を持たせ、そのＤＲＡＭデバ
イスを、大量のデータが処理される画像処理システムの
ように高速を必要とするデータ処理システムで有用にさ
せる。基本的に、組込みＤＲＡＭデバイスは、論理回路
要素のアレイおよびそれぞれが電荷蓄積用の容量性要素
に結合される移動ＦＥＴのアレイを含む。各移動ＦＥＴ
は、関連する容量性要素とビットラインとの間のスイッ
チング要素として機能する。そのＤＲＡＭセルで保持さ
れたデータが１または０であるかは、電荷が移動ＦＥＴ
を経由して保持されるべき容量性要素に移動したか否か
に依存する。
【０００３】
【発明が解決しようとする課題】図１〜図５は、組込み
ＤＲＡＭデバイス組立ての従来方法に含まれる各ステッ
プを示すために使用される断面図である。図１〜図５で
は、ＤＲＡＭセルが１つのみ示されており、符号１７０
によって示されるウエハの右部分がＤＲＡＭセルの移動
ＦＥＴが形成されるエリアを示す一方、符号１７２によ
って示される左部分がＤＲＡＭセルに関連した論理回路
要素が形成されるエリアを示す。この場合には論理回路
要素もまたＦＥＴである。移動ＦＥＴ１７０および論理
回路要素１７２の双方は、同一基板、例えばＰ型シリコ
ン基板１００上に形成されている。複数のフィールド酸
化物レイヤ１０２は、基板１００に形成され、他から移
動ＦＥＴ１７０および論理回路要素１７２の全てを絶縁
する絶縁エリアとして機能する。これらフィールド酸化
物レイヤ１０２は、ＬＯＣＯＳ(local oxidation ofsil
icon)プロセスを通して、あるいはまずＳＴＩ(shallow
trench isolation)プロセスを実行して基板１００にト
レンチを形成し次いでＣＶＤ(chemical vapordepositio
n )プロセスを実行してそのトレンチに酸化物を堆積す
ることによって形成可能である。
【０００４】従来法は、ＦＥＴのゲートの伝導率を増大
させるべく、多結晶シリコンレイヤおよびこの上に金属
シリサイドレイヤを形成していわゆるポリサイドレイヤ
を作る。次いで、このポリサイドレイヤは所望のゲート
を形成するために選択的に除去される。別の従来法は、
まず多結晶シリコンレイヤを堆積し、次いで多結晶シリ
コンレイヤの選択部分を除去し、そして次いで多結晶シ
リコンレイヤおよびソース／ドレイン領域上にそれぞれ
金属シリサイドレイヤを形成するようにセルフアライン
シリサイドプロセスを実行する。
【０００５】しかしながら、そのセルフアラインシリサ
イドプロセスに対する欠点は、ソース／ドレイン領域と
基板との間の浅い接合のさらなる薄化の原因となり得、
これにより、ソース／ドレイン領域に結合されるＤＲＡ
Ｍデバイスの容量性要素で漏れ電流が発生することであ
る。従って、セルフアラインシリサイドプロセスは、漏
れ電流を防止するためにソース／ドレイン領域１２４上
に金属シリサイドレイヤを形成するのに使用されない。
また、論理回路におけるＦＥＴのソース／ドレイン領域
の伝導率を増大すべく、従来法は、セルフアラインシリ
サイドプロセスを実行してソース／ドレイン領域１２６
上に金属シリサイドレイヤを形成する。
【０００６】各移動ＦＥＴ１７０は、間にチャネルが定
められる一対のソース／ドレイン領域１２４、そのチャ
ネル上に形成されたゲート酸化物レイヤ１０８、このゲ
ート酸化物レイヤ１０８上に形成された多結晶シリコン
レイヤ１１２、この多結晶シリコンレイヤ１１２上に形
成された金属シリサイドレイヤ１１６およびこの金属シ
リサイドレイヤ１１６上に形成されたゲートトッピング
レイヤ１２０を含む。ゲート酸化物レイヤ１０８、多結
晶シリコンレイヤ１１２、金属シリサイドレイヤ１１６
およびゲートトッピングレイヤ１２０は、符号１０４に
よって示されるように組み合わせた状態でゲート構造を
構成する。同様に、各論理回路要素１７２は、間にチャ
ネルが定められる一対のソース／ドレイン領域１２６、
そのチャネル上に形成されたゲート酸化物レイヤ１１
０、このゲート酸化物レイヤ１１０上に形成された多結
晶シリコンレイヤ１１４、この多結晶シリコンレイヤ１
１４上に形成された金属シリサイドレイヤ１１８および
この金属シリサイドレイヤ１１８上に形成されたゲート
トッピングレイヤ１２２を含む。ゲート酸化物レイヤ１
１０、多結晶シリコンレイヤ１１４、金属シリサイドレ
イヤ１１８およびゲートトッピングレイヤ１２２は、符
号１０６によって示されるように組み合わせた状態でゲ
ート構造を構成する。
【０００７】次に、図２において、アニール(annealin
g)プロセスが９００〜１，０００℃の温度で図１のウエ
ハ上に実行される。このアニールプロセスは、ソース／
ドレイン領域１２４，１２６に添加された不純物を活性
化し、そしてソース／ドレイン領域１２４，１２６に不
純物を一層均等に分布させる（以後、アニール後のソー
ス／ドレイン領域に対しその他のものと区別するために
符号１２４ａ，１２６ａをそれぞれ使用する）。次に、
サイドウォールスペーサ１２８，１３０がそれぞれゲー
ト構造１０４，１０６の側壁上に形成される。この後、
絶縁レイヤ１４０が、移動ＦＥＴが形成されるエリア１
７０上に形成される。
【０００８】図３に示すその後のステップで、チタニウ
ムレイヤ１４２のような金属レイヤが、ウエハの全上面
上にＰＶＤ(physical vapor deposition )プロセスを通
して形成される。
【０００９】図４に示すその後のステップで、アニール
プロセスが７００〜８００℃の温度でウエハ全体に実行
される。このアニールプロセスでは、ソース／ドレイン
領域１２６ａ上のチタニウムレイヤ１４２の部分がシリ
サイドに転化される。この後、全体のウエハをＨ2Ｏ2お
よびＮＨ4ＯＨ の水溶液に浸すことによってウエットエ
ッチングプロセスがウエハ上に実行され、その水溶液中
でチタニウムレイヤ１４２におけるチタニウムの非反応
部分が除去される。このチタニウムシリサイドレイヤの
残りの部分は符号１５０によって示されている。この
後、別のアニールプロセスがウエハ上に実行され、これ
により、ソース／ドレイン領域１２６ａ上のチタニウム
シリサイドレイア１５０は電気抵抗が低減可能となる。
このチタニウムシリサイドレイア１５０形成用の上述の
プロセスは、通例セルフアラインシリサイドプロセスと
言われる。
【００１０】図５に示すその後のステップで、厚い誘電
レイア１５２がウエハの全上面上に形成される。次い
で、移動ＦＥＴのソース／ドレイン領域１２４ａの一方
を露出するように接触窓１５４を形成すべく誘電レイア
１５２が選択的に除去される。この後、第１電導性レイ
ヤ１５６、誘電レイヤ１５８および第２電導性レイヤ１
６０を含む容量性要素を形成すべく従来法が実行され
る。第１電導性レイヤ１５６は、接触窓１５４を経由し
てソース／ドレイン領域１２４ａの露出した一方と電気
的に接触することになる。これにより、組込みＤＲＡＭ
デバイスの組立てが完了する。
【００１１】しかしながら、上述の方法に対する欠点
は、チタニウムシリサイドレイヤ１５０形成用のセルフ
アラインシリサイドプロセスにおいて、基板１００にお
けるシリコンのある量がチタニウムと反応するために減
損され、ソース／ドレイン領域１２４ａと基板１００と
の間の浅いＰＮ接合のさらなる薄化に至ることである。
この薄くて浅いＰＮ接合で漏れ電流が発生する可能性が
ある。特に、この薄くする効果は、組込みＤＲＡＭデバ
イスが一層高集積用にさらにダウンサイズ化される場合
に重大となる。
【００１２】高集積については、いわゆるデュアルゲー
トＣＭＯＳ(complementary metal-oxide semiconductor
)構造の新しいタイプのＣＭＯＳが古いタイプのＣＭＯ
Ｓ構造に代えて使用される。デュアルゲートＣＭＯＳ構
造は、Ｎ型およびＰ型ＭＯＳトランジスタの双方を同一
チップ上に含む半導体構造に関連し、そこでは、ＮＭＯ
ＳトランジスタがＮ型の高添加多結晶シリコンのゲート
を有し、そしてＰＭＯＳトランジスタがＰ型の高添加多
結晶シリコンのゲートを有する。デュアルゲートＣＭＯ
Ｓ構造は拡張性能を具備すべく組込みＤＲＡＭデバイス
で使用可能である。デュアルゲートＣＭＯＳ構造付きの
組込みＤＲＡＭデバイス組立て用の従来法は、次の図６
に示されている。
【００１３】図６は、デュアルゲートＣＭＯＳ構造付き
の組込みＤＲＡＭデバイス組立て用の従来法に含まれる
初期ステップを示すために使用される斜視図である。
【００１４】基板２００が用意され、そこにＰウエル２
０１ａ、Ｎウエル２０１ｂおよび絶縁エリア２０２が形
成される。次に、ゲート構造２０４が形成され、このゲ
ート構造２０４は、ゲート酸化物レイヤ２０８、このゲ
ート酸化物レイヤ２０８上の２つの並置された多結晶シ
リコンレイヤ２１２ａ，２１２ｂ、これら多結晶シリコ
ンレイヤ２１２ａ，２１２ｂ上の金属シリサイドレイヤ
２１６およびこの金属シリサイドレイヤ２１６上のゲー
トトッピングレイヤ２２０を含む。デュアルゲートＣＭ
ＯＳ技術によって、第１多結晶シリコンレイヤ２１２ａ
は、Ｐウエル２０１ａおよび絶縁エリア２０２の上方に
配置され、Ｎ型不純物要素が高濃度に添加される一方、
第２多結晶シリコンレイヤ２１２ｂは、Ｎウエル２０１
ｂおよび絶縁エリア２０２の上方に配置され、Ｐ型不純
物要素が高濃度に添加される。ゲート構造２０４が形成
された後、第１多結晶シリコンレイヤ２１２ａ（Ｎ型の
高濃度添加多結晶シリコンレイヤ）に関連する一対の第
１ソース／ドレイン領域２２４、および第２多結晶シリ
コンレイヤ２１２ｂ（Ｐ型の高濃度添加多結晶シリコン
レイヤ）に関連する一対の第２ソース／ドレイン領域２
２５を形成および規定すべく、ホトリソグラフィおよび
イオン注入プロセスが実行される。次に、アニールプロ
セスが、ソース／ドレイン領域２２４，２２５における
添加不純物を活性化すべく９００〜１，０００℃の温度
でウエハ上に実行される。第１多結晶シリコンレイヤ２
１２ａおよびソース／ドレイン領域２２４は組み合わせ
た状態でＮＭＯＳトランジスタを構成する一方、第２多
結晶シリコンレイヤ２１２ｂおよびソース／ドレイン領
域２２５は組み合わせた状態でＰＭＯＳトランジスタを
構成する。
【００１５】この後、デュアルゲートＣＭＯＳ構造付き
の組込みＤＲＡＭデバイスの組立てを完了すべく、図２
〜図５を参照して示したものと同じステップが採られ
る。このため、これらステップの詳述は割愛する。
【００１６】しかしながら、デュアルゲートＣＭＯＳ構
造付きの組込みＤＲＡＭデバイス組立て用の上述の方法
に対する欠点は、ソース／ドレイン領域２２４，２２５
における添加不純物を活性化するためのアニールプロセ
スもまた金属シリサイドレイヤ２１６を通して必要とし
ない相互拡散効果を第１多結晶シリコンレイヤ２１２ａ
におけるＮ型の不純物および第２多結晶シリコンレイヤ
２１２ｂにおけるＰ型の不純物に及ぼす原因となること
である。第１および第２多結晶シリコンレイヤ２１２
ａ，２１２ｂは低減された不純物濃度をその悪影響とし
て被り、これにより、結果としてのＤＲＡＭデバイスの
しきい値電圧にドリフトが生じる。
【００１７】そこで、本発明の目的は、セルフアライン
シリサイドプロセスからソース／ドレイン領域と基板と
の間の浅いＰＮ接合のさらなる薄化を防止する組込みＤ
ＲＡＭデバイス組立方法を提供することである。
【００１８】また、本発明の目的は、結果としてのＤＲ
ＡＭデバイスのしきい値電圧を保護するように必要とし
ない相互拡散効果を防止しうるデュアルゲートＣＭＯＳ
構造を有するタイプの組込みＤＲＡＭデバイス組立方法
を提供することである。
【００１９】
【課題を解決するための手段】上記課題を解決するため
の請求項１記載の組込みＤＲＡＭデバイス組立方法は、
移動ＦＥＴエリアおよび論理回路エリアに仕切られた半
導体基板を用意し、多結晶シリコンゲートおよび一対の
関連するソース／ドレイン領域を含む第１ＦＥＴを前記
移動ＦＥＴエリアに形成し、多結晶シリコンゲートおよ
び一対の関連するソース／ドレイン領域を含む第２ＦＥ
Ｔを前記論理回路エリアに形成し、前記第１および第２
ＦＥＴの多結晶シリコンゲートの側壁上にサイドウォー
ルスペーサを形成し、前記第１および第２ＦＥＴの多結
晶シリコンゲートおよびソース／ドレイン領域上に複数
のアモルファスシリコンレイヤを形成するようにＳＥＧ
プロセスを実行し、ウエハの全上面上に金属レイヤを形
成し、前記金属レイヤと前記アモルファスシリコンレイ
ヤの各々との間の反応から金属シリサイドレイヤを形成
させるようにアニールプロセスを実行し、前記金属レイ
ヤの非反応部分を除去し、ウエハの全上面上に誘電レイ
ヤを形成し、そして前記第１ＦＥＴのソース／ドレイン
領域の一方に電気的に接続される容量性要素を前記誘電
レイヤ上に形成する各ステップを備えたものである。
【００２０】なお、第１および第２ソース／ドレイン領
域が、前記基板の選択部分に不純物要素を添加するよう
にイオン注入プロセスを実行し、そして前記第１および
第２ソース／ドレイン領域に添加された不純物を活性化
するように、前記サイドウォールスペーサの形成前にア
ニールプロセスを実行する各ステップによって形成され
るようにしてもよい（請求項２）。
【００２１】また、前記組込みＤＲＡＭデバイスはデュ
アルゲートＣＭＯＳ構造を有するようにしてもよい（請
求項３）。
【００２２】また、前記ＳＥＧプロセスは５００〜９０
０℃の温度で実行されるようにしてもよい（請求項
４）。
【００２３】また、前記金属レイヤは高融点金属により
形成されるようにしてもよい（請求項５）。
【００２４】また、前記金属レイヤはチタニウムにより
形成されるようにしてもよい（請求項６）。
【００２５】また、前記アニールプロセスはＲＴＰでも
よい（請求項７）。
【００２６】また、前記アニールプロセスは３０秒の継
続期間７００℃の温度で実行されるようにしてもよい
（請求項８）。
【００２７】さらに、前記金属レイヤの非反応部分を除
去するステップは、ウエハがＨ2Ｏ2およびＮＨ4ＯＨ の
水溶液に浸されるウエットエッチングプロセスを実行す
るようにしてもよい（請求項９）。
【００２８】請求項１０記載のデュアルゲートＣＭＯＳ
構造を有するタイプの組込みＤＲＡＭデバイス組立方法
は、移動ＦＥＴエリアおよび論理回路エリアに仕切られ
た半導体基板を用意し、多結晶シリコンゲートおよび一
対の関連するソース／ドレイン領域を含む第１ＦＥＴを
前記移動ＦＥＴエリアに形成し、多結晶シリコンゲート
および一対の関連するソース／ドレイン領域を含む第２
ＦＥＴを前記論理回路エリアに形成し、前記第１および
第２ＦＥＴの多結晶シリコンゲートの側壁上にサイドウ
ォールスペーサを形成し、前記第１および第２ＦＥＴの
多結晶シリコンゲートおよびソース／ドレイン領域上に
複数のアモルファスシリコンレイヤを形成するようにＳ
ＥＧプロセスを実行し、ウエハの全上面上に金属レイヤ
を形成し、前記金属レイヤと前記アモルファスシリコン
レイヤの各々との間の反応から金属シリサイドレイヤを
形成させるようにアニールプロセスを実行し、前記金属
レイヤの非反応部分を除去し、ウエハの全上面上に誘電
レイヤを形成し、そして前記第１ＦＥＴのソース／ドレ
イン領域の一方に電気的に接続される容量性要素を前記
誘電レイヤ上に形成する各ステップを備えたものであ
る。
【００２９】なお、第１および第２ソース／ドレイン領
域が、前記基板の選択部分に不純物要素を添加するよう
にイオン注入プロセスを実行し、そして前記第１および
第２ソース／ドレイン領域に添加された不純物を活性化
するように、前記サイドウォールスペーサの形成前にア
ニールプロセスを実行する各ステップによって形成され
るようにしてもよい（請求項１１）。
【００３０】また、前記ＳＥＧプロセスは５００〜９０
０℃の温度で実行されるようにしてもよい（請求項１
２）。
【００３１】また、前記金属レイヤは高融点金属により
形成されるようにしてもよい（請求項１３）。
【００３２】また、前記金属レイヤはチタニウムにより
形成されるようにしてもよい（請求項１４）。
【００３３】また、前記アニールプロセスはＲＴＰでも
よい（請求項１５）。
【００３４】さらに、前記金属レイヤの非反応部分を除
去するステップは、ウエハがＨ2Ｏ2およびＮＨ4ＯＨ の
水溶液に浸されるウエットエッチングプロセスを実行す
ることによってなされるようにしてもよい（請求項１
６）。
【００３５】上記の如く、組込みＤＲＡＭデバイス組立
て用の新しい方法が提供される。本発明の方法は、組込
みＤＲＡＭデバイスにおける完成したチタニウムシリサ
イドレイヤの形成によって特徴付けられる。第１に、組
込みＤＲＡＭデバイスにおける多結晶シリコンゲートお
よび各種のＦＥＴ要素のソース／ドレイン領域上にそれ
ぞれ複数のアモルファスシリコンレイヤを形成するよう
にＳＥＧプロセスが実行される。第２に、これらアモル
ファスシリコンレイヤ上にセルフアラインシリサイドプ
ロセスが実行される。これはチタニウムシリサイドレイ
ヤをソース／ドレイン領域上全体に形成させ、これによ
りソース／ドレイン領域によって基板から離間させる。
この効果として、チタニウムシリサイドレイヤの形成
は、従来技術のように、基板におけるシリコン原子の部
分を減損せず、これにより、従来技術によって組み立て
られた組込みＤＲＡＭデバイスで生じる浅い接合のさら
なる簿化を防止する。
【００３６】さらに、本発明の方法は、デュアルゲート
ＣＭＯＳ構造付きの組込みＤＲＡＭデバイスを組み立て
るためにも使用可能である。この場合、シリサイドレイ
ヤがソース／ドレイン領域における不純物の活性化後に
形成されるので、デュアルゲートＣＭＯＳ構造における
Ｎ型の多結晶シリコンレイヤとＰ型の多結晶シリコンレ
イヤとの間の相互拡散が防止可能になる。
【００３７】
【発明の実施の形態】図７〜図１２は、本発明の一実施
形態に係る組込みＤＲＡＭデバイス組立方法に含まれる
ステップを示すために使用される断面図である。
【００３８】代表的に、完成した組込みＤＲＡＭデバイ
スは、メモリセルアレイ、このメモリセルアレイに関連
する高速な論理回路およびこの論理回路に関連するスイ
ッチング回路を含む。このスイッチング回路用の動作電
圧は論理回路用のそれよりも高い。そのスイッチング回
路は、論理回路の内部動作電圧がＤＲＡＭデバイスの外
部回路の動作電圧よりも低い場合に、あるいはＤＲＡＭ
デバイスを高動作電圧によって動作可能にさせるよう
に、論理回路が大電流によってスタートされる場合に要
求される。スイッチング回路の装備および組立ては工業
上よく知られているので、図７〜図１２および以下の詳
細な説明には示されていない。さらに、図７〜図１２に
は、１つのＤＲＡＭセルのみが示されており、（図７に
おける符号３７０によって示されるように）右部分がＤ
ＲＡＭセルの移動ＦＥＴが形成されるエリアであり、そ
して（図７における符号３７２によって示されるよう
に）左部分がそのＤＲＡＭセルに関連する論理回路要素
（本実施形態ではＦＥＴ）が形成されるエリアである。
【００３９】図７に示す第１ステップでは、Ｐ型シリコ
ン基板３００のような半導体基板が用意される。この
後、複数の絶縁エリア３０２が、ＬＯＣＯＳプロセスを
通してあるいはＳＴＩおよびＣＶＤプロセスを実行する
ことによって形成される。これら絶縁エリア３０２はＦ
ＥＴを他から絶縁するために使用される。実際には、そ
の最初のステップは、フィールド注入、注入を介したア
ンチパンチ、およびＣＭＯＳ構造用のＰウエルおよびＮ
ウエルを形成するためのイオン注入のように、各種のイ
オン注入プロセスを含む。これらプロセスは従来技術で
あるので、さらなる詳細な説明は省略する。
【００４０】組込みＤＲＡＭデバイスの組立てにおい
て、各種のＦＥＴがＤＲＡＭセル、論理回路要素および
スイッチング回路用にそれぞれ形成される。これらＦＥ
ＴはＩ／Ｏおよび漏れ電流特性において相違可能であ
る。例えば、論理回路用のＦＥＴは高速および低出力特
性を備えるように設計され、ＤＲＡＭセル用のＦＥＴは
低漏れ電流特性を備えるように設計され、そしてスイッ
チング回路用のＦＥＴは高動作電圧および高トリガ電流
を有するように設計される。これらの異なる特性は従来
の半導体組立プロセスによって実現可能であるのでその
詳細な説明は省略する。
【００４１】第１ゲート構造３０４および第２ゲート構
造３０６が図７の基板３００上に形成される。第１ゲー
ト構造３０４は移動ＦＥＴエリア３７０における選択さ
れた場所に形成され、そして第２ゲート構造３０６は論
理回路エリア３７２における選択された場所に形成され
る。第１ゲート構造３０４はゲート酸化物レイヤ３０８
および多結晶シリコンレイヤ３１２を含む。同様に、第
２ゲート構造３０６はゲート酸化物レイヤ３１０および
多結晶シリコンレイヤ３１４を含む。例えば、ゲート構
造３０４，３０６は、ウエハの全上面上に酸化物レイヤ
を形成すべく熱酸化プロセスを実行し、次いでその酸化
物レイヤの全上表面上に多結晶シリコンレイヤを堆積す
べくＣＶＤプロセスを実行し、そして最後に酸化物レイ
ヤおよび多結晶シリコンレイヤの不要な部分を除去すべ
く選択除去プロセスを実行することによって形成可能で
ある。その酸化物レイヤおよび多結晶シリコンレイヤの
残りの部分が、上述のゲート酸化物レイヤ３０８，３１
０および多結晶シリコンレイヤ３１２，３１４である。
【００４２】この後、（多結晶シリコンレイヤ３１２，
３１４がドーパントによって不可入性であるので）第１
ゲート構造３０４および第２ゲート構造３０６によって
カバーされない基板３００におけるエリア内に不純物要
素を添加するようにウエハ上にイオン注入プロセスが実
行される。このプロセスの結果として、一対の第１ソー
ス／ドレイン領域３２４が第１ゲート構造３０４と関連
して形成され、そして一対の第２ソース／ドレイン領域
３２６が第２ゲート構造３０６と関連して形成される。
【００４３】図８に示すその後のステップでは、アニー
ルプロセスがウエハ上に９００〜１，０００℃の温度で
実行され、これにより、ソース／ドレイン領域３２４，
３２６における不純物がそのソース／ドレイン領域（以
後、これらを識別すべく符号３２４ａ，３２６ａにより
示す）で均等に拡散するように活性可能となる。この
後、サイドウォールスペーサ３２８，３３０がそれぞれ
ゲート構造３０４，３０６の側壁上に形成される。サイ
ドウォールスペーサ３２８，３３０は、例えばまずウエ
ハの全上面上にシリコン窒化物のレイヤを堆積すべくＣ
ＶＤプロセスを実行し、次いでそのシリコン窒化物レイ
ヤの不要部分を除去するためのエッチバックプロセスを
実行することによって形成可能である。そのシリコン窒
化物レイヤの残りの部分がサイドウォールスペーサ３２
８，３３０として機能する。
【００４４】第１ゲート構造３０４およびソース／ドレ
イン領域３２４ａが組み合された状態で組込みＤＲＡＭ
デバイス用の移動ＦＥＴ３８０を構成する一方、第２ゲ
ート構造３０６およびソース／ドレイン領域３２６ａが
組み合された状態で組込みＤＲＡＭデバイス用の論理回
路要素３８２を構成する。
【００４５】図９に示すその後のステップでは、ガス源
としてＳｉ2Ｈ6ガスを使用しながら５００〜７００℃の
温度でウエハ上にＳＥＧプロセスが実行される。このプ
ロセスの結果として、アモルファスシリコンレイヤ３３
２，３３４，３３６，３３８がそれぞれ多結晶シリコン
レイヤ３１２，３１４およびソース／ドレイン領域３２
４ａ，３２６ａ上に形成される。
【００４６】図１０に示すその後のステップでは、金属
レイヤ３４２は、チタニウム、タングステン、コバル
ト、ニッケル、プラチナおよびパラディウムのような高
融点金属から形成され、最も好ましくはチタニウムから
形成される。本実施形態では、チタニウムが金属レイヤ
３４２を形成するのに選択される。この場合、金属レイ
ヤ３４２として機能するように２００〜１，０００Åの
厚さにチタニウムレイヤを堆積すべく、磁気的制御ＤＣ
スパッタリングプロセスが実行される。
【００４７】図１１に示すその後のステップでは、ウエ
ハ上にアニールプロセスが、好ましくは３０秒程度の継
続期間７００℃程度の温度にウエハを急速加熱するため
のＲＴＰ(rapid thermal process )によって実行され
る。このプロセスの結果として、アモルファスシリコン
レイヤ３３２，３３４，３３６，３３８上に積層される
チタニウム金属レイヤ３４２の部分が、大粒状および高
電気抵抗を有するチタニウムシリサイドレイヤ（すなわ
ち、いわゆるＣ−４９安定相チタニウムシリサイドレイ
ヤ）に転化される。次に、Ｈ2Ｏ2およびＮＨ4ＯＨ の水
溶液にウエハ全体を浸すことによってウエットエッチン
グプロセスがウエハ上に実行され、その水溶液中ではチ
タニウム金属レイヤ３４２におけるチタニウムの非反応
部分が除去される。このプロセスを通して、サイドウォ
ールスペーサ３２８，３３０が露出される。この後、第
２の急速アニールプロセスが１０分程度の継続期間７５
０℃程度の温度でウエハ上に実行される。このプロセス
の結果として、Ｃ−４９安定相チタニウムシリサイドレ
イヤがＣ−５４直交チタニウムシリサイドレイヤに転化
される（以後、このプロセス後の３３２，３３４，３３
６および３３８をそれぞれ符号３４４，３４６，３４８
および３５０で示す）。
【００４８】本実施形態の方法は、まず多結晶シリコン
レイヤ３１２，３１４およびソース／ドレイン領域３２
４ａ，３２６ａ上にそれぞれアモルファスシリコンレイ
ヤ３３２，３３４，３３６，３３８を形成すべくＳＥＧ
を実行し、次いでそのアモルファスシリコンレイヤ３３
２，３３４，３３６，３３８上にセルフアラインシリサ
イドプロセスを実行することによって完成したチタニウ
ムシリサイドレイヤ３４４，３４６，３４８，３５０が
形成されることに特徴付けられる。これはチタニウムシ
リサイドレイヤ３４８，３５０をソース／ドレイン領域
３２４ａ，３２６ａ上全体に形成させ、そしてこれによ
りソース／ドレイン領域３２４ａ，３２６ａによって基
板３００から離間（絶縁）させる。この効果として、チ
タニウムシリサイドレイヤ３４８，３５０の形成は従来
技術の場合のように基板３００におけるシリコン原子の
部分を減損しない。このように、本実施形態の方法は、
従来技術の方法によって組み立てられた組込みＤＲＡＭ
デバイスで生じる浅い接合のさらなる簿化の欠点を防止
することができる。
【００４９】さらに、本実施形態の方法によってチタニ
ウムシリサイドレイヤ３４４，３４６，３４８および３
５０がソース／ドレイン領域３２４ａ，３２６ａにおけ
る不純物活性化後に形成されるので、本実施形態の方法
がデュアルゲートＣＭＯＳ構造付きの組込みＤＲＡＭデ
バイスの組立て用に使用されるときに、Ｎ型多結晶シリ
コンレイヤとＰ型多結晶シリコンレイヤとの間の相互拡
散効果が防止可能となる。
【００５０】なお、図７〜図１２におけるウエハの左部
分に示される単一のＦＥＴはＮＭＯＳトランジスタおよ
びＰＭＯＳトランジスタの双方を含むＣＭＯＳ構造によ
って交換可能であることはいうまでもない。従って、論
理回路要素は各種形態を有する。
【００５１】図１２に示すその後のステップでは、例え
ば、まずウエハの全上面上に厚い酸化物レイヤを形成す
べくＣＶＤプロセスを実行し、次いでその酸化物レイヤ
のプレーナ化用にＣＭＰ(chemical-mechanical polish)
プロセスを実行することによって誘電レイヤ３５２が図
１１のウエハの全上面上に形成される。このプレーナ化
された酸化物レイヤが誘電レイヤ３５２として機能す
る。次いで、移動ＦＥＴのソース／ドレイン領域３２４
ａの一方上にある金属シリサイドレイヤ３４８を露出さ
せるように誘電レイヤ３５２を通過する接触窓３５４を
形成すべく、ホトリソグラフィおよびエッチングプロセ
スが誘電レイヤ３５２上の選択された場所に実行され
る。
【００５２】この後、第１電導性レイヤ３５６が、当該
第１電導性レイヤ３５６を接触窓３５４内に充填して金
属シリサイドレイヤ３４８と電気的に接触させながら、
接触窓３５４上方の選択された場所の誘電レイヤ３５２
上に形成される。次いで、誘電レイヤ３５８が第１電導
性レイヤ３５６上に形成され、次いで第２誘電レイヤ３
６０が誘電レイヤ３５８上に形成される。これら第１お
よび第２電導性レイヤ３５６，３６０は、誘電レイヤ３
５２上に多結晶シリコンレイヤを堆積すべくＣＶＤプロ
セスを実行し、次いで伝導率を増大させるように多結晶
シリコンレイヤ中に不純物要素を添加すべくイオン注入
プロセスを実行するようなプロセスで形成可能である。
誘電レイヤ３５８は、シリコン酸化物、シリコン窒化物
およびシリコン酸化物（いわゆるＮＯ構造）の化合物、
シリコン酸化物、シリコン窒化物およびシリコン酸化物
（いわゆるＯＮＯ構造）の化合物、Ｔａ2Ｏ3、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3（いわゆるＰＺＴ）、および（Ｂａ，Ｓ
ｒ）ＴｉＯ3（いわゆるＢＳＴ）によりなるグループか
ら選択された材料で形成可能である。
【００５３】また、本実施形態の方法は、デュアルゲー
トＣＭＯＳ構造付きの組込みＤＲＡＭデバイス組立て用
に使用可能である。この場合、シリサイドレイヤがソー
ス／ドレイン領域における不純物の活性化後に形成され
るので、デュアルゲートＣＭＯＳ構造におけるＮ型の多
結晶シリコンレイヤとＰ型の多結晶シリコンレイヤとの
間の相互拡散効果の発生が防止可能になる。
【００５４】最後に、本実施形態の方法は、従来技術の
方法にまさって次の有利な点を有する。
【００５５】第１に、本実施形態の方法は、組込みＤＲ
ＡＭデバイスにおける多結晶シリコンゲートと移動ＦＥ
Ｔおよび論理回路ＦＥＴの関連するソース／ドレイン領
域との全てがデバイスの伝導率の増大促進可能な金属シ
リサイドレイヤで互いにオーバレイされることに特徴付
けられる。
【００５６】第２に、本実施形態の方法は、まずＳＥＧ
プロセスを実行し、次いでセルフアラインシリサイドプ
ロセスを実行することによって組込みＤＲＡＭデバイス
におけるチタニウムシリサイドレイヤが形成される。こ
れはチタニウムシリサイドレイヤをソース／ドレイン領
域上全体に形成させて、チタニウムシリサイドレイヤを
ソソース／ドレイン領域によって基板から離間（絶縁）
させる。この効果として、チタニウムシリサイドレイヤ
の形成は、従来技術のように基板におけるシリコン原子
の部分を減損せず、これにより、従来技術の方法によっ
て組み立てられた組込みＤＲＡＭデバイスで生じる浅い
接合のさらなる簿化の欠点を防止する。
【００５７】第３に、本発明の方法がデュアルゲートＣ
ＭＯＳ構造付きの組込みＤＲＡＭデバイスの組立て用に
使用されるとき、デュアルゲートＣＭＯＳ構造における
Ｎ型多結晶シリコンレイヤとＰ型多結晶シリコンレイヤ
との間の相互拡散効果の発生が防止可能になる。
【００５８】
【発明の効果】以上のことから明らかなように、請求項
１〜１６記載の発明によれば、セルフアラインシリサイ
ドプロセスからソース／ドレイン領域と基板との間の浅
いＰＮ接合のさらなる薄化を防止することが可能にな
る。
【００５９】請求項１０〜１６記載の発明によれば、結
果としてのＤＲＡＭデバイスのしきい値電圧を保護する
ように必要としない相互拡散効果を防止することが可能
になる。
【図面の簡単な説明】
【図１】組込みＤＲＡＭデバイス組立ての従来方法に含
まれる最初のステップを示すために使用される断面図で
ある。
【図２】図１の次のステップを示すために使用される断
面図である。
【図３】図２の次のステップを示すために使用される断
面図である。
【図４】図３の次のステップを示すために使用される断
面図である。
【図５】図４の次のステップを示すために使用される断
面図である。
【図６】デュアルゲートＣＭＯＳ構造付きの組込みＤＲ
ＡＭデバイス組立て用の従来法に含まれる初期ステップ
を示すために使用される斜視図である。
【図７】本発明の一実施形態に係る組込みＤＲＡＭデバ
イス組立方法に含まれる最初のステップを示すために使
用される断面図である。
【図８】図７の次のステップを示すために使用される断
面図である。
【図９】図８の次のステップを示すために使用される断
面図である。
【図１０】図９の次のステップを示すために使用される
断面図である。
【図１１】図１０の次のステップを示すために使用され
る断面図である。
【図１２】図１１の次のステップを示すために使用され
る断面図である。
【符号の説明】
３００ 基板 ３２８，３３０ サイドウォールスペーサ ３７０ 移動ＦＥＴエリア ３７２ 論理回路エリア ３８０ 移動ＦＥＴ ３８２ 論理回路要素 ３３２，３３４，３３６，３３８ アモルファスシリコ
ンレイヤ ３４４，３４６，３４８，３５０ チタニウムシリサイ
ドレイヤ ３４２ 金属レイヤ ３５２ 誘電レイヤ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 移動ＦＥＴエリアおよび論理回路エリア
    に仕切られた半導体基板を用意し、 多結晶シリコンゲートおよび一対の関連するソース／ド
    レイン領域を含む第１ＦＥＴを前記移動ＦＥＴエリアに
    形成し、 多結晶シリコンゲートおよび一対の関連するソース／ド
    レイン領域を含む第２ＦＥＴを前記論理回路エリアに形
    成し、 前記第１および第２ＦＥＴの多結晶シリコンゲートの側
    壁上にサイドウォールスペーサを形成し、 前記第１および第２ＦＥＴの多結晶シリコンゲートおよ
    びソース／ドレイン領域上に複数のアモルファスシリコ
    ンレイヤを形成するようにＳＥＧプロセスを実行し、 ウエハの全上面上に金属レイヤを形成し、 前記金属レイヤと前記アモルファスシリコンレイヤの各
    々との間の反応から金属シリサイドレイヤを形成させる
    ようにアニールプロセスを実行し、 前記金属レイヤの非反応部分を除去し、 ウエハの全上面上に誘電レイヤを形成し、そして前記第
    １ＦＥＴのソース／ドレイン領域の一方に電気的に接続
    される容量性要素を前記誘電レイヤ上に形成する各ステ
    ップを備えた組込みＤＲＡＭデバイス組立方法。
  2. 【請求項２】 第１および第２ソース／ドレイン領域
    が、 前記基板の選択部分に不純物要素を添加するようにイオ
    ン注入プロセスを実行し、そして前記第１および第２ソ
    ース／ドレイン領域に添加された不純物を活性化するよ
    うに、前記サイドウォールスペーサの形成前にアニール
    プロセスを実行する各ステップによって形成される請求
    項１記載の組込みＤＲＡＭデバイス組立方法。
  3. 【請求項３】 前記組込みＤＲＡＭデバイスはデュアル
    ゲートＣＭＯＳ構造を有するタイプのものである請求項
    １または２記載の組込みＤＲＡＭデバイス組立方法。
  4. 【請求項４】 前記ＳＥＧプロセスは５００〜９００℃
    の温度で実行される請求項１記載の組込みＤＲＡＭデバ
    イス組立方法。
  5. 【請求項５】 前記金属レイヤは高融点金属により形成
    される請求項１記載の組込みＤＲＡＭデバイス組立方
    法。
  6. 【請求項６】 前記金属レイヤはチタニウムにより形成
    される請求項５記載の組込みＤＲＡＭデバイス組立方
    法。
  7. 【請求項７】 前記アニールプロセスはＲＴＰによりな
    る請求項１記載の組込みＤＲＡＭデバイス組立方法。
  8. 【請求項８】 前記アニールプロセスは３０秒の継続期
    間７００℃の温度で実行される請求項７記載の組込みＤ
    ＲＡＭデバイス組立方法。
  9. 【請求項９】 前記金属レイヤの非反応部分を除去する
    ステップは、ウエハがＨ2Ｏ2およびＮＨ4ＯＨ の水溶液
    に浸されるウエットエッチングプロセスを実行すること
    によってなされる請求項１記載の組込みＤＲＡＭデバイ
    ス組立方法。
  10. 【請求項１０】 移動ＦＥＴエリアおよび論理回路エリ
    アに仕切られた半導体基板を用意し、 多結晶シリコンゲートおよび一対の関連するソース／ド
    レイン領域を含む第１ＦＥＴを前記移動ＦＥＴエリアに
    形成し、 多結晶シリコンゲートおよび一対の関連するソース／ド
    レイン領域を含む第２ＦＥＴを前記論理回路エリアに形
    成し、 前記第１および第２ＦＥＴの多結晶シリコンゲートの側
    壁上にサイドウォールスペーサを形成し、 前記第１および第２ＦＥＴの多結晶シリコンゲートおよ
    びソース／ドレイン領域上に複数のアモルファスシリコ
    ンレイヤを形成するようにＳＥＧプロセスを実行し、 ウエハの全上面上に金属レイヤを形成し、 前記金属レイヤと前記アモルファスシリコンレイヤの各
    々との間の反応から金属シリサイドレイヤを形成させる
    ようにアニールプロセスを実行し、 前記金属レイヤの非反応部分を除去し、 ウエハの全上面上に誘電レイヤを形成し、そして前記第
    １ＦＥＴのソース／ドレイン領域の一方に電気的に接続
    される容量性要素を前記誘電レイヤ上に形成する各ステ
    ップを備えたデュアルゲートＣＭＯＳ構造を有するタイ
    プの組込みＤＲＡＭデバイス組立方法。
  11. 【請求項１１】 第１および第２ソース／ドレイン領域
    が、 前記基板の選択部分に不純物要素を添加するようにイオ
    ン注入プロセスを実行し、そして前記第１および第２ソ
    ース／ドレイン領域に添加された不純物を活性化するよ
    うに、前記サイドウォールスペーサの形成前にアニール
    プロセスを実行する各ステップによって形成される請求
    項１０記載のデュアルゲートＣＭＯＳ構造を有するタイ
    プの組込みＤＲＡＭデバイス組立方法。
  12. 【請求項１２】 前記ＳＥＧプロセスは５００〜９００
    ℃の温度で実行される請求項１０記載のデュアルゲート
    ＣＭＯＳ構造を有するタイプの組込みＤＲＡＭデバイス
    組立方法。
  13. 【請求項１３】 前記金属レイヤは高融点金属により形
    成される請求項１０記載のデュアルゲートＣＭＯＳ構造
    を有するタイプの組込みＤＲＡＭデバイス組立方法。
  14. 【請求項１４】 前記金属レイヤはチタニウムにより形
    成される請求項１３記載のデュアルゲートＣＭＯＳ構造
    を有するタイプの組込みＤＲＡＭデバイス組立方法。
  15. 【請求項１５】 前記アニールプロセスはＲＴＰにより
    なる請求項１０または１４記載のデュアルゲートＣＭＯ
    Ｓ構造を有するタイプの組込みＤＲＡＭデバイス組立方
    法。
  16. 【請求項１６】 前記金属レイヤの非反応部分を除去す
    るステップは、ウエハがＨ2Ｏ2およびＮＨ4ＯＨ の水溶
    液に浸されるウエットエッチングプロセスを実行するこ
    とによってなされる請求項１０記載のデュアルゲートＣ
    ＭＯＳ構造を有するタイプの組込みＤＲＡＭデバイス組
    立方法。
JP10208053A 1998-05-12 1998-07-23 組込みｄｒａｍデバイス組立方法およびデュアルゲートｃｍｏｓ構造を有するタイプの組込みｄｒａｍデバイス組立方法 Pending JPH11330417A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW87107281 1998-05-12
TW87107281 1998-05-12

Publications (1)

Publication Number Publication Date
JPH11330417A true JPH11330417A (ja) 1999-11-30

Family

ID=21630082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10208053A Pending JPH11330417A (ja) 1998-05-12 1998-07-23 組込みｄｒａｍデバイス組立方法およびデュアルゲートｃｍｏｓ構造を有するタイプの組込みｄｒａｍデバイス組立方法

Country Status (2)

Country Link
US (1) US6107154A (ja)
JP (1) JPH11330417A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
US7884480B2 (en) 2002-10-07 2011-02-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429124B1 (en) 1999-04-14 2002-08-06 Micron Technology, Inc. Local interconnect structures for integrated circuits and methods for making the same
JP2001127270A (ja) * 1999-10-27 2001-05-11 Nec Corp 半導体装置及びその製造方法
US6319772B1 (en) * 2000-10-30 2001-11-20 Chartered Semiconductor Manufacturing Ltd. Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer
US6261894B1 (en) * 2000-11-03 2001-07-17 International Business Machines Corporation Method for forming dual workfunction high-performance support MOSFETs in EDRAM arrays
US6602786B2 (en) * 2001-03-16 2003-08-05 International Rectifier Corporation One-step process for forming titanium silicide layer on polysilicon
SG121692A1 (en) * 2001-07-31 2006-05-26 Inst Materials Research & Eng Improvements in or relating to silicidation techniques
DE10137678A1 (de) * 2001-08-01 2003-02-27 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich
KR100418928B1 (ko) 2001-10-24 2004-02-14 주식회사 하이닉스반도체 엠디엘 반도체 소자의 제조 방법
JP2004039866A (ja) * 2002-07-03 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
US7012024B2 (en) * 2003-08-15 2006-03-14 Micron Technology, Inc. Methods of forming a transistor with an integrated metal silicide gate electrode
JP4308625B2 (ja) * 2003-11-07 2009-08-05 パナソニック株式会社 メモリ混載半導体装置及びその製造方法
US20090057810A1 (en) * 2007-09-05 2009-03-05 Victor Verdugo Method of Fabricating an Integrated Circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2758444B2 (ja) * 1989-07-14 1998-05-28 沖電気工業株式会社 半導体装置の製造方法
JPH03297148A (ja) * 1990-04-16 1991-12-27 Fujitsu Ltd 半導体装置の製造方法
US5212112A (en) * 1991-05-23 1993-05-18 At&T Bell Laboratories Selective epitaxy of silicon in silicon dioxide apertures with suppression of unwanted formation of facets
JP3103159B2 (ja) * 1991-07-08 2000-10-23 株式会社東芝 半導体装置
JPH05136415A (ja) * 1991-11-11 1993-06-01 Canon Inc 電界効果トランジスター及びその製造方法
JP2833468B2 (ja) * 1994-02-17 1998-12-09 日本電気株式会社 半導体装置の製造方法
JP2978736B2 (ja) * 1994-06-21 1999-11-15 日本電気株式会社 半導体装置の製造方法
JP2861869B2 (ja) * 1994-10-12 1999-02-24 日本電気株式会社 半導体装置の製造方法
JPH0945907A (ja) * 1995-07-28 1997-02-14 Nec Corp 半導体装置の製造方法
JPH09116113A (ja) * 1995-08-15 1997-05-02 Sony Corp 半導体装置及びその製造方法
US5940699A (en) * 1996-02-26 1999-08-17 Sony Corporation Process of fabricating semiconductor device
JPH09298300A (ja) * 1996-03-05 1997-11-18 Sony Corp 半導体装置の製造方法
JPH09321304A (ja) * 1996-03-22 1997-12-12 Seiko Epson Corp Ｍｏｓ素子を含む半導体装置およびその製造方法
JP2925008B2 (ja) * 1997-01-30 1999-07-26 日本電気株式会社 半導体装置の製造方法
US5902125A (en) * 1997-12-29 1999-05-11 Texas Instruments--Acer Incorporated Method to form stacked-Si gate pMOSFETs with elevated and extended S/D junction
US5970352A (en) * 1998-04-23 1999-10-19 Kabushiki Kaisha Toshiba Field effect transistor having elevated source and drain regions and methods for manufacturing the same
US5994191A (en) * 1998-07-09 1999-11-30 Advanced Micro Devices, Inc. Elevated source/drain salicide CMOS technology

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
US7579249B2 (en) 2002-08-02 2009-08-25 Samsung Electronics Co., Ltd. Methods for fabricating DRAM semiconductor devices including silicon epitaxial and metal silicide layers
US7884480B2 (en) 2002-10-07 2011-02-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
US8072074B2 (en) 2002-10-07 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing same

Also Published As

Publication number Publication date
US6107154A (en) 2000-08-22

Similar Documents

Publication Publication Date Title
US7833847B2 (en) Method of forming semiconductor device having stacked transistors
KR100296004B1 (ko) 반도체장치및그제조방법
US7229893B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
US8158483B2 (en) Semiconductor device and its manufacturing method
US6576512B2 (en) Method of manufacturing an EEPROM device
US6879009B2 (en) Integrated circuit with MOSFETS having bi-layer metal gate electrodes
US6709926B2 (en) High performance logic and high density embedded dram with borderless contact and antispacer
US7332407B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
US5930618A (en) Method of Making High-K Dielectrics for embedded DRAMS
US6214656B1 (en) Partial silicide gate in sac (self-aligned contact) process
US6657265B2 (en) Semiconductor device and its manufacturing method
KR101377705B1 (ko) 단위 면적당 고 커패시턴스를 갖는 커패시터를 포함하는 반도체 소자를 제조하기 위한 방법
US6107154A (en) Method of fabricating a semiconductor embedded dynamic random-access memory device
US6337240B1 (en) Method for fabricating an embedded dynamic random access memory
US7622348B2 (en) Methods for fabricating an integrated circuit
US7217610B2 (en) Method for fabricating a semiconductor product with a memory area and a logic area
US6472265B1 (en) Method for manufacturing embedded dynamic random access memory
US6815768B1 (en) Semiconductor integrated circuit device incorporating memory cell transistor and logic transistor, and method of manufacturing the same
US8143651B2 (en) Nested and isolated transistors with reduced impedance difference
JPH08236480A (ja) 半導体装置及びその製造方法
GB2330002A (en) Fabrication of integrated circuits having DRAMs and logic circuits

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19991221