JPH06151736A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Abstract
とともに、ゲ−ト電極を覆う絶縁膜をコンタクトの開孔
時に減少されること無くゲ−トセルフアラインコンタク
ト(SAC)を形成する。 【構成】 半導体基板1に形成されたポリシリコンから
なる配線10のゲ−ト電極3の上に形成される部分に
は、ポリシリコン膜5が形成されているので、配線10
は、この部分で厚くなっている。したがって、配線に注
入される不純物がゲ−ト電極へド−プされるのが防止さ
れる。また、ポリシリコンゲ−トを有する半導体基板1
にゲ−トSACを形成する際にゲ−ト電極3上に形成し
た絶縁膜4の上にポリシリコン膜5を形成して、この絶
縁膜4がオ−バ−エッチングされるのを防止する。
Description
装置に係り、特にゲ−ト上に形成された微細化された配
線構造を有する半導体集積回路装置の構造及び製造方法
に関するものである。
化は著しく、高度な微細化技術が必要になっている。と
くにメモリなどに多用されるMOS型構造の半導体集積
回路装置は、1つのウエルに複数のゲ−ト電極が併置さ
れておりその間は、微細化によって益々狭くなってきて
いる。そのために、半導体基板内の活性領域に接続され
外部の半導体基板上を介して他の領域に接続する配線
は、ゲ−ト電極間にコンタクト孔を設ける、いわゆる、
ゲ−トセルフアラインコンタクト(ゲ−トSAC)を利
用している。従来、このゲ−トセルフアラインコンタク
トを形成する場合は下地の半導体基板とコンタクトをと
る配線が、MOSトランジスタのゲ−ト電極とショ−ト
しないようにゲ−ト電極の上部及び側部を半導体基板上
に形成されている層間絶縁膜よりもエッチング速度の遅
い絶縁膜で覆い、コンタクトを開孔してもゲ−ト電極と
配線の間には、十分な厚さの絶縁膜が残るようにしてい
た。
バ−エッチング時間を長くしていくとゲ−ト電極の上部
及び側部の絶縁膜は減少していくので、プロセスマ−ジ
ンはあまり無い。これを改善し、絶縁膜がより確実に残
る方法として、ゲ−ト電極を絶縁膜で覆った後、全面に
絶縁膜と多結晶シリコン膜を堆積し、その上に平坦化の
ための絶縁膜を堆積してメルトした後、多結晶シリコン
膜上の絶縁膜を多結晶シリコンと選択比のとれるエッチ
ング方法で除去し、続いてこの多結晶シリコン膜を除去
する方法がある。こうすることで、ゲ−ト電極を覆って
いる絶縁膜が、エッチングされること無く、半導体基板
とのコンタクトを形成する部分の層間絶縁膜厚をゲ−ト
電極を覆っている絶縁膜よりかなり薄くすることができ
るので、ある程度オ−バ−エッチングしてもゲ−ト電極
の周囲には十分な厚さの絶縁膜を残すことができる。
メモリなどに用いる半導体集積回路装置の製造工程断面
図を示したものである。例えば、LOCOS法などでN
型シリコン半導体基板1に素子分離領域16を形成した
後、Pウエル領域21を形成する。次いで、例えば、熱
酸化などによるSiO2 のゲ−ト酸化膜2を半導体基板
1全面に形成する。ゲ−ト酸化膜2の上に多結晶シリコ
ンなどのゲ−ト電極3が1対形成される。ゲ−ト電極の
多結晶の上にMoやWなどの高融点金属のシリサイド膜
を堆積させてゲ−ト電極の低抵抗化を図ることも行われ
ている。この従来例ではゲ−ト電極3は、図17に示す
ように多結晶シリコン膜31の上にWSi2 膜32が形
成されている。ゲ−ト電極3の多結晶シリコンには、B
又はPを高濃度に拡散し抵抗を下げる。このゲ−ト電極
3は、SiO2 などの絶縁膜4によって被覆されてい
る。次ぎに、例えば、イオン注入によってN型不純物を
半導体基板1のウエル領域21に注入してゲ−ト電極3
が形成されている半導体基板1の領域の両脇にN型ソ−
ス/ドレイン領域22を形成する。
絶縁膜4を被覆するように、例えばSi3 N4 のような
絶縁膜23が半導体基板1表面を被覆し、さらに、この
上に多結晶シリコン膜24を堆積させる。次にこの多結
晶シリコン膜24の上に膜厚のBPSG(Boron Phosph
arus Silicate Glass)膜8を形成する。次ぎに、BPS
G膜8の表面は、メルトされて平坦化される。そして、
平行に形成されているゲ−ト間の所定の領域を除いてフ
ォトレジスト9を施し、BPSG膜8が露出している部
分をRIEなどの異方性エッチングによって開口しコン
タクト孔25を形成する。このコンタクト孔25は、ゲ
−ト電極3の上にもかかるように比較的広く開口する。
このエッチング速度は、多結晶シリコン24より表面が
平坦化されたBPSGからなる絶縁膜8の方が20倍程
度速いので、BPSG膜8にコンタクト孔25を形成し
たときにBPSG膜8がほぼ完全に開口されても、BP
SG膜8の下の多結晶シリコン膜24は、殆どエッチン
グされずに残る(図17)。
コン膜24は、エッチング除去し、絶縁膜23を露出さ
せる。次ぎに、ゲ−ト電極3、その上の絶縁膜4及び絶
縁膜23を被覆する多結晶シリコン24を大体800〜
850℃程度の高温で加熱酸化処理して、多結晶シリコ
ン膜24をシリコン酸化物に変えてBPSG膜8の一部
にする(図18)。次ぎに、RIEなどの異方性エッチ
ングなどにより、コンタクト孔25内の絶縁膜23及び
ゲ−ト酸化膜2をエッチング除去し、半導体基板1の表
面を露出させると共に、絶縁膜23からコンタクト孔2
5内においてゲ−ト電極の絶縁側壁26を形成する。そ
の時、ゲ−ト電極3を被覆する絶縁膜4は、エッチング
により少し削られている。次いで、半導体基板1のソ−
ス/ドレイン領域22に接続される配線10がコンタク
ト孔25及び平坦化されたBPSG膜8の上に形成する
(図19)。配線10は、例えば、多結晶シリコン膜か
らなり、その上にWSi2 のような高融点金属のシリサ
イド膜を形成して複合膜にすることもできる。多結晶シ
リコン膜には、イオン注入などにより、B又はPを高濃
度に拡散しその抵抗を低くしている。
S型半導体装置においては、ゲ−ト電極を構成する多結
晶シリコン膜やゲ−トSACに形成された配線の多結晶
シリコン膜にはBやPなどの不純物を高濃度に拡散して
その抵抗を下げているが、この配線の多結晶シリコン膜
に不純物を拡散するには、イオン注入法を用いている。
この配線がゲ−ト電極4上に配置している場合には、イ
オンが配線を通してその下のゲ−ト電極に入り過剰な不
純物が不必要に増加したり、あるいは、ゲ−ト電極に入
る不純物の導電型が元からゲ−ト電極に存在する不純物
の導電型と異なると実質的に不純物が減少したことにな
り、安定したゲ−ト特性が得られなくなる。また、前述
の第1の従来方法では、ゲ−ト電極を覆う絶縁膜とその
上に堆積された層間絶縁膜とのエッチング選択比が十分
取れないために、コンタクト開孔時のオ−バ−エッチン
グ時間が長くなると、ゲ−ト電極を覆う絶縁膜が薄くな
り、最悪の場合無くなってしまうので、コンタクトをと
る配線とゲ−ト電極とがショ−トしてしまう。このショ
−トを防止するために、前述の第2の従来方法では、多
結晶シリコン膜を用いるためにオ−バ−エッチングに対
するマ−ジンは、向上するが、多結晶シリコン膜が導電
性のために、何らかの方法で絶縁膜であるシリコン酸化
膜に変化させる必要がある。
孔の開孔時にこの多結晶シリコン膜でエッチングがスト
ップしてしまい、下地の半導体基板とコンタクトが取れ
なかったり、コンタクトが取れてもこの多結晶シリコン
膜を通して他のコンタクトと短絡してしまう恐れがあ
る。さらに、多結晶シリコン膜を酸化するには、通常高
温の酸化性雰囲気中である時間熱処理を行う必要がある
が、素子の微細化によりプロセスの低温化が進むと、こ
の多結晶シリコン膜を完全に酸化するのは難しくなり、
ゲ−トセルフアラインコンタクトを形成するのが困難に
なる。本発明は、このような事情によって成されたもの
であり、安定したゲ−ト電極を提供すると共に、ゲ−ト
電極を覆う絶縁膜をコンタクトの開孔時に減少されるこ
と無くゲ−トSACを形成する方法を提供する。
に設けられる多結晶又はアモルファスシリコン膜を有す
る配線のゲ−ト電極の上に配置される部分は、この配線
の他の部分より厚くしまた、少なくとも多結晶又はアモ
ルファスシリコン膜を有するゲ−ト電極を備えた半導体
基板にゲ−トSACを形成する際に前記ゲ−ト電極上に
形成した絶縁膜の上に多結晶又はアモルファスシリコン
膜を形成することを特徴としている。
導体基板と、前記半導体基板上に形成されたゲ−ト酸化
膜と、前記ゲ−ト酸化膜の上に形成された少なくとも多
結晶シリコン膜又はアモルファスシリコン膜を含むゲ−
ト電極と、前記ゲ−ト電極上に形成された第1の絶縁膜
と、前記第1の絶縁膜上に形成された多結晶シリコン膜
又はアモルファスシリコン膜と、前記第1の絶縁膜上に
形成された多結晶シリコン膜又はアモルファスシリコン
膜の表面が露出するように前記半導体基板上に形成さ
れ、かつ、表面が平坦化された第2の絶縁膜と、前記第
2の絶縁膜に形成され、その側壁の一部が、前記ゲ−ト
電極、前記第1の絶縁膜及びこの絶縁膜上の前記多結晶
シリコン膜又はアモルファスシリコン膜からなる積層体
の側壁の一部であるコンタクト孔と、少なくとも多結晶
シリコン膜又はアモルファスシリコン膜を有し、この多
結晶シリコン膜又はアモルファスシリコン膜が前記第1
の絶縁膜上の前記多結晶シリコン膜又はアモルファスシ
リコン膜に接し、かつ、前記第2の絶縁膜上及び前記コ
ンタクト孔内に配置された配線とを備えていることを特
徴としている。前記ゲ−ト電極、前記第1の絶縁膜及び
この絶縁膜上の前記多結晶シリコン膜又はアモルファス
シリコン膜からなる前記積層体は少なくとも2つ形成さ
れ、前記コンタクト孔は、前記積層体の間に形成される
ことが可能である。前記コンタクト孔内の前記積層体に
は絶縁側壁を形成することができる。前記ゲ−ト電極の
前記多結晶シリコン膜又はアモルファスシリコン膜及び
前記配線の前記多結晶シリコン膜又はアモルファスシリ
コン膜には不純物をイオン注入させることができる。
方法は、半導体基板上にゲ−ト酸化膜を形成する工程
と、前記ゲ−ト酸化膜上に第1の導電膜を形成する工程
と、前記第1の導電膜上に第1の絶縁膜を形成する工程
と、前記第1の絶縁膜上に第2の導電膜を形成する工程
と、前記第2の導電膜、前記第1の絶縁膜及び前記第1
の導電膜をエッチングして前記第1の絶縁膜及び前記第
2の導電膜に被覆された第1の導電膜のゲ−ト電極を形
成する工程と、前記第2の導電膜を被覆するように前記
半導体基板上に第2の絶縁膜を形成する工程と、前記第
2の絶縁膜の表面を前記第2の導電膜が露出するまで除
去してその表面を平坦化する工程と、前記第2の絶縁膜
の除去されなかった部分の所定の領域を、一部を前記ゲ
−ト電極をマスクとしてエッチングし、自己整合的にコ
ンタクト孔を形成して前記半導体基板表面を露出させる
工程と、前記第2の導電膜上、前記第2の絶縁膜上及び
前記コンタクト孔内に前記半導体基板に接する配線を形
成する工程を備えていることを特徴としている。前記ゲ
−ト電極、前記第1の絶縁膜及び第2の導電膜からなる
積層体の側面に絶縁側壁を形成する事ができる。前記第
2の絶縁膜の除去されなかった部分の所定の領域を、前
記ゲ−ト電極をマスクとしてエッチングし、自己整合的
にコンタクト孔を形成して前記半導体基板表面を露出さ
せる工程において、前記第2の絶縁膜を前記コンタクト
孔の側面に残して絶縁側壁を形成することができる。
厚くすることによって配線に注入される不純物のゲ−ト
電極へのド−プが防止される。また、前記多結晶または
アモルファスシリコン膜は、ゲ−トSACを形成される
ときにゲ−ト電極上の絶縁膜がオ−バ−エッチングされ
るのを防止するストッパとして用いられる。
する。まず、図1を参照して第1の実施例を説明する。
図は、本発明に係るSRAMメモリのPウエル内に形成
された素子の断面図である。半導体装置の高集積化に伴
って、例えば、この様なメモリに用いるMOSトランジ
スタのゲ−ト間は短くなる一方であり、半導体基板の内
部回路と半導体基板上に形成されている配線とを電気接
続するために形成されるゲ−ト間の絶縁膜のコンタクト
孔は、この実施例のようにゲ−トSACを用いるのが一
般的になっている。N型シリコン半導体基板1には、例
えば、LOCOS法による素子分離領域16が形成され
ており、その領域内には、Pウエル21が形成されてい
る。Pウエル内には、MOSトランジスタのN型のソ−
ス/ドレイン領域22が形成されている。半導体基板1
表面には、ゲ−ト酸化膜2が後述するコンタクト孔25
内のコンタクト部を除いて形成されている。ゲ−ト酸化
膜2の上には、多結晶シリコンのゲ−ト電極3を形成す
る。この多結晶シリコン中にはB又はPなどの不純物が
イオン注入されていてその抵抗を低くしている。その不
純物濃度は、特性によって調整されており、ゲ−ト電極
が形成されたときに拡散される。
2 などの絶縁膜4を形成する。この上にさらに500〜
3000オングストロ−ム厚程度の多結晶シリコン膜5
が形成されている。このゲ−ト電極3、絶縁膜4及び多
結晶シリコン膜5の積層体が形成されている部分及びコ
ンタクト孔25以外は、エッチバックして平坦化されて
いるBPSG膜8が形成されている。その厚さは、この
積層体とほぼ同じである。この積層体は、その表面をS
iO2 などの絶縁膜7で被覆されている。そして、この
BPSG膜8のコンタクト孔25が2つのゲ−ト電極間
に形成されている。コンタクト孔25の内側面には絶縁
側壁26が形成されている。このソ−ス/ドレイン領域
22に接続するように多結晶シリコンからなる配線10
をゲ−ト電極3上の多結晶シリコン膜5、BPSG膜8
及びコンタクト孔25内に形成する。配線10の多結晶
シリコンにはPをイオン注入などでド−プしてその抵抗
を小さくする。この配線10や絶縁膜8を被覆するよう
にBPSG膜などからなる層間絶縁膜12を形成する。
形成して多結晶シリコン膜10を露出させ、このコンタ
クト孔と層間絶縁膜12上に金属配線14を形成して多
結晶シリコン膜10と電気接続させる。金属配線14
は、SiやCuを含むアルミ合金からなり、バリアメタ
ルとして一般にTi/TiNなどの積層下地金属配線膜
13を金属配線14と配線10との間に形成する。この
金属配線14を被覆するようにPSG(Phospho-silica
te Glass) などからなる絶縁保護(パッシベ−ション)
膜15を形成する。この様にゲ−ト電極3の上に形成さ
れている絶縁膜4の上の多結晶シリコン膜5は、その表
面が一部製造工程中のエッチング処理によって薄くなっ
ているが、500〜3000オングストロ−ム程度の厚
さがある。そして、多結晶シリコン膜5とその上の多結
晶シリコンの配線10は、同じ材料で出来ているので、
実質的に、この配線10は、ゲ−ト電極上において50
0〜3000オングストロ−ム程度膜厚になっている事
になる。したがって、配線10の多結晶シリコン膜に不
純物をド−プする場合でもその不純物がゲ−ト電極3に
まで到達しないので、不純物の混入によるMOSトラン
ジスタのしきい値電圧が変化するなどトランジスタ特性
を変えることはない。また、ゲ−ト電極3の不純物と配
線10の不純物の導電型が同じであっても互いに異なっ
ていても相互に影響を受けることはない。そのために配
線10の不純物の導電型は、ゲ−ト電極3にド−プされ
ている不純物の導電型を考慮すること無く、任意に決定
できる。
の半導体集積回路装置の製造方法を説明する。これら図
は、半導体装置の製造工程断面図である。例えば、1〜
10Ωcmの抵抗率のN型シリコン半導体基板1に素子
分離領域16を形成した後、フォトリソグラフィとイオ
ン注入法を用いて、例えば、1×1015〜1×1017c
m-3程度の不純物濃度のPウェル領域21を形成する。
この素子分離領域はLOCOS法により形成してもよい
し、半導体基板1にトレンチを形成しその中に絶縁物を
埋め込む素子分離法により形成しても良い。またPウェ
ルの形成は、素子分離領域の形成前に行っても良い。続
いて、例えば、50〜200Aの厚さのゲート酸化膜2
を形成し、フォトリソグラフィとイオン注入法を用いて
MOSトランジスタのしきい値電圧を合わせるのに必要
なチャネルイオンを注入した後、ゲート電極となる多結
晶シリコン膜3を例えば1000〜4000オングスト
ロ−ム程度堆積する。続いて、この多結晶シリコン膜3
中にフォトリソグラフィとイオン注入法またはリン雰囲
気中でのアニール処理により1×1019から5×1021
cm-3程度の濃度になるように不純物をドーピングす
る。
ン膜であるが、上にモリブデンやタングステンやチタン
などの高融点金属のシリサイド膜を堆積させて低抵抗化
をはかっても良い。引き続き酸素や窒素を含む絶縁膜4
を例えば500〜3000オングストロ−ム程度堆積
し、続いて、多結晶シリコン膜5を例えば500〜30
00オングストロ−ム程度堆積する。これらの膜の堆積
は、常圧やLPなどのCVD法を用いても良いし、スパ
ッタリング法を用いても良い(図2)。次に多結晶シリ
コン膜5の上にフォトレジスト6を形成し、これをパタ
−ニングする。そして、フォトリソグラフィと異方性エ
ッチングを用いて、多結晶シリコン膜5、次に絶縁膜
4、最後に多結晶シリコン膜3をエッチングしてゲート
電極を形成する(図3)。その後、フォトレジスト6を
剥離し、必要により、例えば、800〜900℃の酸素
雰囲気中で10〜60分程度熱処理を行って、ゲ−ト電
極3、絶縁膜4及び多結晶シリコン膜5表面を絶縁膜7
で被覆する。続いて、MOSトランジスタのソース/ド
レイン領域の形成のために、フォトリソグラフィとイオ
ン注入法を用いて、例えば、Asを30〜80KeVの
加速電圧、ド−ズ量1×1016cm-2程度でイオン注入
する。
前後に絶縁膜を、例えば、500〜2000オングスト
ロ−ム程度堆積し、全面をRIEなどの異方性エッチン
グによりエッチングし、ゲート電極の側部にこの絶縁膜
からなる側壁を形成しても良い。続いて、不純物活性化
のためのアニールを、例えば、800〜900℃で10
〜30分程度窒素雰囲気中で行ってソ−ス/ドレイン領
域22を半導体基板1表面領域に形成後、絶縁膜8を3
000〜12000オングストロ−ム程度堆積する。こ
のときは、ステップカバッレジの良いLPCVD法を用
いると良い。このときの絶縁膜は、シリコン酸化膜や窒
化膜でも良いし、BやPなどの不純物を1×1020〜5
×1021cm-3程度含むシリコン酸化膜でも良いし、そ
れらを組み合わせた多層膜でも良い(図4)。
ング速度が速く、多結晶シリコン膜5に対してはエッチ
ング速度が遅いエッチング方法を用いて、多結晶シリコ
ン膜5が露出するまで絶縁膜8をエッチバックする。こ
のエッチバックは、RIE(Reactive Ion Etching)と呼
ばれるプラズマガスを用いた方法でも良いし、ポリッシ
ュと呼ばれる研磨剤を用いた機械的科学的研磨方法によ
りエッチングしても良い。いずれにしても多結晶シリコ
ン膜5をエッチングストッパとしてエッチングし、平坦
化を行う(図5)。例えば、RIEを用いてエッチング
を行う場合、多結晶シリコンに対するエッチング速度は
遅く、多結晶シリコンに対するエッチング速度を1とし
た場合に、BPSG、Si3 N4 、CVDSiO2 など
は、大体10〜20の速度でエッチングされる。
ゲート電極間にコンタクト孔をパターニングしてフォト
レジスト9を形成する。このとき、ゲートSACである
から当然コンタクト孔はゲート電極3上にかかる形とな
る。次に、多結晶シリコン膜5に対してはエッチング速
度が遅いエッチング法により、コンタクト孔25を開孔
する。このとき多結晶シリコン膜5は殆どエッチングさ
れていないためゲート電極3の側部には絶縁膜8により
側壁26が自動的に形成される。この自動的に形成され
る側壁26により、ゲート電極3とコンタクト開孔後に
堆積する多結晶シリコン膜が電気的に絶縁される。ここ
の電気的絶縁は、ゲートSACを実現する上で重要であ
るが、特に絶縁のために側壁を形成する工程を設けなく
ても、コンタクト開孔時に自動的に設けられるので工程
数の削減にもつながる(図6)。次に、フォトレジスト
9を剥離した後、多結晶シリコン膜10を堆積する。続
いて、フォトリソグラフィとイオン注入法を用いて多結
晶シリコン膜10に、例えば、Pを30〜60KeV、
ド−ズ量1×1015〜1×1016cm-2程度でイオン注
入する。フォトレジスト9を剥離させた後、モリブデン
やタングステンやチタンなどの高融点金属のシリサイド
膜を堆積させて低抵抗化をはかることもできる(図
7)。
ングを用いて、フォトレジスト11を形成して堆積した
多結晶シリコン膜10をパターニングする。このときエ
ッチングストッパーとして用いた多結晶シリコン膜5
は、多結晶シリコン膜10の下にある部分以外は除去さ
れる。従来は、高温の酸素雰囲気中で酸化することによ
り、多結晶シリコン膜5を絶縁膜であるシリコン酸化膜
に酸化していたが、本発明ではそのようにストッパー層
を除去するような工程は必要なく、熱処理時間も短くな
るためにMOSトランジスタを作成するために有利であ
る。特に、多結晶シリコンのエッチングストッパ5を除
去する必要がないことが半導体装置の製造を有利にして
いる。フォトレジスト11を剥離してから、例えば、8
00〜900℃で10〜30分程度酸素或いは窒素雰囲
気中で熱処理を行う(図8)。その後、層間絶縁膜12
を半導体基板1上に堆積し、配線となる多結晶シリコン
膜10を被覆する。この層間絶縁膜12は、シリコン酸
化膜や窒化膜でも良いし、BやPなどの不純物を1×1
020〜1×1021cm-3程度含むシリコン酸化膜でも良
く、また、これらを組合わせた多層膜でもよい(図
9)。
チングを用いて、層間絶縁膜12にコンタクトを開孔
し、例えば、TiやTiNなどの下地金属配線膜13及
びその上のAl−Si−Cu合金などからなる金属配線
14を層間絶縁膜12上及びコンタクト内の配線10の
上にスパッタリングにより堆積刷る。これをフォトリソ
グラフィと異方性エッチングでパタ−ニングし、300
〜500℃程度の水素を含む不活性ガス雰囲気中で、例
えば、10〜60分程度の熱処理を行い、その後燐珪酸
ガラスやシリコン窒化膜やこれらの多層膜などからなる
絶縁保護(パッシベ−ッション)膜15を堆積させる。
以上、NMOS集積回路に用いた例を説明したが、不純
物の導電型を逆にしてPMOS集積回路に適用する事
も、両者を有するCMOS集積回路や他のMOSトラン
ジスタを有するすべての集積回路に適用可能である。
実施例について説明する。前の実施例は、1素子領域内
に形成された2つのMOSトランジスタのゲ−ト電極間
のゲ−トSACに形成された配線構造に係るものである
が、ここでは、CMOS構造の集積回路に形成されたゲ
−トSAC内の配線構造に関する。半導体装置の微細化
に伴い半導体集積回路が形成される半導体基板内の素子
が形成されるウエル領域も当然狭くなり、そのウエル内
の素子とコンタクトを介して電気接続する配線も非常に
小さな領域に形成しなくてはならないので、ゲ−トSA
Cを利用することは必要である。半導体基板には、例え
ば、抵抗率が1〜10Ωcm程度のN型シリコン半導体
基板1を用い、この半導体基板1に、例えば、埋込み構
造の素子分離領域16を形成してからフォトリソグラフ
ィとイオン注入法を用いてPウエル領域21を形成す
る。そして、半導体基板1上には、熱酸化などにより5
0〜200オングストロ−ム厚程度のゲ−ト酸化膜2を
形成する。次に、2000オングストロ−ム厚程度の多
結晶シリコン膜31をゲ−ト酸化膜2上に堆積する。こ
の多結晶シリコン膜31には、Pなどの不純物をイオン
注入し拡散する。多結晶シリコンに代えてアモルファス
シリコンを用いることができる。多結晶シリコン膜31
の上に次は、1000オングストロ−ム厚程度のWSi
2 膜32を堆積させ、その上に2000オングストロ−
ム厚程度のSiO2 の絶縁膜4を形成し、さらにその上
に1000オングストロ−ム厚程度の多結晶シリコン膜
5を堆積させる(図10)。
ファスシリコンを用いることができる。これらの膜の形
成には、CVDやスパッタリングなどを利用する。次
に、これらの積層膜をフォトリソグラフィと異方性エッ
チングによりパタ−ニングしてPウエル21上及び半導
体基板1上に多結晶シリコン膜31及びWSi2 膜32
から構成されるゲ−ト電極3及びその上のSiO2 膜4
とストッパとなる多結晶シリコン膜5を形成する。続い
て、半導体基板1表面に形成されているゲ−ト電極3、
絶縁膜4及び多結晶シリコン膜5の積層体を被覆するよ
うに窒化シリコン(Si3 N4 )膜を形成する。そし
て、この窒化シリコン膜をRIEなどの異方性エッチン
グによりエッチング処理を行ってこの積層体に窒化シリ
コンからなる絶縁側壁26を施す(図11)。次いで、
MOSトランジスタのソ−ス/ドレイン領域を形成す
る。Pウエル21には、Asなどをイオン注入してN型
ソ−ス/ドレイン領域22を形成し、半導体基板1に
は、Bをイオン注入してP型ソ−ス/ドレイン領域22
1を形成する。続いて、これら積層体を含めて半導体基
板表面をSiO2 絶縁膜7で被覆し、その上にBPSG
膜8を膜厚に形成する(図12)。
エッチング速度が速く、多結晶シリコン膜5に対しては
エッチング速度の遅いRIEなどのエッチング方法によ
り、多結晶シリコン膜5が露出するまでBPSG膜8を
エッチバックし、BPSG膜8の表面を平坦化する。こ
の時、多結晶シリコン膜5は、エッチングストッパとし
て利用される(図13)。次ぎに、平坦化されたBPS
G膜8上にパタ−ニングされたフォトレジスト9を形成
し、RIEなどの異方性エッチングを用いてコンタクト
孔25を形成する。このコンタクト孔25は、Pウエル
21のゲ−ト電極に近接したゲ−トSACであり、この
ゲ−ト電極上にかかる形となる。やはり多結晶シリコン
膜5は、殆どエッチングされないので、前記絶縁側壁2
6は、コンタクト孔25内の絶縁側壁26として残る
(図14)。
されたBPSG膜8及びコンタクト孔25内等に堆積さ
せて、ソ−ス/ドレイン領域22と多結晶シリコン膜1
01を接続する。この多結晶シリコン膜101には、P
など不純物をイオン注入してその抵抗値を調整する。そ
して、多結晶シリコン101の上にWSi2 膜102を
堆積し、この多結晶シリコン膜101とWSi2 膜10
2とで配線10を形成する(図15)。次ぎに、配線1
0を被覆するようにCVDSiO2 の層間絶縁膜12を
半導体基板1上に形成し、ここにもコンタクト孔を設け
る。そして、例えば、TiNの下地金属配線膜13とそ
の上にAl−Si−Cu合金の金属配線14を形成し、
これらと金属配線10とを電気的に接続する。そして、
金属配線14をPSGなどのパッシベ−ション膜15で
保護する(図16)。
シリコン膜5は、ゲ−ト電極3の上に配置される多結晶
シリコン膜101を含む配線10のゲ−ト電極上の部分
の厚さを大きくすると共に、コンタクト孔を形成する際
のエッチングに対するエッチングストッパとして大きな
効果を有する。
ト電極に拡散される不純物濃度を正確に調整することが
できると共に、狭いゲ−ト電極間にコンタクトを形成す
るゲ−トSACが従来に比較して少ない工程で、しか
も、ゲ−トSAC形成のための熱工程をとくに必要とし
ない。また、絶縁膜を介してゲ−ト電極上に形成される
配線はその下地の絶縁膜が平坦化されているので、フォ
トリソグラフィやエッチングに対するプロセスマ−ジン
が広がる。
図。
図。
図。
図。
図。
図。
Claims (7)
- 【請求項1】 半導体基板と、 前記半導体基板上に形成されたゲ−ト酸化膜と、 前記ゲ−ト酸化膜の上に形成された少なくとも多結晶シ
リコン膜又はアモルファスシリコン膜を含むゲ−ト電極
と、 前記ゲ−ト電極上に形成された第1の絶縁膜と、 前記第1の絶縁膜上に形成された多結晶シリコン膜又は
アモルファスシリコン膜と、 前記第1の絶縁膜上に形成された多結晶シリコン膜又は
アモルファスシリコン膜の表面が露出するように前記半
導体基板上に形成され、その厚みが前記ゲ−ト電極と前
記第1の絶縁膜と前記第1の絶縁膜上に形成された多結
晶シリコン膜又はアモルファスシリコン膜の厚みの合計
とほぼ等しく、かつ、表面が平坦化された第2の絶縁膜
と、 前記第2の絶縁膜に形成され、その側壁の一部が、前記
ゲ−ト電極、前記第1の絶縁膜及びこの絶縁膜上の前記
多結晶シリコン膜又はアモルファスシリコン膜からなる
積層体の側壁の一部であるコンタクト孔と、 少なくとも多結晶シリコン膜又はアモルファスシリコン
膜を有し、この多結晶シリコン膜又はアモルファスシリ
コン膜が前記第1の絶縁膜上の前記多結晶シリコン膜又
はアモルファスシリコン膜に接し、かつ、前記第2の絶
縁膜上及び前記コンタクト孔内に配置された配線とを備
えていることを特徴とする半導体集積回路装置。 - 【請求項2】 前記ゲ−ト電極、前記第1の絶縁膜及び
この絶縁膜上の前記多結晶シリコン膜又はアモルファス
シリコン膜からなる前記積層体は少なくとも2つ形成さ
れ、前記コンタクト孔は、前記積層体の間に形成された
ことを特徴とする請求項1に記載の半導体集積回路装
置。 - 【請求項3】 前記コンタクト孔内の前記積層体には絶
縁側壁が形成されていることを特徴とする請求項1又は
請求項2に記載の半導体集積回路装置。 - 【請求項4】 前記ゲ−ト電極の前記多結晶シリコン膜
又はアモルファスシリコン膜及び前記配線の前記多結晶
シリコン膜又はアモルファスシリコン膜には不純物がイ
オン注入されていることを特徴とする請求項1乃至請求
項3のいずれかに記載の半導体集積回路装置。 - 【請求項5】 半導体基板上にゲ−ト酸化膜を形成する
工程と、 前記ゲ−ト酸化膜上に第1の導電膜を形成する工程と、 前記第1の導電膜上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に第2の導電膜を形成する工程と、 前記第2の導電膜、前記第1の絶縁膜及び前記第1の導
電膜をエッチングして前記第1の絶縁膜及び前記第2の
導電膜に被覆された第1の導電膜のゲ−ト電極を形成す
る工程と、 前記前記第2の導電膜を被覆するように前記半導体基板
上に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜の表面を前記第2の導電膜が露出する
まで除去してその表面を平坦化する工程と、 前記第2の絶縁膜の除去されなかった部分の所定の領域
を、一部を前記ゲ−ト電極をマスクとしてエッチング
し、自己整合的にコンタクト孔を形成して前記半導体基
板表面を露出させる工程と、 前記第2の導電膜上、前記第2の絶縁膜上及び前記コン
タクト孔内に前記半導体基板に接する配線を形成する工
程を備えていることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項6】 前記ゲ−ト電極、前記第1の絶縁膜及び
第2の導電膜からなる積層体の側面に絶縁側壁を形成す
る事を特徴とする請求項5に記載の半導体集積回路装置
の製造方法。 - 【請求項7】 前記第2の絶縁膜の除去されなかった部
分の所定の領域を、前記ゲ−ト電極をマスクとしてエッ
チングし、自己整合的にコンタクト孔を形成して前記半
導体基板表面を露出させる工程において、前記第2の絶
縁膜を前記コンタクト孔の側面に残して絶縁側壁を形成
することを特徴とする請求項5に記載の半導体集積回路
装置の製造方法。
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