KR100585629B1 - 신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한안티퓨징 방법 - Google Patents

신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한안티퓨징 방법 Download PDF

Info

Publication number
KR100585629B1
KR100585629B1 KR1020050010581A KR20050010581A KR100585629B1 KR 100585629 B1 KR100585629 B1 KR 100585629B1 KR 1020050010581 A KR1020050010581 A KR 1020050010581A KR 20050010581 A KR20050010581 A KR 20050010581A KR 100585629 B1 KR100585629 B1 KR 100585629B1
Authority
KR
South Korea
Prior art keywords
junction
electric field
antifuse
gate terminal
circuit
Prior art date
Application number
KR1020050010581A
Other languages
English (en)
Inventor
유형식
최석규
이종원
이현석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050010581A priority Critical patent/KR100585629B1/ko
Priority to US11/322,148 priority patent/US20060214261A1/en
Priority to JP2006024797A priority patent/JP2006216954A/ja
Priority to DE102006005674A priority patent/DE102006005674A1/de
Application granted granted Critical
Publication of KR100585629B1 publication Critical patent/KR100585629B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한 안티퓨징 방법이 게시된다. 본 발명의 안티퓨즈 회로는 MOS 구조로 형성되는 안티퓨즈 소자 및 상기 안티퓨즈 소자의 제1 접합과 제2 접합의 전계형성을 분리하여 제어하도록 구동되는 전계 제어부를 구비한다. 본 발명의 일실시예에 따른 안티퓨즈 회로 및 안티퓨징 방법에 의하면, 안티퓨즈 소자의 제1 접합과 제2 접합의 전계형성이 분리되어 제어됨으로써, 안티퓨즈 소자는 2개의 지점 모두에서 절연파괴가 가능할 수 있다. 따라서, 본 발명의 안티퓨즈 회로에서는, 종래기술의 안티퓨즈 회로에 비하여, 신뢰성이 현저히 증가된다. 또한, 안티퓨즈 소자의 게이트 단자가 띠 모양의 폐회로로 형성된다. 따라서, 게이트 단자의 절연파괴가 용이하게 수행될 수 있다.
안티퓨즈, 절연파괴, 전계, 분리, 신뢰성

Description

신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한 안티퓨징 방법{ANTI-FUSE CIRCUIT FOR IMPROVING RELIABILITY AND ANTI-FUSING METHOD USING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 안티퓨즈 회로를 나타내는 도면이다.
도 2는 도 1의 안티퓨즈 회로에서의 전계형성을 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 안티퓨즈 회로를 나타내는 도면이다.
도 4는 도 3의 안티퓨즈 회로에서의 전계형성을 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 안티퓨즈 회로를 나타내는 도면으로서, 도 3의 안티퓨즈 회로의 변형 실시예를 나타낸다.
도 6은 본 발명의 제3 실시예에 따른 안티퓨즈 회로를 나타내는 도면으로서, 도 5의 안티퓨즈 회로를 보완하는 실시예를 나타낸다.
도 7은 통상적인 안티퓨즈 소자를 포함하는 안티퓨즈 회로를 나타내는 도면이다.
도 8 및 도 9는 본 발명의 제4 및 제5 실시예에 따른 안티퓨즈 회로를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
210, 310, 410, 610, 710: 안티퓨즈 소자
211, 311, 411, 611, 711: 제1 접합
212, 312, 412, 612, 712: 제2 접합
220, 320, 420, 620, 720: 전계제어부
223, 323, 423, 623, 723: 제1 접합제어수단
225, 325, 425, 625, 725: 제2 접합제어수단
본 발명은 안티퓨즈(anti-fuse) 회로에 관한 것으로서, 특히 MOS 구조의 안티퓨즈 소자를 포함하는 안티퓨즈 회로에 관한 것이다.
안티퓨즈 소자는 전극/절연물/전극의 구조에서 절연파괴(break down)를 이용하여 두 전극을 연결시키는 스위치 역할을 하는 소자이다. 절연물의 절연파괴에 의하여, 두 전극의 접속이 형성된다. 안티퓨즈 소자에 의하여, 모든 내부 배선이 완료된 상태에서도, 반도체 장치의 기능이 다양하게 변경될 수 있다.
도 1은 종래의 안티퓨즈 회로(100)를 나타내는 도면이다. 도 1의 안티퓨즈 회로(100)의 안티퓨즈 소자(110)는 MOS의 형태로 구현된다. 상기 안티퓨즈 소자 (110)는 제1 접합(111), 제2 접합(112) 및 게이트 단자(113)를 포함한다. 그리고, 안티퓨징 동작시에, 패드(114)에는 고전압이 인가되고, 전계 제어부(120)에 제공되는 퓨즈선택신호(SEL)와 퓨징신호(FUSE)는, 도 2에 도시되는 바와 같이, "H"로 된다. 이때, 상기 안티퓨즈 소자(110)의 게이트 단자(113)와 제1 및 제2 접합(111, 112) 사이에는 전계(Ef: Electric field)가 형성된다. 그리고, 상기 전계(Ef)에 의하여, 상기 안티퓨즈 소자(110)의 절연막(115)이 파괴된다.
그런데, 도 1의 안티퓨즈 회로(100)에서는, 안티퓨즈 소자(110)는 제1 접합(111)와 제2 접합(112)이 서로 연결되어 있다. 그러므로, 안티퓨징 동작시에, 1개의 지점에서 절연파괴가 발생되면, 다른 지점에서는 절연파괴가 발생되지 않는다. 즉, 게이트 단자(113)와 제1 접합(111) 사이 그리고, 게이트 단자(113)와 제2 접합(112) 사이 중에서, 어느 한쪽에서 절연파괴가 발생되면, 다른 한쪽도 게이트 단자에 인가되는 고전압으로 제어되어, 전계가 형성되지 않는다. 이와 같은 경우, 1개 지점의 절연파괴가 불완전하거나 미미한 경우, 절연파괴되었던 절연막이 다시 회복되는 경우가 종종 발생된다.
따라서, 도 1과 같은 종래의 안티퓨즈 회로(100)는 신뢰성이 약하다는 문제점을 지닌다.
본 발명은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 신뢰성을 향상시키는 안티퓨즈 회로를 이용한 안티퓨징 방법을 제공하는 데 그 목적이 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 안티퓨즈 회로에 관한 것이다. 본 발명의 일면에 따른 안티퓨즈 회로는 제1 접합, 제2 접합 및 게이트 단자를 가지는 MOS 구조로 형성되는 안티퓨즈 소자; 및 안티퓨징 동작시에, 상기 안티퓨즈 소자에 전계가 형성되도록 제어하는 전계 제어부로서, 상기 안티퓨즈 소자의 게이트 단자와 제1 접합 사이의 전계형성과, 상기 안티퓨즈 소자의 게이트 단자와 제2 접합 사이의 전계형성을 분리하여 제어하도록 구동되는 상기 전계 제어부를 구비한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 안티퓨즈 회로에 관한 것이다. 본 발명의 다른 일면에 따른 안티퓨즈 회로는 제1 접합, 제2 접합 및 게이트 단자를 가지는 MOS 구조로 형성되는 안티퓨즈 소자; 및 안티퓨징 동작시에, 상기 안티퓨즈 소자의 제1 접합 및 제2 접합 사이에 소정의 전계가 형성되도록 제어하는 전계 제어부를 구비한다. 상기 안티퓨즈 소자의 게이트 단자는 띠(band)의 모양으로 폐회로로 형성된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 안티퓨즈 회로(200)를 나타내는 도면이다. 도 3을 참조하면, 도 3의 안티퓨즈 회로(200)는 안티퓨즈 소자(210) 및 전계 제어부(220)를 구비한다.
안티퓨즈 소자(210)는 제1 접합(211), 제2 접합(212) 및 게이트 단자(213)를 가지는 MOS 구조로 형성된다. 게이트 단자(213)와 제1 및 접합(211, 212) 사이에는, 절연막(215)이 형성된다. 안티퓨징 동작시에, 안티퓨즈 소자(210)의 게이트 단자(213)에는, 패드(214)를 통하여, 프로그램 전압(VPGM)이 인가된다. 상기 프로그램 전압(VPGM)은 일반적으로 고전압(high voltage)이다.
전계 제어부(220)는 안티퓨징 동작시에, 상기 안티퓨즈 소자(210)에 전계(electric field)가 형성되도록 제어한다. 이때, 안티퓨즈 소자(210)의 게이트 단자(213)와 제1 접합(211) 사이의 전계(Ef1)형성과, 상기 안티퓨즈 소자(210)의 게이트 단자(213)와 제2 접합(212) 사이의 전계(Ef2)형성은, 도 4에 도시되는 바와 같이, 분리되어 제어된다.
이와 같이, 제1 접합(211)와 제2 접합(212)의 전계(Ef1, Ef2)형성이 분리되어 제어됨으로써, 상기 안티퓨즈 소자(210)는 2개의 지점 모두에서 절연파괴가 가능할 수 있다. 따라서, 본 발명의 안티퓨즈 회로(200)에서는, 도 1의 안티퓨즈 회로(100)에 비하여, 신뢰성이 현저히 증가된다.
도 3 및 도 4를 계속 참조하여, 전계 제어부(220)가 자세히 기술된다. 전계 제어부(220)는 구체적으로 퓨즈 선택수단(221), 제1 접합제어수단(223) 및 제2 접합제어수단(225)을 구비한다.
상기 퓨즈 선택수단(221)은 퓨즈선택신호(SEL)에 응답하여, 소정의 전압(도 3에서는, VSS임)을 전압공급단(nSUP)으로 제공한다. 즉, 안티퓨징 동작시에, 안티퓨즈 소자(210)가 선택되어, 상기 퓨즈선택신호(SEL)가 "H"로 되면, 상기 전압공급단(nSUP)에, 접지전압(VSS)이 공급된다.
상기 제1 접합제어수단(223)은 제1 퓨징신호(FUSE1)에 응답하여, 상기 안티퓨즈 소자(210)의 제1 접합(211)에 제1 전압이 인가되도록 제어된다. 도 3의 실시예에서, 상기 제1 전압은 접지전압(VSS)이다. 상기 제1 퓨징신호(FUSE1)가 "H"로 활성화하면, 도 4에 도시되는 바와 같이, 상기 퓨즈소자(210)의 게이트 단자(213)와 제1 접합(211) 사이에 전계(Ef1)가 형성되어, 제1 절연파괴가 발생된다.
상기 제2 접합제어수단(225)은 제2 퓨징신호(FUSE2)에 응답하여, 상기 안티퓨즈 소자(210)의 제2 접합(212)에 제2 전압이 인가되도록 제어된다. 도 3의 실시예에서, 상기 제2 전압도 접지전압(VSS)이다. 상기 제1 절연파괴가 발생된 후에, 제1 퓨징신호(FUSE1)가 "L"로 활성화되고, 제2 퓨징신호(FUSE2)가 "H"로 활성화하면, 도 4에 도시되는 바와 같이, 상기 퓨즈소자(210)의 게이트 단자(213)와 제2 접합(212) 사이에 전계(Ef2)가 형성되어, 제2 절연파괴가 발생된다.
상기 전계 제어부(220)에 의하여, 제1 접합(211)와 제2 접합(212)의 전계(Ef1, Ef2)가 분리되어 제어하는 것이 가능하며, 2개의 지점 모두에서 절연파괴가 기능하게 된다.
도 5는 본 발명의 제2 실시예에 따른 안티퓨즈 회로(300)를 나타내는 도면으로서, 도 3의 안티퓨즈 회로(200)의 변형 실시예를 나타낸다. 도 5의 안티퓨즈 회로(200)도, 도 3의 안티퓨즈 회로(200)와 마찬가지로, 안티퓨즈 소자(310) 및 전계 제어부(320)를 구비한다. 도 5의 안티퓨즈 소자(310)는 도 3의 안티퓨즈 소자(210)과 동일하므로, 그에 대한 구체적인 기술은 생략된다.
도 5의 전계 제어부(320)도, 도 3의 전계 제어부(220)와 마찬가지로, 퓨즈 선택수단(321), 제1 접합제어수단(323) 및 제2 접합제어수단(325)을 구비한다. 도 5의 퓨즈 선택수단(321)은 도 3의 퓨즈 선택수단(221)과 동일하므로, 그에 대한 구체적인 기술은 생략된다.
도 5의 제1 접합제어수단(323)도, 도 3의 제1 접합제어수단(223)과 마찬가지로, 상기 안티퓨즈 소자(310)의 제1 접합(311)에 접지전압(VSS)이 인가되도록 제어된다. 다만, 도 3의 제1 퓨징신호(FUSE1)는 소정의 시간동안에 "H"로 천이된 후에, 다시 "L"로 천이되는 신호인 반면에, 도 5의 퓨징신호(FUSE)는 종래기술의 경우와 마찬가지로, 안티퓨징 동작 중에 "H"의 상태를 계속 유지하는 신호이다.
도 5의 제2 접합제어수단(325)도, 도 3의 제2 접합제어수단(225)과 마찬가지로, 상기 안티퓨즈 소자(310)의 제2 접합(312)에 접지전압(VSS)이 인가되도록 제어된다. 하지만, 도 5의 제2 접합제어수단(325)은 상기 안티퓨즈 소자(310)의 게이트 단자(313)와 제1 접합(311) 사이에서 발생되는 절연파괴(break-down)에 응답한다는 점에서, 도 3의 제2 접합제어수단(225)과 차이점을 지닌다. 즉, 상기 안티퓨즈 소 자(310)의 게이트 단자(313)와 제1 접합(311) 사이에서 절연파괴가 발생하면, 상기 제1 접합(311)의 전압이 상승하게 된다. 이때, 상기 제2 접합(312)에 접지전압(VSS)이 제공된다.
바람직하기로는, 상기 제2 접합제어수단(325)은 앤모스 트랜지스터(325a)를 포함한다. 상기 앤모스 트랜지스터(325a)는 절연파괴시의 상기 제1 접합(311)의 신호에 게이팅되어, 제2 접합(312)에 상기 접지전압(VSS)을 공급한다.
도 5의 안티퓨즈 회로(300)에서도, 제1 접합(311)와 제2 접합(312)에 전계(Ef1, Ef2)가 분리되어 제어됨으로써, 2개의 지점 모두에서 절연파괴가 가능할 수 있다. 도 5의 안티퓨즈 회로(300)에서도, 신뢰성이 현저히 증가된다.
도 6은 본 발명의 제3 실시예에 따른 안티퓨즈 회로(400)를 나타내는 도면으로서, 도 5의 안티퓨즈 회로(300)를 보완하는 실시예를 나타낸다. 도 6의 안티퓨즈 회로(400)도, 도 5의 안티퓨즈 회로(300)와 거의 유사하며, 제2 접합제어수단(425)에 피모스 트랜지스터(425b)가 더 포함된다는 점에서 차이가 있을 뿐이다.
상기 피모스 트랜지스터(425b)는 보충 제어신호(/XSF)에 응답하여 게이팅된다. 그리고, 상기 피모스 트랜지스터(425b)는 상기 제2 접합(412)과 전압공급단(nSUP) 사이에, 앤모스 트랜지스터(425a)와 병렬적으로 형성된다.
도 6의 실시예에서는, 제1 접합(411)와 게이트 단자(413) 사이에 절연파괴가 발생되지 않는 경우에도, 제2 접합(412)와 게이트 단자(413) 사이에 절연파괴를 위한 전계가 형성된다. 즉, 상기 보충 제어신호(/XSF)가 "L"로 활성화하면, 상기 피모스 트랜지스터(425b)가 턴온되어, 제2 접합(412)와 게이트 단자(413) 사이에 절 연파괴를 위한 전계가 형성될 수 있다.
한편, MOS 구조를 가지는 안티퓨즈 소자에서, 게이트 절연파괴를 용이하게 하기 위하여, 게이트 단자의 형상은 다양하게 변형될 수 있다.
도 7은 통상적인 안티퓨즈 소자(510)를 포함하는 안티퓨즈 회로(500)를 나타내는 도면이다. 도 7에서, 상기 안티퓨즈 소자(510)는 레이아웃으로 도시되고 있으며, 전계 제어부(520)는 블락으로 도시된다.
도 7의 안티퓨즈 소자(510)의 게이트 단자(513)은 일직선으로 형성된다. 그러므로, 안티퓨징 동작시, 게이트 단자(513)에는 균일한 전계가 형성된다. 도 7의 안티퓨즈 소자(510)에서, 게이트 단자의 절연파괴를 위해서는, 2개의 접합(511, 512) 사이의 전압차가 크게 제어되어야 한다는 문제점이 발생된다.
도 7의 안티퓨즈 회로(500)를 개선하기 위하여 제안되는 것이, 도 8 내지 도 9의 안티퓨즈 회로(600, 700)이다.
도 8은 본 발명의 제4 실시예에 따른 안티퓨즈 회로(600)를 나타내는 도면이다. 도 8을 참조하면, 상기 안티퓨즈 회로(600)는 안티퓨즈 소자(610) 및 전계 제어부(620)를 구비한다.
상기 안티퓨즈 소자(610)는 제1 접합(611), 제2 접합(612) 및 게이트 단자(613)를 가지는 MOS 구조로 형성된다. 이때, 상기 안티퓨즈 소자(610)의 게이트 단자(613)는 띠(band) 모양의 폐회로의 형상으로 구현된다.
도 8의 실시예에서는, 상기 안티퓨즈 소자(610)의 게이트 단자(613)는 직방형의 띠(band)의 모양으로 형성된다. 도 8에서와 같이, 직방형의 띠 모양으로 형성 되는 게이트 단자(613)는 모서리 부분(c1, c2, c3, c4)에서 강한 전계가 형성되어, 절연파괴가 용이하게 된다.
상기 전계 제어부(620)는, 안티퓨징 동작시에, 상기 안티퓨즈 소자(610)의 제1 접합(611)와 제2 접합(612) 사이에 각각 전계가 형성되도록 제어한다.
도 9은 본 발명의 제5 실시예에 따른 안티퓨즈 회로(700)를 나타내는 도면이다. 도 9의 안티퓨즈 회로(700)는, 도 8의 안티퓨즈 회로(600)와 유사하며, 다만, 안티퓨즈 소자(710)의 게이트 단자(713)가 원형의 띠(band)의 모양으로 형성된다는 점에서, 도 8의 안티퓨즈 회로(600)와 차이점이 있을 뿐이다. 도 9와 같은 형성의 게이트 단자(713)에서는, 안쪽의 접합(712)에 강한 전계가 형성될 수 있으므로, 절연파괴가 용이하게 발생될 수 있다.
도 9의 안티퓨즈 회로의 그 밖의 구성은, 도 8의 안티퓨즈 회로와 동일하므로, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 일실시예에 따른 안티퓨즈 회로 및 안티퓨징 방법에 의하면, 안티 퓨즈 소자의 제1 접합과 제2 접합의 전계형성이 분리되어 제어됨으로써, 안티퓨즈 소자는 2개의 지점 모두에서 절연파괴가 가능할 수 있다. 따라서, 본 발명의 안티퓨즈 회로에서는, 종래기술의 안티퓨즈 회로에 비하여, 신뢰성이 현저히 증가된다.
또한, 본 발명의 다른 일실시예에 따른 안티퓨즈 회로에 의하면, 안티퓨즈 소자의 게이트 단자가 띠 모양의 폐회로로 형성된다. 따라서, 게이트 단자의 절연파괴가 용이하게 수행될 수 있다.

Claims (10)

  1. 안티퓨즈 회로에 있어서,
    제1 접합, 제2 접합 및 게이트 단자를 가지는 MOS 구조로 형성되는 안티퓨즈 소자; 및
    안티퓨징 동작시에, 상기 안티퓨즈 소자에 전계가 형성되도록 제어하는 전계 제어부로서, 상기 안티퓨즈 소자의 게이트 단자와 제1 접합 사이의 전계형성과, 상기 안티퓨즈 소자의 게이트 단자와 제2 접합 사이의 전계형성을 분리하여 제어하도록 구동되는 상기 전계 제어부를 구비하는 것을 특징으로 하는 안티퓨즈 회로.
  2. 제1 항에 있어서, 상기 전계 제어부는
    소정의 제1 퓨징신호에 응답하여, 상기 안티퓨즈 소자의 제1 접합에 소정의 제1 전압이 제공되도록 제어되는 제1 접합제어수단; 및
    소정의 제2 퓨징신호에 응답하여, 상기 안티퓨즈 소자의 제2 접합에 소정의 제2 전압이 제공되도록 제어되는 제2 접합제어수단을 구비하는 것을 특징으로 하는 안티퓨즈 회로.
  3. 제2 항에 있어서, 상기 제1 전압과 상기 제2 전압은
    동일한 전압인 것을 특징으로 하는 안티퓨즈 회로.
  4. 제1 항에 있어서, 상기 전계 제어부는
    퓨징신호에 응답하여, 상기 안티퓨즈 소자의 제1 접합에 소정의 제1 전압이 제공되도록 제어되는 제1 접합제어수단; 및
    상기 안티퓨즈 소자의 게이트 단자와 제1 접합 사이에서 발생되는 절연파괴(break-down)에 응답하여, 상기 안티퓨즈 소자의 제2 접합에 소정의 제2 전압이 제공되도록 제어되는 제2 접합제어수단을 구비하는 것을 특징으로 하는 안티퓨즈 회로.
  5. 제4 항에 있어서, 상기 제2 접합제어수단은
    상기 제1 접합의 신호에 게이팅되어, 상기 안티퓨즈 소자의 제2 접합에 상기 제2 전압을 공급하는 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 안티퓨즈 회로.
  6. 제5 항에 있어서, 상기 제2 접합제어수단은
    소정의 보충 제어신호에 게이팅되며, 상기 제2 전압을 제공하는 전압공급단 과 상기 제2 접합 사이에 형성되는 피모스 트랜지스터로서, 상기 앤모스 트랜지스터와 병렬적으로 형성되는 상기 피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 안티퓨즈 회로.
  7. 제1 접합, 제2 접합 및 게이트 단자를 가지는 MOS 구조로 형성되는 안티퓨즈 소자를 포함하는 안티퓨즈 회로의 안티퓨징 방법에 있어서,
    제1 시점에서, 상기 안티퓨즈의 게이트 단자와 제1 접합 사이에 전계를 형성하는 단계; 및
    제2 시점에서, 상기 안티퓨즈의 게이트 단자와 제2 접합 사이에 전계를 형성하는 단계를 구비하며,
    상기 제1 시점과 상기 제2 시점은
    소정의 시간간격을 가지는 것을 특징으로 하는 안티퓨징 방법.
  8. 안티퓨즈 회로에 있어서,
    제1 접합, 제2 접합 및 게이트 단자를 가지는 MOS 구조로 형성되는 안티퓨즈 소자; 및
    안티퓨징 동작시에, 상기 안티퓨즈 소자의 제1 접합 및 제2 접합 사이에 소정의 전계가 형성되도록 제어하는 전계 제어부를 구비하며,
    상기 안티퓨즈 소자의 게이트 단자는
    띠(band)의 모양으로 폐회로로 형성되는 것을 특징으로 하는 안티퓨즈 회로.
  9. 제8 항에 있어서, 상기 안티퓨즈 소자의 게이트 단자는
    직방형의 띠(band)의 모양으로 형성되는 것을 특징으로 하는 안티퓨즈 회로.
  10. 제8 항에 있어서, 상기 안티퓨즈 소자의 게이트 단자는
    원형의 띠(band)의 모양으로 형성되는 것을 특징으로 하는 안티퓨즈 회로.
KR1020050010581A 2005-02-04 2005-02-04 신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한안티퓨징 방법 KR100585629B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050010581A KR100585629B1 (ko) 2005-02-04 2005-02-04 신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한안티퓨징 방법
US11/322,148 US20060214261A1 (en) 2005-02-04 2005-12-29 Anti-fuse circuit for improving reliability and anti-fusing method using the same
JP2006024797A JP2006216954A (ja) 2005-02-04 2006-02-01 信頼性を向上させるアンチヒューズ回路およびこれを用いたアンチヒュージング方法
DE102006005674A DE102006005674A1 (de) 2005-02-04 2006-02-01 Antischmelzsicherungsschaltung und Antischmelzsicherungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050010581A KR100585629B1 (ko) 2005-02-04 2005-02-04 신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한안티퓨징 방법

Publications (1)

Publication Number Publication Date
KR100585629B1 true KR100585629B1 (ko) 2006-06-07

Family

ID=36746156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050010581A KR100585629B1 (ko) 2005-02-04 2005-02-04 신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한안티퓨징 방법

Country Status (4)

Country Link
US (1) US20060214261A1 (ko)
JP (1) JP2006216954A (ko)
KR (1) KR100585629B1 (ko)
DE (1) DE102006005674A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101017775B1 (ko) * 2009-03-04 2011-02-28 주식회사 하이닉스반도체 병렬 연결 안티퓨즈
US9899099B2 (en) 2014-12-18 2018-02-20 SK Hynix Inc. Electronic device including fuse element having three or more junctions for reduced area and improved degree of integration

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687042B1 (ko) * 2005-05-31 2007-02-26 삼성전자주식회사 안티퓨즈 회로 및 안티퓨즈 방법
JP2015211326A (ja) 2014-04-25 2015-11-24 株式会社東芝 プログラマブル論理回路および不揮発性ｆｐｇａ
US10212827B2 (en) 2016-07-01 2019-02-19 Intel Corporation Apparatus for interconnecting circuitry
US10763210B2 (en) 2019-01-03 2020-09-01 International Business Machines Corporation Circular ring shaped antifuse device
US10833007B2 (en) 2019-01-08 2020-11-10 International Business Machines Corporation Circular ring shape fuse device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04293254A (ja) * 1990-12-19 1992-10-16 American Teleph & Telegr Co <Att> プログラム式集積回路
JPH08316324A (ja) * 1995-05-16 1996-11-29 Kawasaki Steel Corp 半導体集積回路装置の製造方法
JP2000299383A (ja) 1999-04-15 2000-10-24 Mitsubishi Electric Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672994A (en) * 1995-12-21 1997-09-30 International Business Machines Corporation Antifuse circuit using standard MOSFET devices
US5631862A (en) * 1996-03-05 1997-05-20 Micron Technology, Inc. Self current limiting antifuse circuit
US6020777A (en) * 1997-09-26 2000-02-01 International Business Machines Corporation Electrically programmable anti-fuse circuit
JP3425100B2 (ja) * 1999-03-08 2003-07-07 松下電器産業株式会社 フィールドプログラマブルゲートアレイおよびその製造方法
US6611040B2 (en) * 2000-06-08 2003-08-26 Tito Gelsomini Anti-fuse structure of writing and reading in integrated circuits
US6630724B1 (en) * 2000-08-31 2003-10-07 Micron Technology, Inc. Gate dielectric antifuse circuits and methods for operating same
US6534841B1 (en) * 2001-12-14 2003-03-18 Hewlett-Packard Company Continuous antifuse material in memory structure
US20030189851A1 (en) * 2002-04-09 2003-10-09 Brandenberger Sarah M. Non-volatile, multi-level memory device
US6700176B2 (en) * 2002-07-18 2004-03-02 Broadcom Corporation MOSFET anti-fuse structure and method for making same
CN1742392A (zh) * 2003-01-28 2006-03-01 皇家飞利浦电子股份有限公司 电子器件
US7015076B1 (en) * 2004-03-01 2006-03-21 Advanced Micro Devices, Inc. Selectable open circuit and anti-fuse element, and fabrication method therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04293254A (ja) * 1990-12-19 1992-10-16 American Teleph & Telegr Co <Att> プログラム式集積回路
JPH08316324A (ja) * 1995-05-16 1996-11-29 Kawasaki Steel Corp 半導体集積回路装置の製造方法
JP2000299383A (ja) 1999-04-15 2000-10-24 Mitsubishi Electric Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101017775B1 (ko) * 2009-03-04 2011-02-28 주식회사 하이닉스반도체 병렬 연결 안티퓨즈
US9899099B2 (en) 2014-12-18 2018-02-20 SK Hynix Inc. Electronic device including fuse element having three or more junctions for reduced area and improved degree of integration

Also Published As

Publication number Publication date
DE102006005674A1 (de) 2006-08-17
US20060214261A1 (en) 2006-09-28
JP2006216954A (ja) 2006-08-17

Similar Documents

Publication Publication Date Title
KR100585629B1 (ko) 신뢰성을 향상시키는 안티퓨즈 회로 및 이를 이용한안티퓨징 방법
US20060220174A1 (en) E-Fuse and anti-E-Fuse device structures and methods
US8796739B2 (en) Ballasted polycrystalline fuse
CN101599304A (zh) 熔断器件
CN110718531B (zh) 反熔丝结构
JPH01158767A (ja) フューズ溶断装置
JP2008196885A (ja) 半導体装置およびそのテスト方法
CN103219320B (zh) 电熔丝
JP2010267803A (ja) 半導体装置
KR20190031641A (ko) 반도체 장치의 이-퓨즈
US20090029541A1 (en) Method of fabricating anti-fuse and method of programming anti-fuse
US9805815B1 (en) Electrical fuse bit cell and mask set
US20050247995A1 (en) Metal contact fuse element
JPH1197560A (ja) 不揮発性半導体記憶装置及びその製造方法
JP4034992B2 (ja) 半導体装置
US7205581B2 (en) Thyristor structure and overvoltage protection configuration having the thyristor structure
US6169312B1 (en) Static protection circuit for use in a semiconductor integrated circuit device
US7897996B2 (en) Semiconductor device and method for manufacturing the same
US10622347B2 (en) Electrostatic discharge (ESD) protection structure utilizing floor plan design to protect integrated circuit from ESD event, and related integrated circuit and ESD protection method
US6404035B1 (en) Laser fuse structure
KR20190031639A (ko) 반도체 장치의 이-퓨즈
JP2005268319A (ja) 半導体装置
KR100223937B1 (ko) 안티퓨즈의 구조 및 그 제조 방법
JPH11135499A (ja) 半導体装置及びその製造方法
JPH0320063A (ja) 電気ヒューズ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee