JPH0831932A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0831932A JPH0831932A JP15985094A JP15985094A JPH0831932A JP H0831932 A JPH0831932 A JP H0831932A JP 15985094 A JP15985094 A JP 15985094A JP 15985094 A JP15985094 A JP 15985094A JP H0831932 A JPH0831932 A JP H0831932A
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Abstract
(57)【要約】
【目的】 配線構造にタングステンプラグを有する半導
体集積回路装置において、タングステンプラグ技術の選
択性の崩れに起因した配線のショートや断線を防止し、
製品の歩留まりを向上する。 【構成】 酸化シリコン膜１０および酸化アルミニウム
膜１２を半導体基板１上に形成した後、レジストマスク
を用いてこれらを順次エッチングしてコンタクトホール
１４を形成する。次に、六フッ化タングステンガスのモ
ノシラン還元ＣＶＤ法あるいは水素還元ＣＶＤ法でコン
タクトホール１４内にタングステン膜１５を埋め込む。
この時、酸化アルミニウム膜１２の表面にもタングステ
ンの核１６が成長する。次に、熱リン酸溶液で酸化アル
ミニウム膜１２を除去してタングステンの核１６をリフ
トオフし、コンタクトホール１４内にタングステンプラ
グを形成する。
体集積回路装置において、タングステンプラグ技術の選
択性の崩れに起因した配線のショートや断線を防止し、
製品の歩留まりを向上する。 【構成】 酸化シリコン膜１０および酸化アルミニウム
膜１２を半導体基板１上に形成した後、レジストマスク
を用いてこれらを順次エッチングしてコンタクトホール
１４を形成する。次に、六フッ化タングステンガスのモ
ノシラン還元ＣＶＤ法あるいは水素還元ＣＶＤ法でコン
タクトホール１４内にタングステン膜１５を埋め込む。
この時、酸化アルミニウム膜１２の表面にもタングステ
ンの核１６が成長する。次に、熱リン酸溶液で酸化アル
ミニウム膜１２を除去してタングステンの核１６をリフ
トオフし、コンタクトホール１４内にタングステンプラ
グを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、半導体素子と配線層との接続
や、上下の配線層間の接続のためにコンタクトホール内
にタングステンプラグを形成する半導体集積回路装置に
適用して有効な技術に関するものである。
製造方法に関し、特に、半導体素子と配線層との接続
や、上下の配線層間の接続のためにコンタクトホール内
にタングステンプラグを形成する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】信頼性の高い微細配線の形成は、ＵＬＳ
Ｉ（Ultra-Large-Scale Integrated Circuits ）を実現
するための重要な技術である。
Ｉ（Ultra-Large-Scale Integrated Circuits ）を実現
するための重要な技術である。
【０００３】しかし、半導体集積回路装置の高集積化が
進むにつれて、チップの水平方向が微細化されるのに対
し、垂直方向がスケーリングされないため、コンタクト
ホールのアスペクト比は大きくなり、微細なコンタクト
ホールの底まで均一に配線を形成することが困難となっ
ている。このため、配線のコンタクト抵抗の増加やエレ
クトロマイグレーションあるいはストレスマイグレーシ
ョンによる配線の断線という問題が生じている。
進むにつれて、チップの水平方向が微細化されるのに対
し、垂直方向がスケーリングされないため、コンタクト
ホールのアスペクト比は大きくなり、微細なコンタクト
ホールの底まで均一に配線を形成することが困難となっ
ている。このため、配線のコンタクト抵抗の増加やエレ
クトロマイグレーションあるいはストレスマイグレーシ
ョンによる配線の断線という問題が生じている。
【０００４】そこで、現在は、選択ＣＶＤ（Chemical V
apor Deposition ）法により、コンタクトホールの底に
露出した半導体基板上にのみ選択的にタングステン膜を
成長させ、コンタクトホール内をタングステン膜で完全
に埋め込むタングステンプラグ技術が検討されている。
apor Deposition ）法により、コンタクトホールの底に
露出した半導体基板上にのみ選択的にタングステン膜を
成長させ、コンタクトホール内をタングステン膜で完全
に埋め込むタングステンプラグ技術が検討されている。
【０００５】第３８回半導体専門講習会予稿集「タング
ステンＣＶＤを用いた微細配線形成技術」１９９２年、
Ｐ１８５に選択ＣＶＤ法によるタングステンプラグの形
成方法が記載されている。
ステンＣＶＤを用いた微細配線形成技術」１９９２年、
Ｐ１８５に選択ＣＶＤ法によるタングステンプラグの形
成方法が記載されている。
【０００６】例えば、半導体集積回路装置の一つである
ＤＲＡＭにおいて、まず、メモリセル部と周辺回路部の
ＭＩＳＦＥＴおよびメモリセル部の情報蓄積用容量素子
を形成した後、酸化シリコン膜を堆積して層間絶縁膜を
形成する。次に、この層間絶縁膜上に形成したレジスト
をマスクにして、ドライエッチングで層間絶縁膜を加工
し、コンタクトホールを形成する。
ＤＲＡＭにおいて、まず、メモリセル部と周辺回路部の
ＭＩＳＦＥＴおよびメモリセル部の情報蓄積用容量素子
を形成した後、酸化シリコン膜を堆積して層間絶縁膜を
形成する。次に、この層間絶縁膜上に形成したレジスト
をマスクにして、ドライエッチングで層間絶縁膜を加工
し、コンタクトホールを形成する。
【０００７】次に、プラズマクリーニングによる前洗浄
を行なった後、六フッ化タングステン（ＷＦ6)ガスとモ
ノシラン（ＳｉＨ4)ガスを用いたＣＶＤ法で、コンタク
トホールの底部の半導体基板の表面から選択的にタング
ステン膜を成長させ、コンタクトホール内をタングステ
ン膜で埋め込む。この際、酸化シリコン膜で形成された
層間絶縁膜上にはタングステン膜は形成されない。
を行なった後、六フッ化タングステン（ＷＦ6)ガスとモ
ノシラン（ＳｉＨ4)ガスを用いたＣＶＤ法で、コンタク
トホールの底部の半導体基板の表面から選択的にタング
ステン膜を成長させ、コンタクトホール内をタングステ
ン膜で埋め込む。この際、酸化シリコン膜で形成された
層間絶縁膜上にはタングステン膜は形成されない。
【０００８】次に、アルミニウム合金膜をスパッタリン
グ法で堆積し、これを加工して配線層を形成する。
グ法で堆積し、これを加工して配線層を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、前記し
た層間絶縁膜はＣＶＤ法で堆積され、さらに、ホトレジ
スト工程とドライエッチング工程を経て層間絶縁膜にコ
ンタクトホールを形成しているので、金属汚染、水分や
ＯＨ基等の吸着、さらにシリコンダングリングボンドの
形成などにより、層間絶縁膜の表面は不安定である。
た層間絶縁膜はＣＶＤ法で堆積され、さらに、ホトレジ
スト工程とドライエッチング工程を経て層間絶縁膜にコ
ンタクトホールを形成しているので、金属汚染、水分や
ＯＨ基等の吸着、さらにシリコンダングリングボンドの
形成などにより、層間絶縁膜の表面は不安定である。
【００１０】この層間絶縁膜の不安定な表面状態が起因
となり、前記したタングステンプラグの形成方法ではタ
ングステン膜の選択性が確保できず、コンタクトホール
内にタングステン膜が埋め込まれるだけでなく、層間絶
縁膜の表面にタングステンの核が成長し（選択性の崩
れ）、このタングステンの核が配線のショートや断線の
原因の一つとなっている。
となり、前記したタングステンプラグの形成方法ではタ
ングステン膜の選択性が確保できず、コンタクトホール
内にタングステン膜が埋め込まれるだけでなく、層間絶
縁膜の表面にタングステンの核が成長し（選択性の崩
れ）、このタングステンの核が配線のショートや断線の
原因の一つとなっている。
【００１１】本発明の目的は、タングステンプラグ技術
の選択性の崩れに起因した配線のショートや断線を防止
し、製品の歩留まりを向上することができる技術を提供
することにある。
の選択性の崩れに起因した配線のショートや断線を防止
し、製品の歩留まりを向上することができる技術を提供
することにある。
【００１２】本発明の他の目的は、製造工程を増すこと
なく、選択性の崩れにより生じたタングステンの核のな
いタングステンプラグを形成することが可能な技術を提
供することにある。
なく、選択性の崩れにより生じたタングステンの核のな
いタングステンプラグを形成することが可能な技術を提
供することにある。
【００１３】本発明の他の目的は、タングステンプラグ
のプロセスウィンドを広くすることが可能な技術を提供
することにある。
のプロセスウィンドを広くすることが可能な技術を提供
することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ま
ず、層間絶縁膜を形成した後、この層間絶縁膜と後に形
成するタングステン膜を除去することなく、選択的に除
去することが可能な金属酸化膜を形成する。次に、レジ
ストをマスクにして金属酸化膜と層間絶縁膜を順次エッ
チングして、コンタクトホールを形成する。次に、六フ
ッ化タングステンガスのシリコン還元ＣＶＤ法あるいは
六フッ化タングステンガスの水素還元ＣＶＤ法で、コン
タクトホール内をタングステン膜で選択的に埋め込んだ
後、金属酸化膜を除去してコンタクトホール内にタング
ステンプラグを形成するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ま
ず、層間絶縁膜を形成した後、この層間絶縁膜と後に形
成するタングステン膜を除去することなく、選択的に除
去することが可能な金属酸化膜を形成する。次に、レジ
ストをマスクにして金属酸化膜と層間絶縁膜を順次エッ
チングして、コンタクトホールを形成する。次に、六フ
ッ化タングステンガスのシリコン還元ＣＶＤ法あるいは
六フッ化タングステンガスの水素還元ＣＶＤ法で、コン
タクトホール内をタングステン膜で選択的に埋め込んだ
後、金属酸化膜を除去してコンタクトホール内にタング
ステンプラグを形成するものである。
【００１６】（２）また、本発明の半導体集積回路装置
の製造方法は、層間絶縁膜と酸化タングステン膜を順次
堆積した後、レジストをマスクにして酸化タングステン
膜と層間絶縁膜を順次エッチングして、コンタクトホー
ルを形成する。次に、六フッ化タングステンガスの水素
還元ＣＶＤ法で、コンタクトホール内をタングステン膜
で選択的に埋め込むと同時に、酸化タングステン膜を六
フッ化タングステンガスで気化して除去し、コンタクト
ホール内にタングステンプラグを形成するものである。
の製造方法は、層間絶縁膜と酸化タングステン膜を順次
堆積した後、レジストをマスクにして酸化タングステン
膜と層間絶縁膜を順次エッチングして、コンタクトホー
ルを形成する。次に、六フッ化タングステンガスの水素
還元ＣＶＤ法で、コンタクトホール内をタングステン膜
で選択的に埋め込むと同時に、酸化タングステン膜を六
フッ化タングステンガスで気化して除去し、コンタクト
ホール内にタングステンプラグを形成するものである。
【００１７】（３）また、本発明の半導体集積回路装置
の製造方法は、層間絶縁膜、窒化チタン膜および酸化タ
ングステン膜を順次堆積した後、レジストをマスクにし
て、酸化タングステン膜、窒化チタン膜および層間絶縁
膜を順次エッチングして、コンタクトホールを形成す
る。次に、六フッ化タングステンガスの水素還元ＣＶＤ
法で、コンタクトホール内をタングステン膜で選択的に
埋め込むと同時に、酸化タングステン膜を六フッ化タン
グステンガスで気化して除去し、コンタクトホール内に
タングステンプラグを形成する。次に、酸化タングステ
ン膜が完全に除去された後、連続してタングステン膜を
窒化チタン膜上にも堆積させ、タングステン膜の配線層
を形成するものである。
の製造方法は、層間絶縁膜、窒化チタン膜および酸化タ
ングステン膜を順次堆積した後、レジストをマスクにし
て、酸化タングステン膜、窒化チタン膜および層間絶縁
膜を順次エッチングして、コンタクトホールを形成す
る。次に、六フッ化タングステンガスの水素還元ＣＶＤ
法で、コンタクトホール内をタングステン膜で選択的に
埋め込むと同時に、酸化タングステン膜を六フッ化タン
グステンガスで気化して除去し、コンタクトホール内に
タングステンプラグを形成する。次に、酸化タングステ
ン膜が完全に除去された後、連続してタングステン膜を
窒化チタン膜上にも堆積させ、タングステン膜の配線層
を形成するものである。
【００１８】
【作用】上記した手段（１）によれば、選択性の崩れに
よって成長したタングステンの核が、金属酸化膜を除去
する際に全て除去されるので、層間絶縁膜上にタングス
テンの核のないタングステンプラグが形成できる。
よって成長したタングステンの核が、金属酸化膜を除去
する際に全て除去されるので、層間絶縁膜上にタングス
テンの核のないタングステンプラグが形成できる。
【００１９】また、上記した手段（２）によれば、コン
タクトホール内を選択的にタングステン膜で埋め込むと
同時に、選択性の崩れによって成長したタングステンの
核が除去できるので、従来技術と比べて製造工程を増す
ことなく、層間絶縁膜上にタングステンの核のないタン
グステンプラグが形成できる。
タクトホール内を選択的にタングステン膜で埋め込むと
同時に、選択性の崩れによって成長したタングステンの
核が除去できるので、従来技術と比べて製造工程を増す
ことなく、層間絶縁膜上にタングステンの核のないタン
グステンプラグが形成できる。
【００２０】また、上記した手段（３）によれば、コン
タクトホール内を選択的にタングステン膜で埋め込むと
同時に、選択性の崩れによって成長したタングステンの
核を除去した後、連続して配線層となるタングステン膜
を層間絶縁膜上に堆積できるので、従来技術と比べて製
造工程を増すことなく、層間絶縁膜上にタングステンの
核のないタングステンプラグと配線層が形成できる。
タクトホール内を選択的にタングステン膜で埋め込むと
同時に、選択性の崩れによって成長したタングステンの
核を除去した後、連続して配線層となるタングステン膜
を層間絶縁膜上に堆積できるので、従来技術と比べて製
造工程を増すことなく、層間絶縁膜上にタングステンの
核のないタングステンプラグと配線層が形成できる。
【００２１】また、上記した手段によれば、選択性の崩
れによって成長したタングステンの核が除去できるの
で、タングステンの核の成長を防止するために狭く限定
されたタングステンプラグのプロセスウィンドが広くな
る。
れによって成長したタングステンの核が除去できるの
で、タングステンの核の成長を防止するために狭く限定
されたタングステンプラグのプロセスウィンドが広くな
る。
【００２２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２３】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００２４】（実施例１）本発明の一実施例であるＤＲ
ＡＭの製造方法を図１〜図５を用いて説明する。
ＡＭの製造方法を図１〜図５を用いて説明する。
【００２５】まず、図１に示すように、半導体基板１の
主面に周知の方法でｎ型ウエル２、ｐ型ウエル３、フィ
ールド絶縁膜４およびゲート絶縁膜５を順次形成した
後、半導体基板１上にＣＶＤ法で多結晶シリコン膜およ
び酸化シリコン膜６を順次堆積する。
主面に周知の方法でｎ型ウエル２、ｐ型ウエル３、フィ
ールド絶縁膜４およびゲート絶縁膜５を順次形成した
後、半導体基板１上にＣＶＤ法で多結晶シリコン膜およ
び酸化シリコン膜６を順次堆積する。
【００２６】次に、上記多結晶シリコン膜および酸化シ
リコン膜６をエッチングしてＭＩＳＦＥＴのゲート電極
７を形成した後、酸化シリコン膜６およびゲート電極７
をマスクにして、半導体基板１にｎ型不純物あるいはｐ
型不純物をイオン注入し、ｎチャネル型ＭＩＳＦＥＴの
ｎ型半導体領域８あるいはｐチャネル型ＭＩＳＦＥＴの
ｐ型半導体領域を形成する。ｎ型不純物とｐ型不純物の
イオン注入はレジストをマスクにして打ち分け、ｎ型半
導体領域８あるいはｐ型半導体領域をそれぞれ形成す
る。
リコン膜６をエッチングしてＭＩＳＦＥＴのゲート電極
７を形成した後、酸化シリコン膜６およびゲート電極７
をマスクにして、半導体基板１にｎ型不純物あるいはｐ
型不純物をイオン注入し、ｎチャネル型ＭＩＳＦＥＴの
ｎ型半導体領域８あるいはｐチャネル型ＭＩＳＦＥＴの
ｐ型半導体領域を形成する。ｎ型不純物とｐ型不純物の
イオン注入はレジストをマスクにして打ち分け、ｎ型半
導体領域８あるいはｐ型半導体領域をそれぞれ形成す
る。
【００２７】その後、半導体基板１上にＣＶＤ法で堆積
した酸化シリコン膜をＲＩＥ（Reactive Ion Etching）
法でエッチングしてゲート電極７の側壁にサイドウォー
ルスペーサ９を形成する。
した酸化シリコン膜をＲＩＥ（Reactive Ion Etching）
法でエッチングしてゲート電極７の側壁にサイドウォー
ルスペーサ９を形成する。
【００２８】次に、メモリセル部の情報蓄積用容量素子
（図示せず）をメモリセル選択用ＭＩＳＦＥＴ上に形成
した後、半導体基板１上に酸化シリコン膜１０、アルミ
ニウム膜１１を順次堆積する。次に、アルミニウム膜１
１をオゾン雰囲気中で約２５０℃の温度で酸化して、ア
ルミニウム膜１１の全てを酸化アルミニウム膜１２に変
える。この際、アルミニウム膜１１の一部のみを酸化ア
ルミニウム膜１２に変えてもよい。
（図示せず）をメモリセル選択用ＭＩＳＦＥＴ上に形成
した後、半導体基板１上に酸化シリコン膜１０、アルミ
ニウム膜１１を順次堆積する。次に、アルミニウム膜１
１をオゾン雰囲気中で約２５０℃の温度で酸化して、ア
ルミニウム膜１１の全てを酸化アルミニウム膜１２に変
える。この際、アルミニウム膜１１の一部のみを酸化ア
ルミニウム膜１２に変えてもよい。
【００２９】次に、図２に示すように、半導体基板１上
にレジストを塗布し、パターニングした後、形成された
レジストマスク１３を用いて、酸化アルミニウム膜１２
および酸化シリコン膜１０を順次エッチングして、ゲー
ト電極７、ｎ型半導体領域８に達するコンタクトホール
１４を形成する。
にレジストを塗布し、パターニングした後、形成された
レジストマスク１３を用いて、酸化アルミニウム膜１２
および酸化シリコン膜１０を順次エッチングして、ゲー
ト電極７、ｎ型半導体領域８に達するコンタクトホール
１４を形成する。
【００３０】次に、図３に示すように、レジストマスク
１３を除去した後、前洗浄を行ない、引き続いて六フッ
化タングステンガスをモノシランガスで還元するＣＶＤ
法あるいは六フッ化タングステンガスを水素ガスで還元
するＣＶＤ法で、コンタクトホール１４の底部の半導体
基板１およびゲート電極７の表面からタングステン膜１
５を成長させる。この時、選択性の崩れが生じ、酸化ア
ルミニウム膜１２の表面にもタングステンの核１６が成
長する。
１３を除去した後、前洗浄を行ない、引き続いて六フッ
化タングステンガスをモノシランガスで還元するＣＶＤ
法あるいは六フッ化タングステンガスを水素ガスで還元
するＣＶＤ法で、コンタクトホール１４の底部の半導体
基板１およびゲート電極７の表面からタングステン膜１
５を成長させる。この時、選択性の崩れが生じ、酸化ア
ルミニウム膜１２の表面にもタングステンの核１６が成
長する。
【００３１】次に、図４に示すように、熱リン酸溶液で
酸化アルミニウム膜１２を除去することにより、タング
ステン膜１５および酸化シリコン膜１０を除去すること
なく、酸化アルミニウム膜１２の表面に成長したタング
ステンの核１６をリフトオフし、コンタクトホール１４
内のみにタングステン膜１５を残すことができる。
酸化アルミニウム膜１２を除去することにより、タング
ステン膜１５および酸化シリコン膜１０を除去すること
なく、酸化アルミニウム膜１２の表面に成長したタング
ステンの核１６をリフトオフし、コンタクトホール１４
内のみにタングステン膜１５を残すことができる。
【００３２】次に、半導体基板１上に配線層を形成する
ための金属膜１７（アルミニウム合金膜またはタングス
テン膜）を堆積し、レジストマスクを形成した後、ドラ
イエッチングで金属膜１７を加工して配線層を形成す
る。レジストマスクを除去した後、図５に示すように、
半導体基板１の表面をパッシベーション膜１８で被覆す
ることにより、本実施例のＤＲＡＭが完成する。
ための金属膜１７（アルミニウム合金膜またはタングス
テン膜）を堆積し、レジストマスクを形成した後、ドラ
イエッチングで金属膜１７を加工して配線層を形成す
る。レジストマスクを除去した後、図５に示すように、
半導体基板１の表面をパッシベーション膜１８で被覆す
ることにより、本実施例のＤＲＡＭが完成する。
【００３３】（実施例２）本発明の一実施例であるタン
グステンプラグを用いたＤＲＡＭの製造方法を図６を用
いて説明する。
グステンプラグを用いたＤＲＡＭの製造方法を図６を用
いて説明する。
【００３４】まず、実施例１に記載した製造方法と同様
に、半導体基板１上にメモリセル部と周辺回路部のＭＩ
ＳＦＥＴおよびメモリセル部の情報蓄積用容量素子を順
次形成する。
に、半導体基板１上にメモリセル部と周辺回路部のＭＩ
ＳＦＥＴおよびメモリセル部の情報蓄積用容量素子を順
次形成する。
【００３５】次に、半導体基板１上に酸化シリコン膜１
０、窒化シリコン膜１９および酸化タンタル膜２０を順
次堆積する。酸化タンタル膜２０はスパッタリング法で
堆積してもよく、また、ＣＶＤ法あるいはスパッタリン
グ法で堆積したタンタル膜を酸化して酸化タンタル膜２
０を形成してもよい。
０、窒化シリコン膜１９および酸化タンタル膜２０を順
次堆積する。酸化タンタル膜２０はスパッタリング法で
堆積してもよく、また、ＣＶＤ法あるいはスパッタリン
グ法で堆積したタンタル膜を酸化して酸化タンタル膜２
０を形成してもよい。
【００３６】次に、半導体基板１上にレジストを塗布
し、これをパターニングした後、形成されたレジストマ
スクを用いて酸化タンタル膜２０、窒化シリコン膜１９
および酸化シリコン膜１０を順次エッチングして、ゲー
ト電極７、ｎ型半導体領域８に達するコンタクトホール
１４を形成する。
し、これをパターニングした後、形成されたレジストマ
スクを用いて酸化タンタル膜２０、窒化シリコン膜１９
および酸化シリコン膜１０を順次エッチングして、ゲー
ト電極７、ｎ型半導体領域８に達するコンタクトホール
１４を形成する。
【００３７】次に、レジストマスクを除去した後、前洗
浄を行ない、引き続いて六フッ化タングステンガスをモ
ノシランガスで還元するＣＶＤ法あるいは六フッ化タン
グステンガスを水素かガスで還元するＣＶＤ法で、コン
タクトホール１４の底部の半導体基板１およびゲート電
極７の表面からタングステン膜１５を成長させる。この
時、選択性の崩れが生じ、酸化タンタル膜２０の表面に
タングステンの核１６が成長する。
浄を行ない、引き続いて六フッ化タングステンガスをモ
ノシランガスで還元するＣＶＤ法あるいは六フッ化タン
グステンガスを水素かガスで還元するＣＶＤ法で、コン
タクトホール１４の底部の半導体基板１およびゲート電
極７の表面からタングステン膜１５を成長させる。この
時、選択性の崩れが生じ、酸化タンタル膜２０の表面に
タングステンの核１６が成長する。
【００３８】次に、図示は省略するが、フッ酸溶液で酸
化タンタル膜２０を除去することにより、酸化タンタル
膜２０の表面に成長したタングステンの核１６はリフト
オフされ、コンタクトホール１４内のみにタングステン
膜１５を残すことができる。窒化シリコン膜１９は除去
してもよく、また、除去せずに層間絶縁膜の一部として
用いてもよい。
化タンタル膜２０を除去することにより、酸化タンタル
膜２０の表面に成長したタングステンの核１６はリフト
オフされ、コンタクトホール１４内のみにタングステン
膜１５を残すことができる。窒化シリコン膜１９は除去
してもよく、また、除去せずに層間絶縁膜の一部として
用いてもよい。
【００３９】このように、酸化タンタル膜２０を除去す
る際に、酸化シリコン膜１０をエッチングする溶液ある
いはガスを用いなければならなくても、酸化シリコン膜
１０の表面にエッチングされない窒化シリコン膜１９が
形成されているので、酸化シリコン膜１０をエッチング
することなく、タングステンの核１６をリフトオフする
ことができる。
る際に、酸化シリコン膜１０をエッチングする溶液ある
いはガスを用いなければならなくても、酸化シリコン膜
１０の表面にエッチングされない窒化シリコン膜１９が
形成されているので、酸化シリコン膜１０をエッチング
することなく、タングステンの核１６をリフトオフする
ことができる。
【００４０】次に、前記実施例１と同様、半導体基板１
上に配線層を形成するための金属膜１７（アルミニウム
合金膜またはタングステン膜）を堆積し、レジストマス
クを形成した後、ドライエッチングで金属膜１７を加工
して配線層を形成する。レジストマスクを除去した後、
半導体基板１の表面をパッシベーション膜１８で被覆す
ることにより、本実施例のＤＲＡＭが完成する。
上に配線層を形成するための金属膜１７（アルミニウム
合金膜またはタングステン膜）を堆積し、レジストマス
クを形成した後、ドライエッチングで金属膜１７を加工
して配線層を形成する。レジストマスクを除去した後、
半導体基板１の表面をパッシベーション膜１８で被覆す
ることにより、本実施例のＤＲＡＭが完成する。
【００４１】（実施例３）本発明の一実施例であるタン
グステンプラグを用いたＤＲＡＭの製造方法を図７を用
いて説明する。
グステンプラグを用いたＤＲＡＭの製造方法を図７を用
いて説明する。
【００４２】まず、実施例１に記載した製造方法と同様
に、半導体基板１上にメモリセル部と周辺回路部のＭＩ
ＳＦＥＴおよびメモリセル部の情報蓄積用容量素子を順
次形成する。
に、半導体基板１上にメモリセル部と周辺回路部のＭＩ
ＳＦＥＴおよびメモリセル部の情報蓄積用容量素子を順
次形成する。
【００４３】次に、半導体基板１上に酸化シリコン膜１
０と酸化タングステン膜２１を順次堆積する。酸化タン
グステン膜２１は、スパッタリング法で堆積してもよ
く、また、ＣＶＤ法あるいはスパッタリング法で堆積し
たタングステン膜を酸化して形成してもよい。
０と酸化タングステン膜２１を順次堆積する。酸化タン
グステン膜２１は、スパッタリング法で堆積してもよ
く、また、ＣＶＤ法あるいはスパッタリング法で堆積し
たタングステン膜を酸化して形成してもよい。
【００４４】次に、半導体基板１上にレジストを塗布
し、これをパターニングした後、形成されたレジストマ
スクを用いて、酸化タングステン膜２１および酸化シリ
コン膜１０を順次エッチングして、コンタクトホール１
４を形成する。
し、これをパターニングした後、形成されたレジストマ
スクを用いて、酸化タングステン膜２１および酸化シリ
コン膜１０を順次エッチングして、コンタクトホール１
４を形成する。
【００４５】次に、レジストマスクを除去した後、六フ
ッ化タングステンガスを水素ガスで還元するＣＶＤ法に
より、コンタクトホール１４の底部の半導体基板１およ
びゲート電極７の表面からタングステン膜１５を成長さ
せる。この時、選択性の崩れが生じ、酸化タングステン
膜２１の表面にもタングステンの核１６が成長する。
ッ化タングステンガスを水素ガスで還元するＣＶＤ法に
より、コンタクトホール１４の底部の半導体基板１およ
びゲート電極７の表面からタングステン膜１５を成長さ
せる。この時、選択性の崩れが生じ、酸化タングステン
膜２１の表面にもタングステンの核１６が成長する。
【００４６】しかし、酸化タングステン膜２１が六フッ
化タングステンガスと反応し、フッ化酸化タングステン
となり、気化して除去されるので、酸化タングステン膜
２１の表面に成長したタングステンの核がリフトオフさ
れる。これにより、コンタクトホール１４内のみにタン
グステン膜１５を残すことができる。
化タングステンガスと反応し、フッ化酸化タングステン
となり、気化して除去されるので、酸化タングステン膜
２１の表面に成長したタングステンの核がリフトオフさ
れる。これにより、コンタクトホール１４内のみにタン
グステン膜１５を残すことができる。
【００４７】次に、前記実施例１と同様、半導体基板１
上に配線層を形成するための金属膜１７（アルミニウム
合金膜またはタングステン膜）を堆積し、レジストマス
クを形成した後、ドライエッチングで金属膜１７を加工
する。レジストマスクを除去した後、半導体基板１の表
面をパッシベーション膜１８で被覆することにより、本
実施例のＤＲＡＭが完成する。
上に配線層を形成するための金属膜１７（アルミニウム
合金膜またはタングステン膜）を堆積し、レジストマス
クを形成した後、ドライエッチングで金属膜１７を加工
する。レジストマスクを除去した後、半導体基板１の表
面をパッシベーション膜１８で被覆することにより、本
実施例のＤＲＡＭが完成する。
【００４８】（実施例４）本発明の一実施例であるタン
グステンプラグを用いたＤＲＡＭの製造方法を図８およ
び図９を用いて説明する。
グステンプラグを用いたＤＲＡＭの製造方法を図８およ
び図９を用いて説明する。
【００４９】まず、図８に示すように実施例１に記載し
た製造方法と同様に、半導体基板１上にメモリセル部と
周辺回路部のＭＩＳＦＥＴおよびメモリセル部の情報蓄
積用容量素子を順次形成する。
た製造方法と同様に、半導体基板１上にメモリセル部と
周辺回路部のＭＩＳＦＥＴおよびメモリセル部の情報蓄
積用容量素子を順次形成する。
【００５０】次に、半導体基板１上に酸化シリコン膜１
０、窒化チタン膜２２および酸化タングステン膜２１を
順次堆積する。酸化タングステン膜２１は、スパッタリ
ング法で堆積してもよく、また、ＣＶＤ法あるいはスパ
ッタリング法で堆積したタングステン膜を酸化して形成
してもよい。
０、窒化チタン膜２２および酸化タングステン膜２１を
順次堆積する。酸化タングステン膜２１は、スパッタリ
ング法で堆積してもよく、また、ＣＶＤ法あるいはスパ
ッタリング法で堆積したタングステン膜を酸化して形成
してもよい。
【００５１】次に、半導体基板１上にレジストを塗布
し、パターニングした後、形成されたレジストマスクを
用いて、酸化タングステン膜２１、窒化チタン膜２２お
よび酸化シリコン膜１０を順次エッチングして、コンタ
クトホール１４を形成する。
し、パターニングした後、形成されたレジストマスクを
用いて、酸化タングステン膜２１、窒化チタン膜２２お
よび酸化シリコン膜１０を順次エッチングして、コンタ
クトホール１４を形成する。
【００５２】次に、レジストマスクを除去した後、六フ
ッ化タングステンガスを水素ガスで還元するＣＶＤ法に
より、コンタクトホール１４の底部の半導体基板１およ
びゲート電極７の表面からタングステン膜１５を成長さ
せる。この時、選択性の崩れが生じ、酸化タングステン
膜２１の表面にもタングステンの核１６が成長する。
ッ化タングステンガスを水素ガスで還元するＣＶＤ法に
より、コンタクトホール１４の底部の半導体基板１およ
びゲート電極７の表面からタングステン膜１５を成長さ
せる。この時、選択性の崩れが生じ、酸化タングステン
膜２１の表面にもタングステンの核１６が成長する。
【００５３】しかし、酸化タングステン膜２１が六フッ
化タングステンガスと反応し、フッ化酸化タングステン
となり、気化して除去されるので、酸化タングステン膜
２１の表面に成長したタングステンの核１６がリフトオ
フされる。
化タングステンガスと反応し、フッ化酸化タングステン
となり、気化して除去されるので、酸化タングステン膜
２１の表面に成長したタングステンの核１６がリフトオ
フされる。
【００５４】次に、図９に示すように、酸化タングステ
ン膜２１が完全に除去された後も引き続き、六フッ化タ
ングステンガスを水素ガスで還元するＣＶＤ法で、配線
層として用いるタングステン膜２３を窒化チタン膜２２
の表面に堆積する。水素還元ＣＶＤ法では、タングステ
ン膜２３は酸化シリコン膜１０の表面には堆積しにくい
が、窒化チタン膜２２の表面には堆積できるので、窒化
チタン膜２２が接着層となり、タングステン膜２３を半
導体基板１上の全面に堆積することができる。
ン膜２１が完全に除去された後も引き続き、六フッ化タ
ングステンガスを水素ガスで還元するＣＶＤ法で、配線
層として用いるタングステン膜２３を窒化チタン膜２２
の表面に堆積する。水素還元ＣＶＤ法では、タングステ
ン膜２３は酸化シリコン膜１０の表面には堆積しにくい
が、窒化チタン膜２２の表面には堆積できるので、窒化
チタン膜２２が接着層となり、タングステン膜２３を半
導体基板１上の全面に堆積することができる。
【００５５】次に、レジストマスクを形成した後、ドラ
イエッチングでタングステン膜２３を加工して配線層を
形成する。レジストを除去した後、半導体基板１の表面
をパッシベーション膜で被覆することにより、本実施例
のＤＲＡＭが完成する。
イエッチングでタングステン膜２３を加工して配線層を
形成する。レジストを除去した後、半導体基板１の表面
をパッシベーション膜で被覆することにより、本実施例
のＤＲＡＭが完成する。
【００５６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５７】例えば、前記実施例１ではタングステンの
核をリフトオフする膜に酸化アルミニウム膜を用いた
が、酸化タングステン膜、酸化チタン膜、酸化モリブデ
ン膜もしくは酸化銅膜などの金属酸化膜あるいはこれら
金属酸化膜の組み合わせから構成される積層金属酸化膜
を用いても、同様な効果が得られる。
核をリフトオフする膜に酸化アルミニウム膜を用いた
が、酸化タングステン膜、酸化チタン膜、酸化モリブデ
ン膜もしくは酸化銅膜などの金属酸化膜あるいはこれら
金属酸化膜の組み合わせから構成される積層金属酸化膜
を用いても、同様な効果が得られる。
【００５８】また、前記実施例１ではタングステンの核
をリフトオフする膜に酸化アルミニウム膜を用いたが、
モリブデン膜などの金属膜または窒化シリコン膜を用い
ても同様な効果が得られる。
をリフトオフする膜に酸化アルミニウム膜を用いたが、
モリブデン膜などの金属膜または窒化シリコン膜を用い
ても同様な効果が得られる。
【００５９】また、前記実施例４では、配線層となるタ
ングステン膜を形成する際の接着層に窒化チタン膜を用
いたが、アルミニウム膜またはタングステンシリサイド
膜を用いても同様な効果が得られる。
ングステン膜を形成する際の接着層に窒化チタン膜を用
いたが、アルミニウム膜またはタングステンシリサイド
膜を用いても同様な効果が得られる。
【００６０】また、前記実施例では、半導体基板と配線
層あるいはゲート電極と配線層を接続するためのコンタ
クトホール内に形成したタングステンプラグを有する半
導体集積回路装置の製造方法を説明したが、多層配線に
おいて金属膜（アルミニウム合金膜あるいはタングステ
ン膜）から成る下層配線層と上層配線層を接続するコン
タクトホールに形成したタングステンプラグを有する半
導体集積回路装置の製造方法にも適用可能である。
層あるいはゲート電極と配線層を接続するためのコンタ
クトホール内に形成したタングステンプラグを有する半
導体集積回路装置の製造方法を説明したが、多層配線に
おいて金属膜（アルミニウム合金膜あるいはタングステ
ン膜）から成る下層配線層と上層配線層を接続するコン
タクトホールに形成したタングステンプラグを有する半
導体集積回路装置の製造方法にも適用可能である。
【００６１】さらに、前記実施例では、ＤＲＡＭの製造
方法を説明したが、タングステンプラグを有するＭＯＳ
ＬＳＩおよびバイポーラＬＳＩにも適用可能である。
方法を説明したが、タングステンプラグを有するＭＯＳ
ＬＳＩおよびバイポーラＬＳＩにも適用可能である。
【００６２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６３】本発明によれば、選択性の崩れによって成
長したタングステンの核を全て除去できるので、層間絶
縁膜上にタングステンの核のないタングステンプラグが
形成でき、タングステンプラグ技術の選択性の崩れに起
因した配線のショートや断線が防止され、製品の歩留ま
りが向上する。
長したタングステンの核を全て除去できるので、層間絶
縁膜上にタングステンの核のないタングステンプラグが
形成でき、タングステンプラグ技術の選択性の崩れに起
因した配線のショートや断線が防止され、製品の歩留ま
りが向上する。
【００６４】また、本発明によれば、タングステンプラ
グの形成と選択性の崩れによって成長したタングステン
の核の除去が同時に行なえるので、従来技術と比べて製
造工程を増すことなく、選択性の崩れにより生じたタン
グステンの核のないタングステンプラグを形成すること
が可能となる。
グの形成と選択性の崩れによって成長したタングステン
の核の除去が同時に行なえるので、従来技術と比べて製
造工程を増すことなく、選択性の崩れにより生じたタン
グステンの核のないタングステンプラグを形成すること
が可能となる。
【００６５】また、本発明によれば、タングステンプラ
グの形成と選択性の崩れによって成長したタングステン
の核の除去を同時に行なった後、連続して配線層を形成
できるので、従来技術と比べて製造工程を増すことな
く、選択性の崩れにより生じたタングステンの核のない
タングステンプラグと配線層を形成することが可能とな
る。
グの形成と選択性の崩れによって成長したタングステン
の核の除去を同時に行なった後、連続して配線層を形成
できるので、従来技術と比べて製造工程を増すことな
く、選択性の崩れにより生じたタングステンの核のない
タングステンプラグと配線層を形成することが可能とな
る。
【００６６】また、本発明によれば、選択性の崩れによ
って成長したタングステンの核が除去できるので、タン
グステンの核の成長を防止するために狭く限定されてい
るタングステンプラグの形成条件が広くなる。
って成長したタングステンの核が除去できるので、タン
グステンの核の成長を防止するために狭く限定されてい
るタングステンプラグの形成条件が広くなる。
【図１】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図４】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図５】本発明の一実施例であるＤＲＡＭの製造工程を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図６】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図７】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図８】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図９】本発明の他の実施例であるＤＲＡＭの製造工程
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｎ型ウエル ３ ｐ型ウエル ４ フィールド絶縁膜 ５ ゲート絶縁膜 ６ 酸化シリコン膜 ７ ゲート電極 ８ ｎ型半導体領域 ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ アルミニウム膜 １２ 酸化アルミニウム膜 １３ レジストマスク １４ コンタクトホール １５ タングステン膜 １６ タングステンの核 １７ 金属膜 １８ パッシベーション膜 １９ 窒化シリコン膜 ２０ 酸化タンタル膜 ２１ 酸化タングステン膜 ２２ 窒化チタン膜 ２３ タングステン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (6)
- 【請求項１】 半導体素子と配線層との間または上下の
配線層間を接続するコンタクトホール内にタングステン
プラグを形成する半導体集積回路装置の製造方法であっ
て、層間絶縁膜の上に金属酸化膜を形成する工程、前記
金属酸化膜と前記層間絶縁膜をエッチングしてコンタク
トホールを形成する工程、ＣＶＤ法により選択的に前記
コンタクトホール内にタングステン膜を埋め込む工程、
前記金属酸化膜を選択的に除去する工程を有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 前記金属酸化膜は、酸化アルミニウム
膜、酸化タンタル膜、酸化タングステン膜、酸化チタン
膜、酸化モリブデン膜または酸化銅膜であることを特徴
とする請求項１記載の半導体集積回路装置の製造方法。 - 【請求項３】 前記ＣＶＤ法は、六フッ化タングステン
ガスのシリコン還元ＣＶＤ法または六フッ化タングステ
ンガスの水素還元ＣＶＤ法であることを特徴とする請求
項１記載の半導体集積回路装置の製造方法。 - 【請求項４】 半導体素子と配線層とを接続するコンタ
クトホール内にタングステンプラグを形成する半導体集
積回路装置の製造方法であって、層間絶縁膜の上に酸化
タングステン膜を形成する工程、前記酸化タングステン
膜と前記層間絶縁膜をエッチングしてコンタクトホール
を形成する工程、六フッ化タングステンガスの水素還元
ＣＶＤ法により選択的に前記コンタクトホール内にタン
グステン膜を埋め込むと同時に、前記酸化タングステン
膜を除去する工程を有することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項５】 半導体素子と配線層とを接続するコンタ
クトホール内にタングステンプラグを形成する半導体集
積回路装置の製造方法であって、層間絶縁膜の上に接着
層と酸化タングステン膜を形成する工程、前記酸化タン
グステン膜、前記接着層および前記層間絶縁膜をエッチ
ングしてコンタクトホールを形成する工程、六フッ化タ
ングステンガスの水素還元ＣＶＤ法により選択的に前記
コンタクトホール内にタングステン膜を埋め込むと同時
に、前記酸化タングステン膜を除去した後、連続して六
フッ化タングステンガスの水素還元ＣＶＤ法により前記
接着層の上にタングステン膜を堆積する工程を有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 前記接着層は、窒化チタン膜、アルミニ
ウム膜またはタングステンシリサイド膜であることを特
徴とする請求項５記載の半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985094A JPH0831932A (ja) | 1994-07-12 | 1994-07-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985094A JPH0831932A (ja) | 1994-07-12 | 1994-07-12 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831932A true JPH0831932A (ja) | 1996-02-02 |
Family
ID=15702604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15985094A Pending JPH0831932A (ja) | 1994-07-12 | 1994-07-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831932A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7781328B2 (en) | 2002-09-27 | 2010-08-24 | Medtronic Minimed, Inc. | Multilayer substrate |
| US8003513B2 (en) | 2002-09-27 | 2011-08-23 | Medtronic Minimed, Inc. | Multilayer circuit devices and manufacturing methods using electroplated sacrificial structures |
| WO2019044601A1 (ja) * | 2017-08-29 | 2019-03-07 | セントラル硝子株式会社 | タングステン酸化物の処理方法及び六フッ化タングステンの製造方法 |
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| US10886390B2 (en) | 2018-08-30 | 2021-01-05 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device and semiconductor device |
| KR20220004014A (ko) | 2020-06-30 | 2022-01-11 | 주식회사 히타치하이테크 | 에칭 처리 방법 및 에칭 처리 장치 |
-
1994
- 1994-07-12 JP JP15985094A patent/JPH0831932A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111566786B (zh) * | 2017-12-14 | 2024-03-15 | 应用材料公司 | 蚀刻金属氧化物而蚀刻残留物较少的方法 |
| US10886390B2 (en) | 2018-08-30 | 2021-01-05 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device and semiconductor device |
| US11569372B2 (en) | 2018-08-30 | 2023-01-31 | Fuji Electric Co., Ltd. | Semiconductor device |
| KR20220004014A (ko) | 2020-06-30 | 2022-01-11 | 주식회사 히타치하이테크 | 에칭 처리 방법 및 에칭 처리 장치 |
| US11901192B2 (en) | 2020-06-30 | 2024-02-13 | Hitachi High-Tech Corporation | Etching processing method and etching processing apparatus |
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