JP2008258598A - 半導体装置及び半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】アンチヒューズは、第1導電層11と、第1導電層11上に非晶質シリコン膜13と絶縁膜14とを交互に積層した2層以上の多層膜20と、多層膜20上に第2導電層12を有する。第1導電層11と第2導電層12の間に電圧を印加して、多層膜20の抵抗を低下させることで、メモリ素子にデータを書き込む。第1導電層11と第2導電層12の間に非晶質シリコン13よりも抵抗が高い絶縁膜14を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。
【選択図】図1
Description
(1)半導体膜、絶縁膜、半導体膜
(2)半導体膜、絶縁膜、半導体膜、絶縁膜
(3)絶縁膜、半導体膜、絶縁膜、半導体膜
(4)絶縁膜、半導体膜、絶縁膜、半導体膜、絶縁膜
図1〜図4を用いて、本実施形態では、アンチヒューズの構成を説明する。合わせて、アンチヒューズの作製方法を説明する。
本実施形態では、メモリ素子を含む複数のメモリセルと、アンチヒューズを含む複数のメモリセルを有するメモリ部と、トランジスタを含み、メモリ部に接続された駆動回路とを有する半導体装置の構成、及びその作製方法を説明する。本実施形態の半導体装置は記憶装置として機能し、PROMやPLAとして用いることができる。
11 第1導電層
12 第2導電層
13 半導体膜
14 絶縁膜
20〜26 中間層
50 半導体装置
51 メモリ部
52 ワード線駆動回路
53 ビット線駆動回路
54 ワード線
55 ビット線
56 駆動回路部
61〜63 メモリセル
71 アンチヒューズ
72 トランジスタ
73 ダイオード
75 nチャネル型TFT
76 pチャネル型TFT
100 基板
101 絶縁膜
102 絶縁膜
103 絶縁膜
105 第1電極
106 第2電極
107 中間層
108 半導体膜
109 絶縁膜
110 半導体膜
111 第3電極
112 半導体膜
113 半導体膜
114 ゲート電極
115 ゲート電極
116〜118 電極
120 チャネル形成領域
121、122 n型高濃度不純物領域
123 チャネル形成領域
124、125 p型高濃度不純物領域
200 ガラス基板
201 下地絶縁膜
202 第1電極
203 隔壁
204 中間層
205 第2電極
211 窒化タンタル膜
212 タングステン膜
213 非晶質シリコン膜
214 酸化窒化シリコン膜
215 非晶質シリコン膜
216 チタン膜
218 非晶質シリコン膜
219 酸化窒化シリコン膜
220 酸化窒化シリコン膜
221 非晶質シリコン膜
222 非晶質シリコン膜
400 半導体装置
401 アンテナ部
402 電源部
403 ロジック部
411 アンテナ
421 整流回路
422 保持容量
423 定電圧回路
431 復調回路
432 クロック生成・補正回路
433 判定回路
434 メモリコントローラ
435 変調回路
436 変調用抵抗
437 符号化回路
438 記憶装置
440 ROM
450 アンチヒューズ
451 nチャネル型TFT
452 pチャネル型TFT
453 nチャネル型TFT
454 pチャネル型TFT
455 nチャネル型TFT
501 基板
502 金属層
503 絶縁膜
504〜508 半導体層
509 絶縁膜
510 第1電極
511〜515 ゲート電極
517 窒化タンタル膜
518 タングステン膜
521〜526 n型低濃度不純物領域
527〜529 チャネル形成領域
531〜534 p型高濃度不純物領域
535、536 チャネル形成領域
537〜542 サイドウォール
544〜549 n型高濃度不純物領域
550 絶縁膜
551 絶縁膜
552 開口
553 中間層
554 非晶質シリコン膜
555 酸化シリコン膜
556 非晶質シリコン膜
558〜573 開口
575 Ti膜
576 純Al膜
577 Ti膜
579 第2電極
580 第3電極
581〜590 電極
591〜594 ゲート引出配線
596 電極
598 絶縁膜
599 開口
600 下地膜
Claims (43)
- アンチヒューズを含む複数のメモリセルを有し、
前記アンチヒューズは、第1導電層、第2導電層、及び前記第1導電層と前記第2導電層に挟まれた中間層を有し、
前記中間層は、半導体膜と絶縁膜を交互に積層した多層膜であり、当該半導体膜を少なくとも2層有することを特徴とする半導体装置。 - アンチヒューズを含む複数のメモリセルを有し、
前記アンチヒューズは、第1導電層、第2導電層、及び前記第1導電層と前記第2導電層に挟まれた中間層を有し、
前記中間層は、半導体膜と絶縁膜を交互に積層した多層膜であり、当該絶縁膜を少なくとも2層有し、
前記第1導電層はタングステン層であり、
前記中間層において、前記タングステン層と接する層は前記絶縁膜でなることを特徴とする半導体装置。 - アンチヒューズを含む複数のメモリセルを有し、
前記アンチヒューズは、
第1導電層と、
前記第1導電層の上面に接する半導体膜、および前記半導体膜の上面に接する絶縁膜でなる中間層と、前記中間層の絶縁膜の上面に接する第2導電層と、
を有し、
前記第1導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。 - アンチヒューズを含む複数のメモリセルを有し、
前記アンチヒューズは、
第1導電層と、
前記第1導電層の上面に接する絶縁膜、および前記絶縁膜の上面に接する半導体膜でなる中間層と、
前記中間層の半導体膜の上面に接する第2導電層と、
を有し、
前記第1導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Fe、Alから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。 - 請求項3または4において、
前記第1導電層はタングステン層であることを特徴とする半導体装置。 - アンチヒューズを含む複数のメモリセルを有し、
前記アンチヒューズは、
第1導電層と、
前記第1導電層を覆う絶縁膜と、
前記絶縁膜に形成され、かつ前記第1導電層に達する開口と、
前記絶縁膜上に形成され、かつ前記開口において前記第1導電層の上面に接する中間層と、
前記絶縁膜上に形成され、かつ前記中間層の上面に接して形成された第2導電層と、
を有し、
前記中間層は、半導体膜と絶縁膜を交互に並べた2層以上の多層膜であり、
前記中間層に含まれる全ての絶縁膜および半導体膜は、前記第1導電層を覆う絶縁膜上に形成されていることを特徴とする半導体装置。 - アンチヒューズを含む複数のメモリセルを有するメモリ部と、
トランジスタを含み、前記メモリ部に接続された駆動回路と、
を有し、
前記アンチヒューズは、第1導電層、第2導電層、及び前記第1導電層と前記第2導電層に挟まれた中間層を有し、
前記第1導電層は、前記トランジスタのゲート電極に含まれる導電層と同じ材料で形成され、
前記第2導電層は、前記トランジスタのソース電極またはドレイン電極に含まれる導電層と同じ材料で形成され、
前記中間層は、半導体膜と絶縁膜を交互に並べた2層以上の多層膜であることを特徴とする半導体装置。 - 請求項6又は7において、
前記中間層は、前記半導体膜を少なくとも2層以上を有する、又は前記絶縁膜を少なくとも2層有すること特徴とする半導体装置。 - 請求項1、6又は7において、
前記中間層は、前記半導体膜、前記絶縁膜、前記半導体膜の順に並んだ3層構造の膜であること特徴とする半導体装置。 - 請求項2において、
前記中間層は、前記絶縁膜、前記半導体膜、前記絶縁膜の順に並んだ3層構造の膜であること特徴とする半導体装置。 - 請求項6又は7において、
前記中間層は、前記絶縁膜、前記半導体膜、前記絶縁膜の順に並んだ3層構造の膜であること特徴とする半導体装置。 - 請求項6又は7において、
前記中間層は、前記第1導電層の上面に接する前記絶縁膜と、前記絶縁膜の上面に接する半導体膜とでなること特徴とする半導体装置。 - 請求項6又は7において、
前記中間層は、前記第1導電層の上面に接する前記半導体膜と、前記半導体膜の上面に接する絶縁膜とでなること特徴とする半導体装置。 - 請求項1、6、7、8、9、11、12及び13のいずれか1項において、
前記第1導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。 - 請求項1乃至14のいずれか1項において、
前記第2導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。 - 請求項1乃至15のいずれか1項において、
前記中間層の半導体膜は、単層膜または2層以上の多層膜であることを特徴とする半導体装置。 - 請求項1乃至15のいずれか1項において、
前記中間層の半導体膜は、単層膜または2層以上の多層膜であり、
前記半導体膜は、シリコンまたはゲルマニウムを主成分とする半導体で形成されていることを特徴とする半導体装置。 - 請求項17において、
前記シリコンまたはゲルマニウムを主成分とする半導体は、非晶質シリコン、微結晶シリコン、多結晶シリコン、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウム、非晶質SixGe1−x(0<x<1)、微結晶SixGe1−x(0<x<1)、多結晶SixGe1−x(0<x<1)であることを特徴とする半導体装置。 - 請求項1乃至18のいずれか1項において、
前記中間層の絶縁膜は、単層膜または2層以上の多層膜であることを特徴とする半導体装置。 - 請求項1乃至18のいずれか1項において、
前記中間層の絶縁膜は、単層膜または2層以上の多層膜であり、
前記中間層の絶縁膜は、シリコン、ゲルマニウム、SixGe1−xまたは金属の酸化物、シリコン、ゲルマニウム、SixGe1−xまたは金属の窒化物、もしくはシリコン、ゲルマニウム、SixGe1−xまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置。 - アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
前記アンチヒューズは、第1導電層、第2導電層、及び前記第1導電層と前記第2導電層に挟まれた中間層を有し、
前記第1導電層を形成し、
前記第1導電層上に、半導体膜と絶縁膜を交互に積層して前記中間層を形成し、
前記中間層上に、前記第2導電層を形成し、
前記中間層には、前記半導体膜を2層以上形成することを特徴とする半導体装置の作製方法。 - アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
前記アンチヒューズは、タングステン層でなる第1導電層、第2導電層、及び前記第1導電層と前記第2導電層に挟まれた中間層を有し、
前記第1導電層を形成し、
前記第1導電層上面に接して中間層を形成し、
前記中間層の上面に接して、前記第2導電層を形成することを含み、
前記中間層の形成は、絶縁膜と半導体膜を交互に積層して、当該絶縁膜を2層以上形成し、かつ、前記第1導電層の上面に接する膜が絶縁膜になるように行われることを特徴とする半導体装置の作製方法。 - アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
前記アンチヒューズは、第1導電層、第2導電層、並びに前記第1導電層と前記第2導電層に挟まれ、かつ半導体膜及び絶縁膜とでなる中間層を有し、
前記第1導電層を形成し、
前記第1導電層の上面に接して、前記中間層の半導体膜を形成し、
前記中間層の半導体膜の上面に接して、前記中間層の絶縁膜を形成し、
前記中間層の絶縁膜の上面に接して、前記第2導電層を形成することを含み、
前記第1導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されている
特徴とする半導体装置の作製方法。 - アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
前記アンチヒューズは、第1導電層、第2導電層、並びに前記第1導電層と前記第2導電層に挟まれ、かつ絶縁膜及び半導体膜とでなる中間層を有し、
前記第1導電層を形成し、
前記第1導電層の上面に接して、前記中間層の絶縁膜を形成し、
前記中間層の絶縁膜の上面に接して、前記中間層の半導体膜を形成し、
前記中間層の半導体膜の上面に接して、前記第2導電層を形成することを含み、
前記第1導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Fe、Alから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。 - 請求項23または24において、
前記第1導電層はタングステン層であることを特徴とする半導体装置の作製方法。 - アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
前記アンチヒューズは、タングステン層でなる第1導電層、第2導電層、及び前記第1導電層と前記第2導電層に挟まれた中間層を有し、
前記第1導電層を形成し、
前記第1導電層を覆い、かつ、前記第1導電層の上面に達する開口を有する第1絶縁膜を形成し、
前記第1絶縁膜上に半導体膜と第2絶縁膜を交互に積層して、2層以上の積層膜を形成し、
前記積層膜をエッチングして、前記開口において前記第1導電層の上面に接する前記中間層を形成し、
前記第1絶縁膜上に、前記中間層の上面に接して前記第2導電層を形成することを含むことを特徴とする半導体装置の作製方法。 - アンチヒューズを含む複数のメモリセル、及び前記メモリセルに接続された駆動回路を有する半導体装置の作製方法であり、
前記アンチヒューズは、第1電極、第2電極、及び前記第1電極と前記第2電極に挟まれた中間層を有し、
前記駆動回路は、第1半導体膜を含む薄膜トランジスタを複数有し、
前記第1半導体膜を形成し、
前記第1半導体膜上に第1絶縁膜を形成し、
前記第1絶縁膜上に第1導電膜を形成し、前記第1導電膜をエッチングして、前記第1電極と、前記第1絶縁膜を介して前記第1半導体膜に重なるゲート電極とを形成し、
前記第1電極及び前記ゲート電極を覆い、かつ、前記第1電極の上面に達する第1開口を有する第2絶縁膜を形成し、
前記第2絶縁膜上に、前記第1開口において前記第1電極と接する前記中間層を形成し、
前記第2絶縁膜に、前記第1半導体膜に達する第2開口を形成し、
前記第2絶縁膜及び前記中間層上に第2導電膜を形成し、
前記第2導電膜をエッチングして、前記中間層の上面に接する前記第2電極と、前記第2開口において前記第1半導体膜に接するソース電極及びドレイン電極の少なくとも一方とを形成することを含み、
前記中間層は、第2半導体膜と第3絶縁膜を交互に積層した2層以上の積層膜から形成されることを特徴とする半導体装置の作製方法。 - 請求項21において、
前記中間層は、前記半導体膜、前記絶縁膜、前記半導体膜の順に積層された3層構造の膜であること特徴とする半導体装置の作製方法。 - 請求項22において、
前記中間層は、前記絶縁膜、前記半導体膜、前記絶縁膜の順に積層された3層構造の膜であること特徴とする半導体装置の作製方法。 - 請求項26において、
前記積層膜は、前記第2絶縁膜、前記半導体膜、前記第2絶縁膜の順に積層された3層構造の膜、又は、前記半導体膜、前記第2絶縁膜、前記半導体膜、の順に積層された3層構造の膜であること特徴とする半導体装置の作製方法の作製方法。 - 請求項27において、
前記中間層は、前記第3絶縁膜、前記第2半導体膜、前記第3絶縁膜の順に積層された3層構造の膜、又は、前記第2半導体膜、前記第3絶縁膜、前記第2半導体膜の順に積層された3層構造の膜であること特徴とする半導体装置の作製方法。 - 請求項26において、
前記積層膜は、下層に前記半導体膜が形成され、上層に前記第2絶縁膜が形成された2層構造の膜、又は、下層に前記第2絶縁膜が形成され、上層に前記半導体膜が形成された2層構造の膜であること特徴とする半導体装置の作製方法の作製方法。 - 請求項27において、
前記中間層は、下層に前記第2半導体膜が形成され、上層に前記第3絶縁膜が形成された2層構造の膜、又は、下層に前記第3絶縁膜が形成され、上層に前記第2半導体膜が形成された2層構造の膜であること特徴とする半導体装置の作製方法。 - 請求項21又は26において、
前記第1導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。 - 請求項27において、
前記第1電極は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。 - 請求項21乃至26のいずれか1項において、
前記第2導電層は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。 - 請求項27において、
前記第2電極は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。 - 請求項21乃至25のいずれか1項において、
前記中間層の絶縁膜は、単層膜または2層以上の多層膜であり、
前記絶縁膜は、シリコン、ゲルマニウム、SixGe1−xまたは金属の酸化物、シリコン、ゲルマニウム、SixGe1−xまたは金属の窒化物、シリコン、ゲルマニウム、SixGe1−xまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置の作製方法。 - 請求項26において、
前記中間層の第2絶縁膜は、単層膜または2層以上の多層膜であり、
前記第2絶縁膜は、シリコン、ゲルマニウム、SixGe1−xまたは金属の酸化物、シリコン、ゲルマニウム、SixGe1−xまたは金属の窒化物、シリコン、ゲルマニウム、SixGe1−xまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置の作製方法。 - 請求項27において、
前記第3絶縁膜は、単層膜または2層以上の多層膜であり、
前記第3絶縁膜は、シリコン、ゲルマニウム、SixGe1−xまたは金属の酸化物、シリコン、ゲルマニウム、SixGe1−xまたは金属の窒化物、シリコン、ゲルマニウム、SixGe1−xまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置の作製方法。 - 請求項21乃至26のいずれか1項において、
前記中間層の半導体膜は、単層膜または2層以上の多層膜であり、
前記半導体膜は、シリコンを主成分とする半導体、またはゲルマニウムを主成分とする半導体のいずれかで形成されていることを特徴とする半導体装置の作製方法。 - 請求項27において、
前記第2半導体膜は、単層膜または2層以上の多層膜であり、
前記第2半導体膜は、シリコンを主成分とする半導体、またはゲルマニウムを主成分とする半導体のいずれかで形成されていることを特徴とする半導体装置の作製方法。 - 請求項41又は42において、
前記シリコンを主成分とする半導体は、非晶質シリコン、微結晶シリコン、多結晶シリコン、非晶質SixGe1−x(0<x<1)、微結晶SixGe1−x(0<x<1)、多結晶SixGe1−x(0<x<1)であり、
前記ゲルマニウムを主成分とする半導体は、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウム、非晶質SixGe1−x(0<x<1)、微結晶SixGe1−x(0<x<1)、多結晶SixGe1−x、(0<x<1)であることを特徴とする半導体装置の作製方法。
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