JP2008258598A - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

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Abstract

【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。
【選択図】図１

Description

本発明は、アンチヒューズを有する半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
読み出しを専用とするＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）には、マスクＲＯＭ、と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に分類される。ヒューズ型ＲＯＭ及びアンチヒューズ型ＲＯＭはＰＲＯＭの１種である。マスクＲＯＭは、製造工程で、フォトマスクを用いて情報を書き込むＲＯＭである。ヒューズ型ＲＯＭは、製造時は導通状態であるヒューズをメモリ素子に用いたＲＯＭであり、製造後に電流によりヒューズを切断し、ヒューズの電極と電極の電気的な接続を遮断することにより情報を記憶するＲＯＭである。他方、アンチヒューズ型ＲＯＭは、製造時は非導通状態であるアンチヒューズをメモリ素子に用いたＲＯＭであり、製造後に電流によってアンチヒューズの電極と電極とを電気的に接続することで、情報を書き込むＲＯＭである。例えば、特許文献１乃至５には、シリコンまたはゲルマニウムを用いたアンチヒューズが記載されている。
特許文献１（特開平７−２９７２９３号公報）には、一対の導電体の間に非晶質シリコンを挟んだアンチヒューズが記載されている。特許文献１では、一方の電極を金属で形成し、非晶質シリコンと金属とをシリサイド反応させることで、アンチヒューズを導通状態にしている。
また、特許文献１には、シリサイド反応速度を１０ｍ／ｓｅｃ以上とすることで、導通状態にしたアンチヒューズの抵抗値のばらつきと誤動作を抑えることができること、反応速度１０ｍ／ｓｅｃ以上の実現は、非晶質シリコンの形成工程と金属の形成工程の間で被形成面を空気のような酸素雰囲気に曝さないことによる効果であることが記載されている。そのため、特許文献１では、マルチチャンバシステムにおいて、金属膜、非晶質シリコン、金属膜を大気に曝すことなく連続的に成膜することで、アンチヒューズを作製している。
特許文献２（特開平６−２６０５５８号公報）には、アルミニウムと、アルミニウムに接するゲルマニウムとでなるアンチヒューズが記載されている。
特許文献３（特開平５−３４３６３３号公報）のアンチヒューズは、配線と配線との間にゲルマニウムを含有する非晶質シリコン膜を挟んだ構造である。特許文献３には、非晶質シリコン膜のゲルマニウム含有率を調節することにより、書き込み電圧を低くできることが記載されている。
特許文献４（特開平４−２８２８６４号公報）には、電極、窒化シリコン類でなる誘電体、この誘電体上の非晶質シリコン層、非晶質シリコン層上の窒化シリコン類でなる誘電体、及びこの誘電体上の電極でなるアンチヒューズが記載されている。
特許文献５（特開平４−２２６０６８号公報）には、耐熱金属層とチタン層とでなる電極、この電極上の誘電体層、誘電体層上の非晶質シリコン層、及び非晶質シリコン層上の電極でなるアンチヒューズが記載されている。
特開平７−２９７２９３号公報 特開平６−２６０５５８号公報 特開平５−３４３６３３号公報 特開平４−２８２８６４号公報 特開平４−２２６０６８号公報
本発明は、半導体膜を用いたアンチヒューズにおいて、書き込みに消費される電力を低減することを課題の１つとする。
上述したように、特許文献１のアンチヒューズを製造するには、マルチチャンバシステムにおいて、金属膜、非晶質シリコン、金属膜を大気に曝すことなく連続的に成膜する必要がある。このように、特許文献１では、製造プロセスに制約があり、また製造装置にも制約がある。
上記の問題点を鑑み、本発明は、製造時に大気に曝すことが可能な構造のアンチヒューズを提供することを課題の１つとする。
本発明は、メモリ素子にアンチヒューズを用いた半導体装置である。本発明は、アンチヒューズの一対の導電層の間の層を、半導体膜と半導体膜よりも抵抗の高い膜を交互に並べた多層膜とすることにより、書き込み時にアンチヒューズに流れる電流を少なくし、消費電力を低減するというものである。半導体膜よりも抵抗の高い膜には、絶縁膜を用いることができる。
また、このような多層膜とすることにより、被形成面を大気等の酸素を含む雰囲気に曝した後に、言い換えると、自然酸化膜が形成される雰囲気に被形成面を曝した後に、多層膜及び導電層を形成しても、書き込み動作によりアンチヒューズを電気的に安定な導通状態にすること可能にする。
本発明において、多層膜は、半導体膜を２層以上又は絶縁膜を２層以上含む。例えば、半導体膜を２層含む多層膜は、次の４通りの構造があり、いずれも本発明に含まれる構造である。
（１）半導体膜、絶縁膜、半導体膜
（２）半導体膜、絶縁膜、半導体膜、絶縁膜
（３）絶縁膜、半導体膜、絶縁膜、半導体膜
（４）絶縁膜、半導体膜、絶縁膜、半導体膜、絶縁膜
半導体膜を３層以上含む多層膜も、上記（１）〜（４）のように半導体膜と絶縁膜を交互に積層することで形成することができる。また、本発明において、多層膜は、半導体膜と、絶縁膜を１層ずつ含む２層構造とすることができる。
多層膜に含まれる半導体膜は、シリコンまたはゲルマニウムを主成分とする半導体で形成することができる。例えば、シリコンを主成分とする半導体としては、シリコン及びＳｉｘＧｅ１−ｘ、（０＜ｘ＜１）等がある。ゲルマニウムを主成分とする半導体としては、ゲルマニウム及びＳｉｘＧｅ１−ｘ、（０＜ｘ＜１）等がある。半導体膜を構成する層の結晶構造は、非晶質、微結晶、多結晶等の非単結晶である。
多層膜に含まれる半導体膜の厚さは、５ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは５ｎｍ以上１００ｎｍ以下であり、より好ましくは５ｎｍ以上５５ｎｍ以下である。多層膜に２層以上の半導体膜を含む場合、含まれる半導体膜の厚さの合計が２００ｎｍ以下とする。この厚さの合計は、好ましくは１００ｎｍ以下であり、より好ましくは５５ｎｍ以下である。
多層膜に含まれる絶縁膜は、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化物で形成することができる。また、酸化物の他、窒化物、又は酸化窒化物で形成することができる。
この絶縁膜の厚さは、１ｎｍ以上２０ｎｍ以下とすることができる。より好ましい厚さは１ｎｍ以上１５ｎｍ以下である。また、多層膜に２層以上絶縁膜が含まれる場合は、多層膜に含まれる絶縁膜の厚さの合計は２０ｎｍ以下が好ましく、１５ｎｍ以下がより好ましい。
本発明において、多層膜の半導体膜及び絶縁膜は、それぞれ、単層構造でも２層以上の多層構造でもよい。
アンチヒューズの一対の導電層は、半導体膜と反応して、金属化合物または合金を形成する金属元素を含む導電性材料で形成することができる。そのような金属元素として、シリコン及びゲルマニウムと反応して金属化合物を形成する金属元素、またはシリコン及びゲルマニウムと反応して合金を形成する金属元素がある。前者の金属元素には、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅ等が挙げられる。後者の金属元素には、Ａｌ等が挙げられる。アンチヒューズの一対の導電層は、これらの金属元素の単体金属、金属化合物、または合金で形成することができる。
本発明により、書き込み時にアンチヒューズに流れる電流を小さくすることができるため、書き込み時の消費電力を低減することができる。
以下に、本発明を説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施形態及び実施例の記載内容に限定して解釈されるものではない。
（実施形態１）
図１〜図４を用いて、本実施形態では、アンチヒューズの構成を説明する。合わせて、アンチヒューズの作製方法を説明する。
まず、２つの導電層の間の層が半導体膜を２層以上有する多層膜であるアンチヒューズの構成を説明する。
図１（Ａ）及び図１（Ｂ）は、３層構造の多層膜を有するアンチヒューズの断面図である。図１（Ａ）に示すアンチヒューズは、第１導電層１１、第２導電層１２、第１導電層１１と第２導電層１２の間に、半導体膜１３と絶縁膜１４が交互に積層された中間層２０を有する。また、図１（Ｂ）に示すアンチヒューズは、第１導電層１１と第２導電層１２の間に中間層２１を有する。以下の説明において、アンチヒューズの２つの導電層の間の層を中間層ということとする。
図１（Ａ）の中間層２０は、第１導電層１１側から、半導体膜１３、絶縁膜１４、半導体膜１３の順に膜が積層されている。図１（Ｂ）の中間層２１は、第１導電層１１側から、絶縁膜１４、半導体膜１３、絶縁膜１４の順に積層された３層構造である。
図１（Ａ）及び図１（Ｂ）のアンチヒューズの書き込みは、第１導電層１１と第２導電層１２の間に電圧を印加することで行う。電圧を印加することにより、中間層２０または中間層２１の抵抗が下がり、第１導電層１１と第２導電層１２が導通状態になる。
半導体膜１３は、半導体材料でなる単層の膜でも、２層以上の多層膜でもよい。半導体膜１３を形成する半導体には、シリコンまたはゲルマニウムを主成分とする半導体を用いることができる。シリコン主成分とする半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、（０＜ｘ＜１））、炭化シリコン（ＳｉＣ）等がある。また、ゲルマニウムを主成分とする半導体には、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、（０＜ｘ＜１））等がある。
また、半導体膜１３を形成するシリコンまたはゲルマニウムを主成分とする半導体の結晶構造は非単結晶構造であり、非晶質、微結晶、多結晶である。
半導体膜１３はＣＶＤ法やスパッタ法で形成することができる。シリコン膜をＣＶＤ法で形成する場合、シラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を原料ガスに用いればよい。ゲルマニウム膜をＣＶＤ法で形成する場合、ゲルマン（ＧｅＨ４）を原料ガスに用いればよい。シリコンゲルマニウム膜を形成する場合は、ＳｉＨ４またはＳｉ２Ｈ６、ＧｅＨ４を原料ガスに用いればよい。原料ガスの比率を変えることで、シリコンゲルマニウムに含まれるＳｉ、Ｇｅの組成比を調節することができる。また、スパッタ法で、シリコン膜、ゲルマニウム膜、シリコンゲルマニウム膜を形成する場合は、形成したい材料によって、ターゲットを代えればよい。例えば、シリコン膜を形成する場合は、単結晶シリコンのターゲットを用いることができる。また、半導体膜１３には、ドナーまたはアクセプタとなる不純物元素（例えば、Ｐ、Ａｓ、Ｂ等）を添加しててもよい。このような不純物元素を添加することにより、添加されていない膜よりも抵抗が低い半導体膜１３となる。半導体膜１３の抵抗を下げることにより、アンチヒューズを導通状態にするために必要な電圧（書き込み電圧）低下させるという効果がある。ドナーまたはアクセプタとなる元素を含む半導体膜１３を形成するには、例えば、ＣＶＤ法の場合、上記の原料ガスにＰＨ３、ＰＦ３、Ｂ２Ｈ６、ＢＦ３、またはＡｓＨ３等を添加する。また、スパッタ法の場合は、ドナーまたはアクセプタとなる不純物元素を含んだターゲットを用いて、半導体膜１３を形成すればよい。あるいは、不純物元素を意図的に添加しない半導体膜１３を形成し、この膜に、不純物元素をドープしてもよい。
各半導体膜１３は、５ｎｍ以上２００ｎｍ以下の厚さで形成することができる。半導体膜１３の厚さは５ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５５ｎｍ以下がより好ましい。中間層に含まれる半導体膜１３が２層以上の場合、中間層に含まれる半導体膜１３の厚さの合計は１００ｎｍ以下が好ましく、５５ｎｍ以下がより好ましい。
絶縁膜１４は、半導体膜１３よりも抵抗が高い膜として形成される膜である。絶縁膜１４は、絶縁材料でなる単層の膜でも、２層以上の多層膜でもよい。
絶縁膜１４に用いることができる絶縁材料には、例えば、上記のシリコンまたはゲルマニウムを主成分とする半導体の酸化物、窒化物、酸化窒化物がある。なお、本明細書では、酸化窒化物とは、酸素と窒素の組成比が同じ材料、酸素のほうが窒素よりも組成比が大きい材料、及び窒素のほうが酸素よりも組成比が大きい材料の双方を含む。絶縁材料としては、具体的には、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化ゲルマニウム（ＧｅＯｘ）、窒化ゲルマニウム（ＧｅＮｘ）、酸化窒化ゲルマニウム（ＧｅＯｘＮｙ）、酸化シリコンゲルマニウム（ＳｉＧｅｘＯｙ）、窒化シリコンゲルマニウム（ＳｉＧｅｘＮｙ）、酸化窒化シリコンゲルマニウム（ＳｉＧｅｘＯｙＮｚ）等がある。
これらの絶縁材料は、ＣＶＤ法、スパッタ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、原子層堆積）法等で形成することができる。また、半導体膜１３上面を、酸化処理、窒化処理、酸化窒化処理を行うことでも形成できる。酸化処理又は窒化処理には、プラズマにより酸素ラジカルまたは窒素ラジカルを生成し、この生成されたラジカルにより半導体膜の上面を処理する方法がある。また、酸素を含む雰囲気または窒素を含む雰囲気での加熱処理でも、半導体膜の上面を酸化又は窒化することができる。
シリコン等の半導体の酸化窒化物は、まず半導体を酸化処理し、次に窒化処理することで形成することができる。また、はじめに窒化処理を行うこともできる。また、Ｎ２Ｏを含む雰囲気での加熱処理のような、酸化と窒化を同時に行う酸化窒化処理でも、酸化窒化物を形成することができる。
また、絶縁膜１４の絶縁材料には、酸化アルミニウム、酸化タンタル、酸化ハフニウム等の金属酸化物、窒化アルミニウム、窒化タングステン等の金属窒化物、または金属の酸化窒化物で形成することもできる。
中間層２１〜２６に含まれる絶縁膜１４は、１ｎｍ以上２０ｎｍ以下の範囲の厚さで形成することができる。より好ましい厚さは１ｎｍ以上１５ｎｍ以下である。また、中間層２２〜２４のように、中間層が２層以上絶縁膜１４を含む場合は、中間層に含まれる絶縁膜１４の厚さの合計が２０ｎｍ以下が好ましく、１５ｎｍ以下がより好ましい。これは、絶縁膜１４が厚い方ほど書き込み時に第１導電層１１と第２導電層１２の間を流れる電流が小さくすることができるが、厚すぎると、書き込み動作によりアンチヒューズに与えられるエネルギーが過剰になり、アンチヒューズが破壊されるおそれがあるからである。
第１導電層１１及び第２導電層１２は、半導体膜１３と反応して、半導体膜１３を構成する半導体よりも低抵抗な材料を生成する金属元素を含む導電性材料で形成される。例えば、シリコン及びゲルマニウムと反応して、金属化合物を生成する金属としては、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）等がある。これらの金属とシリコンが反応するとシリサイドが形成される。また、これらの金属とゲルマニウムが反応するとゲルマナイトが形成される。
また、第１導電層１１及び第２導電層１２の材料には、これらの単体金属の他、これらの金属の化合物または合金も用いることができる。金属化合物としては、タングステンシリサイドのような上記の金属のシリサイド、窒化チタン等の金属窒化物等がある。また、合金としては、タンタルタングステン合金、モリブデンタングステン等がある。これらの導電性材料は、スパッタ法、蒸着法、及びＣＶＤ法等で形成することができる。
また、シリコン及びゲルマニウムと反応して合金を形成するアルミニウム（Ａｌ）を主成分とする材料で、第１導電層１１及び第２導電層１２を形成することができる。アルミニウムを主成分とする材料には、純アルミニウム、シリコン（Ｓｉ）、銅（Ｃｕ）等他の元素を含んだアルミニウム、並びにアルミニウムの合金（例えば、アルミニウムタンタル、アルミニウムネオジム等）があげられる。これらのアルミニウムを主成分とする導電性材料は、スパッタ法、蒸着法、及びＣＶＤ法等で形成することができる。
なお、アルミニウムを主成分とする材料は、ヒロックが発生しやすい材料のため、アルミニウムを主成分とする材料よりも、上記のＷ、Ｔｉ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅ等の金属を主成分とする材料で形成することが好ましい。また、アルミニウムを主成分とする材料で、第１導電層１１を形成する場合は、中間層において、第１導電層１１に接する膜が絶縁膜１４であることが好ましい。同様に、アルミニウムを主成分とする材料で、第２導電層１２を形成する場合は、中間層において、第２導電層１２に接する膜が絶縁膜１４であることが好ましい。
第１導電層１１と第２導電層１２は、異なる導電性材料で形成することができる。このことにより、第１導電層１１と第２導電層１２を形成する導電性材料の選択肢が増えるため、プロセスの自由度が高くなる。
また、半導体膜１３を２層含む中間層としては、３層構造の中間層２０、２１の他、４層構造の中間層２２、２３（図２（Ａ）、図２（Ｂ）参照）、５層構造の中間層２４（図３参照）がある。
図２（Ａ）に示すように、中間層２２は、第１導電層１１側から、半導体膜１３、絶縁膜１４、半導体膜１３、絶縁膜１４の順で積層された膜である。図２（Ｂ）に示すように、中間層２３は、第１導電層１１側から、絶縁膜１４、半導体膜１３、絶縁膜１４、半導体膜１３の順で積層された膜である。図３に示すように、中間層２４は、中間層２３にさらに絶縁膜１４を積層した膜である。
本発明には、中間層が半導体膜１３を３層以上有するアンチヒューズも含まれる。３層以上の半導体膜１３を含む中間層は、図１〜図３の中間層２１〜２４と同様に、絶縁膜１４と半導体膜１３を交互に第１導電層１１上に積層することで形成することができ、第１導電層１１に接する膜が半導体膜１３でも絶縁膜１４でもよい。
本発明において、中間層に含まれる各半導体膜１３は同じ半導体材料で形成された膜でもよいし、異なる半導体材料で形成された膜でもよい。例えば、図１（Ａ）の中間層２０において、一方の半導体膜１３を非晶質シリコンの単層膜で形成し、もう一方の半導体膜を非晶質シリコン膜と非晶質シリコンゲルマニウムの多層膜で形成することができる。また、２つの半導体膜１３とも非晶質シリコン膜で形成し、その厚さを異ならせてもよい。
本発明において、中間層に複数の絶縁膜１４が含まれる場合、各絶縁膜１４は同じ膜でも異なる膜でもよい。例えば、図２（Ａ）の中間層２２で、一方の絶縁膜１４を酸化シリコン膜の単層膜で形成し、もう一方の絶縁膜１４を、Ｓｉ、Ｏ、Ｎの組成比が互いに異なる酸化窒化シリコンでなる２層構造の多層膜で形成することができる。
次に、中間層に、１層以上の絶縁膜１４、及び２層以上の半導体膜１３を形成することで、書き込み時にアンチヒューズに流れる電流を低減できることを説明する。ここでは、図１（Ａ）の構造のアンチヒューズを例に説明する。
図１４は、図１（Ａ）の構造を有するアンチヒューズを非導通状態から導通状態にしたときの電流−電圧特性を示すグラフである。図１４の特性を測定した素子（以下、「素子Ａ」という。）の構造は次の通りである。第１導電層１１は厚さ３７０ｎｍのタングステンでなり、第２導電層１２は厚さ２５０ｎｍのチタンでなる。中間層２０の２つの半導体膜１３は共に厚さ２５ｎｍの非晶質シリコンでなり、絶縁膜１４は厚さ６ｎｍの酸化窒化シリコンでなる。
図１７は、比較例として、特許文献１と同様の構造を有するアンチヒューズの電流−電圧特性を示すグラフである。図１７の特性を測定した素子（以下、「参照素子」という。）の構造は、中間層を厚さ５０ｎｍの非晶質シリコンで形成し、第１導電層１１及び第２導電層１２の構成は素子Ａと同様とした。つまり、素子Ａ及び参照素子は、中間層に含まれる非晶質シリコン膜の厚さの総計が共に５０ｎｍである。また、素子Ａと参照素子のサイズは共に２μｍ×２μｍである。なお、素子Ａ及び参照素子の作製方法、及びその構造は実施例１においてより詳細に説明する。
図１４は、素子Ａでは、導通状態になる直前に流れる電流値が約１μＡであることを示している。これに対し、参照素子では、この電流値が約１０μＡである（図１７参照）。つまり、素子Ａは、導通状態になる直前に流れる電流値が参照素子の１／１０程度に低減されている。
図１８に、素子Ａ及び参照素子の書き込み時の消費電力を示す。図１８には、同一基板上の任意の４２個の素子を測定したデータが示されている。この消費電力は導通状態になったときにアンチヒューズに印加されている電圧（書き込み電圧）と、そのときに流れた電流（消費電流）の値を乗じることで算出した。図１８によると、素子Ａの消費電力の最大値は参照素子の１／２以下であり、消費電力の平均値は、素子Ａの方が参照素子よりも低くなっている。また、素子Ａの方が参照素子よりも、素子ごとの消費電力のばらつきが少ない。従って、メモリ素子として素子Ａを用いることで、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）等の複数のメモリ素子を有する半導体装置の書き込み時の消費電力を抑えることが可能になる。
図１９は、書き込み動作後の素子Ａの電流−電圧特性を示すグラフであり、図２１は書き込み動作後の参照素子の電流−電圧特性を示すグラフである。図１９は、書き込み動作後の２５個の素子Ａは、その抵抗値がほぼ均一であり、かつ５０Ω以下に低抵抗化されていることを示している。このことは、書き込み動作によって、複数の素子Ａは均一に低抵抗化され、各素子Ａの第１導電層と第２導電層との電気的な接続が安定していることを示している。つまり、書き込み動作によって複数の素子Ａは、均一かつ安定した導通状態になっている。これに対して、図２１は、書き込み動作後の複数の参照素子は、その抵抗値がばらついており、その値は小さいものでも３００Ω程度である。つまり、図２１は、書き込み動作によって、参照素子は十分に低抵抗化されず、第１導電層と第２導電層との電気的な接続（導通状態）が不安定であることを示している。従って、メモリ素子として素子Ａを用いることで、ＰＲＯＭやＰＬＡ等の複数のメモリ素子を有する半導体装置において、データの読み出しの誤りの発生を抑えることが可能であり、またデータの書き込みをより確実に行うことが可能になる。
従って、アンチヒューズの中間層に、２層以上の半導体膜と共に半導体膜よりも抵抗が高い絶縁膜を形成し、絶縁膜と半導体膜を交互に設けることで、導通状態になる直前にアンチヒューズに流れる電流を小さくすることが可能になる。その結果として、本発明のアンチヒューズを有する複数のメモリセルにデータを書き込むときに消費される電力を小さくすることができる。また、絶縁膜と半導体膜を交互に並べ、かつ２層以上の絶縁膜を含む多層構造とすることにより、半導体膜を２層以上有するアンチヒューズと同様に、導通状態になる直前にアンチヒューズに流れる電流を小さくすることができる。
また、中間層が２層以上の半導体膜を有することで、書き込み動作によって、複数のアンチヒューズは、ほぼ同じ大きさの抵抗値を有するように低抵抗化され、かつ、電気的に安定な導通状態とすることができる。また、絶縁膜と半導体膜を交互に並べ、かつ２層以上の絶縁膜を含む多層構造とすることにより、半導体膜を２層以上有するアンチヒューズと同様に、書き込み動作によって安定な導通状態とすることができる。従って、本発明のアンチヒューズを有する複数のメモリセルにデータの書き込み不良の発生を少なくすることができ、またデータの読み出しの誤りの発生を少なくすることができる。従って、本発明により、データの書き込み動作及び読み出し動作において信頼性の高い半導体装置を提供することができる。
なお、実施例１で後述するが、素子Ａでは、製造時に、第１導電層であるタングステン膜の表面が大気に曝される。そのため、その表面に自然酸化膜が形成されるが、自然酸化膜を除去する処理を行わずに、中間層の第１層目の非晶質シリコン膜を形成している。また、中間層の第３層目の非晶質シリコン膜の表面も大気に曝されている。そのため、その表面に自然酸化膜が形成されるが、その自然酸化膜を除去する処理を行わずに、第２導電層のチタンを形成している。図１４等に示す素子Ａの電気的特性は、このように中間層及び第２導電層の被形成面を大気のような酸素を含む雰囲気に曝した結果に、得られたものである。
従って、中間層を、絶縁膜と半導体膜を交互に並べ、かつ２層以上の半導体膜または２層以上の絶縁膜を含む多層構造とすることにより、アンチヒューズの作製工程において、第１導電層、中間層を大気に曝すことが許容される。このことにより、アンチヒューズを製造する工程に自由度が与えられる。例えば、第１導電層を構成する膜を成膜し、この膜を所定の形状にエッチングした後に、中間層を形成することができる。また、中間層を構成する多層膜を形成し、所定の形状にエッチングした後に、第２導電層を形成することができる。また、アンチヒューズを製造するために、特許文献１のような特殊な製造装置が必須の設備になることが回避できる。
また、特許文献１では、書き込み動作でアンチヒューズを電気的に安定した導通状態にするために、金属膜、非晶質シリコン膜、金属膜を大気に曝すことなく形成している。一方、本発明では、中間層を、絶縁膜と半導体膜を交互に並べ、かつ２層以上の半導体膜を含む多層構造とすることにより、第１導電層、中間層を大気に曝しても、書き込み動作によりアンチヒューズを電気的に安定した導通状態にすることができる。
また、中間層を半導体膜と絶縁膜との２層構造とすることで、半導体膜を２層以上有するアンチヒューズと同様に、導通状態になる直前にアンチヒューズに流れる電流を小さくすることができる。
図４は、２層構造の中間層を有するアンチヒューズの断面図である。図４（Ａ）に示すアンチヒューズは、第１導電層１１、第２導電層１２、及び第１導電層１１と第２導電層１２の間の中間層２５を有する。中間層２５は、第１導電層１１側から半導体膜１３、絶縁膜１４の順に積層された膜である。図４（Ｂ）のアンチヒューズは、中間層２６の積層順序が図４（Ａ）のアンチヒューズと逆である。中間層２６は、第１導電層１１側から絶縁膜１４、半導体膜１３の順に積層された膜である。
図４（Ａ）及び図４（Ｂ）に示す２層構造の中間層をアンチヒューズに用いることにより、３層以上の多層構造の中間層と同様に、導通状態になる直前にアンチヒューズに流れる電流を小さくすることが可能になる。従って、本発明のアンチヒューズを有する複数のメモリセルにデータを書き込むときに消費される電力を小さくすることができる。
図１５は、図４（Ａ）の構造を有するアンチヒューズを非導通状態から導通状態にしたときの電流−電圧特性を示すグラフである。図１６は、図４（Ｂ）の構造を有するアンチヒューズを非導通状態から導通状態にしたときの電流−電圧特性を示すグラフである。図１５の特性を測定した素子（以下、「素子Ｂ」という。）、及び図１６の特性を測定した素子（以下、「素子Ｃ」という。）の構造は次の通りである。第１導電層１１は厚さ３７０ｎｍのタングステンでなり、半導体膜１３は厚さ５０ｎｍの非晶質シリコンでなり、絶縁膜１４は厚さ６ｎｍの酸化窒化シリコンでなる。素子Ｂ及び素子Ｃのサイズは、素子Ａ及び参照素子と同じ、２μｍ×２μｍである。なお、素子Ｂ及び素子Ｃの作製方法、構造は実施例１でより詳細に説明する。
図１５は、素子Ｂでは、導通状態になる直前に流れる電流が約１μＡであることを示し、図１６は、素子Ｃでは、この電流が約１μＡであることを示している。これに対し、図１７は、参照素子では、この電流が約１０μＡであることを示している。つまり、素子Ｂ及び素子Ｃは、導通状態になる直前に流れる電流が参照素子の１／１０に減少している。なお、図１５及び図１６には、それぞれ、同一基板上の任意の２５個の素子を測定したデータが示されている。
図２０は、導通状態にされた後の素子Ｂの電流−電圧特性を示すグラフである。図２０には、同一基板上の任意の２５個の素子を測定したデータが示されている。図２０は、書き込み動作後の２５個の素子Ｂは、その抵抗値がほぼ均一であり、かつ５０Ω以下に低抵抗化されていることを示している。このことは、書き込み動作によって、複数の素子Ｂは均一に低抵抗化され、各素子Ｂの第１導電層１１と第２導電層１２の導通状態が電気的に安定していることを示している。つまり、書き込み動作によって複数の素子Ｂは、均一かつ安定した導通状態になっている。よって、メモリ素子として素子Ｂを用いることで、ＰＲＯＭやＰＬＡ等複数のメモリ素子を有する半導体装置は、データの読み出しの誤りの発生が少なく、またデータの書き込みを確実に行うことが可能である。
図１８に、素子Ｂ及び参照素子の書き込み時の消費電力を示す。図１８は、素子Ｂの消費電力の最大値は参照素子の１／４以下であり、消費電力の平均値は、素子Ｂが参照素子よりも低いことを示している。また、図１８は、素子Ｂは参照素子よりも素子ごとの消費電力のばらつきが少ないことを示している。
従って、本発明の２層構造の中間層を有するアンチヒューズをメモリ素子に用いることで、ＰＲＯＭやＰＬＡ等の複数のメモリ素子を有する半導体装置の書き込み時の消費電力を抑えることができる。
また、本発明の２層構造の中間層を有するアンチヒューズは、書き込み動作により、電気的に安定した導通状態とされる。従って、本発明により、アンチヒューズを有する複数のメモリセルへのデータの書き込み不良の発生を少なくすることができ、また、データの読み出しの誤りの発生を少なくすることができる。従って、本発明により、データの書き込み動作及び読み出し動作において信頼性の高い半導体装置を提供することができる。
なお、素子Ｂ及び素子Ｃも、素子Ａ同様に、第１導電層であるタングステン膜を形成した後、その上面を大気に曝した後、中間層を形成し、また、中間層を形成した後、その上面を大気に曝した後、第２導電層のチタンを形成している。図１５、図１６等に示す電気的特性は、このように、中間層及び第２導電層の被形成面を大気のような酸素を含む雰囲気に曝して形成した素子Ｂまたは素子Ｃの特性である。
よって、半導体膜と絶縁膜の２層構造の中間層を有することで、アンチヒューズの作製工程において、第１導電層、中間層を大気に曝すことが許容される。このことにより、アンチヒューズを製造する工程に自由度が与えられる。また、アンチヒューズを製造するために、特許文献１のような特殊な製造装置が必須の設備になることが回避される。また、第１導電層、中間層を大気に曝しても、アンチヒューズを電気的に安定した導通状態にすることができる。
（実施形態２）
本実施形態では、メモリ素子を含む複数のメモリセルと、アンチヒューズを含む複数のメモリセルを有するメモリ部と、トランジスタを含み、メモリ部に接続された駆動回路とを有する半導体装置の構成、及びその作製方法を説明する。本実施形態の半導体装置は記憶装置として機能し、ＰＲＯＭやＰＬＡとして用いることができる。
図５は、本実施形態の半導体装置の構成例を示すブロック図である。半導体装置５０は、複数のメモリセルを有するメモリ部５１、並びにメモリ部５１に電気的に接続されたワード線駆動回路５２及びビット線駆動回路５３を有する。ワード線駆動回路５２及びビット線駆動回路５３は、それぞれ、複数のトランジスタを含む。
メモリ部５１は複数のワード線５４を有し、ワード線駆動回路５２は複数のワード線５４に接続されている。ワード線駆動回路５２はセレクタ回路等を有する。
また、メモリ部５１は複数のビット線５５を有し、ビット線駆動回路５３は複数のビット線５５に接続されている。ビット線駆動回路５３は、セレクタ回路、読み出し回路及び書き込み回路等を有する。このセレクタ回路により、書き込みまたは読み出しを行うメモリセルが接続されているビット線５５が選択される。選択されたビット線５５は、書き込み動作時には書き込み回路に接続され、読み出し動作では読み出し回路に接続される。
ワード線駆動回路５２により複数のワード線５４に印加する電圧値を制御し、ビット線駆動回路５３により複数のビット線５５に印加する電圧値を制御することにより、メモリ部５１のメモリセルにデータが書き込まれ、また、メモリセルのデータが読み出される。つまり、ワード線駆動回路５２とビット線駆動回路５３が協働することで、メモリ部５１にデータが書き込まれ、またメモリ部５１からデータが読み出される。
なお、図５に示した半導体装置５０の構成は一例であり、メモリ部５１、ワード線駆動回路５２、ビット線駆動回路５３の他に、センスアンプ、バッファ等の他の回路を有していてもよい。
次に、図６〜図８を参照して、メモリ部５１の回路構成例を説明する。図６、図７はアクティブ型のメモリセルを有するメモリ部の回路図であり、図８は、パッシブ型（単純マトリクス型）のメモリセルを有するメモリ部の回路図である。説明の都合、図６〜図８には、９つのメモリセルが３行×３列の行列状に配置されたメモリ部５１を示す。図６〜図８とも共通して、メモリ部には、３本のワード線Ｗｈ、Ｗｈ＋１、Ｗｈ＋２に対して、３本のビット線Ｂｋ、Ｂｋ＋１、Ｂｋ＋２が交差して設けられている。
図６のアクティブマトリクス型メモリセルの場合、各メモリセル６１は、メモリ素子としてアンチヒューズ７１を有し、スイッチング素子としてトランジスタ７２を有する。トランジスタ７２は、ｎ型のトランジスタでも、ｐ型のトランジスタでもよい。
例えば、ワード線Ｗｈとビット線Ｂｋで特定されるメモリセルにおいて、トランジスタ７２は、ゲートがワード線Ｗｈに接続され、ソースまたはドレインの一方がビット線Ｂｋに接続され、他方がアンチヒューズ７１に接続されている。
図７のアクティブマトリクス型メモリセルの場合、各メモリセル６２は、メモリ素子としてアンチヒューズ７１を有し、スイッチング素子としてダイオード７３を有する。アンチヒューズ７１とダイオード７３が直列に接続されている。ダイオード７３には、ショットキーバリアダイオード、ｐｎ接合型ダイオード、またはダイオード接続されたトランジスタ等を用いることもできる。
ワード線Ｗｈとビット線Ｂｋで特定されるメモリセル６２において、アンチヒューズ７１の電極の１つはビット線Ｂｋに接続され、ダイオード７３の電極の１つはワード線Ｗｈに接続される。なお、図７の回路はスイッチング素子としてダイオードを用いた場合の一例である。他に、図７と逆に、ワード線からダイオード７３に電流が流れるようにダイオード７３をワード線に接続することもできる。また、図７のビット線とワード線を入れ替えてもよく、アンチヒューズ７１をワード線に接続し、ダイオード７３をビット線に接続することができる。
図８のパッシブ型メモリセルの場合、各メモリセル６３は、メモリ素子としてアンチヒューズ７１を有する。ワード線Ｗｈとビット線Ｂｋで特定されるメモリセル６３において、アンチヒューズ７１の電極の一方はワード線Ｗｈに接続され、他方の電極はビット線Ｂｋに接続されている。
図９に、半導体装置５０の構造を示す断面図を示す。図９には、一例として、回路を構成するトランジスタに薄膜トランジスタ（ＴＦＴ）を用いた半導体装置５０の断面図を示す。また、図９には、メモリ部５１の断面として、代表的にアンチヒューズ７１を示す。また、ワード線駆動回路５２及びビット線駆動回路５３（図９では、２つをまとめて「駆動回路部５６」という。）の断面図として、ｎチャネル型ＴＦＴ７５とｐチャネル型ＴＦＴ７６とでなるＣＭＯＳ回路を示す。
図９に示すように、基板１００上に、絶縁膜１０１を介して、アンチヒューズ７１及びｎチャネル型ＴＦＴ７５とｐチャネル型ＴＦＴ７６が形成されている。
基板１００には、例えば、ガラス基板、石英基板、サファイヤ基板、及びプラスチック基板等の絶縁材料でなる基板、ステンレス基板等の導電性基板を用いることができる。
アンチヒューズ７１は、第１電極１０５、第２電極１０６、第１電極１０５と第２電極１０６の間の中間層１０７を有する。図９では、中間層１０７は、半導体膜１０８、絶縁膜１０９、半導体膜１１０の順で積層された３層構造としている。
中間層１０７は、メモリセルごとに分割されている。このため、絶縁膜１０３には、メモリセルごとに開口が形成されている。中間層１０７に含まれる絶縁膜及び半導体膜は全て絶縁膜１０３上に形成されている。また、中間層１０７は、絶縁膜１０３に形成された開口内で、第１電極１０５に接して形成される。絶縁膜１０３は、メモリ部５１において、中間層１０７をセルごとに分割するための隔壁として形成されている。また、絶縁膜１０３は駆動回路部５６では層間絶縁膜として機能する。第２電極１０６は絶縁膜１０３上に形成され、かつ中間層１０７の上面に接して形成されている。ここでは、第２電極１０６は中間層１０７を覆うように形成されているため、第２電極１０６は中間層１０７の端面（側面）にも接している。
また、アンチヒューズ７１の第１電極１０５は、絶縁膜１０３上に形成された第３電極１１１に接続されている。例えば、図６、７に示すアクティブ型のメモリセルとする場合には、第３電極１１１は、スイッチング素子であるトランジスタと第１電極１０５を電気的に接続させるための電極として形成することができる。
また、図８に示すパッシブ型のメモリセルとする場合には、第１電極１０５及び第２電極１０６の一方をビット線として形成し、他方をワード線として形成する。そのためには、第１電極１０５及び第２電極１０６をそれぞれストライプ状（帯状）とする。第１電極１０５と第２電極１０６が交差するように、第１電極１０５及び第２電極１０６が配列される。この場合、第３電極１１１はメモリセルごとに設ける必要はなく、１つの第１電極１０５（１本のワード線またはビット線）に対して、少なくとも１つ第３電極１１１を形成して、引出電極とすることができる。
第３電極１１１を第１電極１０５よりも抵抗率が低い導電性材料で形成し、第３電極１１１で配線を引き回すことで、第１電極１０５で配線を引き回すよりも、消費電力を低減することができる。
ｎチャネル型ＴＦＴ７５は、半導体膜１１２、絶縁膜１０２でなるゲート絶縁膜、絶縁膜１０２上のゲート電極１１４、ソース電極またはドレイン電極として機能する電極１１６及び電極１１７を有する。半導体膜１１２には、チャネル形成領域１２０、ソース領域またはドレイン領域として機能するｎ型の高濃度不純物領域１２１、１２２を有する。
ｐチャネル型ＴＦＴ７６は、半導体膜１１３、絶縁膜１０２でなるゲート絶縁膜、絶縁膜１０２上のゲート電極１１５、ソース電極またはドレイン電極として機能する電極１１７及び電極１１８を有する。半導体膜１１３には、チャネル形成領域１２３、ソース領域またはドレイン領域として機能するｐ型の高濃度不純物領域１２４、１２５を有する。図９では、ｎチャネル型ＴＦＴ７５とｐチャネル型ＴＦＴ７６は、電極１１７により接続され、ＣＭＯＳ回路を構成している。
次に、図９に示す断面構造を有する半導体装置５０の作製方法を示す。ここでは、ＴＦＴ７５、７６を形成する工程で、アンチヒューズ７１を形成する方法を説明する。
本実施形態の作製方法では、アンチヒューズ７１の第１電極１０５は、ＴＦＴのゲート電極１１４、１１５と同じ過程で形成される。その結果として、第１電極１０５は、ゲート電極１１４、１１５と同じ導電膜で形成される。また、第２電極１０６は、ＴＦＴのソース電極またはドレイン電極として機能する電極１１６〜１１８と同じ過程で形成される。その結果として、第２電極１０６は、電極１１６〜１１８は同じ導電膜で形成される。
半導体装置５０の形成には、基板１００上に単層構造、２層以上の多層構造の絶縁膜１０１を形成する。絶縁膜１０１には、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）から選ばれた材料でなる単層膜、多層膜で形成することができる。これらの絶縁膜は、スパッタ法、ＣＶＤ法等で形成することができる。
次いで、絶縁膜１０１上に、結晶性半導体膜を形成する。結晶性半導体膜形成は、例えば、次の方法がある。スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により非晶質シリコン膜を形成し、この非晶質シリコン膜を、レーザ光を照射する、加熱炉による加熱処理等により、結晶化させて、結晶性シリコン膜を形成する。この結晶性半導体膜をエッチングにより所定の形状に加工し、半導体膜１１２、１１３を形成する。半導体膜１１２、１１３を結晶性半導体膜で形成することにより、駆動回路部のＴＦＴ７５、７６の駆動周波数を高くすることができ、またＴＦＴ７５、７６の駆動電圧を下げることができる。その結果、メモリ部５１からのデータの高速の読み出しが実現され、また消費電力を抑えることができる。
必要があればＴＦＴ７５、７６のしきい値を制御するために、結晶性半導体膜に、ｐ型またはｎ型を付与する不純物元素（ボロンまたはリン）を微量に添加することができる。
次いで、半導体膜１１２、１１３を覆う絶縁膜１０２を形成する。絶縁膜１０２は、絶縁膜１０１と同様の材料で形成することができる。絶縁膜１０２は単層膜でも２層以上の多層膜でもよい。絶縁膜１０２の形成方法としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍの単層膜または多層膜を形成する方法がある。他の方法として、プラズマＣＶＤ法またはスパッタ法により１０ｎｍ〜５０ｎｍの厚さの単層膜または多層膜を形成した後、マイクロ波によるプラズマを用いた表面窒化処理を行う方法がある。
次いで、駆動回路部５６には、絶縁膜１０２を介して半導体膜１１２、１１３と重なるゲート電極１１４、１１５を形成し、メモリ部５１には、第１電極１０５を形成する。これら電極１０５、１１４、１１５を構成する導電膜は、単層膜でも２層以上の多層膜でもよい。この導電膜を形成した後、この導電膜をエッチングにより予定の形状に加工し、アンチヒューズ７１の第１電極１０５、及びＴＦＴ７５、７６のゲート電極１１４、１１５を形成する。
第１電極１０５、及びゲート電極１１４、１１５を構成する導電膜において、中間層１０７と接する層（図１〜図４の第１導電層１１に相当する層）は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属、もしくはこれら金属の合金または金属化合物で形成する。これは、中間層１０７を第１電極１０５と反応させて、アンチヒューズ７１を導通させるためである。これらの導電性材料でなる層は蒸着法やスパッタ法で形成することができる。
第１電極１０５、及びゲート電極１１４、１１５を構成する導電膜には、アンチヒューズ型の導電層に適した特性と、トランジスタのゲート電極に適した特性の両方を備えた材料を選択することが好ましい。そのような材料の１つに、タングステンがある。
タングステン膜は、シリコンと反応してタングステンシリサイドを形成する。また、ゲルマニウムと反応して、タングステンゲルマナイトを形成する。このため、アンチヒューズの導電層に適している。また、タングステンは、仕事関数が比較的大きい材料であり、ｐチャネル型トランジスタ及びｎチャネル型トランジスタの両方に対して、しきい値電圧値の絶対値が低く、ほぼ同じ値となる。タングステンは好ましいゲート電極材料の一つである。
次いで、ｐチャネル型ＴＦＴ７６となる領域を覆うレジストマスクを形成し、ｎ型を付与する不純物元素を半導体膜１１２に添加する。半導体膜にｎ型を付与する不純物元素が添加され、ｎ型の高濃度不純物領域１２１、１２２が自己整合的に形成される。ゲート電極１１４と重なる半導体膜の領域は、チャネル形成領域１２０となる。ｎ型を付与する不純物元素の添加は、イオンドープ法またはイオン注入法で行えばよい。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
ｐチャネル型ＴＦＴとなる領域を覆うレジストマスクを除去した後、ｎチャネル型ＴＦＴとなる領域を覆うレジストを形成する。そして、半導体膜１１３にｐ型を付与する不純物元素（代表的にはボロン）を添加する。その結果、半導体膜１１３には、ｐ型の高濃度不純物領域１２４、１２５が自己整合的に形成され、ゲート電極１１５と重なる領域は、チャネル形成領域１２３となる。
この後、レジストマスクを除去する。なお、ここではｎ型を付与する不純物元素の添加を先に行う例を示したが、ドーピング順序は逆でもよい。また、サイドウォールと呼ばれる絶縁物をゲート電極の側壁に形成した後に、ｎ型またはｐ型の不純物元素を添加する工程を行うことで、チャネル形成領域に隣接するＬＤＤ領域を形成することができる。このような工程は、実施例２において説明する。
次いで、半導体膜１１２、１１３に添加された不純物元素の活性化を行う。不純物元素の活性化は、炉での高温の熱処理や、ランプ光やレーザ光の照射による加熱処理である。このため、第１電極１０５、ゲート電極１１４、１１５はこの熱処理に耐える導電膜で形成する。タングステン膜は高融点金属であり、不純物元素の活性化の熱処理に耐えることのできる材料である。
次いで、ゲート電極１１４、ゲート電極１１５、及び第１電極１０５を覆う絶縁膜１０３を形成する。この絶縁膜１０３は、隣り合うメモリセルのアンチヒューズ７１を絶縁する隔壁として機能する。そのため、アンチヒューズ７１の書き込み時に発生する熱に耐える絶縁材料が好ましい。例えば、絶縁膜１０３は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の無機絶縁材料の単層膜または２層以上の多層膜で形成することができる。また、多層膜の場合、絶縁膜１０３の１層を、塗布法で得られる耐熱性の高いシロキサン樹脂を用いて形成することができる。
ここまでの工程では、アンチヒューズ７１を形成するための特有な工程はなく、工程数の増加はない。このように工程数の増加がないのは、中間層１０７の被形成面である第１電極１０５を大気に曝すことが許容されるからである。このことにより、ＴＦＴの作製工程で、第１電極１０５の形成、絶縁膜１０３の形成、絶縁膜１０３への開口の形成等を行うことができる。
次いで、レジストマスクを形成し、絶縁膜１０３及び絶縁膜１０２をエッチングして、開口を形成する。エッチングはウェットエッチング、或いはドライエッチングを用いてもよく、またそれらを組み合わせて行ってもよい。そして、レジストからなるマスクを除去する。ここで形成する開口は、第１電極１０５に達する開口であり、中間層１０７を形成する開口である。
この開口のサイズは０．１μｍ２以上３０μｍ２以下が好ましい。開口のサイズで、アンチヒューズ７１のサイズが決定される。なお、開口の形状に制限はなく、円、楕円、矩形でもよい。
次いで、アンチヒューズ７１の中間層１０７を形成する。先の開口の形成と中間層１０７の形成工程が、アンチヒューズ７１特有の工程であり、ＴＦＴの作製工程に追加される工程である。ここでは、中間層１０７の半導体膜１０８、１１０として非晶質シリコンを形成し、その絶縁膜１０９として、酸化窒化シリコンを形成する場合を例に、中間層１０７の形成方法を説明する。
まず絶縁膜１０３上に、非晶質シリコン膜、酸化窒化シリコン膜、非晶質シリコン膜を積層して形成する。これら３つの膜は、プラズマＣＶＤ装置の１つの反応室内で、基板を取り出すことなく、原料ガスの種類、その流量等を調節することで連続して形成することが容易にできる。酸化窒化シリコンの代わりに、酸化シリコンや窒化シリコンを形成しても、同様に、プラズマＣＶＤ装置の１つの反応室内で連続して形成することができる。なお、複数の反応室を有するプラズマＣＶＤ装置により、非晶質シリコン膜、酸化窒化シリコン膜を異なる反応室で形成することもできる。
この非晶質シリコン膜、酸化窒化シリコン膜、非晶質シリコン膜でなる３層構造の多層膜をエッチングして、所定の形状の中間層１０７を形成する。つまり、中間層１０７の形成には、中間層１０７を構成する膜の成膜工程、レジストマスクを形成するフォトリソグラフィ工程、及び成膜した膜をエッチングするエッチング工程を行っている。
次いで、レジストマスクを形成し、絶縁膜１０３及び絶縁膜１０２をエッチングして、開口を形成する。エッチングはウェットエッチング、或いはドライエッチングを用いてもよく、またそれらを組み合わせて行ってもよい。そして、レジストからなるマスクを除去する。ここで形成する開口は、半導体膜１１２、１１３に達するコンタクトホールと、ＴＦＴのゲート電極１１４、１１５に達するコンタクトホールと、第１電極１０５に達するコンタクトホールの３種類である。
なお、絶縁膜１０３に中間層１０７を形成するための開口を形成するときに、これらのコンタクトホールを形成することもできる。このことにより、工程数を削減することができる。この場合は、中間層１０７を形成するためのエッチングの条件を調節し、半導体膜１１２、１１３、ゲート電極１１４、１１５が過度にエッチングされないようする。
次いで、絶縁膜１０３上に、スパッタ法により単層構造、または２層以上の多層構造の導電膜を形成する。この導電膜上にレジストマスクを形成し、レジストマスクを用いて導電膜をエッチングして、メモリ部５１に、第２電極１０６及び第３電極１１１を形成し、駆動回路部５６に電極１１６〜１１８を形成する。
このように、アンチヒューズ７１の第２電極１０６をソース電極またはドレイン電極として機能する電極１１６〜１１８と同じ工程で作製することができる。これは、アンチヒューズ７１の第２電極１０６の被形成面である中間層１０７の上面を大気に曝すことが許容されるからである。
これら電極１０６、１１１、１１６〜１１８を形成する導電膜において、中間層１０７と接する層（図１〜図４の第２導電層１２に相当する層）は、シリコン及びゲルマニウムと反応して、シリコン及びゲルマニウムよりも低抵抗な材料を生成する導電性材料で形成する。このような導電性材料としては、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）等の金属がある。また、これらの金属の合金、及び金属化合物も、この導電性材料として用いることができる。
例えば、電極１０６、１１１、１１６〜１１８を形成する導電膜を、膜厚５０〜２００ｎｍのＴｉ膜と、膜厚１００ｎｍ〜４００ｎｍのアルミニウムを主成分とする膜（例えば、純Ａｌ膜）と、膜厚５０〜２００ｎｍのＴｉ膜との３層構造の膜で形成することができる。最下層にチタン膜を形成することで、書き込み時に中間層１０７の非晶質シリコンがチタンと反応して、チタンシリサイドを生成することができる。
この３層構造の導電膜は、最下層と最上層にＴｉ膜を用いているため、他の導電材料との接触抵抗も低い。また、中間層にアルミニウムを主成分とする膜のように、チタンやタングステンよりも抵抗率が非常に低い膜を有するため、この３層構造の導電膜は駆動回路部５６の引き回し配線や、メモリ部５１の第３電極１１１のような引き回し配線に好適である。
以上の工程で、アンチヒューズをメモリ素子として有するメモリ部５１と、ＴＦＴ７５、７６を有する駆動回路部５６とを同一基板上に作製することができる。また実施形態１で述べた多層構造の中間層をアンチヒューズ７１の中間層１０７に適用することにより、作製工程を複雑にすることなく、ＴＦＴ７５、７６と共にアンチヒューズ７１を作製することが可能である。
本実施形態では、トランジスタとして、ガラス基板上の薄膜半導体を用いたＴＦＴを作製したが、単結晶半導体基板を用いたトランジスタを形成することができる。この場合、基板には、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、ＳＯＩ基板等を用いることができる。
非晶質シリコン、酸化窒化シリコン及び非晶質シリコンでなる３層構造の中間層を有するアンチヒューズ、及び非晶質シリコン及び酸化窒化シリコンとの２層構造の中間層を有するアンチヒューズを作製し、作製したアンチヒューズの電気的特性を測定した。本実施例では、その電気的特性について説明する。
図１０〜図１３は、本実施例で作製したアンチヒューズの断面図である。本実施例では、ガラス基板２００上にアンチヒューズを作製した。図１０〜図１３に示すアンチヒューズは、それぞれ、下地絶縁膜２０１に形成され、第１電極２０２、絶縁膜でなる隔壁２０３、中間層２０４及び第２電極２０５を有する。
図１０〜図１３に示すアンチヒューズは、中間層２０４の構造が異なる。図１０の中間層２０４は、非晶質シリコン膜２１３、酸化窒化シリコン膜２１４及び非晶質シリコン膜２１５の順に積層された３層構造の多層膜でなる。図１０のアンチヒューズを「素子Ａ」と呼ぶこととする。
図１１及び図１２の中間層２０４は２層構造である。ここでは、図１１のアンチヒューズを「素子Ｂ」と呼び、図１２のアンチヒューズを「素子Ｃ」と呼ぶこととする。素子Ｂの中間層２０４は、非晶質シリコン膜２１８、酸化窒化シリコン膜２１９の順に積層された多層膜である。素子Ｃの中間層２０４は、酸化窒化シリコン膜２２０、非晶質シリコン膜２２１の順に積層された多層膜である。
また、図１３のアンチヒューズは、比較例であり、中間層２０４が非晶質シリコン膜２２２の単層膜でなる。図１３のアンチヒューズを「参照素子」と呼ぶこととする。
次に、図１０を参照しながら素子Ａの作製方法を説明する。ガラス基板２００を用意する。次いで、ガラス基板２００上に、下地絶縁膜２０１として、スパッタ装置により酸化シリコン膜を厚さ２００ｎｍ形成した。下地絶縁膜２０１上に、２層構造の第１電極２０２を形成する。ここでは、１層目に、厚さ３０ｎｍの窒化タンタル膜２１１、２層目に厚さ３７０ｎｍのタングステン膜２１２を形成した。窒化タンタル膜２１１及びタングステン膜２１２共にスパッタ装置で成膜した。
次に、タングステン膜２１２上にレジストマスクを形成し、このマスクを用いて、ドライエッチング装置の１つの反応室内で、窒化タンタル膜２１１及びタングステン膜２１２で形成された積層膜をエッチングし、第１電極２０２を形成した。本実施例では、エッチング装置にＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置を用いた。この積層膜のエッチングには、まず反応室内に、Ｃｌ２ガス、ＳＦ６ガス及びＯ２ガスを供給し、タングステン膜２１２をエッチングし、次いで、反応室にＣｌ２ガスのみを供給して窒化タンタル膜２１１をエッチングした。
次いで、第１電極２０２上に、隔壁２０３として機能する厚さ５００ｎｍの酸化窒化シリコン膜を平行平板型のプラズマＣＶＤ装置で形成した。酸化窒化シリコン膜の原料ガスにはＳｉＨ４、Ｎ２Ｏを用いた。
次いで、隔壁２０３上に、レジストマスクを形成し、このレジストマスクを用いて、プラズマエッチング装置において、隔壁２０３をエッチングし、タングステン膜２１２に達する開口を形成した。ここでは、エッチングガスにＣＨＦ３、及びＨｅの混合ガスを用いた。また開口の底面を２μｍ×２μｍの正方形となるようにした。
次に、タングステン膜２１２上に、中間層２０４を構成する膜を形成する。ここでは、隔壁２０３上に、厚さ２５ｎｍの非晶質シリコン膜２１３、厚さ６ｎｍの酸化窒化シリコン膜２１４、厚さ２５ｎｍの非晶質シリコン膜２１５を積層して形成した。これらの膜２１３〜２１５は、複数の反応室を備えた平行平板型プラズマＣＶＤ装置で形成し、非晶質シリコン膜２１３、２１５と酸化窒化シリコン膜２１４は異なる反応室で形成した。非晶質シリコン膜２１３、２１５の原料ガスには、ＳｉＨ４、Ｈ２を用い、酸化窒化シリコン膜２１４の原料ガスにはＳｉＨ４、Ｎ２Ｏを用いた。
次に、非晶質シリコン膜２１５上に、スパッタ装置により厚さ５０ｎｍのチタン膜を形成した。このチタン膜は第２電極２０５を構成する。
次に、厚さ５０ｎｍのチタン膜上にレジストマスクを形成し、このレジストマスクを用いて、厚さ５０ｎｍのチタン膜、非晶質シリコン膜２１５、酸化窒化シリコン膜２１４及び非晶質シリコン膜２１３でなる積層膜をエッチングし、所定の形状に加工した。エッチングにはプラズマエッチング装置を用いた。このエッチングにより、非晶質シリコン膜２１５、酸化窒化シリコン膜２１４及び非晶質シリコン膜２１３でなる中間層２０４が形成される。
次に、非晶質シリコン膜２１５の上の厚さ５０ｎｍのチタン膜上にさらに、スパッタ装置により厚さ２００ｎｍのチタン膜を形成した。このチタン膜の上にレジストマスクを形成し、このマスクを用いてチタン膜をエッチングし、所望の形状に加工した。ここでは、厚さ２００ｎｍのチタン膜を配線に加工した。第２電極２０５は、厚さ２５０ｎｍのチタン膜２１６で形成される。
以上により、素子Ａが形成された。素子Ｂ、素子Ｃ及び参照素子は、素子Ａとは中間層２０４を構成する膜の成膜工程だけが異なる。素子Ｂは、中間層２０４に、厚さ５０ｎｍの非晶質シリコン膜２１８、厚さ６ｎｍの酸化窒化シリコン膜２１９を形成した。参照素子は、中間層２０４に厚さ５０ｎｍの非晶質シリコン膜２２２を形成した。
なお、素子Ａ、素子Ｂ及び参照素子の中間層２０４の非晶質シリコン膜は、原料ガスにＳｉＨ４、Ｈ２を用いて平行平板型のプラズマＣＶＤ装置で成膜された膜である。また、素子Ａ、素子Ｂ及び素子Ｃの中間層２０４酸化窒化シリコン膜は、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて平行平板型のプラズマＣＶＤ装置で成膜された膜である。
素子Ａ、素子Ｂ及び素子Ｃとは、互いに中間層２０４の構造は異なるが、中間層２０４の厚さが５６ｎｍになるように、つまり第１電極２０２と第２電極２０５の間隔が等しくなるように形成されている。また、素子Ａ、素子Ｂ及び素子Ｃ、それぞれの中間層２０４に含まれる非晶質シリコン膜の厚さの合計が５０ｎｍになるように形成されている。
また、参照素子は中間層２０４が単層構造である点で素子Ａ〜Ｃと異なり、素子Ａ〜Ｃとは、中間層２０４に含まれる非晶質シリコン膜の厚さの合計が５０ｎｍである点が共通している。
次に、素子Ａ、素子Ｂ及び参照素子の電気的特性について、説明する。図１４は、素子Ａを非導通状態から導通状態にしたときの電流−電圧特性を示すグラフであり、図１５は、素子Ｂを非導通状態から導通状態にしたときの電流−電圧特性を示すグラフであり、図１６は、素子Ｃを非導通状態から導通状態にしたときの電流−電圧特性を示すグラフである。また、図１７は、参照素子を非導通状態から導通状態にしたときの電流−電圧特性を示すグラフである。図１４〜図１７の横軸は、第１電極２０２と第２電極２０５の間に印加された電圧値を示し、縦軸は、第１電極２０２と第２電極２０５間を流れる電流値を示す。なお、素子Ａ、素子Ｂ及び参照素子の測定は、第１電極２０２と第２電極２０５間に印加する電圧を０Ｖから０．１Ｖずつ段階的に１５Ｖまで上昇させて行い、素子Ｃの測定は、第１電極２０２と第２電極間２０５に印加する電圧を０Ｖから０．１Ｖずつ段階的に１０Ｖまで上昇させて行った。
図１４〜図１６に示すように、素子Ａ、素子Ｂ及び素子Ｃでは、導通状態になる直前に流れる電流（消費電流）が約１μＡである。これに対し、図１７に示すように、参照素子ではこの消費電流が約１０μＡである。つまり、素子Ａ、素子Ｂ及び素子Ｃは、導通状態になる直前に流れる電流が参照素子の１／１０程度に低減されている。なお、図１４、図１５及び図１７のデータは、それぞれ、同一基板上の任意の２５個の素子を測定したデータである。
図１８は、素子Ａ、素子Ｂ及び参照素子の書き込み時の消費電力を示すグラフである。消費電力は図１４、図１５及び図１７の測定結果から得られた書き込み電圧と消費電流から算出した。書き込み電圧は、導通状態になったときにアンチヒューズに印加されている電圧である。消費電力は書き込み電圧と消費電流を乗じることで算出した。図１８のデータは、同一基板上の任意の４２個の素子を測定したデータである。
下記の表１〜表４に、素子Ａ、素子Ｂ、素子Ｃ及び参照素子について、書き込み電圧、消費電流及び消費電力の最大値と最小値と平均値を示す。表１〜表４の値は、図１４〜図１７の電流−電圧特性から算出した。
図１８から、素子Ａ及び素子Ｂ共に、素子ごとの消費電力のばらつきが少ないことが分かる。また、表１〜表４から、消費電力の最大値は、素子Ａは参照素子の１／２以下であり、素子Ｂは１／４以下であり、素子Ｃは２／３程度ある。また、消費電力の平均値は、素子Ａは参照素子の１／２程度、素子Ｂは１／５程度、素子Ｃは１／３以下であることが分かる。
Figure 2008258598
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Figure 2008258598
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従って、非晶質シリコン膜の厚さの総計が同じである中間層をもつ素子Ａ、素子Ｂ、素子Ｃ及び参照素子であるが、素子Ａ、素子Ｂ及び素子Ｃは、中間層が多層構造であることにより、単層構造の参照素子よりも書き込み時に流れる電流が減少し、その結果として、書き込み時の消費電力が低減されている。さらに、書き込み時の消費電力の素子ごとのばらつきが、多層構造の中間層を持つ素子Ａ〜Ｃのほうが参照素子より少ない。
図１９は導通状態とされた後の素子Ａの電流−電圧特性を示すグラフであり、図１４のデータを測定した素子と同じ素子のデータである。図２０は導通状態とされた後の素子Ｂの電流−電圧特性を示すグラフであり、図１５のデータを測定した素子と同じ素子のデータである。また、図２１は導通状態とされた後の参照素子の電流−電圧特性を示すグラフであり、図１７のデータを測定した素子と同じ素子のデータである。図１９〜図２１の横軸は、第１電極２０２と第２電極２０５の間に印加された電圧値を示し、縦軸は、第１電極２０２と第２電極２０５間を流れる電流値を示す。なお、図１９〜図２１のデータは、素子Ａ、素子Ｂ及び参照素子において、第１電極２０２と第２電極２０５間に印加する電圧を０Ｖから０．１Ｖずつ段階的に上昇させて、これら電極間に流れる電流値を測定したデータである。なお、この測定では、測定可能な電流値の最大値は２．０ｍＡである。また、図１９〜図２１には、それぞれ、同一基板上の任意の２５個の素子を測定したデータが示されている。
図１９は、書き込み動作によって、２５個の素子Ａの抵抗値が減少し、その値は５０Ω以下で均一であることを示している。同様に、図２０は、書き込み動作によって、２５個の素子Ｂの抵抗値が減少し、その値は５０Ω以下で均一であることを示している。つまり、書き込み動作により、複数の素子Ａ及び素子Ｂは、抵抗値にばらつきが無く、電気的に安定であり、かつ一様な導通状態になっている。これに対して、図２１は、書き込み動作後の２５個の参照素子の抵抗値はばらついており、かつ、抵抗値は小さいものでも３００Ω程度あることを示している。言い換えると、図２１は、書き込み動作によって参照素子は十分に低抵抗化されず、参照素子の第１電極と第２電極との電気的な接続が安定していないことを示している。つまり、図１９〜図２１のデータは、中間層が１層の半導体膜でなる参照素子よりも、中間層が多層構造の素子Ａ及び素子Ｂの方が、データの書き込み不良の発生が少なく、またデータの読み出しの誤りの発生が少ないことを示している。
素子Ａ、素子Ｂ、素子Ｃ及び参照素子の製造過程では、タングステン膜２１２の上面を大気に曝した後、その上面に中間層２０４を形成し、また中間層２０４の上面を大気に曝した後に、その上面に第２電極２０５のチタン膜２１６を形成している。図１４〜図２１に示す電気的特性は、大気のような酸素を含む雰囲気に曝して形成されたアンチヒューズの特性であることに留意されたい。
本実施例では、本発明を、非接触でデータの入出力が可能である半導体装置に適用した例を説明する。非接触でデータの入出力が可能である半導体装置は、利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
まず、図２２を参照して、非接触でデータの伝送が可能な半導体装置の構成を説明する。図２２は、非接触でデータの伝送が可能な半導体装置の構成例を示すブロック図である。本実施例の半導体装置４００は、大別して、アンテナ部４０１、電源部４０２、ロジック部４０３から構成される。
そのアンテナ部４０１は、外部信号の受信とデータの送信を行うためのアンテナ４１１を有する。半導体装置４００の伝送方式に最適なアンテナ４１１が設けられる。半導体装置４００の信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。その伝送方式は、実施者が使用用途を考慮して決定する。
電源部４０２は、整流回路４２１、保持容量４２２、及び定電圧回路４２３からなる。整流回路４２１は、アンテナ部４０１で受信された電波から電圧を作る回路である。保持容量４２２は、整流回路４２１で生成された電圧を保持するための回路である。定電圧回路４２３は、整流回路４２１で生成された電圧を一定の大きさにするための回路である。
ロジック部４０３は、復調回路４３１と、クロック生成・補正回路４３２と、コード認識及び判定回路４３３と、メモリコントローラ４３４と、変調回路４３５と、符号化回路４３７と、データを保持する記憶装置４３８とを有する。
復調回路４３１は、受信した信号を復調する復調回路である。クロック生成・補正回路４３２は、クロック信号を生成し、そのクロック信号を補正する回路である。
コード認識及び判定回路４３３は、受信した信号に含まれるコードを認識し、判定する回路である。コード認識及び判定回路４３３が認識し、判定するコードは、フレーム終了信号（ＥＯＦ：ｅｎｄ ｏｆ ｆｒａｍｅ）、フレーム開始信号（ＳＯＦ：ｓｔａｒｔ ｏｆ ｆｒａｍｅ）、フラグ、コマンドコード、マスク長（ｍａｓｋ ｌｅｎｇｔｈ）、マスク値（ｍａｓｋ ｖａｌｕｅ）等である。また、コード認識及び判定回路４３３は、送信エラーを識別する巡回冗長検査（ＣＲＣ：ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）機能を有する。変調回路４３５は変調用抵抗４３６を有する。
メモリコントローラ４３４は、受信信号をもとに、記憶装置４３８からデータを読み出すための信号を生成する回路である。符号化回路４３７はメモリから読み出したデータ等のデータを符号化する回路である。変調回路４３５は変調用抵抗４３６を有し、符号化回路４３７で符号化されたデータを変調して、送信信号に含ませるための回路である。
記憶装置４３８は、少なくとも読み出し専用の記憶回路、いわゆるＲＯＭ４４０を含む。このＲＯＭ４４０には実施形態２に示すアンチヒューズをメモリ素子に用いた半導体装置５０が適用される。また、記憶装置４３８には、ＲＯＭの他、必要に応じて、書き換え可能な記憶回路を含む。書き換え可能な記憶回路として、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリ等を用いることができる。
また、本実施例の半導体装置４００は、曲げたり、撓めたりできるフレキシブルな装置であることを特徴とする。半導体装置４００に含まれる各種の回路及びアンテナは、回路を製造するときに使用した基板ではなく、他の可撓性基板に固定されている。
以下、図２３〜図２６を参照して、アンテナ部４０１、電源部４０２、ロジック部４０３を有する半導体装置４００の作製方法を説明する。図２３〜図２６は、本実施例の半導体装置の作製方法を説明するための断面図である。図２３〜図２６には、電源部４０２及びロジック部４０３として薄膜トランジスタ（ＴＦＴ）を示す。なお、電源部４０２及びロジック部４０３には、薄膜トランジスタの他、ダイオード、抵抗素子、容量素子等の各種の素子が、回路の機能に応じて形成される。
また、図２３〜図２６には、ロジック部４０３の一部であるがＲＯＭ４４０も図示している。ここでは、ＲＯＭ４４０の断面図として、代表的にメモリセルの断面を示す。本実施例では、このメモリセルの構造を図２に示すアクティブマトリクス型とし、図２３〜図２６にはメモリセルに形成されるアンチヒューズとトランジスタを示す。なお、ＲＯＭ４４０には、メモリセルだけでなく、ビット線駆動回路、ワード線駆動回路等を有する。これらの回路には、薄膜トランジスタの他、ダイオード、抵抗素子、容量素子が形成される。
まず、図２３（Ａ）に示すように、基板５０１上に剥離層となる金属層５０２を形成する。基板５０１としてはガラス基板を用いる。また、金属層５０２としては、３０ｎｍ〜２００ｎｍのタングステン膜、窒化タングステン膜、またはモリブデン膜を形成することができる。これらの膜の形成には、スパッタ法を用いることができる。
次いで、金属層５０２の表面を酸化させて酸化金属層を形成する。ここでは、酸化金属層の図示を省略している。酸化金属層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って酸化金属層を形成してもよい。また、後の絶縁膜の形成工程で形成してもよい。この場合、絶縁膜として酸化シリコン膜や酸化窒化シリコン膜をプラズマＣＶＤ法で形成する際に、金属層５０２表面が酸化されて酸化金属層が形成される。
次いで、酸化金属層上に絶縁膜５０３を形成する。絶縁膜５０３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。絶縁膜５０３を２層構造の絶縁膜とする場合は、１層目にプラズマＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される酸化窒化シリコン膜を５０〜１００ｎｍ形成し、２層目にＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに形成する。なお、１層目の酸化窒化シリコン膜は、窒素よりも酸素を多く含み、２層目の酸化窒化シリコン膜は、酸素よりも窒素を多く含む。
次いで、絶縁膜５０３上に、トランジスタ等の半導体素子を構成する半導体層５０４〜５０８を形成する。以下に、半導体層５０４〜５０８の形成方法の一例を説明する。プラズマＣＶＤ法により、非晶質シリコン膜を厚さ４０ｎｍ〜８０ｎｍ形成する。Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）を照射することにより、非晶質シリコン膜を結晶化して、結晶性シリコン膜を形成する。この結晶性シリコン膜上にレジストマスクを形成し、このレジストマスクを用いて、結晶性シリコン膜を所望の形状にエッチングする。以上の工程により半導体層５０４〜５０８が形成される。
結晶性シリコン膜をエッチングするために用いたレジストマスクを除去する。次いで、必要があればＴＦＴのしきい値電圧を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層５０４〜５０８に対して行う。次いで、フッ酸を含むエッチャントで半導体層５０４〜５０８表面を処理する。このフッ酸による処理は、半導体層５０４〜５０８表面の酸化膜を除去する処理であり、また半導体層５０４〜５０８の表面の洗浄処理でもある。
そして、半導体層５０４〜５０８を覆う絶縁膜５０９を形成する。絶縁膜５０９は、例えば、酸化シリコンまたは酸化窒化シリコンでなる単層膜または積層膜を厚さ１０ｎｍ〜５０ｎｍ形成し、しかる後マイクロ波によるプラズマを用いた表面窒化処理を行うことで形成することができる。絶縁膜５０９はＴＦＴのゲート絶縁膜として機能する。
次いで、絶縁膜５０９上に、アンチヒューズの第１電極５１０、及びＴＦＴのゲート電極５１１〜５１５を形成する。ここでは、これらの電極５１０〜５１５を２層構造の導電膜で形成する。まず、厚さ２０〜４０ｎｍの窒化タンタル膜５１７をスパッタ法で形成し、次に厚さ２００ｎｍ〜４００ｎｍのタングステン膜５１８をスパッタ法で形成する。タングステン膜５１８上にレジストマスクを形成する。このレジストマスクを用いて、窒化タンタル膜５１７及びタングステン膜５１８の多層膜をエッチングして、第１電極５１０及びゲート電極５１１〜５１５を形成する。
次いで、ｐチャネル型ＴＦＴの半導体層５０５、５０７を覆うレジストマスクを形成する。ゲート電極５１１、５１３、５１５をマスクとしてｎチャネル型ＴＦＴの半導体層５０４、５０６、５０８にｎ型を付与する不純物元素を添加し、図２３（Ｂ）に示すように、ｎ型低濃度不純物領域５２１〜５２６を形成する。この低濃度不純物領域５２１〜５２６は、ＴＦＴのＬＤＤ領域として機能させ得ることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。リンを用いる場合、ｎ型低濃度不純物領域５２１〜５２６のリンの濃度は１×１０１５〜１×１０１９／ｃｍ３とするのが好ましい。
また、この工程で、半導体層５０４、５０６、５０８において、ｎ型を付与する不純物元素が添加されなかった領域は、チャネル形成領域５２７〜５２９となる。
次いで、レジストマスクを除去して、半導体層５０４、５０６、５０８を覆うレジストマスクを形成し、ゲート電極５１２、５１４をマスクとして、ｐチャネル型ＴＦＴの半導体層５０５、５０７にｐ型を付与する不純物元素を添加し、図２３（Ｂ）に示すように、ｐ型の高濃度不純物領域５３１〜５３４を形成する。この高濃度不純物領域５３１〜５３４はＴＦＴのソース領域またはドレイン領域として機能する。また、この工程で、半導体層５０５、５０７において、ｐ型を付与する不純物元素が添加されなかった領域は、チャネル形成領域５３５、５３６となる。
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ボロンの場合、ｐ型の高濃度不純物領域５３１〜５３４に、１×１０１９〜１×１０２０／ｃｍ３濃度で含まれるように導入する。
次いで、図２３（Ｃ）に示すように、第１電極５１０及びゲート電極５１１〜５１５の側面に、それぞれ、サイドウォール５３７〜５４２を形成する。サイドウォール５３７〜５４２の形成には、まず、絶縁膜５０９、第１電極５１０及びゲート電極５１１〜５１５を覆うように、プラズマＣＶＤ法やスパッタリング法等により、酸化シリコン、酸化窒化シリコン等でなる絶縁膜を形成する。次に、エッチングの進行が基板に対して垂直方向を主体とした異方性エッチングにより、絶縁膜をエッチングする。このことによって、第１電極５１０及びゲート電極５１１〜５１５の側面に接するサイドウォール５３７〜５４２が、絶縁膜により形成される。なお、サイドウォール５３７〜５４２を形成するための異方性エッチング工程により、絶縁膜５０９もエッチングする。絶縁膜５０９は、電極５１０〜５１５及びサイドウォール５３７〜５４２と重なる部分が残る。
次いで、半導体層５０５、５０７を覆うようにレジストマスクを形成し、ゲート電極５１１、５１３、５１５及びサイドウォール５３７、５４０、５４２をマスクとして、半導体層５０４、５０６、５０８にｎ型を付与する不純物元素を導入し、図２３（Ｃ）に示すように、ｎ型の高濃度不純物領域を形成する。この高濃度不純物領域５４４〜５４９はＴＦＴのソース領域またはドレイン領域として機能する。ｎ型を付与する不純物元素がリンの場合、ｎ型の高濃度不純物領域５４４〜５４９には、リン（Ｐ）が１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるようにする。
このｎ型を付与する不純物元素を添加する工程により、サイドウォール５３８、５４０、５４２と重なる部分に、ｎ型の低濃度不純物領域５２１〜５２６が残る。このｎ型の低濃度不純物領域５２１〜５２６はＬＤＤ領域として機能させることができる。
本実施例では、ｎチャネル型ＴＦＴにＬＤＤ領域を形成し、ｐチャネル型ＴＦＴにＬＤＤ領域を形成しない例をしたが、もちろんこれに限られず、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの両方の半導体層にＬＤＤ領域を形成してもよい。また、ＬＤＤ領域を有しないｎチャネル型ＴＦＴを形成してもよい。
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む絶縁膜５５０を形成する。水素を含む絶縁膜５５０として、例えば、プラズマＣＶＤ法により、原料ガスに水素ガスを用いた、厚さ５０ｎｍ〜２００ｎｍ酸化窒化シリコン膜（ＳｉＮＯ膜）を形成することができる。なお、水素を含む絶縁膜５５０は、層間絶縁膜の１層目である。
絶縁膜５５０を形成した後、半導体層５０４〜５０８に添加した不純物元素の活性化処理及び水素化処理を行う。不純物元素の活性化処理及び水素化処理は、炉での熱処理（３００〜５５０℃で１〜１２時間の熱処理）、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）等を用いることができる。
次いで、図２４（Ａ）に示すようにスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる絶縁膜５５１を形成する。絶縁膜５５１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の絶縁膜の単層または積層を用いる。また、絶縁膜５５１の膜厚は３００ｎｍ〜８００ｎｍとする。
次いで、絶縁膜５５１上にレジストマスクを形成する。このレジストマスクを用いて、絶縁膜５５０及び絶縁膜５５１をエッチングして、図２４（Ａ）に示すように、第１電極５１０に達する開口５５２を形成する。エッチング後にレジストマスクを除去する。
次いで、図２４（Ｂ）に示すようにアンチヒューズの中間層５５３を形成する。ここでは、非晶質シリコン膜５５４、酸化シリコン膜５５５、非晶質シリコン膜５５６の３層構造とする。中間層５５３を形成するには、まず、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、非晶質シリコン膜５５４、酸化シリコン膜５５５、非晶質シリコン膜５５６の順に膜を絶縁膜５５１上に形成する。次に、非晶質シリコン膜５５６上に、レジストマスクを形成し、このマスクを用いて非晶質シリコン膜５５４、酸化シリコン膜５５５、非晶質シリコン膜５５６でなる積層膜をエッチングして、所定の形状に加工し、中間層５５３とする。中間層５５３は、開口５５２の底部において、第１電極５１０のタングステン膜５１８と接している。
中間層５５３の形成に用いたレジストマスクを除去した後、別のレジストマスクを絶縁膜５５１上に形成し、このレジストマスクを用いて、絶縁膜５５０及び絶縁膜５５１をエッチングして、図２４（Ｃ）に示すように、第１電極５１０に達する開口５５８、ゲート電極５１２〜５１５に達する開口５５９〜５６２、及び半導体層５０４〜５０８に達する開口５６３〜５７２を形成する。エッチング後にレジストマスクを除去する。
次いで、図２５（Ａ）に示すように、アンチヒューズの第２電極、ＴＦＴのソース電極及びドレイン電極等を形成する。これらの電極を形成するために、まずスパッタ法を用いて導電膜を形成する。ここでは、膜厚１００ｎｍのＴｉ膜５７５と、膜厚３５０ｎｍの純Ａｌ膜５７６と、膜厚１００ｎｍのＴｉ膜５７７の順に積層された３層構造の導電膜を形成する。Ｔｉ膜５７７がアンチヒューズの第２電極の第２導電層として機能する。
次いで、レジストマスクを形成し、このレジストマスクを用いて、Ｔｉ膜５７５、純Ａｌ膜５７６及びＴｉ膜５７７でなる導電膜をエッチングして、所定の形状に加工する。その結果、図２５（Ａ）に示すように、第２電極５７９、第３電極５８０、ソース電極またはドレイン電極として機能する電極５８１〜５９０、ゲート電極５１２〜５１５に接続されるゲート引出配線５９１〜５９４、及びアンテナに接続されるアンテナ部４０１の電極５９６が形成される。そして、エッチング後にレジストマスクを除去する。
なお、説明の都合、図２５（Ａ）ではゲート引出配線５９１〜５９４は、半導体層５０５〜５０８と重なるように図示されているが、ゲート引出配線５９１〜５９４は、半導体層５０５〜５０８と重ならないように形成することが好ましい。また、これらゲート引出配線５９１〜５９４は、全てのゲート電極５１２〜５１５に対して形成する必要はない。
以上の工程により、ＲＯＭ４４０に第１電極５１０、中間層５５３及び第２電極５７９でなるアンチヒューズ４５０が形成される。第１電極５１０は引き出し配線として機能する第３電極５８０に接続されている。また、ＲＯＭ４４０には、半導体層５０４を有するｎチャネル型のＴＦＴ４５１が形成される。ＴＦＴ４５１の電極５８１または電極５８２の一方は、メモリセルのビット線に接続され、他方は、第３電極５８０を介してアンチヒューズ４５０の第１電極５１０に接続されている。ＴＦＴ４５１のゲート電極５１１はワード線に接続される。
また、ロジック部４０３には、半導体層５０５を有するｐチャネル型のＴＦＴ４５２、半導体層５０６を有するｎチャネル型のＴＦＴ４５３が形成される。電源部４０２には、半導体層５０７を有するｐチャネル型のＴＦＴ４５４、半導体層５０８有するｎチャネル型のＴＦＴ４５５が形成される。
ここまでの工程を経た半導体装置の断面図が図２５（Ａ）に相当する。これまでの工程で、レジストマスクを形成するために９枚のフォトマスクが用いられているが、アンチヒューズを作製するのに追加されたフォトマスクは２枚である。１枚は、開口５５２を形成するためのフォトマスクであり、もう一枚は中間層５５３を形成するためのフォトマスクである。
次いで、図２５（Ｂ）に示すように、アンチヒューズ４５０、ＴＦＴ４５１〜４５５を覆う絶縁膜５９８を形成する。絶縁膜５９８は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。次いで、レジストマスクを形成し、選択的に絶縁膜５９８をエッチングして、電極５９６に達する開口５９９を形成する。なお、絶縁膜５９８を感光性樹脂材料で形成した場合は、エッチング工程は不要になる。この場合、未硬化の感光性樹脂を感光し、現像することで開口５９９を形成することができる。
次いで、絶縁膜５９８上に導電膜を形成する。導電膜としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。レジストマスクを形成し、この導電膜をエッチングして、図２６（Ａ）に示すように、アンテナの下地膜６００を形成する。下地膜６００は電極５９６に接続される。レジストマスクを用いたエッチング処理を行わずに、メタルマスクを用いたスパッタ法で導電膜を選択的に形成することで、この下地膜６００を形成することもできる。アンテナの下地膜６００を設けることで、アンテナとの接触面積を広くすることができる。
次いで、図２６（Ｂ）に示すように、下地膜６００上にアンテナ４１１を形成する。アンテナ４１１の形成方法は、スパッタ法を用いてＡｌまたはＡｇ等金属膜を形成した後、フォトマスクを用い、エッチングにより、この金属膜を所定の形状に加工する方法、或いはスクリーン印刷法で、所望の形状の金属を形成する方法等を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成する。
ここまでの工程を経た半導体装置４００の断面図が図２６（Ｂ）に相当する。本実施例では、１１枚のフォトマスクを用いて、同一基板５０１上に、ＲＯＭ４４０のアンチヒューズ４５０及びＴＦＴ４５１、ロジック部４０３のＴＦＴ４５２、４５３と、電源部４０２のＴＦＴ４５４及び４５５、並びにアンテナ部４０１のアンテナ４１１を形成する方法を説明した。
また、本実施例では、レジストのパターニング方法として、フォトマスクを用いる方法を用いたが、パターニング技術は、この方法に限定されず、フォトマスクを用いることなく液滴吐出法により、所望の形状にレジスト材料を被形成面に形成してもよい。
次いで、剥離を行って金属層５０２及び基板５０１を除去する。まず、レーザスクライブにより、基板５０１上の積層物に、金属層５０２に達する溝を形成する。この溝を形成することをきっかけに、金属酸化膜の内部、または絶縁膜５０３と金属酸化膜の界面又は金属酸化膜と金属層５０２との界面で剥離が生じる。そのため、比較的小さな力で、または外部から力を加えることなく、絶縁膜５０３上に形成された半導体装置４００を基板５０１から分離することができる。なお、溝を形成する前に予めアンテナ４１１の上面を樹脂等の封止材で封止する。
基板５０１から分離された積層物は、図２６（Ｂ）に示す半導体装置４００を複数含む１枚のシートである。次に、この半導体装置４００を含むシートをシート状の基体に固定する。シート状の基体としては、可撓性のものが用いられる。例えば、プラスチック、紙、プリプレグ、セラミックシート等をシート状の基体として用いることができる。半導体装置４００を２枚のシート状の基体で挟んでもよく、少なくとも、基板５０１が分離された絶縁膜５０３側にシート状の基体を固定する。シート状の基体の固定には、接着層を用いることができる。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤等の各種硬化型接着剤を用いることができる。また、常温接合等、接着層を用いずにシート状の基体を固定してもよい。
シート状の基体に固定された複数の半導体装置を、カッター、ダイジング、レーザカット等の方法により、個々の半導体装置４００に分割する。これにより、薄片状の半導体装置４００を得る。
半導体装置４００は、無線による通信でＲＯＭ４４０にデータを書き込むことができる。無線信号を送信し、アンテナ４１１でその信号を受信し、ロジック部４０３で信号を処理することで、ＲＯＭ４４０に情報を書き込むことができる。本発明のアンチヒューズは書き込み時の消費電力が低減されているため、電源部４０２で無線信号から生成された電力を用いて、アンチヒューズ４５０を導通状態とすることができる。
よって、無線信号を使用することにより、製造後に任意の時に半導体装置４００のＲＯＭ４４０に書き込みを行うことができる。例えば、半導体装置４００をシート状の基体に固定してチップ化にした後、或いは半導体装置４００を物品に取り付けた後等に、ＲＯＭ４４０の書き込みを行うことができる。もちろん、本実施例の半導体装置４００では、無線信号ではなく、有線で信号を入力してＲＯＭ４４０にデータを書き込むことも可能である。この場合は、基板５０１を半導体装置４００から分離する前に行うことが好ましい。
本実施例では、電源部４０２及びロジック部４０３と共にアンテナ４１１を基板５０１上に形成する例について説明したが、アンテナ４１１の形成を省略することもできる。この場合は、アンテナの下地膜６００の形成は不要である。シート状の基体にアンテナとなる導電層が形成されたアンテナ基板を用いる。アンテナが電源部４０２の電極５９６に電気的に接続するように、アンテナ基板を実装する。
本実施例の半導体装置４００は、無線チップとして機能し、小型、薄型、軽量であると共に、フレキシブルである。よって半導体装置４００を物品に取り付けても、外観、美観、品質を損なわないようにすることができる。
半導体装置４００は、プリント基板に実装する、物品の表面に貼り付ける、埋め込むことにより、物品に固定される。また、図２７（Ｃ）に示す半導体装置４００を紙にすき込み、この紙を用いて、紙幣、有価証券類、無記名債券類、証書を作製することで、これらの紙片に認証機能を付与することができるため、偽造を防止することができる。また、この半導体装置４００は、この状態で、紙にすき込む、あるいは２枚のプラスチック基板の間に挟んでＩＣカードを作製することも可能である。
図２７を用いて、半導体装置４００の使用方法を説明する。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２７（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２７（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２７（Ｃ）参照）、乗り物類（自転車等、図２７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２７（Ｅ）、図２７（Ｆ）参照）等の物品に設けて使用することができる。
アンチヒューズの断面図。 アンチヒューズの断面図。 アンチヒューズの断面図。 アンチヒューズの断面図。 半導体装置の構成例を示すブロック図。 図５のメモリ部の構成例を示す回路図。 図５のメモリ部の構成例を示す回路図。 図５のメモリ部の構成例を示す回路図。 図５の半導体装置の構成例を示す断面図。 実施例１のアンチヒューズ（素子Ａ）の断面図。 実施例１のアンチヒューズ（素子Ｂ）の断面図。 実施例１のアンチヒューズ（素子Ｃ）の断面図。 比較例のアンチヒューズ（参照素子）の断面図。 非導通状態から導通状態にしたときの素子Ａの電流−電圧特性を示すグラフ。 非導通状態から導通状態にしたときの素子Ｂの電流−電圧特性を示すグラフ。 非導通状態から導通状態にしたときの素子Ｃの電流−電圧特性を示すグラフ。 非導通状態から導通状態にしたときの参照素子の電流−電圧特性を示すグラフ。 素子Ａ、素子Ｂ及び参照素子の書き込み時の消費電力を示すグラフ。 導通状態後の素子Ａの電流−電圧特性を示すグラフ。 導通状態後の素子Ｂの電流−電圧特性を示すグラフ。 導通状態後の参照素子の電流−電圧特性を示すグラフ。 非接触でデータの伝送が可能な半導体装置の構成例を示すブロック図。 （Ａ）〜（Ｃ）本発明の半導体装置の作製方法を説明するための断面図であり、非接触でデータの伝送が可能な半導体装置の作製方法を説明する断面図。 （Ａ）〜（Ｃ）図２３（Ｃ）に続く工程を説明するための断面図。 （Ａ）、（Ｂ）図２４（Ｃ）に続く工程を説明するための断面図。 （Ａ）、（Ｂ）図２５（Ｂ）に続く工程を説明するための断面図。 （Ａ）〜（Ｆ）非接触でデータの伝送が可能な半導体装置を有する物品の外観図。
符号の説明
１０ ガラス基板
１１ 第１導電層
１２ 第２導電層
１３ 半導体膜
１４ 絶縁膜
２０〜２６ 中間層
５０ 半導体装置
５１ メモリ部
５２ ワード線駆動回路
５３ ビット線駆動回路
５４ ワード線
５５ ビット線
５６ 駆動回路部
６１〜６３ メモリセル
７１ アンチヒューズ
７２ トランジスタ
７３ ダイオード
７５ ｎチャネル型ＴＦＴ
７６ ｐチャネル型ＴＦＴ
１００ 基板
１０１ 絶縁膜
１０２ 絶縁膜
１０３ 絶縁膜
１０５ 第１電極
１０６ 第２電極
１０７ 中間層
１０８ 半導体膜
１０９ 絶縁膜
１１０ 半導体膜
１１１ 第３電極
１１２ 半導体膜
１１３ 半導体膜
１１４ ゲート電極
１１５ ゲート電極
１１６〜１１８ 電極
１２０ チャネル形成領域
１２１、１２２ ｎ型高濃度不純物領域
１２３ チャネル形成領域
１２４、１２５ ｐ型高濃度不純物領域
２００ ガラス基板
２０１ 下地絶縁膜
２０２ 第１電極
２０３ 隔壁
２０４ 中間層
２０５ 第２電極
２１１ 窒化タンタル膜
２１２ タングステン膜
２１３ 非晶質シリコン膜
２１４ 酸化窒化シリコン膜
２１５ 非晶質シリコン膜
２１６ チタン膜
２１８ 非晶質シリコン膜
２１９ 酸化窒化シリコン膜
２２０ 酸化窒化シリコン膜
２２１ 非晶質シリコン膜
２２２ 非晶質シリコン膜
４００ 半導体装置
４０１ アンテナ部
４０２ 電源部
４０３ ロジック部
４１１ アンテナ
４２１ 整流回路
４２２ 保持容量
４２３ 定電圧回路
４３１ 復調回路
４３２ クロック生成・補正回路
４３３ 判定回路
４３４ メモリコントローラ
４３５ 変調回路
４３６ 変調用抵抗
４３７ 符号化回路
４３８ 記憶装置
４４０ ＲＯＭ
４５０ アンチヒューズ
４５１ ｎチャネル型ＴＦＴ
４５２ ｐチャネル型ＴＦＴ
４５３ ｎチャネル型ＴＦＴ
４５４ ｐチャネル型ＴＦＴ
４５５ ｎチャネル型ＴＦＴ
５０１ 基板
５０２ 金属層
５０３ 絶縁膜
５０４〜５０８ 半導体層
５０９ 絶縁膜
５１０ 第１電極
５１１〜５１５ ゲート電極
５１７ 窒化タンタル膜
５１８ タングステン膜
５２１〜５２６ ｎ型低濃度不純物領域
５２７〜５２９ チャネル形成領域
５３１〜５３４ ｐ型高濃度不純物領域
５３５、５３６ チャネル形成領域
５３７〜５４２ サイドウォール
５４４〜５４９ ｎ型高濃度不純物領域
５５０ 絶縁膜
５５１ 絶縁膜
５５２ 開口
５５３ 中間層
５５４ 非晶質シリコン膜
５５５ 酸化シリコン膜
５５６ 非晶質シリコン膜
５５８〜５７３ 開口
５７５ Ｔｉ膜
５７６ 純Ａｌ膜
５７７ Ｔｉ膜
５７９ 第２電極
５８０ 第３電極
５８１〜５９０ 電極
５９１〜５９４ ゲート引出配線
５９６ 電極
５９８ 絶縁膜
５９９ 開口
６００ 下地膜

Claims (43)

  1. アンチヒューズを含む複数のメモリセルを有し、
    前記アンチヒューズは、第１導電層、第２導電層、及び前記第１導電層と前記第２導電層に挟まれた中間層を有し、
    前記中間層は、半導体膜と絶縁膜を交互に積層した多層膜であり、当該半導体膜を少なくとも２層有することを特徴とする半導体装置。
  2. アンチヒューズを含む複数のメモリセルを有し、
    前記アンチヒューズは、第１導電層、第２導電層、及び前記第１導電層と前記第２導電層に挟まれた中間層を有し、
    前記中間層は、半導体膜と絶縁膜を交互に積層した多層膜であり、当該絶縁膜を少なくとも２層有し、
    前記第１導電層はタングステン層であり、
    前記中間層において、前記タングステン層と接する層は前記絶縁膜でなることを特徴とする半導体装置。
  3. アンチヒューズを含む複数のメモリセルを有し、
    前記アンチヒューズは、
    第１導電層と、
    前記第１導電層の上面に接する半導体膜、および前記半導体膜の上面に接する絶縁膜でなる中間層と、前記中間層の絶縁膜の上面に接する第２導電層と、
    を有し、
    前記第１導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。
  4. アンチヒューズを含む複数のメモリセルを有し、
    前記アンチヒューズは、
    第１導電層と、
    前記第１導電層の上面に接する絶縁膜、および前記絶縁膜の上面に接する半導体膜でなる中間層と、
    前記中間層の半導体膜の上面に接する第２導電層と、
    を有し、
    前記第１導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅ、Ａｌから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。
  5. 請求項３または４において、
    前記第１導電層はタングステン層であることを特徴とする半導体装置。
  6. アンチヒューズを含む複数のメモリセルを有し、
    前記アンチヒューズは、
    第１導電層と、
    前記第１導電層を覆う絶縁膜と、
    前記絶縁膜に形成され、かつ前記第１導電層に達する開口と、
    前記絶縁膜上に形成され、かつ前記開口において前記第１導電層の上面に接する中間層と、
    前記絶縁膜上に形成され、かつ前記中間層の上面に接して形成された第２導電層と、
    を有し、
    前記中間層は、半導体膜と絶縁膜を交互に並べた２層以上の多層膜であり、
    前記中間層に含まれる全ての絶縁膜および半導体膜は、前記第１導電層を覆う絶縁膜上に形成されていることを特徴とする半導体装置。
  7. アンチヒューズを含む複数のメモリセルを有するメモリ部と、
    トランジスタを含み、前記メモリ部に接続された駆動回路と、
    を有し、
    前記アンチヒューズは、第１導電層、第２導電層、及び前記第１導電層と前記第２導電層に挟まれた中間層を有し、
    前記第１導電層は、前記トランジスタのゲート電極に含まれる導電層と同じ材料で形成され、
    前記第２導電層は、前記トランジスタのソース電極またはドレイン電極に含まれる導電層と同じ材料で形成され、
    前記中間層は、半導体膜と絶縁膜を交互に並べた２層以上の多層膜であることを特徴とする半導体装置。
  8. 請求項６又は７において、
    前記中間層は、前記半導体膜を少なくとも２層以上を有する、又は前記絶縁膜を少なくとも２層有すること特徴とする半導体装置。
  9. 請求項１、６又は７において、
    前記中間層は、前記半導体膜、前記絶縁膜、前記半導体膜の順に並んだ３層構造の膜であること特徴とする半導体装置。
  10. 請求項２において、
    前記中間層は、前記絶縁膜、前記半導体膜、前記絶縁膜の順に並んだ３層構造の膜であること特徴とする半導体装置。
  11. 請求項６又は７において、
    前記中間層は、前記絶縁膜、前記半導体膜、前記絶縁膜の順に並んだ３層構造の膜であること特徴とする半導体装置。
  12. 請求項６又は７において、
    前記中間層は、前記第１導電層の上面に接する前記絶縁膜と、前記絶縁膜の上面に接する半導体膜とでなること特徴とする半導体装置。
  13. 請求項６又は７において、
    前記中間層は、前記第１導電層の上面に接する前記半導体膜と、前記半導体膜の上面に接する絶縁膜とでなること特徴とする半導体装置。
  14. 請求項１、６、７、８、９、１１、１２及び１３のいずれか１項において、
    前記第１導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。
  15. 請求項１乃至１４のいずれか１項において、
    前記第２導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置。
  16. 請求項１乃至１５のいずれか１項において、
    前記中間層の半導体膜は、単層膜または２層以上の多層膜であることを特徴とする半導体装置。
  17. 請求項１乃至１５のいずれか１項において、
    前記中間層の半導体膜は、単層膜または２層以上の多層膜であり、
    前記半導体膜は、シリコンまたはゲルマニウムを主成分とする半導体で形成されていることを特徴とする半導体装置。
  18. 請求項１７において、
    前記シリコンまたはゲルマニウムを主成分とする半導体は、非晶質シリコン、微結晶シリコン、多結晶シリコン、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウム、非晶質ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、微結晶ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、多結晶ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）であることを特徴とする半導体装置。
  19. 請求項１乃至１８のいずれか１項において、
    前記中間層の絶縁膜は、単層膜または２層以上の多層膜であることを特徴とする半導体装置。
  20. 請求項１乃至１８のいずれか１項において、
    前記中間層の絶縁膜は、単層膜または２層以上の多層膜であり、
    前記中間層の絶縁膜は、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化物、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の窒化物、もしくはシリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置。
  21. アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
    前記アンチヒューズは、第１導電層、第２導電層、及び前記第１導電層と前記第２導電層に挟まれた中間層を有し、
    前記第１導電層を形成し、
    前記第１導電層上に、半導体膜と絶縁膜を交互に積層して前記中間層を形成し、
    前記中間層上に、前記第２導電層を形成し、
    前記中間層には、前記半導体膜を２層以上形成することを特徴とする半導体装置の作製方法。
  22. アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
    前記アンチヒューズは、タングステン層でなる第１導電層、第２導電層、及び前記第１導電層と前記第２導電層に挟まれた中間層を有し、
    前記第１導電層を形成し、
    前記第１導電層上面に接して中間層を形成し、
    前記中間層の上面に接して、前記第２導電層を形成することを含み、
    前記中間層の形成は、絶縁膜と半導体膜を交互に積層して、当該絶縁膜を２層以上形成し、かつ、前記第１導電層の上面に接する膜が絶縁膜になるように行われることを特徴とする半導体装置の作製方法。
  23. アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
    前記アンチヒューズは、第１導電層、第２導電層、並びに前記第１導電層と前記第２導電層に挟まれ、かつ半導体膜及び絶縁膜とでなる中間層を有し、
    前記第１導電層を形成し、
    前記第１導電層の上面に接して、前記中間層の半導体膜を形成し、
    前記中間層の半導体膜の上面に接して、前記中間層の絶縁膜を形成し、
    前記中間層の絶縁膜の上面に接して、前記第２導電層を形成することを含み、
    前記第１導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されている
    特徴とする半導体装置の作製方法。
  24. アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
    前記アンチヒューズは、第１導電層、第２導電層、並びに前記第１導電層と前記第２導電層に挟まれ、かつ絶縁膜及び半導体膜とでなる中間層を有し、
    前記第１導電層を形成し、
    前記第１導電層の上面に接して、前記中間層の絶縁膜を形成し、
    前記中間層の絶縁膜の上面に接して、前記中間層の半導体膜を形成し、
    前記中間層の半導体膜の上面に接して、前記第２導電層を形成することを含み、
    前記第１導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅ、Ａｌから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。
  25. 請求項２３または２４において、
    前記第１導電層はタングステン層であることを特徴とする半導体装置の作製方法。
  26. アンチヒューズを含む複数のメモリセルを有する半導体装置の作製方法であり、
    前記アンチヒューズは、タングステン層でなる第１導電層、第２導電層、及び前記第１導電層と前記第２導電層に挟まれた中間層を有し、
    前記第１導電層を形成し、
    前記第１導電層を覆い、かつ、前記第１導電層の上面に達する開口を有する第１絶縁膜を形成し、
    前記第１絶縁膜上に半導体膜と第２絶縁膜を交互に積層して、２層以上の積層膜を形成し、
    前記積層膜をエッチングして、前記開口において前記第１導電層の上面に接する前記中間層を形成し、
    前記第１絶縁膜上に、前記中間層の上面に接して前記第２導電層を形成することを含むことを特徴とする半導体装置の作製方法。
  27. アンチヒューズを含む複数のメモリセル、及び前記メモリセルに接続された駆動回路を有する半導体装置の作製方法であり、
    前記アンチヒューズは、第１電極、第２電極、及び前記第１電極と前記第２電極に挟まれた中間層を有し、
    前記駆動回路は、第１半導体膜を含む薄膜トランジスタを複数有し、
    前記第１半導体膜を形成し、
    前記第１半導体膜上に第１絶縁膜を形成し、
    前記第１絶縁膜上に第１導電膜を形成し、前記第１導電膜をエッチングして、前記第１電極と、前記第１絶縁膜を介して前記第１半導体膜に重なるゲート電極とを形成し、
    前記第１電極及び前記ゲート電極を覆い、かつ、前記第１電極の上面に達する第１開口を有する第２絶縁膜を形成し、
    前記第２絶縁膜上に、前記第１開口において前記第１電極と接する前記中間層を形成し、
    前記第２絶縁膜に、前記第１半導体膜に達する第２開口を形成し、
    前記第２絶縁膜及び前記中間層上に第２導電膜を形成し、
    前記第２導電膜をエッチングして、前記中間層の上面に接する前記第２電極と、前記第２開口において前記第１半導体膜に接するソース電極及びドレイン電極の少なくとも一方とを形成することを含み、
    前記中間層は、第２半導体膜と第３絶縁膜を交互に積層した２層以上の積層膜から形成されることを特徴とする半導体装置の作製方法。
  28. 請求項２１において、
    前記中間層は、前記半導体膜、前記絶縁膜、前記半導体膜の順に積層された３層構造の膜であること特徴とする半導体装置の作製方法。
  29. 請求項２２において、
    前記中間層は、前記絶縁膜、前記半導体膜、前記絶縁膜の順に積層された３層構造の膜であること特徴とする半導体装置の作製方法。
  30. 請求項２６において、
    前記積層膜は、前記第２絶縁膜、前記半導体膜、前記第２絶縁膜の順に積層された３層構造の膜、又は、前記半導体膜、前記第２絶縁膜、前記半導体膜、の順に積層された３層構造の膜であること特徴とする半導体装置の作製方法の作製方法。
  31. 請求項２７において、
    前記中間層は、前記第３絶縁膜、前記第２半導体膜、前記第３絶縁膜の順に積層された３層構造の膜、又は、前記第２半導体膜、前記第３絶縁膜、前記第２半導体膜の順に積層された３層構造の膜であること特徴とする半導体装置の作製方法。
  32. 請求項２６において、
    前記積層膜は、下層に前記半導体膜が形成され、上層に前記第２絶縁膜が形成された２層構造の膜、又は、下層に前記第２絶縁膜が形成され、上層に前記半導体膜が形成された２層構造の膜であること特徴とする半導体装置の作製方法の作製方法。
  33. 請求項２７において、
    前記中間層は、下層に前記第２半導体膜が形成され、上層に前記第３絶縁膜が形成された２層構造の膜、又は、下層に前記第３絶縁膜が形成され、上層に前記第２半導体膜が形成された２層構造の膜であること特徴とする半導体装置の作製方法。
  34. 請求項２１又は２６において、
    前記第１導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。
  35. 請求項２７において、
    前記第１電極は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。
  36. 請求項２１乃至２６のいずれか１項において、
    前記第２導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。
  37. 請求項２７において、
    前記第２電極は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた金属元素を主成分とする導電性材料で形成されていることを特徴とする半導体装置の作製方法。
  38. 請求項２１乃至２５のいずれか１項において、
    前記中間層の絶縁膜は、単層膜または２層以上の多層膜であり、
    前記絶縁膜は、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化物、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の窒化物、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置の作製方法。
  39. 請求項２６において、
    前記中間層の第２絶縁膜は、単層膜または２層以上の多層膜であり、
    前記第２絶縁膜は、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化物、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の窒化物、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置の作製方法。
  40. 請求項２７において、
    前記第３絶縁膜は、単層膜または２層以上の多層膜であり、
    前記第３絶縁膜は、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化物、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の窒化物、シリコン、ゲルマニウム、ＳｉｘＧｅ１−ｘまたは金属の酸化窒化物のいずれかを含むことを特徴とする半導体装置の作製方法。
  41. 請求項２１乃至２６のいずれか１項において、
    前記中間層の半導体膜は、単層膜または２層以上の多層膜であり、
    前記半導体膜は、シリコンを主成分とする半導体、またはゲルマニウムを主成分とする半導体のいずれかで形成されていることを特徴とする半導体装置の作製方法。
  42. 請求項２７において、
    前記第２半導体膜は、単層膜または２層以上の多層膜であり、
    前記第２半導体膜は、シリコンを主成分とする半導体、またはゲルマニウムを主成分とする半導体のいずれかで形成されていることを特徴とする半導体装置の作製方法。
  43. 請求項４１又は４２において、
    前記シリコンを主成分とする半導体は、非晶質シリコン、微結晶シリコン、多結晶シリコン、非晶質ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、微結晶ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、多結晶ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）であり、
    前記ゲルマニウムを主成分とする半導体は、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウム、非晶質ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、微結晶ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、多結晶ＳｉｘＧｅ１−ｘ、（０＜ｘ＜１）であることを特徴とする半導体装置の作製方法。
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