JP3431010B2 - キャパシタを含む半導体装置及びその製造方法 - Google Patents
キャパシタを含む半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 239000003990 capacitor Substances 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims description 228
- 239000000758 substrate Substances 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 239000011229 interlayer Substances 0.000 claims description 28
- 229910021332 silicide Inorganic materials 0.000 claims description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 19
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 60
- 229920005591 polysilicon Polymers 0.000 description 60
- 238000000034 method Methods 0.000 description 32
- 239000003870 refractory metal Substances 0.000 description 16
- 238000000151 deposition Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 13
- 230000008021 deposition Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000000059 patterning Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- NQUVCRCCRXRJCK-UHFFFAOYSA-N 4-methylbenzoyl chloride Chemical compound CC1=CC=C(C(Cl)=O)C=C1 NQUVCRCCRXRJCK-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical class [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/00—Metal treatment
- Y10S148/014—Capacitor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/136—Resistors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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Description
半導体装置及びその製造方法に関し、特に、アナログM
OS集積回路装置の構成に適した半導体装置及びその製
造方法に関する。
酸化膜−半導体構造の電界効果トランジスタ)等の能動
素子、及び容量素子、抵抗素子等の受動素子を形成し、
これらの素子を接続する金属配線パターンを形成したア
ナログ集積回路装置が知られている。従来、この種のア
ナログ集積回路装置を製作する際に、半導体基板上に容
量素子及び抵抗素子を形成する方法として下記の方法が
採られていた。
ート電極の材料(以下、ゲート材という)として使用さ
れるポリシリコンまたはポリサイド(ポリシリコンと金
属シリサイドとの積層)を用いて容量素子の下部電極を
形成する。次に、誘電体膜で下部電極を覆う。誘電体膜
の上に、下部電極に対向するようにポリシリコン層等に
よる上部電極を形成する。
する方法である。すなわち、基板表面にゲート酸化膜ま
たはフィールド酸化膜を形成した後、酸化膜表面にゲー
ト材層を堆積し、選択エッチングを施してゲート電極と
同時に容量素子の上部電極を形成する。
用する方法である。すなわち、ゲート電極と共に容量素
子の下部電極を形成し、それらの上部を覆う層間絶縁膜
を形成する。層間絶縁膜を挟んで下部電極と対向するよ
うに金属層またはゲート材による上部電極を形成する。
また、2層配線プロセスを用いて集積回路装置を製造す
る場合には、下層の金属配線層を用いて下部電極を形成
し、層間絶縁膜を挟んで対向するように上層の金属配線
層を用いて上部電極を形成する。
インとなる拡散層を形成する際に、抵抗素子となる拡散
層を形成する。
は、ウェル層を抵抗として利用する。
ことにより抵抗素子を形成する。
限を有している。
子に必要となる適切な厚さの絶縁膜を成長させ、さらに
その上に上部電極を形成するので、容量素子形成のため
に追加すべき工程数が多く、製造コストが高くなる。ま
た、これらの追加工程の実施に伴って行われる熱処理に
より、MOSFETの電気的特性が所望の特性から変化
してしまう。
で、下部電極の電位が基板の電位に固定される。従っ
て、容量素子の一方の電極を電源または接地線に接続す
るような用途にしか適用することができない。ゲート酸
化膜またはフィールド酸化膜の膜厚が厚く、目的とする
静電容量が大きい場合、容量素子の占有面積が大きくな
ってしまう。
合、方法2の場合と同様に、容量素子の占有面積が大き
くなってしまう。また、層間絶縁膜には通常平坦化処理
が行われるので、膜厚が均一にならない。また、配線に
注意しないと寄生容量の影響を受けやすく設計が容易で
はない。
のであるため、拡散層と半導体基板との接合部に介在す
る大きな寄生容量が抵抗素子に付加される。このため、
抵抗素子を構成要素とする回路の動作が寄生容量の悪影
響を受ける。
今日においては、ゲート長の短縮によるゲート抵抗の増
大を防止するため、ゲート材としてポリサイドが使用さ
れる場合が多い。しかし、ポリサイドの抵抗値を厳密に
制御することは困難である。
製造コストの増大を招くことなく、かつMOSFET、
容量素子、及び抵抗素子の電気的特性を犠牲にすること
なく、これら各素子を含んだ半導体装置を提供すること
である。
と、半導体基板と、前記半導体基板の表面上に形成され
たゲート絶縁膜と、前記半導体基板の表面上の一部の領
域に形成され、第1の材料からなる第1の電極層、誘電
体層、前記第1の材料からなる第2の電極層、及び金属
もしくは金属シリサイドからなる第3の電極層がこの順
番に積層された容量素子と、前記ゲート絶縁膜の上の一
部の領域に形成され、前記第1の電極層と同時に堆積さ
れ、該第1の電極層と同じ厚さの第1のゲート層、及び
前記第3の電極層と同時に堆積された第2のゲート層と
の積層構造を有するゲート電極と、前記容量素子及びゲ
ート電極を覆うように、前記半導体基板上に形成された
層間絶縁膜と、前記層間絶縁膜を貫通し、前記第3の電
極層の上面の一部を底面とするコンタクトホールと、前
記層間絶縁膜の上に形成され、前記コンタクトホール内
を通って前記第3の電極層に電気的に接続された配線と
を有する半導体装置が提供される。
表面上に形成されたMOSFET、及び下部電極、絶縁
膜及び上部電極が前記半導体基板上にこの順番に積層さ
れて形成された容量素子を含む半導体装置の製造方法に
おいて、半導体基板の表面上にゲート酸化膜を形成する
工程と、前記ゲート酸化膜の上に、第1の材料からなる
第1の導電層を形成する工程と、前記第1の導電層の上
に誘電体層を形成する工程と、前記誘電体層の上に、前
記第1の材料からなる第2の導電層を形成する工程と、
前記第2の導電層及び前記誘電体層を部分的にエッチン
グし、前記容量素子の下部電極に対応する領域に前記第
2の導電層及び前記誘電体層を残す工程と、前記第2の
導電層、誘電体層及び第1の導電層を覆うように、金属
または金属シリサイドからなる第3の導電層を形成する
工程と、前記第3の導電層の上に、前記容量素子の上部
電極に対応する領域及び前記MOSFETのゲート電極
に対応する領域を覆うマスク部材を形成する工程と、前
記マスク部材をエッチングマスクとし、前記誘電体層を
エッチング停止層として、前記マスク部材で覆われてい
ない領域の前記第3及び第2の導電層を除去するととも
に、前記誘電体層もしくはマスク部材で覆われていない
領域の前記第1の導電層を除去する工程と、前記マスク
部材を除去する工程と、残された前記第1の導電層、誘
電体層、第2の導電層、及び第3の導電層を覆うよう
に、前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記第3の導電膜の一部を露
出させるコンタクトホールを形成する工程と、前記層間
絶縁膜の上に、前記コンタクトホール内を通って前記第
3の導電膜に接続された配線を形成する工程とを含み、
前記容量素子が、前記第1の導電層により形成される下
部電極、前記第2及び第3の導電層により形成される上
部電極、及び該上部電極と下部電極との間に挟まれた前
記誘電体層により構成される半導体装置の製造方法が提
供される。
基板の表面上に形成されたMOSFET、抵抗素子、及
び下部電極、絶縁膜、上部電極が前記半導体基板上にこ
の順番に積層されて形成された容量素子を含む半導体装
置の製造方法において、半導体基板の表面上にゲート酸
化膜を形成する工程と、前記ゲート酸化膜の上に、第1
の材料からなる第1の導電層を形成する工程と、前記第
1の導電層の上に誘電体層を形成する工程と、前記誘電
体層の上に、前記第1の材料からなる第2の導電層を形
成する工程と、前記第2の導電層及び前記誘電体層を部
分的にエッチングし、前記容量素子の下部電極に対応す
る領域及び前記抵抗素子に対応する領域に前記第2の導
電層及び前記誘電体層を残す工程と、前記第2の導電
層、誘電体層及び第1の導電層を覆うように、金属また
は金属シリサイドからなる第3の導電層を形成する工程
と、前記第3の導電層の上に、前記容量素子の上部電極
に対応する領域及び前記MOSFETのゲート電極に対
応する領域を覆うマスク部材を形成する工程と、前記マ
スク部材をエッチングマスクとし、前記誘電体層をエッ
チング停止層として、前記マスク部材で覆われていない
領域の前記第3及び第2の導電層を除去するとともに、
前記誘電体層もしくはマスク部材で覆われていない領域
の前記第1の導電層を除去する工程と、残された前記第
1の導電層、誘電体層、第2の導電層、及び第3の導電
層を覆うように、前記半導体基板上に層間絶縁膜を形成
する工程と、前記層間絶縁膜を貫通し、前記第3の導電
膜の一部を露出させるコンタクトホールを形成する工程
と、前記層間絶縁膜の上に、前記コンタクトホール内を
通って前記第3の導電膜に接続された配線を形成する工
程とを含み、前記容量素子が、前記第1の導電層により
形成される下部電極、前記第2及び第3の導電層により
形成される上部電極、及び該上部電極と下部電極との間
に挟まれた前記誘電体層により構成され、前記抵抗素子
が、前記第1の導電層により構成される半導体装置の製
造方法が提供される。
及び第2の導電層をエッチングするときに、容量素子の
上部電極と下部電極、及びMOSFETのゲート電極が
同時に形成される。第3及び第2の導電層のエッチング
時に、誘電体層がエッチング停止層として作用するた
め、容量素子の下部電極を誘電体層に自己整合してパタ
ーニングできる。
照しつつ説明する。
積回路装置の製造工程を示すフローチャートである。な
お、このフローチャートには、本実施例における特徴的
な工程のみが示されており、通常のMOS集積回路装置
の製造工程と共通する工程は省略されている。
アナログMOS集積回路装置の構成を示す平面図であ
る。図2には、半導体基板100上に形成された容量素
子C、抵抗素子R、金属配線M及びMOSFET50が
例示されている。図3〜図12は、図2に示す各素子が
図1に示す各工程1a〜1hの実施により順次形成され
てゆく様子を示す図であり、図2の一点鎖線I−I’に
おける断面図に対応している。以下、図3〜図12を参
照し本実施例による各製造工程を説明する。
板100を準備する。図4に示すように、半導体基板1
00の表面上に所定の厚さのゲート酸化膜4を形成す
る。次に、ゲート酸化膜4の上に、SiN膜等からなる
マスク膜(図示せず)を形成する。マスク膜は、半導体
基板100の表面上への酸化膜の形成を妨げる。マスク
膜を選択的に除去し、MOSFET等が形成される活性
領域に対応する領域にマスク膜を残す。高温熱酸化処理
を行い、マスク膜の除去された領域に厚いフィールド酸
化膜3を形成する。マスク膜で覆われている活性領域で
は酸化膜が形成されず、薄いゲート酸化膜4のみが形成
された状態になる。フィールド酸化膜3の形成後、マス
ク膜を除去する。図5は、この状態を示す。
積工程1aにおいて、基板表面上の全領域に化学気相成
長(CVD)によりポリシリコン層2を堆積する。ポリ
シリコン層2の成長に使用される原料ガスは、SiH4
(20%)とN2(80%)との混合ガス、流量は20
0sccm、成長時の圧力は30Pa、基板温度は60
0℃である。基板温度を上記温度よりもかなり低くする
と、ポリシリコンの代わりにアモルファスシリコンが成
長する。この場合、基板温度を上記温度以上まで加熱す
ると、アモルファスシリコンが結晶化してポリシリコン
になる。
物濃度が約1020cm-3になるように、ポリシリコン層
2にリン等の不純物を一様に拡散させる。次に、誘電体
膜形成工程1cにおいて、図7に示すように、ポリシリ
コン層2の表面上に容量膜として使用される誘電体膜1
をコンフォーマルに堆積する。誘電体膜1は、シリコン
酸化膜の単層で構成してもよいし、シリコン酸化膜とシ
リコン窒化膜との積層構造または酸化タンタル膜とシリ
コン酸化膜との積層構造としてもよい。
膜の間にシリコン窒化膜が挟まれた3層構造としてもよ
い。シリコン窒化膜の代わりにシリコン酸化窒化膜を用
いてもよい。
テトラエチルオルソシリケート(TEOS)とオゾン
(O3)を含む混合ガスを用いたプラズマ励起型CVD
により、またはエレクトロンサイクロトロン共鳴(EC
R)プラズマを用いたCVDにより形成される。
形成されるフォスフォシリケートガラス(PSG)膜ま
たはボロフォスフォシリケートガラス(BPSG)膜と
してもよい。また、シリコン酸化膜をポリシリコン膜の
熱酸化により形成してもよいし、スピンオングラス(S
OG)法により形成してもよい。誘電体膜の材料と膜厚
は、この誘電体膜を挟んで好適な静電容量Cが得られる
ように選ぶ。
いて、誘電体膜1の上にCVDにより2層目のポリシリ
コン層6aを堆積する。ポリシリコン層6aの堆積は、
SiH4とN2を2:8の割合で混合したガスを用い、圧
力30Pa、流量200sccm、基板温度600℃の
条件の下で行う。基板温度を上記温度よりもかなり低く
すると、ポリシリコンに代わってアモルファスシリコン
が堆積する。この場合、基板を上記温度以上に加熱する
ことにより、アモルファスシリコンを結晶化してポリシ
リコンにすることができる。
不純物濃度が約1020cm-3になるように、ポリシリコ
ン層6aにリン等の不純物をドープする。
1dの前に熱処理を行うことにより、最終的に形成され
る容量素子Cの信頼性を向上させることができる。これ
は、誘電体膜の緻密化により誘電体膜の電気的、物理的
性質が改善されるため、及びポリシリコン層6aの堆積
前後の熱処理時の誘電体膜からのデガス及び応力変化に
よってポリシリコン層6aが剥がれにくくなるためと考
えられる。特に、ポリシリコン層6aと誘電体膜1との
間の密着性がより強くなる。ポリシリコン層2中の不純
物の再拡散を防止することもできる。
リシリコン層6aの表面上にノボラック系フォトレジス
ト等のフォトレジストを塗布する。フォトレジストを選
択的に露光及び除去して、容量素子C及び抵抗素子Rを
形成すべき領域にフォトレジストパターンを残す。図8
に示すように、残されたフォトレジストパターンをエッ
チングマスクとし、ポリシリコン層6aと誘電体膜1を
除去する。このようにしてポリシリコン層6aと誘電体
膜1を選択的に除去し、容量素子Cと抵抗素子Rが形成
されるべき領域にこれらの積層構造を残す。
ガスとしてCl2とO2との混合ガス、CF4ガス、また
はSF6ガスを用い、圧力数mTorrの条件下でマイ
クロ波プラズマエッチング(周波数2.45GHz)ま
たはECRプラズマエッチングにより行う。
OSFETのゲート電極となるポリシリコン層2の表面
処理が行われる。従って、基板を清浄に保つことがで
き、かつポリシリコン層に対する誘電体膜のエッチング
選択比が高くなるようなエッチング方法を用いることが
好ましい。例えば、誘電体膜1が下層にシリコン酸化膜
を有する積層構造である場合、上層をドライエッチング
により除去し、下層のシリコン酸化膜を安定なエッチン
グが可能なバッファードフッ酸(HF+NH4F+(H2
O))等により除去する。上層は、エッチングガスとし
てCF4とCHF 3との混合ガスを用い、圧力160mT
orrの条件下でRFプラズマエッチングにより除去し
てもよい。このとき、RFパワーを約700W、周波数
を13.56MHzとする。
誘電体膜1をエッチングした後、容量素子Cと抵抗素子
Rの上のフォトレジスト5a及び5bを除去する。残さ
れた誘電体膜が容量素子の下層電極と抵抗素子を画定す
る。
fにおいて、図9に示すようにWSix等の高融点金属
シリサイド層6bを堆積し、ポリシリコン層2、6a及
び誘電体膜1をコンフォーマルに覆う。
は、スパッタリングまたはCVDにより形成される。ス
パッタリングにより形成する場合には、例えばターゲッ
トとしてWSixを用い、スパッタリングガスとしてA
rを用いたマグネトロンスパッタリング装置を使用す
る。また、WSix膜の堆積は圧力数mTorrの条件
下で行う。CVDにより形成する場合には、例えば原料
ガスとしてタングステンヘキサフルオライド(WF6)
とシラン(SiH4)を用い、
x、TiSix、TaSix等により形成される。また、
高融点金属シリサイド層6bを高融点金属シリサイドの
代わりに金属で形成してもよい。なお、本明細書中で単
に「金属」と表記した場合、金属シリサイドをも含む場
合がある。
縁膜の形成前に約1100℃の熱処理を行い、高融点金
属シリサイドの容量素子電極とポリサイドゲート電極の
電気抵抗を低減させる。
のパターニング工程1gを実施する。まず、最初に高融
点金属シリサイド層6bの表面上にフォトレジストを塗
布する。フォトレジストを選択的に露光及び除去し、容
量素子Cの上部電極L2とMOSFET50のゲート電
極Gが形成される領域にフォトレジストパターンを残
す。
いて、残されたフォトレジストパターンをエッチングマ
スクとし、通常のポリサイドエッチングを行う。ポリサ
イド電極は、住友金属工業株式会社から入手可能なEC
Rプラズマエッチング装置を用いてエッチングされる。
エッチングガスは、Cl2+O2ガスであり、それぞれの
ガス流量が25sccmと11sccmである。また、
例えば圧力約2mTorr、RF電力40W、RF周波
数13.56MHz、マイクロ波パワー1400W、マ
イクロ波周波数2.45GHz、電極温度15〜20℃
の条件下でエッチングを行う。
シリコン層6aが選択的にエッチングされ、容量素子C
の上部電極L2及びMOSFETのゲート電極Gが同時
に形成される。また、誘電体膜1で覆われていない領域
のポリシリコン層2が除去される。誘電体膜1がエッチ
ング停止層として作用するため、抵抗素子Rと容量素子
Cの下部電極L1が誘電体膜1の残されている領域に自
己整合的に同時に形成される。
するが、エッチングガスによりわずかにエッチングされ
る。この場合、容量素子領域のうち上部電極L2の配置
されていない領域及び抵抗素子Rが形成される領域の誘
電体膜1がわずかにエッチングされる。容量素子領域の
誘電体膜1は、抵抗素子R上の誘電体膜とほぼ等しい厚
さ及び面一な表面を有する。
工程の後、高融点金属シリサイド層上のフォトレジスト
パターン7a、7bを除去する。図10に示すように、
ゲート電極Gに対応する部分では、ポリシリコン層2の
上にシリサイド層6bが形成され、全体としてポリサイ
ド電極が形成される。
と同様の工程を順次実行する。すなわち、ソース及びド
レイン領域10形成のためのイオン注入及び熱拡散、層
間絶縁膜20の形成、電極取り出しのためのコンタクト
ホールCNの形成、金属配線Mの堆積とパターニング等
の工程を順次行う。
ETを作製する場合は、図11に示すように、ポリサイ
ドエッチングの後、サイドウォールスペーサ8を形成す
る。サイドウォールスペーサ8は、CVDによる絶縁膜
の堆積とリアクティブイオンエッチング(RIE)を用
いて形成する。最終的に、図12に示す断面構造を有す
るアナログMOS集積回路装置が完成する。本実施例の
製造方法を用いて作製した集積回路装置は、(1)容量
素子の下部電極の厚さにほぼ等しいポリシリコン層を有
するゲート電極と、(2)抵抗素子の導電性部分の上面
と面一の上面を有する容量素子の下部電極とを有する。
のMOSFETを示したが、図13はnチャネルMOS
FET50NとpチャネルMOSFET50Pを含むC
MOS構成を示す。CMOS構成にする場合には、フィ
ールド酸化膜3を形成する前に活性領域にウェルを形成
する。例えば、シリコン基板100がp型である場合に
は、pチャネルMOSFET50Pを形成すべき領域に
n型ウェル11を形成する。nチャネルMOSFET5
0NとpチャネルMOSFET50Pのそれぞれのゲー
ト電極GN、GPは、図1に示すポリサイドエッチング
工程1hまでの工程と同一の工程で同時に形成される。
散工程において、nチャネルMOSFET50Nのソー
ス及びドレイン領域10Nには、リン等のn型不純物
を、pチャネルMOSFET50Pのソース及びドレイ
ン領域10Pには、ボロン等のp型不純物を拡散させ
る。なお、所望のしきい値電圧を得るために、図5に示
す工程において活性領域を画定した後、チャネル領域に
所定濃度の不純物を添加してもよいし、図6に示すポリ
シリコン層2を形成後、nチャネルMOSFET50N
もしくはpチャネルMOSFET50Pのゲート電極と
なる領域に適当な不純物を添加してゲート電極の仕事関
数を変化させてもよい。
ゲート電極GN、GPが同一製造工程により形成される
ため、CMOSトランジスタの動特性や最適設計が維持
される。精度の高い容量素子Cと抵抗素子Rを低コスト
かつ短工程で容易に作製することができる。
ャパシタと、Si/SiO2/金属構造の容量素子の静
電容量の変化を電極間に印加するバイアス電圧の関数と
して示す。横軸は直流バイアス電圧を単位Vで表し、縦
軸は直流バイアス電圧0V時の静電容量を基準としたと
きの容量変化率を単位ppmで表す。2つの容量素子の
Si電極にはともに不純物濃度2×1020cm-3のn型
不純物が添加されている。Si/SiO2/金属構造の
容量素子の場合、金属電極に正電圧を印加したときの直
流バイアス電圧を正としている。
/金属構造の容量素子及びSi/SiO2/Si構造の
容量素子の動作周波数1MHzにおける容量変化率の計
算結果を示す。なお、動作周波数を10kHzとしても
計算結果はほぼ同一である。
合、金属電極に正電圧を印加すると、Si層のSiO2
層側の界面近傍に蓄積層が形成され、静電容量が増加す
る。このため、印加電圧を増加させると曲線pで示すよ
うに、容量変化率も徐々に増加し、金属/SiO2/金
属構造の容量素子の静電容量に近づく。逆に、金属電極
に負の電圧を印加すると、Si層のSiO2層側の界面
近傍に空乏層が形成され、静電容量が減少する。このた
め、印加電圧を減少させると容量変化率が負の向きに増
加する。
合には、バイアス電圧を印加すると一方のSi電極に蓄
積層が形成され、他方のSi電極に空乏層が形成され
る。このため、曲線qで示すようにSi/SiO2/金
属構造の容量素子に比べて印加電圧に対する容量変化率
が小さくなる。
なくと誘電体との界面近傍を共にポリシリコンとするこ
とにより、静電容量の電圧依存性を低減することができ
る。なお、上記考察からわかるように、誘電体との界面
近傍のポリシリコンの厚さを空乏層が形成される厚さよ
りも厚くすることが好ましい。
ート電極GN、GPが同一工程で形成される。このた
め、誘電体膜形成工程1cにおいて、エッチング停止層
として作用する誘電体膜形成のための高温熱処理を行う
のみでよく、その他の高温熱処理を行う必要がない。複
数回の高温熱処理を行う必要がないため、熱処理による
CMOS特性の劣化を低減することができる。また、L
DD構造形成のためのイオン注入やソース/ドレイン領
域形成のための高濃度のイオン注入を行う前に、名誘電
体膜形成のための熱処理を行う。このため、誘電体膜の
膜質改善のための比較的高温の熱処理を施しても、CM
OS特性の劣化の程度を低く抑えられる。
ッチバック工程(サイドウォールスペーサ形成)がある
場合には、抵抗素子として作用するポリシリコン層の表
面がわずかに削られ、抵抗値にばらつきが生ずる場合が
ある。しかし、上記実施例では、誘電体膜1を適切に選
択することにより、誘電体膜1をエッチング保護膜とし
て活用することができ、高精度の抵抗素子を容易に形成
することが可能になる。
は十分薄いため、除去する必要はなく、層間絶縁膜の一
部として残しても半導体製造工程に支障が生ずることは
ない。
イド構造を有するため、ポリシリコン単層の場合に生じ
やすいイオン注入時の不純物の突き抜けによるCMOS
特性の劣化の恐れが少なく、製造条件を変更することは
不要である。
構造を有するため、低抵抗を維持することができ、回路
の高速動作が可能になる。
ン層と高融点金属シリサイド層との積層からなるポリサ
イド構造を有する。ポリサイドゲート構造の下層部分を
構成するポリシリコン層が容量素子の下部電極と同時に
堆積される。ポリサイドゲート構造の上層部分を構成す
る高融点金属シリサイド層が容量素子の上部電極の一部
と同時に堆積される。このため、容量素子の上部電極の
下層部分を構成するポリシリコン層を形成する工程を追
加するのみで容量素子を形成することができる。
コン層の堆積工程が、抵抗素子形成のためのポリシリコ
ン層の堆積を兼ねている。このため、抵抗素子形成のた
めの工程の追加を回避することができる。また、容量素
子中の誘電体膜の堆積と同時に抵抗素子保護のための誘
電体膜を抵抗素子上に堆積しているため、抵抗素子の保
護膜形成のための新たな工程を追加する必要がない。
の他の実施例について説明する。図15のポリシリコン
堆積工程2aから誘電体膜形成工程2cまでの製造工程
は、図1に示すポリシリコン堆積工程1aから誘電体膜
形成工程1cまでの工程と同様である。
後、図15のパターニング工程2dにおいて、フォトリ
ソグラフィ技術を用い、容量素子C及び抵抗素子Rを形
成する領域以外の誘電体膜1を除去する。
び誘電体膜1を覆うようにポリシリコン層6cを堆積す
る。ポリシリコン層6cは、図7のポリシリコン層6a
と同様の方法で堆積する。次に、図15に示す高融点金
属シリサイド層堆積工程2fにおいて、ポリシリコン層
6cの上に、図9に示す高融点金属シリサイド層6bと
同様の方法で、高融点金属シリサイド層6dを堆積す
る。
ニング工程2gにおいて、図10、図11で説明した方
法と同様の方法で、容量素子C、抵抗素子R及びゲート
電極Gを形成する。さらに、図12及び図13で説明し
た方法と同様の方法でnチャネルMOSFET50Nと
pチャネルMOSFET50Pを形成し、コンタクトホ
ールを開け、配線を形成する。
た集積回路装置は、(1)容量素子の下部電極と2層目
のポリシリコン層との合計の厚さにほぼ等しいポリシリ
コン層を有するゲート電極と、(2)抵抗素子の導電性
部分の上面と面一の上面を有する容量素子の下部電極と
を有する。
C、抵抗素子R及びnチャネルMOSFET50Nとp
チャネルMOSFET50Pの断面図を示す。nチャネ
ルMOSFET50NとpチャネルMOSFET50P
のゲート電極GN及びGPがポリシリコン層2と6c及
び高融点金属シリサイド層6dとの3層構造になってい
る点のみが図13に示すゲート電極GN、GPと異な
り、容量素子C及び抵抗素子Rの構造は図13に示すも
のと同様である。
が、下の2層は共にポリシリコン層であるため、この2
層を同一導電型にすれば実質的に図13に示すゲート電
極GN、GPと同一構造となる。従って、図15〜図1
8に示す他の実施例によっても図3〜図12に示す実施
例と同様の効果を得ることができる。
ト電極あるいは容量素子の電極としてポリシリコンを使
用した場合について説明したが、ポリシリコンの代わり
にアモルファスシリコンを用いてもよい。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
製造工程の複雑化、製造コストの大幅な増大を招くこと
なく、かつMOSFET、容量素子及び抵抗素子の電気
的特性を大幅に劣化させることなく、これら各素子を含
んだ半導体装置を簡便に製造することができる。
を説明するためのフローチャートである。
装置の構造を示す平面図である。
ための基板の断面図である。
ための基板の断面図である。
ための基板の断面図である。
ための基板の断面図である。
ための基板の断面図である。
ための基板の断面図である。
ための基板の断面図である。
るための基板の断面図である。
るための基板の断面図である。
るための基板の断面図である。
るための基板の断面図である。
の電極間に印加される電圧の関数として示すグラフであ
る。
造方法を説明するためのフローチャートである。
するための基板の断面図である。
するための基板の断面図である。
するための基板の断面図である。
フィールド酸化膜、4…ゲート酸化膜、5a、5b、7
a、7b…フォトレジスト、6b、6d…高融点金属シ
リサイド層、10…ソース/ドレイン領域、11…n型
ウェル、50…MOSFET、100…半導体基板
Claims (3)
- 【請求項1】 半導体基板と、 前記半導体基板の表面上に形成されたゲート絶縁膜と、 前記半導体基板の表面上の一部の領域に形成され、第1
の材料からなる第1の電極層、誘電体層、前記第1の材
料からなる第2の電極層、及び金属もしくは金属シリサ
イドからなる第3の電極層がこの順番に積層された容量
素子と、 前記ゲート絶縁膜の上の一部の領域に形成され、前記第
1の電極層と同時に堆積され、該第1の電極層と同じ厚
さの第1のゲート層、及び前記第3の電極層と同時に堆
積された第2のゲート層との積層構造を有するゲート電
極と、 前記容量素子及びゲート電極を覆うように、前記半導体
基板上に形成された層間絶縁膜と、 前記層間絶縁膜を貫通し、前記第3の電極層の上面の一
部を底面とするコンタクトホールと、 前記層間絶縁膜の上に形成され、前記コンタクトホール
内を通って前記第3の電極層に電気的に接続された配線
とを有する半導体装置。 - 【請求項2】 半導体基板の表面上に形成されたMOS
FET、及び下部電極、絶縁膜及び上部電極が前記半導
体基板上にこの順番に積層されて形成された容量素子を
含む半導体装置の製造方法において、 半導体基板の表面上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜の上に、第1の材料からなる第1の導
電層を形成する工程と、 前記第1の導電層の上に誘電体層を形成する工程と、 前記誘電体層の上に、前記第1の材料からなる第2の導
電層を形成する工程と、 前記第2の導電層及び前記誘電体層を部分的にエッチン
グし、前記容量素子の下部電極に対応する領域に前記第
2の導電層及び前記誘電体層を残す工程と、 前記第2の導電層、誘電体層及び第1の導電層を覆うよ
うに、金属または金属シリサイドからなる第3の導電層
を形成する工程と、 前記第3の導電層の上に、前記容量素子の上部電極に対
応する領域及び前記MOSFETのゲート電極に対応す
る領域を覆うマスク部材を形成する工程と、 前記マスク部材をエッチングマスクとし、前記誘電体層
をエッチング停止層として、前記マスク部材で覆われて
いない領域の前記第3及び第2の導電層を除去するとと
もに、前記誘電体層もしくはマスク部材で覆われていな
い領域の前記第1の導電層を除去する工程と、 前記マスク部材を除去する工程と、 残された前記第1の導電層、誘電体層、第2の導電層、
及び第3の導電層を覆うように、前記半導体基板上に層
間絶縁膜を形成する工程と、 前記層間絶縁膜を貫通し、前記第3の導電膜の一部を露
出させるコンタクトホールを形成する工程と、 前記層間絶縁膜の上に、前記コンタクトホール内を通っ
て前記第3の導電膜に接続された配線を形成する工程と
を含み、 前記容量素子が、前記第1の導電層により形成される下
部電極、前記第2及び第3の導電層により形成される上
部電極、及び該上部電極と下部電極との間に挟まれた前
記誘電体層により構成される半導体装置の製造方法。 - 【請求項3】 半導体基板の表面上に形成されたMOS
FET、抵抗素子、及び下部電極、絶縁膜、上部電極が
前記半導体基板上にこの順番に積層されて形成された容
量素子を含む半導体装置の製造方法において、 半導体基板の表面上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜の上に、第1の材料からなる第1の導
電層を形成する工程と、 前記第1の導電層の上に誘電体層を形成する工程と、 前記誘電体層の上に、前記第1の材料からなる第2の導
電層を形成する工程と、 前記第2の導電層及び前記誘電体層を部分的にエッチン
グし、前記容量素子の下部電極に対応する領域及び前記
抵抗素子に対応する領域に前記第2の導電層及び前記誘
電体層を残す工程と、 前記第2の導電層、誘電体層及び第1の導電層を覆うよ
うに、金属または金属シリサイドからなる第3の導電層
を形成する工程と、 前記第3の導電層の上に、前記容量素子の上部電極に対
応する領域及び前記MOSFETのゲート電極に対応す
る領域を覆うマスク部材を形成する工程と、 前記マスク部材をエッチングマスクとし、前記誘電体層
をエッチング停止層として、前記マスク部材で覆われて
いない領域の前記第3及び第2の導電層を除去するとと
もに、前記誘電体層もしくはマスク部材で覆われていな
い領域の前記第1の導電層を除去する工程と、 残された前記第1の導電層、誘電体層、第2の導電層、
及び第3の導電層を覆うように、前記半導体基板上に層
間絶縁膜を形成する工程と、 前記層間絶縁膜を貫通し、前記第3の導電膜の一部を露
出させるコンタクトホールを形成する工程と、 前記層間絶縁膜の上に、前記コンタクトホール内を通っ
て前記第3の導電膜に接続された配線を形成する工程と
を含み、 前記容量素子が、前記第1の導電層により形成される下
部電極、前記第2及び第3の導電層により形成される上
部電極、及び該上部電極と下部電極との間に挟まれた前
記誘電体層により構成され、前記抵抗素子が、前記第1
の導電層により構成される半導体装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/414761 | 1995-03-31 | ||
US08/414,761 US5618749A (en) | 1995-03-31 | 1995-03-31 | Method of forming a semiconductor device having a capacitor and a resistor |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08076940A Division JP3092790B2 (ja) | 1995-03-31 | 1996-03-29 | キャパシタを含む半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000349166A JP2000349166A (ja) | 2000-12-15 |
JP3431010B2 true JP3431010B2 (ja) | 2003-07-28 |
Family
ID=23642847
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08076940A Expired - Fee Related JP3092790B2 (ja) | 1995-03-31 | 1996-03-29 | キャパシタを含む半導体装置及びその製造方法 |
JP2000135507A Expired - Lifetime JP3431010B2 (ja) | 1995-03-31 | 2000-05-09 | キャパシタを含む半導体装置及びその製造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08076940A Expired - Fee Related JP3092790B2 (ja) | 1995-03-31 | 1996-03-29 | キャパシタを含む半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5618749A (ja) |
JP (2) | JP3092790B2 (ja) |
TW (1) | TW379440B (ja) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19507802C1 (de) * | 1995-03-06 | 1996-05-30 | Siemens Ag | Verfahren zum Herstellen eines integrierten Widerstandes |
US5789323A (en) * | 1995-04-25 | 1998-08-04 | Ramtron International Corporation | Fabrication of metal-ferroelectric-metal capacitors with a two step patterning sequence |
JP3415712B2 (ja) | 1995-09-19 | 2003-06-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
KR100209278B1 (ko) * | 1995-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 폴리레지스터 구조 및 그 제조방법 |
KR100233557B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법 |
US5851874A (en) * | 1996-12-10 | 1998-12-22 | Vanguard International Semiconductor Corporation | Method of planarizing memory cells |
KR100215845B1 (ko) * | 1997-03-17 | 1999-08-16 | 구본준 | 반도체소자 제조방법 |
US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
JP3419660B2 (ja) * | 1997-10-01 | 2003-06-23 | 沖電気工業株式会社 | 半導体装置の容量部形成方法、および半導体装置の容量部およびゲート部形成方法 |
KR100257079B1 (ko) * | 1997-12-05 | 2000-05-15 | 김영환 | 반도체소자 및 이의 제조방법 |
US5946567A (en) * | 1998-03-20 | 1999-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal capacitors for deep submicrometer processes for semiconductor integrated circuits |
JP3626009B2 (ja) * | 1998-04-16 | 2005-03-02 | 富士通株式会社 | 半導体装置の製造方法 |
US6323079B1 (en) | 1998-04-24 | 2001-11-27 | Asahi Kasei Microsystems Co., Ltd. | Method for manufacturing a semiconductor device |
JPH11312791A (ja) * | 1998-04-30 | 1999-11-09 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
US6040227A (en) * | 1998-05-29 | 2000-03-21 | Taiwan Semiconductor Manufacturing Company | IPO deposited with low pressure O3 -TEOS for planarization in multi-poly memory technology |
US6090678A (en) * | 1998-06-05 | 2000-07-18 | Analog Devices, Inc. | I. C. thin film processing and protection method |
US6165861A (en) * | 1998-09-14 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Integrated circuit polysilicon resistor having a silicide extension to achieve 100% metal shielding from hydrogen intrusion |
US6124199A (en) | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
KR100319621B1 (ko) * | 1999-05-14 | 2002-01-05 | 김영환 | 혼성신호 반도체 소자의 제조방법 |
US7060584B1 (en) | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
DE19940317C2 (de) * | 1999-08-25 | 2001-06-21 | Infineon Technologies Ag | Verfahren zur Herstellung integrierter Schaltungen mit Transistoren und weiteren Halbleiterelementen |
JP2001203327A (ja) * | 2000-01-21 | 2001-07-27 | Sony Corp | 容量素子と抵抗素子とを有する電子部材の製造方法、半導体装置の製造方法、及び半導体装置 |
KR100350675B1 (ko) * | 2000-01-26 | 2002-08-28 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
JP3450262B2 (ja) | 2000-03-29 | 2003-09-22 | Necエレクトロニクス株式会社 | 回路製造方法、回路装置 |
DE10039710B4 (de) * | 2000-08-14 | 2017-06-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung passiver Bauelemente auf einem Halbleitersubstrat |
US6395590B1 (en) * | 2000-08-15 | 2002-05-28 | Winbond Electronics Corporation | Capacitor plate formation in a mixed analog-nonvolatile memory device |
US6674108B2 (en) * | 2000-12-20 | 2004-01-06 | Honeywell International Inc. | Gate length control for semiconductor chip design |
JP4898024B2 (ja) * | 2001-06-21 | 2012-03-14 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
JP3743513B2 (ja) * | 2002-09-26 | 2006-02-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US6586299B1 (en) * | 2002-10-01 | 2003-07-01 | United Microelectronics Corp. | Mixed mode process |
US20040232523A1 (en) * | 2003-04-30 | 2004-11-25 | Khosro Shamsaifar | Electronically tunable RF chip packages |
JP2005079513A (ja) * | 2003-09-03 | 2005-03-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
DE10341059B4 (de) * | 2003-09-05 | 2007-05-31 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren |
JP4600652B2 (ja) * | 2004-10-13 | 2010-12-15 | ヤマハ株式会社 | 半導体装置及びその製造方法 |
KR100718614B1 (ko) | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
KR100593958B1 (ko) * | 2003-11-12 | 2006-06-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 저항 제조 방법 |
US7164161B2 (en) * | 2003-11-18 | 2007-01-16 | Micron Technology, Inc. | Method of formation of dual gate structure for imagers |
US6916700B1 (en) * | 2004-01-15 | 2005-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mixed-mode process |
US6806136B1 (en) * | 2004-02-17 | 2004-10-19 | Episil Technologies, Inc. | Method of forming a semiconductor device having a capacitor and a resistor |
US7791141B2 (en) * | 2004-07-09 | 2010-09-07 | International Business Machines Corporation | Field-enhanced programmable resistance memory cell |
US7029972B2 (en) * | 2004-07-20 | 2006-04-18 | Texas Instruments Incorporated | Method of manufacturing a metal-insulator-metal capacitor |
US20060057813A1 (en) * | 2004-09-15 | 2006-03-16 | Cheng-Hsiung Chen | Method of forming a polysilicon resistor |
KR100630706B1 (ko) * | 2004-10-21 | 2006-10-02 | 삼성전자주식회사 | 저항체를 구비한 반도체 집적 회로 및 그 제조방법 |
US8294216B2 (en) | 2008-08-14 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors |
KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Pip 커패시터의 제조 방법 |
US8853700B2 (en) * | 2011-08-10 | 2014-10-07 | International Business Machines Corporation | Cross-coupling of gate conductor line and active region in semiconductor devices |
JP6283243B2 (ja) * | 2014-03-27 | 2018-02-21 | 旭化成エレクトロニクス株式会社 | キャパシタの製造方法及び半導体装置の製造方法 |
US9299697B2 (en) * | 2014-05-15 | 2016-03-29 | Texas Instruments Incorporated | High breakdown voltage microelectronic device isolation structure with improved reliability |
US10147784B2 (en) | 2014-05-15 | 2018-12-04 | Texas Instruments Incorporated | High voltage galvanic isolation device |
US11222945B2 (en) | 2017-12-29 | 2022-01-11 | Texas Instruments Incorporated | High voltage isolation structure and method |
US11049820B2 (en) * | 2018-07-30 | 2021-06-29 | Texas Instruments Incorporated | Crack suppression structure for HV isolation component |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3988824A (en) * | 1972-05-22 | 1976-11-02 | Hewlett-Packard Company | Method for manufacturing thin film circuits |
US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
US4971924A (en) * | 1985-05-01 | 1990-11-20 | Texas Instruments Incorporated | Metal plate capacitor and method for making the same |
DE3785162D1 (de) * | 1986-11-18 | 1993-05-06 | Siemens Ag | Integrierte halbleiterschaltung mit als duennschichtstege auf den die aktiven transistorbereiche trennenden feldoxidbereichen angeordneten lastwiderstaende und verfahren zu ihrer herstellung. |
FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
US5120572A (en) * | 1990-10-30 | 1992-06-09 | Microelectronics And Computer Technology Corporation | Method of fabricating electrical components in high density substrates |
US5173437A (en) * | 1991-08-01 | 1992-12-22 | Chartered Semiconductor Manufacturing Pte Ltd | Double polysilicon capacitor formation compatable with submicron processing |
JPH0590502A (ja) * | 1991-09-30 | 1993-04-09 | Nec Corp | 半導体装置 |
JPH05211284A (ja) * | 1991-11-12 | 1993-08-20 | Nec Corp | 半導体集積回路 |
KR0143542B1 (ko) * | 1992-06-15 | 1998-08-17 | 요미야마 아끼라 | 반도체 장치 및 그 제조 방법 |
US5393691A (en) * | 1993-07-28 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Fabrication of w-polycide-to-poly capacitors with high linearity |
US5470775A (en) * | 1993-11-09 | 1995-11-28 | Vlsi Technology, Inc. | Method of forming a polysilicon-on-silicide capacitor |
US5500387A (en) * | 1994-02-16 | 1996-03-19 | Texas Instruments Incorporated | Method of making high performance capacitors and/or resistors for integrated circuits |
-
1995
- 1995-03-31 US US08/414,761 patent/US5618749A/en not_active Expired - Lifetime
- 1995-11-20 TW TW084112319A patent/TW379440B/zh not_active IP Right Cessation
-
1996
- 1996-03-29 JP JP08076940A patent/JP3092790B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-09 JP JP2000135507A patent/JP3431010B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5618749A (en) | 1997-04-08 |
TW379440B (en) | 2000-01-11 |
JP2000349166A (ja) | 2000-12-15 |
JP3092790B2 (ja) | 2000-09-25 |
JPH08274257A (ja) | 1996-10-18 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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