JP2016537809A - 高エネルギードーパント注入技術を用いた半導体構造 - Google Patents

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Abstract

半導体デバイスは、基板を覆って成長させたエピタキシャル層を有し、各々が第１のドーパント型を有する。エピタキシャル層内に配置された構造は、多数のトレンチを有し、トレンチの各々は、シールド酸化物基質内に配置されたゲート及びソース電極を有する。多数のメサは、１対のトレンチを相互にそれぞれ分離する。第２のドーパント型を有するボディ領域は、エピタキシャル層の上方に配置され、メサの各々を架橋する。第１のドーパント型の高濃度の領域は、エピタキシャル層とボディ領域との間に高エネルギーレベルで注入され、これがデバイスのチャネル中へと拡がる抵抗を減少させる。第１のドーパント型を有するソース領域は、ボディ領域の上方に配置される。【選択図】 図１

Description

本発明の実施形態は、半導体に関する。特に、本発明の例示の実施形態は、スプリットゲートＭＯＳＦＥＴデバイスを製造することに関する。
関連出願の相互参照
本出願は、その全体が参照により本明細書中に取り込まれており、２０１３年１０月２１日に出願の米国特許仮出願第１４／０５８，９３３号に優先権を主張しそしてその利益を主張する。
金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）は、電気信号のスイッチング及び増幅において有用性が見出されている半導体デバイスを含む。パワーＭＯＳＦＥＴは、かなりのパワーレベルをスイッチングすることが可能である。いくつかのパワーＭＯＳＦＥＴは、縦型に構造化される。より横型構造を有するデバイスと比して、縦型パワーＭＯＳＦＥＴは、より大きな実効チャネル面積を有し、これが大きな電流レベルの導電を許容でき、高いブロッキング電圧を維持できる。
パワーＭＯＳＦＥＴは、速い通信速度を有する（例えば、この速度でパワーＭＯＳＦＥＴが導電状態間をスイッチングする）。パワーＭＯＳＦＥＴゲートは、大きなパワーを引き出さずに駆動され得る。パワーＭＯＳＦＥＴのしっかりとした電流取扱いと、パワーＭＯＳＦＥＴが電気的に並列化され得ることの容易性とを組み合わせると、高速スイッチング及び低ゲート駆動電力引出しは、直流（ＤＣ）電力供給などの電力取扱い用途においてＭＯＳＦＥＴを役立つものにさせる。パワーＭＯＳＦＥＴは、例えば、ＤＣ−ＤＣ電力変換において使用されてもよい。
一般に半導体技術を参照して、特に本明細書において使用するように、「Ｎ」という文字は、Ｎ型ドーパント材料（ドーパント）を呼ぶことができ、「Ｐ」という文字は、Ｐ型ドーパントを呼ぶことができる。本明細書において使用するように、プラス符号「＋」及びマイナス符号「−」は、それぞれ、比較的高濃度又は比較的低濃度のドーパントを表すことができる。
「チャネル」という用語は、ＭＯＳＦＥＴデバイス内で、ソース接続部からドレイン接続部へとチャネル内を移動する電流に関して本明細書においては使用される。チャネルがＮ型半導体材料又はＰ型半導体材料を含むことができるので、ＭＯＳＦＥＴは、Ｎチャネルデバイス又はＰチャネルデバイスとしてそれぞれ特徴付けられてもよい。
半導体構造又はデバイスに関して本明細書において使用されるように、「トレンチ」という用語は、基板の表面の下方で且つＭＯＳＦＥＴのチャネルに隣接して配置された実質的な縦型の構造を呼ぶ。トレンチ構造は、基板との関係で変化する複雑な構成を有する。例えば、ＭＯＳＦＥＴのゲート電極及びソース電極は、ＭＯＳＦＥＴのトレンチの中に配置されてもよい。
トレンチ半導体デバイスは、それ自体のトレンチとは独立にメサ構造を備え、各々が２つの隣接する構造トレンチの少なくとも２つの部分（例えば、各々２分の１）を切り離す。トレンチは、空洞の幅及び／又は深さよりも長い半導体構造内に空洞をエッチングし、次いで実質的な縦構造の構成要素材料を用いて形成した空洞を埋めることによってこのように形成され得る。
空洞それ自体を呼ぶ「トレンチ」という用語は、半導体に関係するいくつかの技術では、代わりの又は追加の意味をとることがあり、したがって、用語のより通常ないしは一般的な使用に一致してもよいことが認識されよう。しかしながら、本明細書では特定の使用において別段具体的に述べない限り、「トレンチ」という用語は、前にエッチした空洞が埋められ得る実質的な材料構造を呼ぶ。
（負電荷を有する）電子は、（正電荷を有する）空孔よりもある半導体物質及び／又は構造内では幾分か速く且つより効率的に電流を搬送することが知られている。強固な電流取扱いが上記の大きな特徴を含むので、多くのパワーＭＯＳＦＥＴは、電子がＭＯＳＦＥＴの多数キャリアを構成するように、構成される及び／又は製造される。
このように、いくつかのパワーＭＯＳＦＥＴは、エピタキシャル層が半導体基板を覆って成長される構造を有し、この半導体基板は、エピタキシャル層のＮ型ドーパントの濃度を上回るＮ型ドーパントの濃度でドープされた物質を含む。ＭＯＳＦＥＴのドレインは、ドレイン電極に電気的に接続されてもよく、ドレイン電極は、ＭＯＳＦＥＴの基板層の下側の平坦な表面と接触する。Ｐ型ドーパントでドープされたボディ層（したがって「Ｐボディ」と呼ばれる）が、エピタキシャル層を覆って配置される。チャネル領域は、例えば、ゲート電極が配置され得るトレンチの領域に水平方向に隣接するＰボディ内に形成する。
ＤＣ−ＤＣ変換器は、高電圧側制御ＭＯＳＦＥＴ及び低電圧側同期ＭＯＳＦＥＴを典型的には含む。この状況では、「ハイ」及び「ロー」という用語は、変換器内の２つの異なるＤＣ電圧レベルを指し、相互の関係で使用される。スプリットゲート及び／又はトレンチ構造技術は、制御ＭＯＳＦＥＴにおける導通損失及びスイッチング損失を最適に最小化するために使用される。オン状態抵抗、例えば、ＭＯＳＦＥＴが導電状態である間のＭＯＳＦＥＴのソースとドレインとの間の抵抗（「Ｒｄｓｏｎ」）を最小化することは、導通損失及びスイッチング損失を減少させる。
微細化が進むにつれて、０．８マイクロメートル（μｍ）と０．６μｍとの間以下のサイズなどの１μｍ未満のピッチサイズ縮小を用いたＭＯＳＦＥＴが、作られようとしている。例えば、ポエルツル（Ｐｏｅｌｚｌ）（「ポエルツル」）による米国特許第７，３７５，０２９号は、半導体ボディに製造されたコンタクト穴を有する半導体ボディ内のメサ領域によって相互に分離されたトレンチを含んでいる半導体構造を記述し、この構造では許容誤差が「可能な限り小さく」維持されている。（ポエルツル、カラム１／５０〜５４行）
このように製造した制御ＭＯＳＦＥＴのサイズが小さくなるにつれて、対応するメサ領域のサイズは縮小する。上記の小さなメサ領域を用いると、抵抗の拡がりが生じることがある。例えば、従来型のスプリットゲート及びトレンチＭＯＳＦＥＴ構造は、ＭＯＳＦＥＴのエピタキシャル層内のボディ領域（例えば、Ｐボディ）下に低ドーパント濃度を有する狭いドリフト領域を有することがある。低ドーパント濃度のこの狭い領域は、ＭＯＳＦＥＴの全体的なＲｄｓｏｎへの大きな寄与を含む。
抵抗は、メサ領域の小さな寸法、メサ領域の近傍若しくは領域間におけるドーパントの熱拡散、及び／又はＰボディの水平方向の範囲を超えるトレンチポリシリコンの小さな重なり効果のために、低ドーパント濃度のこの狭い領域から広がることがある。その上、この拡がり抵抗の効果は、ＭＯＳＦＥＴを通って流れる電流がチャネル領域からＰボディの下方の領域へと拡がらなければならないという事実によって悪化されることがある。従来型のＭＯＳＦＥＴにおいて拡がった抵抗の効果を最小化することは、しかしながらＭＯＳＦＥＴの破壊電圧特性を劣化させることがある。
この項で説明した取り組みは、以前に考えられ又は追求されてきているが、必ずしも必要ではない。別段示さない限り、この項で説明した取り組み又はこれに関係して特定した問題のいずれも、単に先行技術に含まれることによっていずれかの先行技術において認識されるようには仮定されるべきではない。
ＭＯＳＦＥＴなどの半導体構造の抵抗の拡がりを最小にすることは、有用であり、抵抗の拡がりは、例えば、ＭＯＳＦＥＴのメサ領域の小さな寸法、メサ領域の近傍若しくは領域間のドーパントの熱拡散、及び／又はＰボディの水平方向の範囲を超えるトレンチポリシリコンの小さな重なりの効果に関係することがある。例えば、Ｐボディ領域の下方のチャネル領域から外方への電流フローの拡がりなどのＭＯＳＦＥＴを通る電流フローパターンに関係することがある上記の拡がり抵抗の効果をいっそうひどくすること又は悪化させることを抑止することは、やはり有用である。さらに、ＭＯＳＦＥＴの破壊電圧を著しく劣化させずに抵抗拡がり及びその効果を最小にすることは、有用である。
本発明の実施形態は、高エネルギードーパント注入を用いて製造した半導体構造に関する。本発明の例示の実施形態では、半導体デバイスは、半導体基板を覆って成長させたエピタキシャル層を含み、各々が第１の型のドーパントを含む。構造は、エピタキシャル層内に配置される。構造は、多数のトレンチを備える。トレンチの各々は、シールド酸化物基質内に配置されているゲート電極及びソース電極を備える。さらに、構造は、多数のメサを備え、メサの各々が、多数のトレンチのうちの第１のものをトレンチの第２のものから分離する。ボディ領域は、多数のメサの各々を架橋する。ボディ領域は、エピタキシャル層の上方に配置され、第２の型のドーパントを含む。
本発明の例示の実施形態では、第１の型のドーパントの高濃度の領域は、高エネルギーレベルで注入され、エピタキシャル層とボディ領域との間に配置される。高エネルギーレベルが、５００，０００電子ボルト（５００ｋｅＶ）〜１，０００ｋｅＶ（境界を含む）のエネルギーレベルを含む例示の実施形態が、実装されてもよい。
ソース領域は、第１の型のドーパントを含み、ボディ領域の上方に配置される。
本発明の例示の実施形態では、ゲート電極は、多数のトレンチの各々の内部でソース電極の上方に配置される。さらに、トレンチの各々は、ゲート電極の下側表面とソース電極の上側表面との間に配置されているシールド酸化物基質の一部分を含む。
例示の実施形態では、半導体基板は、シリコンから構成される。基板は、第１の型のドーパントの第１の濃度でドープされ、エピタキシャル層は、第１の型のドーパントの第２の濃度でドープされ、第１のドーパント濃度は、第２のドーパント濃度を上回る。第１の型のドーパントは、第２の型のドーパントとは異なる。例えば、第１の型のドーパントは、Ｎ型ドーパントを含んでもよく、第２の型のドーパントは、Ｐ型ドーパントを含んでもよい。
例示の実施形態では、エピタキシャル層は、第１の半導電性物質から構成され、ゲート電極及び／又はソース電極は、第２の半導電性物質から構成される。例えば、単結晶シリコン又は類似のシリコンのエピタキシャル層を用いると、第２の半導電性物質は、多結晶シリコンから構成されてもよい。
本発明の例示の実施形態では、デバイスは、ゲート電極に電気的に接続されたゲートを備え、デバイスでは、ゲートは、ソース領域に関して自己整合される。デバイスは、ＭＯＳＦＥＴを含むことができる。例示の実施形態は、縦型チャネル及びスプリットゲートトレンチ配置を有するパワーＭＯＳＦＥＴに関する。本発明の例示の実施形態は、半導体デバイスを製造するための方法及び上記のプロセスによって作られたＭＯＳＦＥＴなどの電子製品にやはり関する。
例示の実施形態が、高エネルギードーパント注入を用いてスプリットゲートトレンチパワーＭＯＳＦＥＴを製造することに関係して下記に説明される。例示の実施形態では、高ドーズ量のＮ＋ドーパントが、高エネルギーレベルで注入され、これが、電子デバイス及び付随する領域における抵抗、デバイスのＲｄｓｏｎ又はデバイスの破壊電圧特性を劣化させることを減少させる。
このように、本発明の例示の実施形態は、ＭＯＳＦＥＴなどの半導体構造における抵抗の拡がりを最小にし、抵抗の拡がりは、そうでなければ、ＭＯＳＦＥＴのメサ領域の小さな寸法、メサ領域の近傍若しくは領域間におけるドーパントの熱拡散、及び／又はＰボディの水平方向の範囲を超えるトレンチポリシリコンの小さな重なりに関係して生じる効果に関係して生じることがある。例示の実施形態は、ＭＯＳＦＥＴを通る電流フローパターン（例えば、Ｐボディ領域の下方のチャネル領域から外方への電流フローの拡がり）に関係して生じることがある上記の抵抗の拡がりの効果をいっそうひどくすること又は悪化させることを抑止する。例示の実施形態は、ＭＯＳＦＥＴの破壊電圧を著しく劣化させずに、抵抗の拡がり及びその効果を最小にする。
本発明の実施形態は、高エネルギードーパント注入を用いて製造した半導体構造に関する。下記の添付の図面は、本発明の例示の実施形態の明細の一部を構成し、本発明の特徴、要素及び特質を説明するために使用される。例示の実施形態の原理は、これらの図面の各図（図）に関係して本明細書において説明され、図面では、類似の参照番号が、類似の項目を参照するために使用され、（別段述べられない限り）特定の縮尺は使用されない。
本発明の実施形態による、高エネルギードーパント注入を用いた例示の半導体デバイスの一部分の図である。 本発明の実施形態による、半導体を製造する際に形成された例示の構造の図である。 例示のドーパント濃度の比較の図である。 本発明の実施形態による、半導体デバイスを製造する際の例示の構造の図である。 本発明の実施形態による、半導体デバイスを製造する際に形成された例示の構造の図である。 本発明の実施形態による、半導体デバイスを製造する際に形成された例示の構造の図である。 本発明の実施形態による、半導体デバイスを製造する際に形成された例示の構造の図である。 本発明の実施形態による、半導体デバイスが高エネルギードーピングを使用して製造される例示のプロセスに関するフローチャートである。
本発明の実施形態は、高エネルギードーパント注入を用いて製造した半導体構造に関する。参照が、添付の図面に示されたような例示の実施形態の実装形態に対してここで詳細に行われるであろう。同じ参照番号は、同じ項目又は類似の項目を参照するために図面及び下記の説明の全体を通して可能な範囲で使用されるであろう。しかしながら、本発明の例示の実施形態が、これらの具体的に説明される詳細のいくつかを用いずに実行されてもよいことは、半導体に関する技術の当業者にとって明らかであろう。本発明の例示の実施形態が、高エネルギードーパント注入を用いたスプリットゲートトレンチパワーＭＯＳＦＥＴに関して説明される。
集中、明確さ及び簡潔さのために、並びに本発明の例示の実施形態を説明する際に幾分かより密接な関連がある若しくは関係する又は重要なことがあり得る特徴を不必要に閉塞すること、不明瞭にすること、邪魔すること又は難解にすることを避けるために、この説明は、いくつかの良く知られたプロセス、構造、構成要素及びデバイスを網羅的に詳細に説明することを避けることがある。半導体関連の技術の当業者なら、下記の説明は、説明及び図説の目的ために行われ、そして多少なりとも限定しないものであることを理解するはずである。対照的に、他の実施形態は、本明細書において説明する例示の特徴及び要素並びに上記の実施形態が実現できるいずれかの対応する利点に関係して、当業者に対しては他の実施形態自体を容易に示唆するはずである。本発明の例示の実施形態が、高エネルギードーパント注入を用いたスプリットゲートトレンチパワーＭＯＳＦＥＴに関して説明される。
実施形態が例示のパワーＭＯＳＦＥＴ及びスプリットゲートトレンチ半導体デバイス並びに構造を参照して本明細書において説明される一方で、これが説明の図説、例、明確さ、簡潔さ及び平易さのためであることを認識されたい。その上、本発明の実施形態の範囲が、本明細書において説明するものよりもより一般的な半導体デバイスをそして特に、本発明の半導体デバイスに似ていない他のトランジスタ又はデバイスまでこのようにカバーすることを、半導体技術に関係する当業者なら、特に認識し理解するはずである。
本発明の実施形態は、高エネルギードーパント注入を用いて製造した半導体構造に関する。半導体デバイスは、基板を覆って成長させたエピタキシャル層を有し、各々が第１のドーパント型を有する。エピタキシャル層内に配置された構造は、多数のトレンチを有し、トレンチの各々がシールド酸化物基質内に配置されたゲート及びソース電極を有する。多数のメサは、それぞれ１対のトレンチを相互に分離する。第２のドーパント型を有するボディ領域が、エピタキシャル層の上方に配置され、メサの各々を架橋する。第１のドーパント型の高濃度の領域は、エピタキシャル層とボディ領域との間に高エネルギーレベルで注入され、デバイスのチャネルへと拡がる抵抗を減少させる。第１のドーパント型を有するソース領域が、ボディ領域の上方に配置される。例示の実施形態が下記に説明される。
例示の半導体デバイス
図１は、本発明の実施形態による、例示の半導体デバイス１００の一部分を示す。示した部分は、スプリットゲートパワーＭＯＳＦＥＴなどの電子製品内のデバイスのコア区域１９９を含むことができる。図１は、コア区域の断面の側面図を示し、コア区域は、各々の側からさらに延伸してもよい。示された水平方向の幅及び垂直方向の高さに加えて、例示のデバイス１００は、深さをやはり有し、したがってコア部分１９９の断面は似ていないことはない第３の寸法を暗示的にさらに表すことを認識されたい。
デバイス１００は、シリコンなどの半導体基板１１０を含む。基板１１０が第１の型のドーパント（例えば、Ｎ型）をやはり含む例示の実施形態が、実装され得る。エピタキシャル層１１１が、基板１１０を覆って成長される。エピタキシャル層１１１は、第１のドーパント型でやはりドープされたシリコンをやはり含む。基板のドーパントの濃度は、基板の上方に配置されているエピタキシャル層のドーパントのレベルを上回る。デバイスのドレイン電極は、基板１１０の下側表面を覆い、電気的に接触して配置される。
構造は、エピタキシャル層１１１内に配置される。構造は、複数の（例えば、多数の）トレンチ１２１及び複数のメサ１２２を含む。メサ１２２の各々は、多数のトレンチ１２１のうちの１つ（例えば、第１のもの）を多数のトレンチ１２１のうちの別のもの（例えば、第２のもの）から分離する。トレンチ１２１は、エピタキシャル層の成長でエピタキシャル層１１１内に形成されている空洞をそれぞれ埋める。したがって、トレンチ１２１の各々の外側表面は、例えば、空洞のうちの１つの内側表面を構成しているエピタキシャル層１１１の一部に対して配置される。
トレンチ１２１の各々は、酸化物基質内に配置されたゲート電極１０７及びソース電極１０９を含み、酸化物基質は、トレンチ１２１の各々の外側表面から電極をシールドする。例示の実施形態では、ゲート電極１０７は、ソース電極１０９の上方に配置される。したがって、シールド酸化物１０３は、トレンチ１２１の外側表面の底部及び／又は下側部分からソース電極１０９をシールドし、そして電極間酸化物は、トレンチ１２１の中間部分近くのソース電極１０９の上側表面からゲート電極１０７の下側表面をシールドする。
例示の実施形態では、エピタキシャル層１１１は、単結晶又は類似の第１の型のシリコンから構成される。ゲート電極１０７及び／又はソース電極１０９は、多結晶又は類似の第２の型のシリコン、例えば、ポリシリコン（「ポリ」）から構成される。ゲート酸化物１０６は、トレンチ１２１の上側部分の近傍に関係する環状の態様でゲート電極１０７の外側表面の周りに成長される。トレンチの頂部までトレンチ１２１を埋める分離酸化物１４４が、ゲート電極１０７の上側表面を覆って配置される。
ボディ領域１１４は、メサ１２２の各々を架橋する。ボディ領域１１４は、ドーパントのホウ素（Ｂ）及び／又は三フッ化ホウ素（ＢＦ３）などの第２の型でドープされたシリコンから構成され、Ｐボディと本明細書においては呼ばれることがある。本発明の例示の実施形態では、高濃度のＮ型ドーパントが、エピタキシャル層の上側部分内のエンハンスメント領域１１５に高エネルギーレベル（例えば、３００〜１，０００ｋＶ）で注入されている。Ｎ型ドーパントでドープされたシリコンから構成されているソース領域１１３は、Ｐボディ１１４の各々の上方に配置される。
デバイスのメサ１２２内に形成するデバイス１００のチャネルをゲートで制御するための自己整合コンタクト１０５は、ソース領域１１３の上側表面の少なくとも一部分と重なる。自己整合コンタクト１０５は、ソース１１３を通ってＰボディ１１４へと垂直に延びる。自己整合コンタクト１０５は、１つ又は複数の金属物質又は合金（例えば、アルミニウム、タングステン、チタン）を含むことができる。アルミニウム又は別の金属を含むメタライゼーション層１３０が、ソース１１３の上側表面と接触してコア構造１９９の上側表面を覆って配置される。
図３は、例示のドーパント濃度の比較３００を示す。ドーパント濃度が、例えば、図１に示したような半導体デバイスの構造内の深さにわたってプロットされる。ドーパント濃度プロット３０１は、例示の実施形態に従って製造され得るＭＯＳＦＥＴ実装形態を表す。ドーパント濃度プロット３０２は、従来方式で製造したＭＯＳＦＥＴを代表する。従来型のプロット３０２との関係で、例示のプロット３０１は、高くしたＮ＋型ドーパント濃度の区域１１５に対応するほぼ０．７５μｍ〜１．５０μｍ以上の範囲に及ぶ深さにわたるＮ型ドーパントの高くした濃度を示す。
従来型のＭＯＳＦＥＴについてプロットしたドーパント濃度３０２に対応するＲｄｓｏｎ値は、例示の実施形態に従って製造したＭＯＳＦＥＴ実装形態についてプロットしたドーパント濃度曲線３０１に対応するＲｄｓｏｎ値を、例えば、ほぼ２０パーセントだけ上回る。本発明の例示の実施形態の高エネルギーＮ＋型ドーピングは、これを用いて製造した半導体デバイスのＲｄｓｏｎ特性をこのように向上させることができる。
例示の製造プロセス及び構造
図８は、本発明の実施形態による、例示のプロセス８００についてのフローチャートを示し、これを用いて、半導体デバイスが高エネルギードーピングを使用して製造される。高エネルギードーピングは、このように製造したデバイスにおいて抵抗が拡がることを抑止する。パワーＭＯＳＦＥＴに関係する様々な半導体製品（しかしこれに限定されない）が、このように製造されてもよい。例えば、デバイスは、スプリットゲート及び／又はトレンチ構造を含むことができる。
ステップ８０１では、エピタキシャル層１１１が、シリコンなどの半導体基板１１０を覆って成長される。Ｎ型エピタキシャル層１１１がＮ＋ドープした基板１１０を覆って成長される例示の実施形態が、実装されてもよい。このように、エピタキシャル層１１１は、比較的高い（例えば、高濃度の）Ｎ型ドーパントでドープされたシリコン基板１１０との関係で低い（例えば、低濃度の）濃度レベルにおいてＮ型ドーパントでドープされる。
ステップ８０２では、ほぼ０．５μｍ〜２μｍの深さを有する空洞が、エピタキシャル層１１１中へとエッチされる。例えば、熱酸化が、エピタキシャル層１１１の上側表面にハードマスク酸化物を成長させ、そしてフォトリソグラフィが、トレンチ１２１によって占められるべき領域の外側の区域にフォトレジストを残す。プラズマエッチングが、トレンチ領域からハードマスク酸化物及びシリコンを除去し、トレンチ空洞をエッチする。空洞がエッチされるので、残っているエッチされない材料が、トレンチ空洞の各々を相互に切り離すメサ１２２を形成する。
フォトレジスト及びハード酸化物マスクを除去した後で、シールド酸化物基質が、例えば、ステップ８０３においてエッチされた空洞内に化学気相堆積（ＣＶＤ）を用いて成長される又は堆積される。シールド酸化物１０３は、電気的絶縁体から構成され、トレンチ空洞を内張りするように堆積される。
図５及び図６は、本発明の実施形態による、半導体デバイスを製造する際に形成されたそれぞれ例示の構造５００及び６００を示す。ステップ８０４では、ソース電極１０９が形成されるドープトポリシリコン材料が、トレンチ空洞内に堆積される。ドープトポリシリコンは、トレンチ空洞の上側範囲（例えば、開口部）５０５までトレンチ空洞を埋める。
シールド酸化物基質は、トレンチ内のポリシリコンをトレンチ空洞の外側表面（例えば、メサの外側表面を示す空洞の内側表面）から電気的に絶縁し、物理的に切り離す。コア構造の上側表面の残りとともに、ポリシリコンが平坦化される。フォトリソグラフィは、コンタクトがソース電極へと作られる区域を覆うフォトレジストを残す。
ステップ８０５では、エッチングが行われる。例えば、プラズマエッチングは、トレンチ１２１の上側領域からポリシリコン材料の一部分６０６（例えば、ほぼ０．９μｍ）をエッチバックして、ソース電極１０９を形成する。ウェハを洗浄した後で、フォトリソグラフィは、厚い側壁酸化物が除去される領域５１７の外側の区域にフォトレジストを残す。マスクとして領域５１７内のポリシリコンを使用して、ウェットエッチングがステップ８０６において領域５１７内の酸化物をエッチする。領域５１７からの側壁酸化物の除去で、ウェハが洗浄される。ステップ８０７では、ゲート酸化物１０６が成長される。
ステップ８０８では、第２のドープトポリシリコン領域が、ゲート酸化物を覆って配置されて、ゲート電極を形成し、その表面が次いで平坦化される。フォトリソグラフィは、ゲート電極へのコンタクトが作られる区域のためにゲート電極を覆うフォトレジストを残し、そしてステップ８０９では、ポリシリコン材料の一部分（例えば、ほぼ０．２〜０．３μｍ）が、（例えば、プラズマエッチングを用いて）エッチバックされて、ゲートを凹ませ、そしてウェハが洗浄される。
図４は、本発明の実施形態による、半導体デバイスを製造する際の例示の構造４００を示す。ステップ８１０では、Ｎ＋ドーパントがエピタキシャル層１１１の全体にわたって注入されて、ソース領域１１３を形成する。Ｎ＋ソース１１３がアングル（ａｎｇｌｅ）注入を用いて注入されそしてアニールされる例示の実施形態が、実装されてもよい。ソース１１３は、ゲート電極１０７の上側部分の近傍でメサ１２２の上側部分に環状の態様でこのように配置される。ステップ８１１では、分離酸化物１４４が、上側表面を覆って堆積され、これは次いで、例えば、化学機械ポリシング（ＣＭＰ）を用いて平坦化される。
図２は、本発明の実施形態による、半導体を製造する際に形成された例示の構造２００を示す。ステップ８１２では、Ｐ型ドーパント注入は、Ｎ−ドープしたエピタキシャルシリコン層１１１を覆って配置されるＰボディ１１４を形成する。ステップ８１３では、追加のＮ＋ドーパント（例えば、Ｐ、Ｂ及び／又はＢＦ３）が、高エネルギーレベル（例えば、５００ｋｅＶ〜１，０００ｋｅＶ）でＰボディ１１４の下に注入される。本発明の例示の実施形態では、Ｎ＋ドーパントの高エネルギー注入は、下方のＮ−エピタキシャル層１１１のＮ−ドーピングレベルを著しく上回る高いＮ＋ドーピング濃度を有する区域１１５を形成する。例示の実施形態は、ＭＯＳＦＥＴの導電チャネル内の抵抗の拡がりをこのように最小にする。
ステップ８１４では、低温［シリコン］酸化物（ＬＴＯ）及び／又はホウリンケイ酸ガラス（ＢＰＳＧ）から構成される絶縁層が堆積される。図７は、本発明の実施形態による、半導体デバイスを製造する際に形成された例示の構造７００を示す。フォトリソグラフィは、ソースコンタクト区域の外側の領域のところにフォトレジストを残す。ステップ８１５では、プラズマエッチングは、ソース領域１１４の内側から酸化物及びシリコンをエッチして、自己整合コンタクト１０５を形成する。ステップ８１６では、酸化物が、ポリシリコンの区域内でエッチされて、ソース電極及びゲート電極コンタクト７７７を形成する。
ウェハの表面が、洗浄されそして（例えば、温かいフッ化水素酸を用いて）前処理され、ステップ８１７では、１つ又は複数の金属物質又は合金（例えば、アルミニウム、チタン、タングステン、等）を含むメタライゼーション層１３０が、上側表面に堆積される。表面をメタライジングした後で、１つ又は複数のバックエンド、パッケージング及び／又は仕上げプロセスが、実行されてもよく、ＭＯＳＦＥＴ又は他の半導体デバイス製品の製造を終わらせることができる。ウェハ表面のメタライゼーション及び／又はバックエンド、パッケージング若しくは仕上げプロセスは、半導体に関係する当業者には熟知の様々な技術に従って処理することができる。
したがって、本発明の例示の実施形態は、半導体基板を覆って成長したエピタキシャル層を含み、各々が第１の型のドーパントを含む半導体デバイスに関する。構造が、エピタキシャル層内に配置される。構造は、多数のトレンチを含む。トレンチの各々は、シールド酸化物基質内に配置されたゲート電極及びソース電極を含む。さらに、構造は、多数のメサを含み、メサの各々は、多数のトレンチのうちの第１のものをトレンチの第２のものから分離する。ボディ領域は、多数のメサの各々を架橋する。ボディ領域は、エピタキシャル層の上方に配置され、第２の型のドーパントを含む。
本発明の例示の実施形態では、第１の型のドーパントの高濃度の領域が、高エネルギーレベルで注入され、エピタキシャル層とボディ領域との間に配置される。高エネルギーレベルが、３００ｋｅＶ〜１，０００ｋｅＶ（境界を含む）のエネルギーレベルを含む例示の実施形態が、実装されてもよい。
ソース領域は、第１の型のドーパントを含み、ボディ領域の上方に配置される。
本発明の例示の実施形態では、ゲート電極が、多数のトレンチの各々の内部でソース電極の上方に配置される。さらに、トレンチの各々は、ゲート電極の下側表面とソース電極の上側表面との間に配置されたシールド酸化物基質の一部分を含む。
例示の実施形態では、半導体基板は、シリコンから構成される。基板が、第１の型のドーパントの第１の濃度でドープされ、エピタキシャル層が、第１の型のドーパントの第２の濃度でドープされ、第１のドーパント濃度は、第２のドーパント濃度を上回る。第１の型のドーパントは、第２の型のドーパントとは異なる。例えば、第１の型のドーパントは、Ｎ型ドーパントを含んでもよく、第２の型のドーパントは、Ｐ型ドーパントを含んでもよい。
例示の実施形態では、エピタキシャル層は、第１の半導電性物質から構成され、ゲート電極及び／又はソース電極は、第２の半導電性物質から構成される。例えば、単結晶シリコン又は類似のシリコンのエピタキシャル層を用いると、第２の半導電性物質は、多結晶シリコンを含んでもよい。
本発明の例示の実施形態では、デバイスは、ゲート電極に電気的に接続されたゲートを含み、このデバイスでは、ゲートがソース領域に関して自己整合される。デバイスは、ＭＯＳＦＥＴを含むことができる。例示の実施形態は、縦型チャネル及びスプリットゲートトレンチ配置を有するパワーＭＯＳＦＥＴに関する。本発明の例示の実施形態は、半導体デバイスを製造するための方法及びＭＯＳＦＥＴなどの電子製品にやはり関係し、これらは上記のプロセスによって作られる。
本発明の例示の実施形態は、高エネルギードーパント注入を用いた半導体構造に関係してこのように説明される。本発明の例示の実施形態は、高エネルギードーパント注入を用いたスプリットゲートトレンチパワーＭＯＳＦＥＴなどの半導体デバイスを製造するためのプロセスに関係して上に説明される。前述の明細書では、本発明の例示の実施形態は、複数の実装形態間で変わることがある数多くの具体的な詳細を参照して説明されている。このように、発明を具体化し、発明の実施形態を含むように出願人よって意図される例示の実施形態の単独の及び非排他的な表現は、この出願に由来する一連の特許請求の範囲であり、上記の特許請求の範囲がもたらす具体的な形態であり、いかなる後の補正をも含む。
具体的に各請求項若しくはいずれかの請求項に、又は上記の特許請求の範囲の特徴に関係して含まれる用語に関して本明細書において例として明確に記述される定義は、上記の用語の意味を決定するものとする。このように、特許請求の範囲に明確に記載されていない、限定、要素、特性、特徴、利点又は特質は、多少なりとも上記の特許請求の範囲の範囲を限定すべきではない。明細書及び図面は、したがって、限定的な意味合いよりもむしろ例示的であると考えられるべきである。
要約すると、この明細書は、少なくとも下記を開示する。
半導体デバイスは、基板を覆って成長させたエピタキシャル層を有し、各々が第１のドーパント型を有する。エピタキシャル層内に配置された構造は、多数のトレンチを有し、トレンチの各々は、シールド酸化物基質内に配置されたゲート及びソース電極を有する。多数のメサは、１対のトレンチを相互にそれぞれ分離する。第２のドーパント型を有するボディ領域は、エピタキシャル層の上方に配置され、メサの各々を架橋する。第１のドーパント型の高濃度の領域が、エピタキシャル層とボディ領域との間に高エネルギーレベルで注入され、この領域がデバイスのチャネルへと拡がる抵抗を減少させる。第１のドーパント型を有するソース領域が、ボディ領域の上方に配置される。
この明細書は、少なくとも下記の概念をやはり開示する。
概念１． 半導体基板（１１０）を覆って成長させたエピタキシャル層（１１１）であって、各々が第１の導電性を有する、エピタキシャル層（１１１）と、
上記エピタキシャル層（１１１）内に形成された複数のトレンチ（１２１）であって、各トレンチ（１２１）が少なくとも１つのゲート電極（１０７）を備える、複数のトレンチ（１２１）と、
上記複数のトレンチ（１２１）の各々の間に形成された複数のメサ（１２２）と、
上記複数のメサ（１２２）の各々に形成された反対の導電性のボディ領域（１１４）と、
上記ボディ領域（１１４）の直下に配置された上側ドリフト領域（１１５）であって、上記上側ドリフト領域（１１５）が、上記エピタキシャル層の濃度と比較して上記第１の導電性のドーパントの高めた濃度を有する、上側ドリフト領域（１１５）と、
を具備する、半導体デバイス。
概念２． 上記第１の導電性の上記ドーパントが、高エネルギーレベルで注入され、上記高エネルギーレベルが、少なくとも３００，０００電子ボルト（３００ｋｅＶ）、少なくとも５００ｋｅＶ、及び３００ｋｅＶと１，０００ｋｅＶとの間（境界を含む）、の群からの注入エネルギーを有する、概念１に記載の半導体デバイス。
概念３． 上記上側ドリフト領域（１１５）の上記第１の導電性のドーパントの上記高めた濃度が、立方センチメートル当たり１．０×１０１７よりも高い、概念１又は２に記載の半導体デバイス。
概念４． 上記複数のトレンチ（１２１）のうちの少なくともいくつかが、上記半導体デバイスのソースに接続された第２の電極（１０９）を備える、概念１〜３のいずれか一項に記載の半導体デバイス。
概念５． 上記基板（１１０）のドーパントの濃度が、上記エピタキシャル層（１１１）のドーパントの濃度よりも高い、概念１〜４のいずれか一項に記載の半導体デバイス。
概念６． 上記複数のトレンチ（１２１）内に配置されたすべての電極（１０７、１０９）が、酸化物材料（１０３、１０８、１０６、１４４）によって相互に且つ上記複数のトレンチ（１２１）の直ぐ外側の材料とは電気的に分離される、概念１〜５のいずれか一項に記載の半導体デバイス。
概念７． 上記第１の導電性が、ｎ型である、概念１〜６のいずれか一項に記載の半導体デバイス。
概念８． 上記ボディ領域（１１４）の上方に配置されたソース領域（１１３）をさらに備える、概念１〜７のいずれか一項に記載の半導体デバイス。
概念９． 自己整合ソース−ボディコンタクト（１０５）をさらに備える、概念１〜８のいずれか一項に記載の半導体デバイス。
概念１０． 半導体基板（１１０）を覆ってエピタキシャル層（１１１）を成長させるステップ（８０１）であって、各々が第１の導電性を有する、成長させるステップ（８０１）と、
上記エピタキシャル層（１１１）に複数のトレンチ（１２１）をエッチするステップ（８０２）と、
複数のメサ（１２２）の各々に反対の導電性のボディ領域（１１４）を第１の注入するステップ（８１２）と、
上記ボディ領域（１１４）の直下に配置される上側ドリフト領域（１１５）を第２の注入するステップ（８１３）であって、上記上側ドリフト領域（１１５）が、上記エピタキシャル層の濃度と比較して上記第１の導電性のドーパントの高めた濃度を有する、第２の注入するステップ（８１３）と
を含む、方法。
概念１１． 上記第２の注入するステップ（８１３）が、少なくとも３００，０００電子ボルト（３００ｋｅＶ）、少なくとも５００ｋｅＶ、及び３００ｋｅＶと１，０００ｋｅＶとの間（境界を含む）、の群からの注入エネルギーをさらに含む、概念１０に記載の方法。
概念１２． 上記第２の注入するステップ（８１３）が、立方センチメートル当たり１．０×１０１７よりも高い濃度まで上記上側ドリフト領域（１１５）の上記第１の導電性のドーパントを注入するステップをさらに含む、概念１０又は１１に記載の方法。
概念１３． 上記複数のトレンチ（１２１）を内張りするようにシールド酸化物（１０３）を成長させるステップ（８０３）と、
上記シールド酸化物（１０３）を覆ってシールドポリシリコン（１０９）を堆積するステップ（８０４）と、
上記シールドポリシリコン（１０９）をエッチするステップ（８０５）と、
上記シールドポリシリコン（１０９）を覆ってゲート酸化物（１０８、１０６）を成長させるステップ（８０７）と、
上記ゲート酸化物（１０６）を覆ってゲートポリシリコン（１０７）を堆積するステップ（８０８）と
をさらに含む、概念１０〜１２のいずれか一項に記載の方法。
概念１４． ソース領域（１１３）を第３の注入するステップ（８１０）
をさらに含む、概念１０〜１３のいずれか一項に記載の方法。
概念１５． 自己整合ソース−ボディコンタクト（１０５）のために上記ボディ領域（１１４）中へと上記複数のメサ（１２２）をエッチするステップ（８１５）
をさらに含む、概念１０〜１４のいずれか一項に記載の方法。

Claims (23)

  1. 半導体基板を覆って成長させたエピタキシャル層であって、各々が第１の型のドーパントを含んでいる、エピタキシャル層と、
    前記エピタキシャル層内に配置された構造であって、
    複数のトレンチであり、前記トレンチの各々が、シールド酸化物基質内に配置されたゲート電極及びソース電極を備えている、複数のトレンチと、
    複数のメサであり、前記メサの各々が、前記複数のトレンチのうちの第１のものを前記複数のトレンチのうちの第２のものから分離している、複数のメサと、
    を備える、構造と、
    前記複数のメサの各々を架橋しているボディ領域であって、前記ボディ領域が、前記エピタキシャル層の上方に配置されており、第２の型のドーパントを含んでいる、ボディ領域と、
    前記エピタキシャル層と前記ボディ領域との間に注入されている前記第１の型のドーパントの高濃度の領域と、
    前記第１の型のドーパントを含んでおり、前記ボディ領域の上方に配置されたソース領域と、
    を具備する、半導体デバイス。
  2. 前記複数のトレンチの各々の内部で、前記ゲート電極が、前記ソース電極の上方に配置されており、前記複数のトレンチの各々が、前記ゲート電極の下側表面と前記ソース電極の上側表面との間に配置されているインターポリ酸化物をさらに含んでいる、請求項１に記載の半導体デバイス。
  3. 前記第１の型のドーパントの高濃度の前記領域が、高エネルギーレベルで注入されており、前記高エネルギーレベルが、少なくとも３００，０００電子ボルト（３００ｋｅＶ）、３００ｋｅＶを上回る、又は３００ｋｅＶと１，０００ｋｅＶとの間（境界を含む）のうちの少なくとも１つを含んでいる、請求項１に記載の半導体デバイス。
  4. 前記基板が、前記第１の型のドーパントの第１の濃度でドープされており、前記エピタキシャル層が、前記第１の型のドーパントの第２の濃度でドープされており、前記第１のドーパント濃度が、前記第２のドーパント濃度を上回っている、請求項１に記載の半導体デバイス。
  5. 前記第１の型のドーパントが、前記第２の型のドーパントとは異なっている、請求項１に記載の半導体デバイス。
  6. 第１の型のドーパントが、Ｎ型ドーパントを含んでおり、前記第２の型のドーパントが、Ｐ型ドーパントを含んでいる、請求項１に記載の半導体デバイス。
  7. 第１の型のドーパントが、Ｐ型ドーパントを含んでおり、前記第２の型のドーパントが、Ｎ型ドーパントを含んでいる、請求項１に記載の半導体デバイス。
  8. 前記半導体基板が、シリコンから構成されている、請求項１に記載の半導体デバイス。
  9. 前記エピタキシャル層が、第１の半導電性物質を含んでおり、前記ゲート電極又は前記ソース電極のうちの１つ又は複数が、第２の半導電性物質を含んでいる、請求項１に記載の半導体デバイス。
  10. 前記第２の半導電性物質が、多結晶シリコンを含んでいる、請求項９に記載の半導体デバイス。
  11. 前記ゲート電極に電気的に接続されたゲートをさらに備え、前記ゲートが、前記ソース領域に関して自己整合されている、請求項１に記載の半導体デバイス。
  12. 半導体デバイスを製造するための方法であって、
    半導体基板を覆って成長するエピタキシャル層を成長させるステップであり、前記エピタキシャル層及び前記半導体基板の各々が、第１の型のドーパントを含んでいる、成長させるステップと、
    前記エピタキシャル層内に配置される構造を組み立てるステップであり、前記構造が、
    複数のトレンチであり、前記トレンチの各々が、酸化物基質内に配置されたゲート電極及びソース電極を備えている、複数のトレンチと、
    複数のメサであり、前記メサの各々が、前記複数のトレンチのうちの第１のものを前記複数のトレンチのうちの第２のものから分離している、複数のメサと、
    を備える、組み立てるステップと、
    前記複数のメサの各々を架橋するボディ領域を堆積するステップであり、前記ボディ領域が、前記エピタキシャル層の上方に配置されており、第２の型のドーパントを含んでいる、堆積するステップと、
    前記エピタキシャル層と前記ボディ領域との間に、前記第１の型のドーパントの高濃度の領域を注入するステップと、
    前記第１の型のドーパントを含むソース領域を注入するステップと、
    を含む、方法。
  13. 前記複数のトレンチの各々の内部で、前記ゲート電極が、前記ソース電極の上方に配置されており、前記複数のトレンチの各々が、前記ゲート電極の下側表面と前記ソース電極の上側表面との間に配置されているインターポリ酸化物をさらに含んでいる、請求項１２に記載の方法。
  14. 前記第１の型のドーパントの高濃度の前記領域が、少なくとも３００，０００電子ボルト（３００ｋｅＶ）、３００ｋｅＶを上回る、又は３００ｋｅＶと１，０００ｋｅＶとの間（境界を含む）のうちの少なくとも１つから構成されている高エネルギーレベルで注入されている、請求項１２に記載の方法。
  15. 前記基板が、前記第１の型のドーパントの第１の濃度でドープされており、前記エピタキシャル層が、前記第１の型のドーパントの第２の濃度でドープされており、前記第１のドーパント濃度が、前記第２のドーパント濃度を上回っている、請求項１２に記載の方法。
  16. 前記第１の型のドーパントが、前記第２の型のドーパントとは異なる、請求項１２に記載の方法。
  17. 第１の型のドーパントが、Ｎ型ドーパントを含んでおり、前記第２の型のドーパントが、Ｐ型ドーパントを含んでいる、請求項１２に記載の方法。
  18. 第１の型のドーパントが、Ｐ型ドーパントを含んでおり、前記第２の型のドーパントが、Ｎ型ドーパントを含んでいる、請求項１２に記載の方法。
  19. 前記半導体基板が、シリコンから構成されている、請求項１２に記載の方法。
  20. 前記エピタキシャル層が、第１の半導電性物質を含んでおり、前記ゲート電極又は前記ソース電極のうちの１つ又は複数が、第２の半導電性物質を含んでいる、請求項１２に記載の方法。
  21. 前記第２の半導電性物質が、多結晶シリコンを含んでいる、請求項２０に記載の方法。
  22. 前記ソース領域に関して自己整合されており、前記ゲート電極に電気的に接続されたゲートを配置するステップをさらに含む、請求項１２に記載の方法。
  23. 半導体基板を覆って成長するエピタキシャル層を成長させるステップであって、前記エピタキシャル層及び前記半導体基板の各々が、第１の型のドーパントを含んでいる、成長させるステップと、
    前記エピタキシャル層内に配置される構造を組み立てるステップであって、前記構造が、
    複数のトレンチであり、前記トレンチの各々が、前記エピタキシャル層内にエッチされた空洞を埋めている酸化物基質内に配置されたゲート電極及びソース電極を備えている、複数のトレンチと、
    複数のメサであり、前記メサの各々が、前記複数のトレンチのうちの第１のものを前記複数のトレンチのうちの第２のものから分離している、複数のメサと、
    を備える、組み立てるステップと、
    前記複数のメサの各々を架橋しているボディ領域を注入するステップであって、前記ボディ領域が、前記エピタキシャル層の上方に配置されており、第２の型のドーパントを含んでいる、注入するステップと、
    前記エピタキシャル層と前記ボディ領域との間に、高エネルギーレベルで前記第１の型のドーパントの高濃度の領域を注入するステップと、
    前記第１の型のドーパントを含むソース領域を注入するステップと、
    前記ソース領域に関して自己整合されており、前記ゲート電極に電気的に接続されたゲートを配置するステップと、
    を含む、製造プロセスによって形成されている、半導体デバイス製品。
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