JPH08180678A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 広い動作周波数範囲での安定した動作を可能
にしたダイナミック型ＲＡＭを提供する。 【構成】 シンクロナスＤＲＡＭにおいて、ＰＬＬ回路
又はＤＬＬ回路により外部から供給されたクロック信号
に同期した内部クロック信号を形成し、外部から供給さ
れたモード設定情報に基づいてＰＬＬ回路の可変周波数
範囲又はＤＬＬ回路の可変遅延時間を変化させる切り替
え回路を設ける。 【効果】 内部クロック信号をＰＬＬ回路又はＤＬＬ回
路で形成しているので、高い周波数でも安定して外部ク
ロック信号と同期を採ることができるとともに、その動
作範囲を切り替えることにより低い動作周波数までの広
い動作周波数範囲を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、特に外部端
子から供給されるクロック信号に同期して書き込みと読
み出しが行われるシンクロナスＤＲＡＭ（ダイナミック
型ＲＡＭ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】シンクロナスＤＲＡＭについては、例え
ば、１９９３年１月１８日、株式会社日立製作所発行の
『ＨＭ５２１６８００，ＨＭ５４１６８００シリーズ
データブック』等に記載されている。

【０００３】

【発明が解決しようとする課題】半導体集積回路の製造
技術の進展に伴い、シンクロナスＤＲＡＭもその例外で
はなくいっそうの高速化が進められている。このような
内部回路の高速化に対応してクロック信号も高い周波数
にされる。しかしながら、クロック信号の高周波数化に
伴い、ＭＯＳ回路により構成される入力バッファにおけ
る信号遅延が無視でなきなくなる。そこで、本願発明者
においては、シンクロナスＤＲＡＭの回路動作に必要な
内部クロック信号を公知のＰＬＬ（フェーズ・ロックド
・ループ）回路又はＤＬＬ（ディレイ・ロックド・ルー
プ）回路を利用して内部回路で発生させることを考え
た。このようにすることにより、入力バッファでの信号
遅延を実質的に無くしたり、あるいは必要に応じて外部
から供給されるクロック信号を分周していったん低い周
波数に変換してシンクロナスＤＲＡＭに入力し、内部の
ＰＬＬ回路でもと周波数に戻して高い周波数で、しかも
外部のシステムクロックに同期した内部クロック信号を
形成することができる。

【０００４】しかしながら、シンクロナスＤＲＡＭのユ
ーザーにおいてはそれが組み込まれるシステムに対応し
た動作周波数で動作させるものである。つまり、いかに
高速動作が可能なシンクロナスＤＲＡＭであっても、そ
れが搭載されるマイクロコンピュータ等の情報処理シス
テムの性能が低ければ、それに対応した動作が要求され
る。この場合、シンクロナスＤＲＡＭそのものは上限の
動作周波数以下ならばそれに対応して十分に動作するも
のであるが、上記のようにＰＬＬ回路やＤＬＬ回路を用
いて内部クロック信号を形成する方式にすると、ＰＬＬ
回路における可変動作周波数や、ＤＬＬ回路における可
変遅延時間そのものが比較的狭いために実際上の動作周
波数が限られてしまう。このため、ＰＬＬ回路やＤＬＬ
回路により内部クロック信号を形成しようとすると、低
速用、中速用及び高速用等のように動作速度別に用意さ
れた複数種類の品種を形成することが必要となり、それ
ぞれに対応した製品開発や、製品管理が必要となって量
産性が損なわれてしまうという問題の生じることが明ら
かとなった。

【０００５】この発明の目的は、広い動作周波数範囲で
の安定した動作を可能にしたダイナミック型ＲＡＭを提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、シンクロナスＤＲＡＭにお
いて、ＰＬＬ回路又はＤＬＬ回路により外部から供給さ
れたクロック信号に同期した内部クロック信号を形成
し、外部から供給されたモード設定情報に基づいてＰＬ
Ｌ回路の可変周波数範囲又はＤＬＬ回路の可変遅延時間
を変化させる切り替え回路を設ける。

【０００７】

【作用】上記した手段によれば、内部クロック信号をＰ
ＬＬ回路又はＤＬＬ回路で形成しているので、高い周波
数でも安定して外部クロック信号と同期を採ることがで
きるとともに、その動作範囲を切り替えることにより低
い動作周波数までの広い動作周波数範囲を実現すること
ができる。

【０００８】

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭ（シンクロナスＤＲＡＭ）の一実施例の要部ブロッ
ク図が示されている。同図には、シンクロナスＤＲＡＭ
のうち、入出力バッファと、それに関連する内部回路が
代表として例示的に示されている。

【０００９】クロック入力バッファ（Ｃlock Ｉnput
Ｂuffer)１は、外部クロックＣＬＫの他に、チップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ及びライト
イネーブル信号／ＷＥ等の制御信号を受けて、内部動作
に必要な各種制御信号を形成する。そして、従来のシン
クロナスＤＲＡＭと異なり、外部クロックＣＬＫがその
まま内部クロックとして用いられるのではなく、クロッ
ク入力バッファ１に含まれるＰＬＬ回路により内部クロ
ックが形成される。

【００１０】つまり、外部クロックＣＬＫは、ＰＬＬ回
路の位相比較器に入力されて、ここで内部クロックと比
較され、外部クロックＣＬＫに対応して内部クロックの
位相制御（周波数制御）が行われて、外部クロックと同
期した内部クロックが形成される。この構成では、外部
クロックＣＬＫをそのまま内部クロックとして用いる従
来回路に比べて、入力バッファでの信号遅延を実質的に
無くすことができ、外部クロックＣＬＫの高周波数化に
も十分対応できるようにされる。

【００１１】アドレス入力バッファ（Ａddress Ｉnput
Ｂuffer)２は、後述するように時系列的に入力される
アドレス信号を取り込む。このアドレス入力バッファ２
からは、ロウ系アドレス信号やカラム系アドレス信号の
他に、モード設定に用いられるコード情報Ｃode も取り
込まれる。このコード情報Ｃode は、モードデコーダ
（Ｍode Ｄecoder) ５に含まれるモードレジスタにセッ
トされ、モードデコーダ５によって解読され、それに対
応した動作を実現するための制御信号が形成される。

【００１２】データ入力バッファ（Ｄata Ｉnput Ｂuf
fer)３は、入出力端子Ｉ／Ｏから供給される書き込み信
号を取り込み、図示しないメモリアレイ( Ｍemory arra
y)に書き込みデータＤata として伝えられる。データ出
力バッファ（Ｄata ＯutputＢuffer)４は、メモリアレ
イ( Ｍemory array)から読み出された読み出しデータＤ
ata を外部端子Ｉ／Ｏから送出させる。

【００１３】ラス系コントロール回路（ＲＡＳ系Ｃontr
ol) ６は、モードデコーダ５の出力により、ロウ系アド
レスカウンタ（Ｒow系Ａddress Ｃounter) ７と、ロウ
系アドレスプレデコーダ（Ｒow系Ａddress pre- Ｄecod
er) １０を制御して、ロウ系のアドレス選択動作を制御
する。上記ロウ系アドレスカウンタ７には、ロウアドレ
ス信号（Ｒow Ａddress) が初期値として入力される。
ロウ系アドレスプレデコーダ１０は、アドレス信号を解
読してバンク０と１（Ｂank-0 とＢank-1)にプレデコー
ドされたアドレス信号( Ｒow Ａddress')を送出する。

【００１４】バンクコントロール回路（Ｂank Ｃontro
l) ９は、モードデコーダ５からの出力信号により、カ
ラム系アドレスカウンタ（Ｃolumn 系Ａddress Ｃount
er) ８と、カラム系アドレスプレデコーダ（Ｃolumn Ａ
ddress pre- Ｄecoder) １２を制御して、ロウ系のアド
レス選択動作を制御する。カラム系アドレスカウンタ８
には、カラムアドレス信号（Ｃolumn Ａddress) が初期
値として入力される。このカラム系アドレスカウンタ８
は、バーストカウンタ（Ｂurst Ｃounter )とも呼ばれ
る。カラム系アドレスプレデコーダ１2 は、アドレス信
号を解読してメモリアレイ( Ｍemory array)にプレデコ
ードされたアドレス信号( Ｃolumn Ａddress')を送出す
る。

【００１５】ロウ系アドレスプレデコーダ１０には、冗
長回路（Ｒedundancy)１１が設けられ、不良のワード線
が冗長ワード線に置き替えられる。同様に、カラム系ア
ドレスプレデコーダ１２には、冗長回路（Ｒedundancy)
１３が設けられ、不良のデータ線が冗長データ線に置き
替えられる。

【００１６】図２には、上記シンクロナスＤＲＡＭ（以
下、単にＳＤＲＡＭという）の一実施例のブロック図が
示されている。同図に示されたＳＤＲＡＭは、特に制限
されないが、公知の半導体集積回路の製造技術によって
単結晶シリコンのような１つの半導体基板上に形成され
る。同図においては、シンクロナスＤＲＡＭの全体回路
の理解を容易にするため、図１と同じ回路ブロックであ
っても全体的に統一させるために別の回路記号により表
している。

【００１７】この実施例のＳＤＲＡＭは、メモリバンク
Ａ（ＢＡＮＫＡ）を構成するメモリアレイ２００Ａと、
メモリバンク（ＢＡＮＫＢ）を構成するメモリアレイ２
００Ｂを備える。それぞれのメモリアレイ２００Ａと２
００Ｂは、マトリクス配置されたダイナミック型メモリ
セルを備え、図に従えば同一列に配置されたメモリセル
の選択端子は列毎のワード線（図示せず）に結合され、
同一行に配置されたメモリセルのデータ入出力端子は行
毎に相補データ線（図示せず）に結合される。

【００１８】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
て夫々の相補データ線に現れる微小電位差を検出して増
幅する増幅回路である。それにおけるカラムスイッチ回
路は、相補データ線を各別に選択して相補共通データ線
２０４に導通させるためのスイッチ回路である。カラム
スイッチ回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。

【００１９】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路２０
２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補
共通データ線２０４は入力バッファ２１０の出力端子及
び出力バッファ２１１の入力端子に接続される。入力バ
ッファ２１０の入力端子及び出力バッファ２１１の出力
端子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
１５に接続される。

【００２０】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号はカラムアド
レスバッファ２０５とロウアドレスバッファ２０６にア
ドレスマルチプレクス形式で取り込まれる。供給された
アドレス信号はそれぞれのバッファが保持する。ロウア
ドレスバッファ２０６はリフレッシュ動作モードにおい
てはリフレッシュカウンタ２０８から出力されるリフレ
ッシュアドレス信号をロウアドレス信号として取り込
む。カラムアドレスバッファ２０５の出力はカラムアド
レスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００２１】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、カラムアドレスストロ
ーブ信号／ＣＡＳ（記号／はこれが付された信号がロウ
イネーブルの信号であることを意味する）、ロウアドレ
スストローブ信号／ＲＡＳ、及びライトイネーブル信号
／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜
Ａ９からの制御データとが供給され、それらの信号のレ
ベルの変化やタイミングなどに基づいてＳＤＲＡＭの動
作モード及び上記回路ブロックの動作を制御するための
内部タイミング信号を形成するもので、そのためのコン
トロールロジック（図示せず）とモードレジスタ３０を
備える。

【００２２】クロック信号ＣＬＫは、前記のようにＰＬ
Ｌ回路（又はＤＬＬ回路）の位相比較器に入力され、こ
こで形成された内部クロックとの同期をとるために用い
られる。ＰＬＬ回路により形成された内部クロックは、
ＳＤＲＡＭのマスタクロックとされ、その他の外部入力
信号は当該内部クロック信号の立ち上がりエッジに同期
して有意とされる。チップセレクト信号／ＣＳはそのロ
ウレベルによってコマンド入力サイクルの開始を指示す
る。チップセレクト信号／ＣＳがハイレベルのとき（チ
ップ非選択状態）やその他の入力は意味を持たない。但
し、後述するメモリバンクの選択状態やバースト動作な
どの内部動作はチップ非選択状態への変化によって影響
されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常
のＤＲＡＭにおける対応信号とは機能が相違され、後述
するコマンドサイクルを定義するときに有意の信号とさ
れる。

【００２３】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１２に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００２４】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ８のレベルによって定
義される。

【００２５】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。即ち、Ａ９の入力がロウレ
ベルの時はメモリバンクＢＡＮＫＡが選択され、ハイレ
ベルの時はメモリバンクＢＡＮＫＢが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入力バッファ２１０及び出力バッファ２
１１への接続などの処理によって行うことができる。

【００２６】後述のプリチャージコマンドサイクルにお
けるＡ８の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ロウレベルは、Ａ９で指示されている一方のメモリバン
クがプリチャージの対象であることを指示する。

【００２７】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ７のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００２８】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシイ、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページ（２５６）
とされ、設定可能なＣＡＳレイテンシイは１，２，３と
され、設定可能なライトモードは、バーストライトとシ
ングルライトとされる。

【００２９】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００３０】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のように内部クロック信号の立ち上
がりエッジに同期して行われる。例えば、当該コマンド
が指定されると、それによって指定されるメモリバンク
におけるワード線が選択され、当該ワード線に接続され
たメモリセルがそれぞれ対応する相補データ線に導通さ
れる。

【００３１】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００３２】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ３０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ３０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。

【００３３】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００３４】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００３５】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００３６】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００３７】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００３８】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ１５においてデータが衝突しない限り、処理が終
了していないコマンド実行中に、当該実行中のコマンド
が処理対象とするメモリバンクとは異なるメモリバンク
に対するプリチャージコマンド、ロウアドレスストロー
ブ・バンクアクティブコマンドを発行して、内部動作を
予め開始させることが可能である。

【００３９】ＳＤＲＡＭ２２は、クロック信号ＣＬＫ
（内部クロック信号）に同期してデータ、アドレス、制
御信号を入出力できるため、ＤＲＡＭと同様の大容量メ
モリをＳＲＡＭに匹敵する高速動作させることが可能で
あり、また、選択された１本のワード線に対して幾つの
データをアクセスするかをバーストレングスによって指
定することによって、内蔵カラムアドレスカウンタ２０
７で順次カラム系の選択状態を切り換えていって複数個
のデータを連続的にリード又はライトできることが理解
されよう。

【００４０】図３には、上記ＰＬＬ回路の一実施例の回
路図が示されている。上記クロック入力バッファを通し
て入力された外部クロック信号ＣＬＫは、位相周波数比
較器（以下、単に位相比較器という）の一方の入力に供
給される。電圧制御型発振回路（以下、単にＶＣＯとい
う）で形成され内部クロック信号ｃｌｋは、一定遅延段
を介して上記位相比較器の他方の入力に供給される。位
相比較器は、上記２つのクロックＣＬＫと内部クロック
ｃｌｋとの位相（周波数）比較を行い、その位相差に対
応したアップ信号ＵＰとダウン信号ＤＷＮを形成する。

【００４１】上記位相比較器で形成されたアップ信号Ｕ
Ｐとダウン信号ＤＷＮとは、チャージポンプ回路に入力
される。このチャージポンプ回路は、上記アップ信号Ｕ
Ｐのパルス幅（位相差）に対応してキャパシタをチャー
ジアップさせて制御電圧ＶＣを高くし、ダウン信号ＤＷ
Ｎのパルス幅（位相差）に対応してキャパシタをディス
チャージさせて制御電圧ＶＣを低くさせる。つまり、チ
ャージポンプ回路は、上記のようなアップ信号ＵＰ又は
ダウン信号ＤＷＮを積分して直流化するというループフ
ィルタを構成するものである。

【００４２】ＶＣＯは、電圧可変遅延段を環状に縦列接
続したリングオシレータからなり、上記制御信号ＶＣに
よりその遅延段の遅延時間が制御される。ＶＣＯは、こ
のような遅延時間の逆比に対応して発振周波数が決めら
れ、電圧制御型発振回路として動作させられる。つま
り、内部クロックｃｌｋの位相（周波数）が外部クロッ
クＣＬＫに対して遅れて（周波数が低くされて）いる場
合には、位相比較器は上記位相差に対応したアップ信号
ＵＰを形成するのでチャージポンプ回路が制御電圧ＶＣ
を高する。この制御電圧ＶＣが高くされること応じて、
電圧可変遅延段の遅延時間が短くされて内部クロックｃ
ｌｋの位相が進められ（周波数が高くされ）て外部クロ
ックＣＬＫと同期がとられる。

【００４３】逆に、内部クロックｃｌｋの位相（周波
数）が外部クロックＣＬＫに対して進んでいる（周波数
が高くさている）場合には、位相比較器は上記位相差に
対応したダウン信号ＤＷＮを形成するのでチャージポン
プ回路が制御電圧ＶＣを低くする。この制御電圧ＶＣが
低くされること応じて、電圧可変遅延段の遅延時間が長
くされて内部クロックｃｌｋの位相が遅らされ（周波数
が低くされ）て外部クロックＣＬＫと同期がとられる。

【００４４】この実施例では、特に制限されないが、位
相比較器は入力バッファを通した外部クロックＣＬＫ
と、一定遅延段を通した内部クロックｃｌｋとを比較し
ている。このような一定遅延段を設け、それを入力バッ
ファの信号伝達遅延時間と一致させることにより、外部
端子に供給されるクロックＣＬＫと、内部回路で発生さ
れる内部クロックｃｌｋとを完全に同期させることがで
きる。これにより、この実施例のシンクロナスＤＲＡＭ
では、クロック信号を取り込む入力バッファでの信号遅
延を考慮しないで、専ら内部回路の動作上限周波数に対
応した高い周波数での動作が可能にされる。

【００４５】図４には、上記ＤＬＬ回路の一実施例の回
路図が示されている。上記クロック入力バッファを通し
て入力された外部クロック信号ＣＬＫは、一方において
位相周波数比較器（以下、単に位相比較器という）の一
方の入力に供給され、他方において電圧可変遅延段に入
力される。この電圧可変遅延段により遅延されて形成さ
れた内部クロックｃｌｋは、上記位相比較器の他方の入
力に供給される。位相比較器は、上記２つのクロックＣ
ＬＫと内部クロックｃｌｋとの位相（周波数）比較を行
い、その位相差に対応したアップ信号ＵＰとダウン信号
ＤＷＮを形成する。

【００４６】上記位相比較器で形成されたアップ信号Ｕ
Ｐとダウン信号ＤＷＮとは、前記同様なチャージポンプ
回路に入力される。このチャージポンプ回路は、上記ア
ップ信号ＵＰのパルス幅（位相差）に対応してキャパシ
タをチャージアップさせて制御電圧ＶＣを高くし、ダウ
ン信号ＤＷＮのパルス幅（位相差）に対応してキャパシ
タをディスチャージさせて制御電圧ＶＣを低くさせる。

【００４７】電圧可変遅延段は、上記制御信号ＶＣによ
りその遅延時間が制御される。つまり、内部クロックｃ
ｌｋは、上記電圧可変遅延段により外部クロックＣＬＫ
に対して１周期遅れた同じ周波数のクロックとされる。
この内部クロックｃｌｋの位相が外部クロックＣＬＫに
対して遅れている場合には、位相比較器は上記位相差に
対応したアップ信号ＵＰを形成するのでチャージポンプ
回路が制御電圧ＶＣを高する。この制御電圧ＶＣが高く
されること応じて、電圧可変遅延段の遅延時間が短くさ
れて内部クロックｃｌｋの位相が進められて外部クロッ
クＣＬＫと同期がとられる。

【００４８】逆に、内部クロックｃｌｋの位相が外部ク
ロックＣＬＫに対して進んでいる場合には、位相比較器
は上記位相差に対応したダウン信号ＤＷＮを形成するの
でチャージポンプ回路が制御電圧ＶＣを低くする。この
制御電圧ＶＣが低くされること応じて、電圧可変遅延段
の遅延時間が長くされて内部クロックｃｌｋの位相が遅
らされて外部クロックＣＬＫと同期がとられる。

【００４９】外部クロックＣＬＫを取り込み入力バっフ
ァでの信号遅延が問題になるなら、前記図３の実施例と
同様に入力バッファの信号伝播遅延時間に対応した一定
遅延段により内部クロックｃｌｋを遅延させて位相比較
器に入力するものであってもよい。このようにすれば、
前記同様に外部端子に供給されるクロックＣＬＫと、内
部回路で発生される内部クロックｃｌｋとを同期させる
ことができる。

【００５０】図４には、上記一定遅延段の一実施例の回
路図が示されている。ゲートが定常的に回路の接地電位
が接続されたＰチャンネル型ＭＯＳＦＥＴＱ１で形成し
た電流を、ダイオード形態のＮチャンネル型ＭＯＳＦＥ
ＴＱ２に流すようにし、このＭＯＳＦＥＴＱ２と電流ミ
ラー形態にされたＮチャンネル型ＭＯＳＦＥＴＱ４とＱ
５を設け、ＣＭＯＳインバータ回路を構成するＮチャン
ネル型ＭＯＳＦＥＴＱ１０とＱ１２と直列接続させる。
上記ＭＯＳＦＥＴＱ１で形成された電流は、ＭＯＳＦＥ
ＴＱ２と電流ミラー形態にされたＮチャンネル型ＭＯＳ
ＦＥＴＱ３を介してダイオード形態にされたＰチャンネ
ル型ＭＯＳＦＥＴＱ６に流すようにし、このＭＯＳＦＥ
ＴＱ６と電流ミラー形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＱ７とＱ８を設け、ＣＭＯＳインバータ回路を構
成するＰチャンネル型ＭＯＳＦＥＴＱ９とＱ１１と直列
接続させる。

【００５１】これにより、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ９とＮチャンネル型ＭＯＳＦＥＴＱ１０及びＰチャン
ネル型ＭＯＳＦＥＴＱ１１とＮチャンネル型ＭＯＳＦＥ
ＴＱ１２からなるＣＭＯＳインバータ回路は、ＭＯＳＦ
ＥＴＱ１で形成された電流に対応した出力電流を形成す
るので、その出力電流に対応して信号遅延時間が決めら
れる。この実施例では、特に制限されないが、入力信号
ＩＮはインバータ回路Ｎ１を通して入力段のＣＭＯＳイ
ンバータ回路Ｑ９，Ｑ１０に供給され、出力段のＣＭＯ
Ｓインバータ回路Ｑ１１，Ｑ１２の出力信号はインバー
タ回路Ｎ２を通して出力信号ＯＵＴが出力される。

【００５２】図６には、チャージポンプ回路の一実施例
の回路図が示されている。この実施例では、アップ信号
／ＵＰを受けるＰチャンネル型ＭＯＳＦＥＴＱ１と、ダ
ウン信号ＤＷＮを受けるＮチャンネル型ＭＯＳＦＥＴＱ
２、及びこれらのＭＯＳＦＥＴＱ１とＱ２を通してチャ
ージアップ／ディスチャージが行われるキャパシタＣか
ら構成される。アップ信号／ＵＰのロウレベルに対応し
てＰチャンネル型ＭＯＳＦＥＴＱ１がオン状態となり、
キャパシタＣを充電して制御電圧ＶＣを高くする。逆
に、ダウン信号ＤＷＮのハイレベルに応じてＮチャンネ
ル型ＭＯＳＦＥＴＱ２がオン状態となり、キャパシタＣ
をディスチャージさせて制御電圧を低くする。

【００５３】上記チャージポンプ回路において、電源依
存性を無くすために、Ｐチャンネル型ＭＯＳＦＥＴＱ１
と電源電圧ＶＣＣとの間に定電流源を設けて単位時間当
たりのチャージアップ電流を一定にし、Ｎチャンネル型
ＭＯＳＦＥＴＱ２と回路の接地電位との間に定電流源を
設けて単位時間当たりのディスチャージ電流を一定する
ことが望ましい。

【００５４】図７には、図３のＰＬＬ回路に用いられる
リングオシレータ（ＶＣＯ）の一実施例の回路図が示さ
れている。ＰＬＬ回路は、ＶＣＯの可変周波数範囲が比
較的狭いことにより、その動作周波数範囲も比較的狭く
される。リングオシレータにより構成されたＶＣＯにお
いては、例えば中心周波数を約１００ＭＨｚ程度に設定
しようとすると、約１６０ＭＨｚから５０ＭＨｚ程度の
範囲でしか発振周波数を可変にすることができない。

【００５５】現在のＳＤＲＡＭでは、３通りのＣＡＳレ
イテンシイに対応して、動作周波数は３０〜５０ＭＨｚ
と、５０〜１００ＭＨｚ及び１００〜１５０ＭＨｚにそ
れぞれ決められている。このため、現在のＳＤＲＡＭに
おいてもワートスケースを考慮すると、上記１５０ＭＨ
ｚでの安定した動作を行うようにすると約３０ＭＨｚの
ような最も低い動作周波数において、逆に約３０ＭＨｚ
での安定した動作を行うようにすると１５０ＭＨｚのよ
うな最も高い動作周波数においてＰＬＬ回路の動作が不
安定になる可能性がある。ただし、上記のような３０Ｍ
Ｈｚ〜１５０ＭＨｚのような動作周波数範囲ならＰＬＬ
回路やＤＬＬ回路を用いることなく、外部端子から供給
されたクロック信号を入力バッファを通してそのまま内
部クロックとして用いてもさほどの問題ない。

【００５６】しかしながら、半導体集積回路の製造技術
の進展に伴い、近い将来には動作周波数を最高で約３０
０ＭＨｚまで高くすることは可能である。このような高
い周波数で動作させようとした場合には、入力バッファ
での信号遅延が無視でなきなくなり、前記のようなＰＬ
Ｌ回路やＤＬＬ回路が必要とされる。しかし、ユーザー
において、その用途や既存のシステムに適合させるため
に、約３００ＭＨｚでも動作可能なＳＤＲＡＭを上記約
３０ＭＨｚや５０ＭＨｚのような低い周波数でも使用で
きることが便利である。

【００５７】内部回路の動作そのものは、十分な時間マ
ージンがあるから上記約３０ＭＨｚや５０ＭＨｚのよう
な低い周波数でも十分に動作可能である。しかしなが
ら、ＰＬＬ回路やＤＬＬ回路により内部クロックを形成
するものとした場合には、かかるＰＬＬ回路やＤＬＬ回
路の可変周波数範囲や可変遅延時間が上記３０ＭＨｚ〜
３００ＭＨｚに対応した広い動作周波数とすることが必
要とされるが、そのような動作周波数範囲のリングオシ
レータを実現することは不可能である。

【００５８】この実施例では、制御電圧によるリングオ
シレータの可変周波数範囲には前記のような限界がある
ため、リングオシレータを構成するインバータ回路（遅
延回路）の段数を切り替えるようにして、実質的な動作
周波数範囲を広くできるようにするものである。特に制
限されないが、この実施例では３通りの動作周波数範囲
に切り替え可能にされる。

【００５９】つまり、段数切り替え用として、２段のイ
ンバータ回路、４段のインバータ回路及び８段のインバ
ータ回路が用意される。同図には、４段のインバータ回
路による電圧可変遅延段が代表として例示的に示されて
いるように、４つのＣＭＯＳインバータ回路が縦列接続
される。そして、これらのＣＭＯＳインバータ回路のＮ
チャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦ
ＥＴのそれぞれには、前記図５で説明したと同様な動作
電流を流すＮチャンネル型ＭＯＳＦＥＴとＰチャンネル
型ＭＯＳＦＥＴが直列形態に設けられる。図５の一定遅
延段と異なる点は、上記動作電流を流すＮチャンネル型
ＭＯＳＦＥＴのゲートには、制御電圧ＶＣが供給され、
ここで電圧／電流変換動作が行われる。また、制御電圧
ＶＣは、Ｎチャンネル型ＭＯＳＦＥＴにより電流信号に
変換されて、ダイオード形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴに流すようにし、かかるＰチャンネル型ＭＯ
ＳＦＥＴと上記動作電流を流すＰチャンネル型ＭＯＳＦ
ＥＴとが電流ミラー形態にされる。このようにして、上
記４段のＣＭＯＳインバータ回路は、それぞれの動作電
流が制御電圧ＶＣに対応して変化させられ、電圧可変遅
延段としての動作を行うようにされる。

【００６０】上記２段のインバータ回路、４段のインバ
ータ回路及び８段のインバータ回路の入力ａには、帰還
信号が共通に供給される。これら２段のインバータ回
路、４段のインバータ回路及び８段のインバータ回路の
それぞれの出力信号は、出力選択回路としてのトライス
テートバッファを介して１つが選ばれて、前記同様な３
段のインバータ回路を通して帰還される。内部クロック
ｃｌｋは、波形整形回路としての２つのインバータ回路
を介して出力される。

【００６１】上記３つのトライステートバッファは、特
に制限されないが、アドレス信号Ａ８とＡ９を受ける論
理回路により１つが動作状態にされ、残り２つが出力ハ
イインピーダンス状態にされる。トライステートバッフ
ァは、その１つが代表として例示的に示されているよう
に、ＣＭＯＳインバータ回路を構成するＰチャンネル型
ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴにそれぞれ
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴとが直列接続され、制御信号ＢとＴが供給される。
制御信号Ｂがロウレベルで、制御信号Ｔがハイレベルな
ら上記のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴとがオン状態となって、ＣＭＯＳインバー
タ回路の動作が有効とされて、出力信号が形成される。
上記制御信号Ｂがハイレベルで、制御信号Ｔがロウレベ
ルなら上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル
型ＭＯＳＦＥＴとがオフ状態になり、ＣＭＯＳインバー
タ回路の出力をハイインピーダンス状態にさせる。

【００６２】アドレス信号Ａ８がハイレベルで、アドレ
ス信号Ａ９がロウレベルなら２段のインバータ回路の出
力に設けられたトライステートバッファが動作状態にさ
れ、最も短い遅延信号を出力するので、例えば３００Ｍ
Ｈｚ〜２００ＭＨｚのような高い可変周波数範囲とされ
る。アドレス信号Ａ８がロウレベルでアドレス信号Ａ９
がハイレベルなら、４段のインバータ回路の出力に設け
られたトライステートバッファが動作状態にされ、中間
的な遅延信号を出力するので、例えば２００ＭＨｚ〜１
００ＭＨｚのような中間的な可変周波数範囲とされる。
そして、アドレス信号Ａ８とＡ９が共にロウレベルなら
８段のインバータ回路の出力に設けられたトライステー
トバッファが動作状態にされ、最も長い遅延信号を出力
するので、例えば１００ＭＨｚ〜５０ＭＨｚのような低
い可変周波数範囲とされる。

【００６３】上記アドレス信号Ａ８とＡ９は、後述する
ようなモードレジスタに記憶され、コマンドの設定によ
り外部から指定できるようにされる。また、ＣＡＳレイ
テンシイによって動作周波数が変わるため、ＣＡＳレイ
テンシイの設定モードにより自動的に上記ＰＬＬ回路
（ＤＬＬ回路）の可変周波数範囲も同時に設定するよう
にすることが便利である。

【００６４】図８には、上記ＰＬＬ回路又はＤＬＬ回路
に用いられる位相比較器の一実施例の回路図が示されて
いる。位相比較器は、特に制限されないが、図示のよう
なインバータ回路、論理回路及び複合論理ゲート回路か
ら構成され、図９のタイミング図に示すように、２つの
クロック信号ＣＬＫとｃｌｋの位相差に対応したパルス
幅を持つようにされたアップ信号ＵＰ又はＤＷＮ信号を
形成する。

【００６５】図１０には、モードレジスタの設定タイミ
ング図が示されている。信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥがロウレベルにされることにより、当該モー
ドレジスタセットコマンドが指定され、セットすべきデ
ータ（レジスタセットデータ）はＡ０〜Ａ１１を介して
与えられる。レジスタセットデータは、図１１に示すよ
うに、アドレスＡ０〜Ａ２の３ビットにより４通りのバ
ーストレングス（１、２、４、８）が指定され、アドレ
スＡ３により２通りのバーストタイプ（シーケンシャル
とインターリーブ）が指定され、アドレスＡ４〜Ａ６の
３ビットにより、ＣＡＳレイテンシが指定される。そし
て、将来使用する場合の予備として設けられているアド
レスＡ８〜Ａ１１のうち、アドレスＡ８とＡ９により、
前記ＰＬＬ回路（又はＤＬＬ回路）の動作周波数範囲を
指定する。

【００６６】図１２には、この発明に係るＳＤＲＡＭの
リードサイクルの一例を説明するためのタイミング図が
示されている。／ＣＳと／ＲＡＳのロウレベルより、ロ
ウアドレスＲ：ａが取り込まれる。また、アドレスＡ１
１（バンクセレクトＢＳ）のロウレベルにより、バンク
−０がアクティブにされてバンク−０に対してロウ系の
アドレス選択動作が開始される。３クロック後に、／Ｃ
ＡＳがロウレベルにされて、カラムアドレスＣ：ａが取
り込まれてカラム系の選択動作が開始される。

【００６７】ＣＡＳレイテンシイが３にされてるとする
と、３クロック後に出力信号ａが出力される。バースト
リードが指定されているなら、以後クロックに同期して
データａ＋１、ａ＋２、ａ＋３が順次に出力される。こ
のような読み出し動作と平行して、アクティブバンク−
１の指定と、それに対応したロウアドレスＲ：ｂと、そ
れから３クロック遅れてカラムアドレスＣ：ｂが入力さ
れる。これにより、３クロック後にデータｂ、ｂ＋１、
ｂ＋２、ｂ＋３が順次に読み出される。

【００６８】リードバンク−１を指定してカラムアドレ
スＣ：ｂ’を入力すると、引き続いてそれより３クロッ
クに遅れてデータｂ’とｂ’＋１が出力される。２クロ
ック後に、リードバック−１を指定してカラムアドレス
Ｃ：ｂ”を入力するとｂ’がｂ”に置き替えられるので
それより３クロックに遅れてデータｂ”とｂ”＋１、
ｂ”＋２、ｂ”＋３が出力される。

【００６９】図１３には、この発明に係るＳＤＲＡＭの
ライトサイクルの一例を説明するためのタイミング図が
示されている。／ＣＳと／ＲＡＳのロウレベルより、ロ
ウアドレスＲ：ａが取り込まれる。また、アドレスＡ１
１（バンクセレクトＢＳ）のロウレベルにより、バンク
−０がアクティブにされてバンク−０に対してロウ系の
アドレス選択動作が開始される。３クロック後に、／Ｃ
ＡＳがロウレベルにされて、カラムアドレスＣ：ａが取
り込まれてカラム系の選択動作が開始され、それと同時
に入力された書き込み信号ａが選択されたメモリセルに
書き込まれ、以下バーストライトに対応してカラムアド
レスが更新されて、データａ＋１、ａ＋２、ａ＋３がク
ロックに同期して書き込まれる。

【００７０】このようなバースト書き込み動作と平行し
て、アクティブバンク−１の指定と、それに対応したロ
ウアドレスＲ：ｂと、それから３クロック遅れてカラム
アドレスＣ：ｂが入力され、書き込みデータｂが書き込
まれる。以下、上記同様にｂ＋１、ｂ＋２、ｂ＋３がク
ロックに同期して順次に書き込まれる。以下、ライトバ
ンク−１を指定してカラムアドレスＣ：ｂ’を入力し、
書き込みデータｂ’とｂ’＋１を入力し、リードバック
−１を指定してカラムアドレスＣ：ｂ”を入力すると、
カラムアドレスがｂ’からｂ”に置き替えられるので、
それよに対応したデータｂ”とｂ”＋１、ｂ”＋２、
ｂ”＋３が順次に書き込まれる。

【００７１】図１４には、この発明が適用されたダイナ
ミック型ＲＡＭを用いたパーソナルコンピュータシステ
ムの一実施例の構成図が示されている。同図（Ａ）には
その外観の要部概略図が示され、同図（Ｂ）にはそのブ
ロック図が示されている。

【００７２】フロッピーディスクドライブＦＤＤ及び主
記憶メモリとしての本発明が適用されたＤＲＡＭによる
ファイルメモリｆｉｌｅＭ，バッテリバックアップとし
てのＳＲＡＭを内蔵したシステムである。そして、入出
力装置をキーボードＫＢ及びディスプレイＤＰとし、フ
ロッピーディスクＦＤが上記フロッピーディスクドライ
ブＦＤＤに挿入される。このことによってソフトウェア
としての上記フロッピーディスクＦＤおよびハードウェ
アとしての上記ファイルメモリｆｉｌｅＭに情報を記憶
できるデスクトップタイプパソコンとなる。

【００７３】本実施例ではデスクトップタイプパソコン
について適用した例について記載したが、ノート型パソ
コン等についても適用が可能であり、補助機能としてフ
ロッピーディスクを例として記載したが特に限定されな
い。

【００７４】同図（Ｂ）において、この実施例のパーソ
ナルコンピュータは、本情報機器としての中央処理装置
ＣＰＵ，上記情報処理システム内に構築したＩ／Ｏバ
ス，ＢＵＳ Ｕｎｉｔ，主記憶メモリや拡張メモリなど
高速メモリをアクセスするメモリ制御ユニットＭｅｍｏ
ｒｙ Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとし
ての本発明に係るＤＲＡＭ（ＳＤＲＡＭ）及び拡張ＲＡ
Ｍ（ＳＤＲＡＭ），基本制御プログラム等が格納された
ＥＰＲＯＭ（フラッシュＥＰＲＯＭ）、先端にキーボー
ドが接続されたキーボードコントローラＫＢＤＣ等によ
って構成される。

【００７５】表示アダプタとしてのＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。そして、上記Ｉ／Ｏバスにはパラレルポート
Ｐａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリア
ルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピー
ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ
Ｉ／Ｆに変換するバッファコントローラＨＤＤ ｂｕｆ
ｆｅｒが接続される。上記メモリ制御ユニットＭｅｍｏ
ｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続され
て拡張ＲＡＭ及び主記憶メモリとしての本発明に係るＳ
ＤＲＡＭが接続されている。拡張ＲＡＭも特に制限され
ないが、この発明に係るＳＤＲＡＭにより構成される。

【００７６】このパーソナルコンピュータシステムの動
作の概略について説明する。電源が投入されて、動作を
開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯＭ
を上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期
設定を行なう。そして、補助記憶装置からシステムプロ
グラムを主記憶メモリとしての本発明のＤＲＡＭにロー
ドする。上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを
通してＨＤＤコントローラにＨＤＤをアクセスするもの
として動作する。システムプログラムのロードが終了す
ると、ユーザの処理要求に従い、処理を進めていく。

【００７７】ユーザは上記Ｉ／Ｏバス上のキーボードコ
ントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒにより処理の入出力を行ないながら作業を
進める。そして、必要に応じてパラレルポートＰａｒａ
ｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉ
ａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用
する。また、本体上の主記憶メモリとしての本発明に係
るＳＤＲＡＭでは主記憶容量が不足する場合は、拡張Ｒ
ＡＭにより主記憶を補う。また、図にはハードディスク
ドライブＨＤＤとして記載したが、フラッシュメモリＦ
ＥＰＲＯＭを用いたフラッシュファイルに置き換えるこ
とも可能である。

【００７８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） シンクロナスＤＲＡＭにおいて、ＰＬＬ回路又
はＤＬＬ回路により外部から供給されたクロック信号に
同期した内部クロック信号を形成し、外部から供給され
たモード設定情報に基づいてＰＬＬ回路の可変周波数範
囲又はＤＬＬ回路の可変遅延時間を変化させる切り替え
回路を設けることにより、高い周波数でも安定して外部
クロック信号と同期を採ることができるととともに、そ
の動作範囲を切り替えることにより低い周波数までの広
い動作周波数範囲を実現することができるという効果が
得られる。

【００７９】（２） ＰＬＬ回路を構成するリングオシ
レータの可変周波数範囲又はＤＬＬ回路を構成する遅延
回路の可変遅延範囲を変化させる切り替え回路は、単位
のインバータ回路の段数の切り替えにより行うようにす
ることにより、簡単な構成により必要に応じた広い動作
周波数範囲を確保することができるという効果が得られ
る。

【００８０】（３） 上記単位のインバータ回路の段数
の切り替えは、モードレジスタにより設定されたＣＡＳ
レイテンシイに対応して内部回路により自動的に行うよ
うにすることにより、使い勝手が良くすることができる
という効果が得られる。

【００８１】（４） ＰＬＬ回路又はＤＬＬ回路の位相
比較器に入力される内部クロックは、外部端子から供給
されたクロック信号を取り込む入力バッファに対応した
遅延量を持つ遅延回路により遅延させることにより、入
力バッファでの信号遅延が相殺されるために、外部端子
に供給されるクロックと内部クロックとを正確に同期さ
せることができるという効果が得られる。

【００８２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、開発
設計時や製品検査等のために通常の動作周波数に対して
極端に遅くされたクロックでの動作も可能にするため
に、ＰＬＬ回路又はＤＬＬ回路の動作周波数をそれに合
わせて低いものを用意したり、あるいは試験モードのと
きにはＰＬＬ回路又はＤＬＬ回路の動作を停止させて外
部端子から供給されたクロック信号をそのままスルーさ
せて内部クロックとして用いるような機能を設けてもよ
い。このような試験モードの設定も、上記モードレジス
タにより行うことが便利である。

【００８３】この発明は、外部端子から供給されたクロ
ック信号に同期して入力信号の取り込みや、出力信号の
送出を及びそれぞれに対応して内部回路の動作タイミン
グが制御されるシンクロナスＤＲＡＭ等のダイナミック
型ＲＡＭに広く利用できるものである。

【００８４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シンクロナスＤＲＡＭにお
いて、ＰＬＬ回路又はＤＬＬ回路により外部から供給さ
れたクロック信号に同期した内部クロック信号を形成
し、外部から供給されたモード設定情報に基づいてＰＬ
Ｌ回路の可変周波数範囲又はＤＬＬ回路の可変遅延時間
を変化させる切り替え回路を設けることにより、高い周
波数でも安定して外部クロック信号と同期を採ることが
できるととともに、その動作範囲を切り替えることによ
り低い周波数までの広い動作周波数範囲を実現すること
ができる。

【００８５】ＰＬＬ回路を構成するリングオシレータの
可変周波数範囲又はＤＬＬ回路を構成する遅延回路の可
変遅延範囲を変化させる切り替え回路は、単位のインバ
ータ回路の段数の切り替えにより行うようにすることに
より、簡単な構成により必要に応じた広い動作周波数範
囲を確保することができる。

【００８６】上記単位のインバータ回路の段数の切り替
えは、モードレジスタにより設定されたＣＡＳレイテン
シイに対応して内部回路により自動的に行うようにする
ことにより、使い勝手が良くすることができる。

【００８７】ＰＬＬ回路又はＤＬＬ回路の位相比較器に
入力される内部クロックは、外部端子から供給されたク
ロック信号を取り込む入力バッファに対応した遅延量を
持つ遅延回路により遅延させることにより、入力バッフ
ァでの信号遅延が相殺されるために、外部端子に供給さ
れるクロックと内部クロックとを正確に同期させること
ができる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭ（シンク
ロナスＤＲＡＭ）の一実施例を示す要部ブロック図であ
る。

【図２】この発明に係るシンクロナスＤＲＡＭの一実施
例を示すブロック図である。

【図３】上記シンクロナスＤＲＡＭの内部クロックを形
成するＰＬＬ回路の一実施例を示す回路図である。

【図４】上記シンクロナスＤＲＡＭの内部クロックを形
成するＤＬＬ回路の一実施例を示す回路図である。

【図５】図３の一定遅延段の一実施例を示す回路図であ
る。

【図６】上記ＰＬＬ回路又はＤＬＬ回路に用いられるチ
ャージポンプ回路の一実施例を示す回路図である。

【図７】図３のＰＬＬ回路に用いられるリングオシレー
タの一実施例を示す回路図である。

【図８】上記ＰＬＬ回路又はＤＬＬ回路に用いられる位
相比較器の一実施例を示す回路図である。

【図９】上記位相比較器の動作の一例を説明するための
タイミング図である。

【図１０】モードレジスタの設定動作を説明するための
タイミング図である。

【図１１】モードレジスタにより設定されるアドレスと
動作モードの一実施例を説明するための構成図である。

【図１２】この発明に係るＳＤＲＡＭのリードサイクル
の一例を説明するためのタイミング図である。

【図１３】この発明に係るＳＤＲＡＭのライトサイクル
の一例を説明するためのタイミング図である。

【図１４】この発明が適用されたダイナミック型ＲＡＭ
を用いたパーソナルコンピュータシステムの一実施例を
示す構成図である。

【符号の説明】

１…クロック入力バッファ、２…アドレス入力バッフ
ァ、３…データ入力バッファ、４…データ出力バッフ
ァ、５…モードデコーダ、６…ラスコントロール回路、
７…ロウ系アドレスカウンタ、８…カラム系アドレスカ
ウンタ、９…バンクコントロール回路、１０…ロウ系ア
ドレスプレデコーダ、１１…ロウ系冗長回路、１２…カ
ラム系アドレスプレデコーダ、１３…カラム系冗長回
路、２２…ＳＤＲＡＭ、３０…モードレジスタ、２００
Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２０１Ｂ…ロ
ウデコーダ、２０２Ａ，２０２Ｂ…センスアンプ及びカ
ラム選択回路、２０３Ａ，２０３Ｂ…カラムデコーダ、
２０５…カラムアドレスバッファ、２０６…ロウアドレ
スバッファ、２０７…カラムアドレスカウンタ、２０８
…リフレッシュカウンタ、２１０…入力バッファ、２１
１…出力バッファ、２１２…コントローラ。ＣＰＵ…中
央処理装置、ＤＰ…ディスプレイ、ＦＤＤ…フロッピー
ディスクドライブ、ＦＤ…フラッピーディスク、ｆｉｌ
ｅ Ｍ…ファイルメモリ、ＫＢ…キーボード、ＫＢＤＣ
…キーボードコントローラ、ＨＤＤ…ハードディスクド
ライブ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部端子から供給されたクロック信号と
   内部クロック信号とを比較する位相比較器と、かかる位
   相比較器の出力信号を直流化するループフィルタと、か
   かるループフィルタにより形成された制御電圧により単
   位のインバータ回路の信号遅延量が制御され、その発振
   信号に基づいて上記内部クロック信号が形成されるリン
   グオシレータと、外部から供給されたモード設定情報に
   基づいて上記リングオシレータの可変周波数範囲を変化
   させる切り替え回路とを備えたＰＬＬ回路と、上記内部
   クロック信号に同期して少なくともアドレス信号、制御
   信号及び書き込み信号の入力と、読み出し信号の出力と
   が制御される入出力インターフェイスを備えてなること
   を特徴とするダイナミック型ＲＡＭ。
2. 【請求項２】 外部端子から供給されたクロック信号と
   内部クロック信号とを比較する位相比較器と、かかる位
   相比較器の出力信号を直流化するループフィルタと、か
   かるループフィルタにより形成された制御電圧により単
   位のインバータ回路の信号遅延量が制御され、上記外部
   から供給されたクロック信号を遅延させる遅延回路と、
   外部から供給されたモード設定情報に基づいて上記遅延
   回路の可変遅延範囲を変化させる切り替え回路とを備え
   たＤＬＬ回路と、上記内部クロック信号に同期して少な
   くともアドレス信号、制御信号及び書き込み信号の入力
   と、読み出し信号の出力とが制御される入出力インター
   フェイスを備えてなることを特徴とするダイナミック型
   ＲＡＭ。
3. 【請求項３】 上記リングオシレータの可変周波数範囲
   又は遅延回路の可変遅延範囲を変化させる切り替え回路
   は、単位のインバータ回路の段数の切り替えにより行わ
   れものであることを特徴とする請求項１又は請求項２の
   ダイナミック型ＲＡＭ。
4. 【請求項４】 上記単位のインバータ回路の段数の切り
   替えは、モードレジスタにより設定されたＣＡＳレイテ
   ンシイに対応して内部回路により自動的に行われるもの
   であることを特徴とする請求項３のダイナミック型ＲＡ
   Ｍ。
5. 【請求項５】 上記位相比較器に入力される内部クロッ
   クは、外部端子から供給されたクロック信号を取り込む
   入力バッファに対応した遅延量を持つ遅延回路により遅
   延させられるものであることを特徴とする請求項１、請
   求項２、請求項３又は請求項４のダイナミック型ＲＡ
   Ｍ。