JPS6355797A - メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、メモリに於いて、アドレス・ラッチ回路に外
部人力アドレスを取り込むタイミングを制御する第２の
クロック（クロックφＢ）を発生　゛させ、且つ、該ア
ドレス・ラッチ回路に内部入力アドレス（リフレッシュ
入力）を取り込むタイミングを制御する第３のクロック
（クロックφＣ）を前記第２のクロックよりも遅れたタ
イミングで発生させる回路を備えることに依り、できる
限りロウ・アドレス・ストローブ信号ＲＡＳに対するコ
ラム・アドレス・ストローフ゛１言号ＣＡＳのセットア
ツプ時間を短く、即ち、殆ど零、或いは、負にすること
を可能とし、システムが高速化の面で充分な機能を発揮
できるようにした。

〔産業上の利用分野〕

本発明は、リフレッシュ動作に於けるアドレス・ラッチ
の動作タイミングを改変し、システム上で高速のアクセ
ス・タイムを実現するダイナミック・ランダム・アクセ
ス・メモリ　（ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａ
ｃｃｅｓｓ　　ｍｅｍｏｒｙ：ＤＲＡＭ）に関する。

〔従来の技術〕

第８図は２５６にビットＭＯ３（ｍｅ　ｔ　ａ　１ｏｘ
ｉｄｅ　　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＤＲＡＭの従
来例を説明する為の要部ブロック図を表している。

図に於いて、■は第１のクロック・ジェネレータ、２は
第２のクロ・ツク・ジェネレータ、３はライト・クロッ
ク・ジェネレータ、４はリフレッシュ・コントロール回
路、５はリフレッシュ・アドレス・カウンタ、６はコラ
ム側アドレス・バッファ、７はロウ側アドレス・バッフ
ァ、８はロウ・デコーダ、９はコラム・デコーダ、１０
はセンス増幅器及び入出力（Ｉｌｏ）ゲート、１１は２
５６にビット・メモリ・セル・アレイ、１２はデータ入
カバソファ、１３はデータ出力バッファ、１４は基十反
バイアス・ジェネレータ、ＲＡＳはロウ・アドレス伊ス
トローブ（ｒｏｗ　　ａｄｄｒｅｓｓｓｔｒｏｂｅ）信
号、ＣＡＳはコラム・アドレス・ストローブ（ｃｏｌｕ
ｍｎ　　ａｄｄｒｅｓｓｓｔｒｏｂｅ）信号、ＷＥはラ
イト・イネーブル信号、ＤＩＮはデータ入力信号、Ｉ）
ａｔはデータ出力信号をそれぞれ示している。

このＤＲＡＭに於いては、ロウ・アドレス信号とコラム
・アドレス信号は時分割的にそれぞれ対応するロウ側ア
ドレス・バッファ７若しくはコラム側アドレス・バッフ
ァ６に入力されてくる。

この場合、アドレス・バッファ６及び７に於いては、ア
ドレスをバッファすると共にアドレス・ラッチの役割も
果し、そして、このランチしたアドレスでロウ・デコー
ダ７やコラム・デコーダ６を動作させている。

第９図はアドレス・ラッチを行う回路を説明する為の要
部回路説明図を表し、第８図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。

図に於いて、ＡＬはアドレス・ラッチ回路、Ｎ１はアド
レス・ラッチ回路ＡＬの第１の入力接続点、Ｎ２はアド
レス・ラッチ回路ＡＬの第２の入力接続点、Ｑｌ乃至Ｑ
８はトランジスタ、ＣＵはリフレッシュ・アドレス・カ
ウンタ、φＬはアドレス・ラッチ回路を活性化するクロ
ック、Ａｎは外部入力アドレス（ＴＴＬレベル）、φＢ
はｌ入力アドレスを制御するクロック、φＣはリフレッ
シュ・アドレス入力（内部入力アドレス）を制御するク
ロック、Ｖｒｆは外部入力アドレスＡｎに対する基準レ
ベル（約１．５〔■〕）、Ｑｎは内部リフレッシュ・カ
ウンタで発生されるリフレッシュ・アドレス、Ｑｎはリ
フレッシュ・アドレスＱｎの相補データ、ＲＡｎはラン
チされたアドレス（ＭＯＳレベル）、ＲＡｎはアドレス
ＲＡｎの相補データ（ＭＯＳレベル）をそれぞれ示して
いる。

ここで、前記各トランジスタＱ１乃至Ｑ８について、そ
の機能を説明すると次の通りである。

■　トランジスタＱ１及びＱ３について読み出し時或い
は書き込み時に入力接続点Ｎ１に於ける電荷を外部アド
レス入力のデータに応じて放電させる。

■　トランジスタＱ６及びＱ８について読み出し或いは
書き込み時に入力接続点Ｎ２に於ける電荷を放電させ、
Ｔ　Ｔ　Ｌ人力の参照電圧を供給する。

■　トランジスタＱ２及びＱ４についてＣＢＲ（ＣＡＳ
　　ｂｅｆｏｒ　　ＲＡＳ）サイクル時に入力接続点Ｎ
１に於ける電荷をリフレッシュ・カウンタのデータＱｎ
に応じて放電させる。

■　トランジスタＱ５及びＱｌについてＣＢＲサイクル
時に入力接続点Ｎ２に於ける電荷をリフレッシュ・カウ
ンタのデータＱｎに応じて放電させる。

第１０図は第９図に関して説明した回路に於ける読み出
し或いは書き込み時に於ける動作波形図、また、第１１
図はＣＢＲリフレッシュ時に於ける動作波形図をそれぞ
れ表し、第８図及び第９図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとする。

図に於いて、ｔは時間（横軸）、■は電圧（縦軸）、φ
ＡはクロックφＢ及びφＣを発生させる為にロウ・アド
レス・ストローブ信号ＲＡＳの立ち下がりから一定の遅
延をもって出るクロック、“Ｌ”はロー・レベルをそれ
ぞれ示している。

第１２図はＣＢＲ判定回路及びクロックφＢ及びφＣ出
力回路の要部回路説明図を表し、第８図乃至第１１図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。

図に於いて、１５はロウ・アドレス・ストローブ信号入
力端子、１６はコラム・アドレス・ストローブ信号入力
端子、１７はロウ・アドレス・ストローブ・バッファ、
１９並びに２０はインバータ、Ｖｃｃは正側電源レベル
をそれぞれ示している。

第１３図は通常サイクル時にロウ・アドレス・ストロー
ブ信号ＲＡＳ及びコラム・アドレス・ストローブ信号Ｃ
ＡＳのタイミングを表すタイミング図である。

をそれぞれ示している。

第１４図はＣＢＲリフレッシュ時のロウ・アドレス・ス
トローブ信号ＲＡＳ及びコラム・アドレス・ストローブ
信号ＣＡＳのタイミングを表すタイミング図である。

図に於いて、ｔ　ｒｃｓはリフレッシュ・セットアツプ
時間、ｔ　ＦＣＭはりフレッシュ・ホールド時間をそれ
ぞれ示している。

さて、図示のＤＲＡＭに於いて、通常サイクル時に於け
る読み出し或いは書き込み動作（前者）とＣＢＲリフレ
ッシュ時の動作（後者）との主たる相違点を挙げると、
前者に於ける動作では、外部からロウ・アドレスを取り
込むようにし、その取り込みのタイミングとして、ロウ
・アドレス・ストローブ信号ＲＡＳが“Ｈ″レベルらＬ
”レベルに立ち下がる時点に於いて、コラム・アドレス
・ストローブ信号Ｕτゴが“Ｈ”レベルの状態にあるこ
と、また、後者に於ける動作では、ロウ・アドレス・ス
トローブ信号ＲＡＳが“Ｌ”レベルになるよりも前にコ
ラム・アドレス・ストローブ信号ＣＡＳを“Ｌ゛レベル
することで、このサイクルがリフレッシュであることを
リフレッシュ・コントロール回路に伝え、内部で発生さ
せたアドレスを用いてリフレッシュを行っていることで
ある。

第８図乃至第１４図を参照しつつ従来例の動作について
詳細に説明する。

（１）通常サイクル時の読み出し或いは書き込み動作 第１０図に見られるように、コラム・アドレス・ストロ
−７’信号ＣＡ　Ｓがハイ・レベル（“Ｈルベル）の状
ａにしておき、ロウ・アドレス・ストローブ信号ＲＡＳ
を″Ｌ″レベルに降下させ、それから、所定時間の遅延
をもたせてクロックφＡを立ち上げる。

このクロックφＡは、前記“Ｌ”レベルに立ち下がった
ロウ・アドレス・ストローブ信号ＲＡＳを第１２図に見
られるロウ・アドレス・ストローブ信号入力端子１５を
介してロウ・アドレス・ストローブ・バッファ１７に入
力し、そこで所要遅延時間後に発生させるようにしてい
る。

そのようにして発生させたクロックφＡは、クロックφ
Ｂ及びφＣ出力回路に入力され、該出力回路からはクロ
ックφＢが出力され、そのクロックφＢは第９図に見ら
れるトランジスタＱ１及びＱ６のゲートに入力される。

尚、ここで、前記出力回路からクロックφＣが出力され
ずにクロックφＢが出力される理由は、入力端子１６に
入力されているコラム・アドレス・ストローブ信号ＣＡ
Ｓが“Ｈ”レベルになっていて、クロックφＣを出力す
る側のインバータに於けるドライバであるトランジスタ
をオンに、また、クロックφＢを出力する側のインバー
タに於けるドライバであるトランジスタをオフにしてい
るからである。

アドレス・ラッチ回路ＡＬは第９図に見られる第１の入
力接続点Ｎ１及び第２の入力接続点Ｎ２を二つの入力端
子とするフリップ・フロップ回路と考えて良く、そして
、トランジスタＱ１乃至Ｑ８は、該フリップ・フロップ
回路に於ける電荷を放電させる電流パスを構成するもの
である。

例えば、第１の入力接続点Ｎ１は、トランジスタＱ１及
びＱ３、或いは、トランジスタＱ２及びＱ４のいずれか
の電流パスで接地と接続され、また、第２の入力接続点
Ｎ２は、トランジスタＱ５及びＱ７、或いは、トランジ
スタＱ６及びＱ８のいずれかの電流バスで接地と接続さ
れるようになっていて、第１の入力接続点Ｎ１に対する
電流、イスは所定データが人力されて閉路構成されるも
のとすると、第２の入力接続点Ｎ２に対する電流パスは
該所定データの相補データ或いは参照データである基準
レベルＶｒｆで閉路構成されるものである。

さて、前記したように、クロックφＢがトランジスタＱ
１及びＱ６のゲートに入力された場合、当然、それ等は
オンになる。

今、外部入力アドレスＡｎを取り込もうとしているので
、トランジスタＱ３のゲートには、その外部入力アドレ
スＡｎを印加するようにしておけば、それが“Ｈ”レベ
ルか“Ｌ”レベルかに依ってトランジスタＱ３の伝達コ
ンダクタンスｇ、は相違し、また、これに対して、相補
側に於けるトランジスタＱ８のゲートに対しては外部入
力アドレスＡｎの″Ｈ″レベルとＬ”レベルの中間レベ
ルである基準レベル■、を印加して電荷を放電させるよ
うにしているから、トランジスタＱ１及びＱ３を介して
の放電の量とトランジスタＱ６及びＱ８を介してのそれ
とは相違するので、それに応じてアドレスは正しくラッ
チされる。即ち、外部アドレスがアドレス・ラッチ回路
ＡＬに取り込まれるものである。尚、この場合、クロッ
クφＣは出ていないので、トランジスタＱ２及びＱ５は
オフになっている。

（２１ＣＢＲリフレッシュ時の動作 リフレッシュ時には、外部からのアドレスを取り込むこ
とはせずに、内部カウンタのアドレスを用いる。

この場合、第１２図に見られるＣＢＲ判定回路に於いて
、クロックφＡがクロックφＢ及びφＣ出力回路に入力
されると、該出力回路からはクロックφＣが出力される
。

その理由は、第１１図に見られるように、ロウ・アドレ
ス・ストローブ信号ＲＡＳが立ち下がる前にコラム・ア
ドレス・ストローブ信号ＣＡＳが立ち下がっていて、そ
れが第１２図に見られるコラム・アドレス・ストローブ
信号入力端子１６に入力されていることに依る。

さて、そのクロックφＣは第９図に見られるトランジス
タｑ２及びＱ５のゲートに入力される。

トランジスタＱ２と直列接続されているトランジスタＱ
４はカウンタＣＵからのリフレッシュ用カウンタ・アド
レスＱｎが入力されることに依ってオンとなり、また、
トランジスタＱ５と直列接続されているトランジスタＱ
７はリフレッシュ用カウンタ・アドレスＱｎの相補デー
タＱｎが入力されてオンとなり、それぞれ第１の入力接
続点Ｎ１或いは第２の入力接続点Ｎ２からアドレス・ラ
ッチ回路ＡＬの電荷を放電させる。

これに依り、アドレス・ラッチ回路ＡＬには内部のカウ
ンタＣＵからのアドレスが取り込まれたことになる。

前記（１）及び（２）に説明したようにデータのサンプ
リングを行った後、ラッチされたデータは、アドレス・
ラッチ回路ＡＬにクロックφＬが入力されてから、相補
データＲＡｎ或いはＲＡｎとして最終的に出力される。

〔発明が解決しようとする問題点〕

前記説明したようなＣＢＲリフレッシュ機能は６４にビ
ン）ＤＲＡＭが現れた際にその萌芽が見られ、２５６に
ビットＤＲＡＭに於いて一般化した。

ところで、ＤＲＡＭにそのような動作を行わせる為には
、第１２図に見られるインバータ１９及び２０の動作時
間分だけ、コラム・アドレス・ストローブ信号ＣＡＳを
ロウ・アドレス・ストローブ信号ＲＡＳに対して先にセ
ットすることが必要である。

因に、通常サイクル時に於けるロウ・アドレス・ストロ
ー−７’信号ＲＡＳとコラム・アドレス・ストローブ信
号ＣＡＳのタイミングは、第１３図に見られるように、
ロウ・アドレス・ストローブ信号ＲＡＳが立ち下がる前
にコラム・アドレス・ストローブ信号ＣＡＳを立ち上げ
ておかなければならず、その時間としては１０〜２０（
ｎｓ）が必要である。

これに対し、ＣＢＲリフレッシュ時に於いては、第１４
図に見られるように、ロウ・アドレス・ストローブ信号
ＲＡＳが立ち下がる前にコラム・アドレス・ストローブ
信号ＣＡＳを立ち下げて待機していなければならなず、
その時間と己では、前記したように、第１２図に見られ
るインバータが動作することに依る遅延時間分を必要と
する。

現在、ＤＲＡＭは非常に高速化されてはいるが、更に速
くなれば好ましいことは勿論である。然しなから、前記
したようなタイミング関係が存在することから、その高
速ＤＲＡＭの性能をシステム上で充分に発揮することが
できない状態にある。

即ち、ロウ・アドレス・ストローブ信号ＲＡＳは、シス
テムの上で決まってしまう最も早期のクロックであるが
、ＣＢＲリフレッシュ動作では、その最も早期のクロッ
クよりも前にコラム・アドレス・ストローブ信号ＣＡＳ
の入力を行うことが必要とされるのであるから、種々と
困難な問題が発生する。

例えば、コラム・アドレス・ストローブ信号ＣＡｓを入
力しようとする場合、それを“Ｉ（”レベルで人力する
か、“Ｌ”レベルで入力するか、ＣＰＵ（ｃｅｎｔｒａ
ｌ　　ｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）側から見た場合
、未だ、判定がついていない状態にある。

そのような判定をつけてからコラム・アドレス・ストロ
ーブ信号ＣＡＳを入力しようとするのであれば、全体的
に、例えば５０（ｎＳ）程度遅らせて動作させることが
必要になる。

然しなから、そのようなことでは、システムが充分な性
能を発揮することができないので、できる限りロウ・ア
ドレス・ストローブ信号ＲＡＳに対するコラム・アドレ
ス・ストローブ信号ＣＡＳのセットアツプ時間を短くす
るか、若しくは零、好ましくは負にしたい旨の要求がな
されている。

また、前記説明した従来のＣＢＲ判定回路は、ロウ・ア
ドレス・ストローブ信号ＲＡ　Ｓ　／’ｌ＜“Ｈ″レベ
ル状態でも動作しなければならず、スタンバイ電流を流
すことが必要であるが、低消費電力化の面から、このよ
うなスタンバイ電流を流さないで済むようにしたい旨の
要求もなされている。

本発明は、そのような諸要求に応えようとするものであ
る。

〔問題点を解決するための手段〕

本発明者らが、ＣＢＲリフレッシュ動作について、若干
の考察を試みた結果を記述すると次の通りである。

通常、ＣＢＲリフレッシュ時には、ＤＲＡＭから外部に
対しては、アクセスの結果を何も出力しない。従って、
通常サイクル時のアクセスと比較すると、その重要度は
低下したものと゛考えて良い筈であり、そうであるなら
ば、その動作は遅くても構わない。

このようなことから、クロックφＢは、できるだけ早期
に立ち上げたいが、余り早く立ち上げても、第１２図に
見られるインバータに依る遅延時間より前になってしま
うとＣＢＲ判定に誤りを生ずることになる。これは、ク
ロックφＢ及びφＣが立ち上がるタイミングが固定化さ
れているからであり、そのままでは、現在以上の高速化
は無理である。

従って、ＣＢＲリフレッシュ時のみアドレスのデータ取
り込みを遅くしても良いのではないか、との考えに到達
した。即ち、クロックφＢのみは早期に立ち上げるよう
にし、クロックφＣは何れの動作モードであるのかが充
分に判った後で立ち上げるようにすれば良い。

そのようにするには、当然、その目的を達成できる回路
が考えられなければならない。

従来は、前記説明したように、クロックφＢとφＣとは
、ロウ・アドレス・ストローブ信号ＲＡＳが立ち下がっ
てから同一遅延時間を経て発生させ、ラッチ・データの
取り込みを行っていたが、ロウ・アドレス・ストローブ
信号ＲＡＳから見たクロックφＢとφＣとの立ち上げ遅
延時間を異なったものとすれば、通常サイクルのアクセ
ス速度を犠牲にすることなく、ロウ・アドレス・ストロ
ーブ信号ＲＡＳに対するコラム・アドレス・ストローブ
信号ＣＡＳのセットアツプ・タイムを零或いは負にする
ことが可能である。

そこで、本発明に依るメモリは、ロウ・アドレスの取り
込みを制御する第１の制御信号（ロウ・アドレス・スト
ローブ信号）及びコラム・アドレスの取り込みを制御す
る第２の制御信号（コラム・アドレス・ストローブ信号
）で制御されるＤＲＡ　Ｍであって、ロウ・アドレス・
ストローブ信号（例えばロウ・アドレス・ストローブ信
号ＲＡＳ）の立ち下がりから一定の遅延時間をもって発
生される第１のクロック（例えばクロックφＡ）を要素
として発生され通常の読み出し及び書き込みサイクルで
アドレス・ラッチ回路（例えばアドレス・ラッチ回路Ａ
Ｌ）に外部入力アドレス（例えば外部入力アドレスＡｎ
）を取り込むタイミングを制御する第２のクロック（例
えばクロックφＢ）と、同じく前記第１のクロックを要
素とし且つ前記第２のクロックよりも遅いタイミングで
発生され内部リフレッシュ・サイクルでアドレス・ラッ
チ回路にリフレッシュ用内部入力アドレス（例えばリフ
レッシュ用内部入力アドレスＱｎ及びその相補データＱ
ｎ）を取り込むタイミングを制御する第３のクロック（
例えばクロックφＣ）とをそれぞれ発生させる回路が含
まれ、第１及び第２の入力信号（クロックφＢ及びφＣ
）の時間差を利用して通常の読み出し及び書き込みサイ
クルと内部アドレスに依るリフレッシュ（ＣＢＲリフレ
ッシュ）サイクルの各動作モードで動作し得る構成にな
っている。

〔作用〕

そのような手段を採ることに依り、できる限りロウ・ア
ドレス・ストローブ信号ＲＡＳに対するコラム・アドレ
ス・ストローブ信号ＣＡＳのセットアツプ時間を短く、
即ち、殆ど零、或いは、負にすることが可能となり、シ
ステムが高速化の面で充分な機能を発揮できるようにな
った。

〔実施例〕

第１図は本発明一実施例に於けるクロック発生回路の要
部ブロック図を表し、第８図乃至第１４図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。

図に於いて、ＣＡＳはロウ・アドレス・ストローブ信号
ＲＡＳがＬ”レベルである場合に活性化されるバッファ
に依ってコラム・アドレス・ストローブ信号ＣＡＳを反
転して発生させたクロック、φＸはクロックＣＡＳを反
転したクロックをそれぞれ示している。

第２図は本発明一実施例に於けるアドレス・ラッチを行
う回路を説明する為の要部回路説明図を表し、第１図及
び第８図乃至第１４図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。　　　
゛ 図に於いて、１８は外部入力アドレスＡｎの入力端子、
Ｑ９乃至Ｑ１２はトランジスタをそれぞれ示している。

ここで、前記各トランジスタＱ９乃至Ｑ１２について、
その機能を説明すると次の通りである。

■　トランジスタＱ９について 読み出し時或いは書き込み時に外部入力アドレスＡｎを
取り込む為のゲートの役目を果たす。

■　トランジスタＱＩＯについて 読み出し時或いは吉き込み時に基準レベルＶｒｆを取り
込む為のゲートの役目を果たす。

■　トランジスタＱｌｌについて ＣＢＲサイクル時に内部アドレスを取り込む為のゲート
の役目を果たす。

■　トランジスタＱ１２について ＣＢＲサイクル時に内部アドレス相補データを取り込む
為のゲートの役目を果たす。

第３図は第１図に関して説明した回路に於ける読み出し
或いは書き込み時に於ける動作波形の線図、また、第４
図はＣＢＲリフレッシュ時に於ける動作波形の線図をそ
れぞれ表し、第１図及び第２図、第８図乃至第１４図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。

第１図乃至第４図を参照しつつ本発明一実施例の動作に
ついて詳細に説明する。

本実施例に於いて、ロウ・アドレス・ストローブ信号入
力端子１５からロウ・アドレス・ストローブ信号ＲＡＳ
を入力し、適当なインバータの列を介して遅延時間をも
たせてからクロックφＡを発生させる点は第１２図に関
して説明した従来例と変わりない。

これに対し、コラム・アドレス・ストローブ信号入力端
子１６に入力されるコラム・アドレス・ス［・ローブ信
号ＣＡＳは、ロウ・アドレス・ストローブ信号ＲＡＳが
入力されて活性化されるバッファの動作に依り、内部的
なりロックＣＡＳを発生させる。

このクロックＣＡＳは、コラム・アドレス・ストローブ
信号ＣＡＳを反転したものであるが、ロウ・アドレス・
ストローブ信号ＲＡＳが出なければ同じく出ないように
組まれた論理の制御下にあり、そして、クロックφＡが
立ち上がる前に立ち上がるようになっていて、勿論、コ
ラム・アドレス・ストローブ信号ＣＡＳが“Ｈ″レベル
あれば“Ｌ″レベルある。

さて、本実施例に依り、通常サイクル時にクロックφＢ
を発生させる場合について説明する。

このクロックφＢは、前記説明したようにして発生させ
たクロックφＡとクロックＣＡＳを反転させたクロック
φＸとの論理をとることに依って発生させている。

即ち、アンド（ＡＮＤ）ゲートに“Ｈ”レベルのクロッ
クφＸが入力されていて、クロックφＡが“Ｈ”レベル
になるとクロックφＢが“Ｈ”レベルになって送出され
るものである。

換言すると、通常サイクル時には、コラム・アドレス・
ストローブ信号ＣＡＳは“Ｈ”レベルにあり、これに対
応するクロックＣＡＳは直流的にはＬ”レベルになって
いるので、そのクロックＣＡＳを入力とするインバータ
の出力であるクロックφＸは“Ｈ”レベルになって待機
している状態にあり、そこへクロックφＡが入力されて
くれば、そのタイミングでクロックψＢが出てゆくこと
になる。

次に、本実施例に依り、ＣＢＲリフレッシュ時にクロッ
クφＣを発生させる場合について説明する。

この場合には、第１図からも明らかなように、クロック
φＡとクロ・ツクＣＡＳとのＡＮＤを採ってクロツタφ
Ｃを発生させている。

クロックφＡの立ち上がり開始は、クロックＣＡＳの立
ち上がり開始よりも遅いのであるが、最終的には、立ち
上がり時間が遅いクロックＣＡＳの方が時間を決め、そ
のタイミングでクロックφＣが出るようになっているも
のである。その理由は、通常、クロックＣＡＳの配線は
種々なところに用いられるので重い負荷が課されている
状態にある為、クロックＣＡＳの立ち上がりは非常に緩
慢であり、その結果、クロックφＣが出るタイミングは
クロックＣＡＳに依って決められるのである。

要するに、本発明に於いては、コラム・アドレス・スト
ローブ信号ＣＡＳをバッファリングするＡＮＤゲートと
ロウ・アドレス・ストローブ信号ＲＡＳの遅延時間を作
るインバータとに於ける遅延時間の差を利用してクロッ
クφＢとφＣとの間に於いて立ち上がり時間に差を設け
ているものであり、そして、その時間差をもって、第２
図に見られるアドレス・ラッチ回路のデータ取り込みの
為のゲートを開くようにしているものであり、そのデー
タ取り込みの具体的動作に関しては従来技術と同様であ
る。

即ち、通常サイクル時では、クロックφＢを印加するこ
とでトランジスタＱ９及びＱＩＯをオンとし、アドレス
・ラッチ回路ＡＬに外部人力アドレスＡｎ及びその外部
入力アドレスＡｎの中間レベルの電圧（約１．５　（Ｖ
）程度）である基土レベル■、を入力し、その差電圧を
クロックφＬが入力された際に増幅してランチ・アドレ
スＲＡｎ及びＲＡｎとして送出するよ゛うにしている。

尚、本実施例では、アドレス・ラッチ回路を活性化する
クロックφＬは、第１図に見られるように、クロックφ
ＢとクロックφＣとのオア（ＯＲ）を採って作り、デー
タ取り込みからラッチの動作までを通常サイクル時とＣ
ＢＲリフレッシュ時とで動作タイミングを同一とし、ア
ドレス・ラッチ回路Ａ　Ｌの安定動作を期している。

また、Ｃ，ＢＲソリフレッシュ時於いては、クロックφ
Ｃを印加することでトランジスタＱｌｌ及びＱ１２をオ
ンとし、アドレス・ラッチ回路ＡＬにリフレッシュ用カ
ウンタ・アドレス９　ｎ及びその相補データＱｎを入力
し、前記同様、クロックφＬが入力された際にラッチ・
アドレス・データを送出するようにしている。

ところで、前記説明した実施例は、主としてｎチャネル
型トランジスタを用いて論理回路を構成し、正論理で動
作するようにしているが、０ＭＯ３（ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ　　ｍｅｔａｌｏｘｉｄｅ　　ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）で論理回路を構成すると、正論理で動
作するようにも負論理で動作するようにもでき、そして
、負論理の方が性能は向上する。

第５図は０ＭＯ３に依る負論理で構成した実施例の要部
回路説明図を表し、第１図乃至第４図及び第８図乃至第
１４図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。

図に於いて、ＡＥはロウ・アドレス・ストローブ信号Ｒ
ＡＳを立ち下げることに依ってアドレス・バ・ノファを
活性化する為のクロック、ノ〜ＬＥはクロックφＢ及び
φＣを発生させるクロック、Ｑ１３乃至Ｑ１６はトラン
ジスタ、１９はアドレス・バッファをそれぞれ示してい
る。

前記トランジスタＱ１３乃至Ｑ１６は、ｎチャネルＭＯ
Ｓトランジスタのソース側にクロックφＡが入力され、
ゲート側には第９図に見られる入力接続点Ｎ１及びＮ２
と同様な入力接続点Ｎ１及びＮ２を有するＣＭＯＳイン
バータを構成している。

第６図は第５図に関して説明した回路に於ける読み出し
或いは書き込み時に於ける動作波形図、また、第７図は
ＣＢＲリフレッシュ時に於ける動作波形図をそれぞれ表
し、第１図乃至第５図、第８図乃至第１４図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。

第５図乃至第７図を参照しつつ本発明に於ける第２の実
施例の動作について説明する。

さて、本実施例に於けるクロックＡＥはロウ・アドレス
・ストローブ信号ＲＡＳの立ち下がりから所要段数のイ
ンバータを経て作られたクロックであり、これでアドレ
ス・バッファ１９を動作させている。

クロックＡＥはクロックφＡが立ち下がる前に立ち下が
り、それ依ってアドレス・バッファ１９が動作開始し、
それと同時に、他のクロックの発生も開始されるもので
あり、図示されているように、クロックφＡは、クロッ
クＡＥの立ち下がりから２段のインバータを経て立ち下
がるようになっている。

さて、アドレス・バッファ１９に於いては、外部入力ア
ドレスＡｎをクロックＡＥのタイミングで増幅し、ＴＴ
Ｌレベルの電圧を例えば５〔Ｖ〕スイングするＭＯＳレ
ベルの電圧であるクロックＡに変換し、そのクロックＡ
及び相補データτをアドレス・ラッチ回路ＡＬに入力し
ている。

また、にれとはｙＪ１１４こ、コラム・アドレス・スト
ローブ信号ＣＡＳ入力のＴＴＬレベルをＭＯＳレベルに
変換して得たクロックＣＡＳを、ノア（ＮＯＲ）ゲート
を介し最終的にクロックφＢを作るトランジスタＱ１３
及びＱ１４からなるＣ　Ｍ　ＯＳインバータに入力し、
そして、同じクロックＣＡＳを、クロックＡＬＥで１段
のインバ′−夕を通して制御されるゲートを介し最終的
にクロックφＣを作るトランジスタＱ１５及びＱ１６か
らなるＣＭＯＳインバータに入力している。尚、ここで
用いたクロックＣＡＳを発生させるには、第１図に関し
て説明したようなコラム・アドレス・ストローブ信号Ｃ
ＡＳからクロックＣＡＳを作った回路と同様な回路を用
いることができる。

図示の二つのＣＭＯＳインバータは、それぞれ第１の入
力接続点Ｎ１及び第２の入力接続点Ｎ２を備え、また、
クロックφＡが入力されるようになっていて、それ自体
、負論理のＡＮＤ回路であり、それに依りクロックφＢ
及びφＣを発生させている。

即ち、第１の接続点Ｎ１が“Ｈ”レベルの状態にあり、
そこでクロックφＡが“Ｈ″レベルら”Ｌ″レベル立ち
下がったとすると、クロックφＢも同様に降下する。ま
た、第１の接続点Ｎ１が“Ｌ”レベルのままであると、
クロックφＢは“Ｈ”レベルを維持する。

要するに、クロックφＡのタイミングでクロックφＢ及
びφＣの何れを出すのか、第１の入力接続点Ｎ１及び第
２の入力接続点Ｎ２に於ける電圧を制御することで決め
ているものであり、この場合、第１の入力接続点Ｎ１が
“Ｈ６レベルであればクロックφＢが送出され、逆に、
第２の入力接続点Ｎ２が“Ｈ”レベルであればクロック
φＣが送出される。通常、クロックＣＡＳは急速に立ち
上がらないので、第２の入力接続点Ｎ２が“Ｈ”レベル
になるのは遅く、従って、クロックφＣはクロックφＢ
よりも遅く立ち下がることになる。

そのように、クロックφＡからのタイミングを異にする
クロックφＢ或いはφＣでアドレスのデータをアドレス
・ラッチ回路ＡＬに於いてラッチし、クロックφＬのタ
イミングで前記ラッチされたアドレスＲＡｎ及びその相
補データＲＡｎを送出するようにしている。

〔発明の効果〕

本発明に依るメモリに於いては、アドレス・ラッチ回路
に外部入力アドレスを取り込むタイミングを制御するク
ロックφＢを発生させ、且つ、該アドレス・ラッチ回路
に内部入力アドレス（リフレッシュ入力）を取り込むタ
イミングを制御するクロックφＣを前記クロックφＢよ
りも遅れたタイミングで発生させる回路を備えた構成に
なっている。

このような構成を採ることに依り、アクセス時間を遅く
することなく、ロウ・アドレス・ストローブ信号ＲＡＳ
に対するコラム・アドレス・ストローブ信号ＣＡＳのセ
ットアンプ時間を十分に短く、即ち、殆ど零、或いは、
負にすることを可能とし、システムが高速化の面で充分
な機能を発揮でき、また、コラム・アドレス・ストロー
ブ信号ＣＡＳの状態を検出するスタティック・インバー
タが不要であるから、ロウ・アドレス・ストローブ信号
ＲＡＳが“Ｈ”レベルである待機時に於ける消費電力の
増大が防止される。

【図面の簡単な説明】

第１図は本発明一実施例に於けるクロック発生回路を説
明する為の要部ブロック図、第２図は同じ〈実施例に於
けるアドレス・ラッチ回路を説明する為の要部回路説明
図、第３図は同じ〈実施例に於ける通常サイクル時の動
作波形を説明する為の波形図、第４図は同じ〈実施例に
於けるＣＢＲリフレッシュ時の動作波形を説明する為の
波形図、第５図はＣＭＯ３に依る負論理で構成した本発
明の第２の実施例を説明する為の要部回路説明図、第６
図は前記第２の実施例に於ける通常サイクル時の動作波
形を説明する為の波形図、第７図は前記第２の実施例に
於けるＣＢＲリフレッシュ時の動作波形を説明する為の
波形図、第８図は２５６にビットＤＲＡＭに於ける従来
例の要部ブロック図、第９図は従来のアドレス・ラッチ
を行う回路を説明する為の要部回路説明図、第１０図は
従来例の通常サイクル時に於ける動作波形を説明する為
の波形図、第１１図は従来例のＣＢＲリフレッシュ時に
於ける動作波形を説明する為の波形図、第１２図は従来
のＣＢＲ判定回路及びクロックφＢ、φＣ出力回路の要
部回路説明図、第１３図は従来例の通常サイクル時に於
けるＲＡＳ及びＣＡＳのタイミングを説明する為の波形
図、第１４図は従来例のＣＢＲリフレッシュ時に於ける
ＲＡＳ及びＣＡＳのタイミングを説明する為の波形図を
それぞれ表している。 図に於いて、１５はロウ・アドレス・ストローブ信号入
力端子、１６はコラム・アドレス・ストローブ信号入力
端子、１８は外部入力アドレスＡｎの入力端子、ＲＡＳ
はロウ・アドレス・ストローブ信号、ＣＡＳはコラム・
アドレス・ストローブ信号、φＡはクロックφＢ及びφ
Ｃを発生させる為のクロック、φＢは外部入力アドレス
を制ｊ１■するクロック、φＣはリフレッシュ人力（内
部入力アドレス）を制御するクロック、“Ｈ”はハイ・
レベル　ｕ　Ｌ　１１はロー・レベル、■ｃｃは正側電
ｔＡレベル、ＣＡＳはロウ・アドレス・ストローフ信号
ＲＡＳが“Ｌ”レベルである場合に゛活性化されるバッ
ファに依ってコラム・アドレス・ストロープ信号ＣＡＳ
を反転して発生させたクロック、φＸはクロックＣＡＳ
を反転したクロック、Ｑ９乃至Ｑ１２はトランジスタ、
ＡＬはアドレス・ラッチ回路、Ｎ１はアドレス・ラッチ
回路ＡＬの第１の入力接続点、Ｎ２はアドレス・ラッチ
回路ＡＬの第２の入力接続点、φＬはアドレス・ラッチ
回路を活性化するクロック、Ａｎは外部入力アドレス、
■、、ｒは外部入力アドレスＡｎに対する基準レベル（
約１．５　（Ｖ））、Ｑｎは内部リフレッシュ・カウン
タの出力、Ｑｎは内部リフレッシュ・カウンタの出力Ｑ
ｎの相補データ、ＲＡｎはラッチされたアドレス、ＲＡ
ｎはアドレスＲＡｎの相補データ（ＭＯＳレベル）をそ
れぞれ示している。 特許出願人　　　富士通株式会社（外Ｉ名ン代理人弁理
士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 ロウ・アドレス・ストローブ信号の立ち下がりから一定
   の遅延時間をもって発生される第１のクロックを要素と
   して発生され通常の読み出し及び書き込みサイクルでア
   ドレス・ラッチ回路に外部入力アドレスを取り込むタイ
   ミングを制御する第２のクロックと 同じく前記第１のクロックを要素とし且つ前記第２のク
   ロックよりも遅いタイミングで発生され内部リフレッシ
   ュ・サイクルでアドレス・ラッチ回路にリフレッシュ用
   内部入力アドレスを取り込むタイミングを制御する第３
   のクロックと をそれぞれ発生させる回路 が含まれてなることを特徴とするメモリ。