KR100552655B1 - 반도체 기억 소자의 파워 업 회로 및 그 보상 방법 - Google Patents

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Abstract

본 발명은 필요에 따라 파워 업 신호를 소정 기간 연장시켜 출력할 수 있는 파워 업 회로를 제공함에 목적이 있다.
상기 목적을 달성하기 위한 파워 업 회로는, 반도체 기억 소자에 있어서, 외부 전원 전압을 분압시키는 분압부; 상기 외부 전원 전압을 이용하여 소정 기간 동안 상기 분압부로부터 출력되는 전압을 제어할 수 있는 제어 신호를 발생시키기 위한 지연제어부; 및 상기 제어 신호를 이용하여 소정 기간 지연된 파워 업 신호를 발생시킬 수 있는 신호발생부를 포함한다.
파워 업 신호, 패스트 파워 인에이블 모드, 지연 제어, 반도체 기억 소자

Description

반도체 기억 소자의 파워 업 회로 및 그 보상 방법{POWER UP CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE AND ITS COMPENSATION METHOD}
도 1은 정상적인 파워 인에이블 시퀀스 다이어그램,
도 2 및 도 3은 비정상적 파워 인에이블 시퀀스 다이어그램,
도 4는 종래기술에 따른 파워 업 회로,
도 5는 외부 전원 전압의 상승 비율 대비 파워 업 신호전압의 상승 비율을 나타낸 그래프,
도 6은 본 발명의 제1 실시예에 따른 파워 업 회로,
도 7은 본 발명의 제2 실시예에 따른 파워 업 회로,
도 8은 본 발명의 제3 실시예에 따른 파워 업 회로.
* 도면의 주요 부분에 대한 설명 *
610, 710, 810: 분압부
620, 720, 820: 지연제어부
630, 730, 830: 신호발생부
본 발명은 반도체 기억 소자의 반도체 기억 소자에서의 파워 업 보상에 관한 기술로서, 구체적으로는 반도체 기억 소자에 사용되는 전원을 신속하게 정상화할 수 있도록 보상하는 기술에 관한 것이다.
도 1의 정상적인 파워 인에이블 시퀀스 다이어그램을 참조하면, 일반적으로, 반도체 기억 소자에서 내부 회로의 초기화(130, Internal level Initialization)는 정상 동작(Normal Operation)시 파워 인에이블(110, Power Enable)을 완료한 후 파워 업 인에이블(120, Power Up Enable) 전에 완료한다. 따라서, 종래 기술에서는, 파워를 느리게 인에이블시키는 경우(Slow Power Enable), 내부 회로의 초기화(130)를 파워 업 인에이블(120) 전에 완료시킨다.
그러나, 도 2 및 도 3의 비정상적 파워 인에이블 시퀀스 다이어그램을 참조하면, 종래 기술은 파워를 빠르게 인에이블시키는 경우(Fast Power Enable), 파워 업 인에이블(220, 320)전에 내부 회로를 초기화(240, 340)하는 것을 완료하지 못해 오류가 발생하게 된다. 즉, 패스트 파워 인에이블 모드(Fast Power Enable)에서는 외부 전원 전압(VEXT)이 적절한 값으로 상승하여 내부 회로를 초기화시키기 전에 파워 업 신호(Power Up)가 미리 상승하기 때문에 오류가 발생한다.
참고로, 도 4는 종래 기술에 따른 파워 업 회로로서, 노드 A(Node A)의 전위에 따라 파워 업 신호(Power Up)가 발생한다. 여기서 노드 A(Node A)의 전위를 결 정하는 1차적 요인(Factor)은 외부 전원 전압(VEXT)과 접지전압 사이에 직렬 연결된 저항 R1, R2(401, 402)의 저항 비에 의해 노드 B(Node B)에 걸리는 분압전압이며, 2차적 요인(Factor)은 MOS형 저항(404, MOS Type Resistance)값의 변화이다. 이와 같이 종래 기술의 회로에 따르면 파워 업 신호(Power Up)의 증가량을 시간에 따라 변화시킬 수 없기 때문에 위와 같은 오류를 제거할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 필요에 따라 파워 업 신호를 소정 기간 연장시켜 출력할 수 있는 파워 업 회로 및 그 보상 방법을 제공함에 목적이 있다.
상기 목적을 달성하기 위한 파워 업 회로는, 반도체 기억 소자에 있어서, 외부 전원 전압을 분압시키는 분압부; 상기 외부 전원 전압을 이용하여 소정 기간 동안 상기 분압부로부터 출력되는 전압을 제어할 수 있는 제어 신호를 발생시키기 위한 지연제어부; 및 상기 제어 신호를 이용하여 소정 기간 지연된 파워 업 신호를 발생시킬 수 있는 신호발생부를 포함한다.
바람직하게는, 상기 지연제어부는, 인가되는 상기 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생부; 및 상기 제어전압발생부에서 발생된 제어전압에 제어되어 스위칭되는 제 1 스위칭부를 포함한다.
바람직하게는, 상기 제어전압발생부는, 제1 노드; 일측은 상기 외부 전원 전압단에 연결되고, 타측은 상기 제1 노드에 연결되는 커패시터; 및 일측은 상기 제1 노드에 연결되고, 타측은 접지 전압단에 연결되는 저항으로 구성된다.
바람직하게는, 상기 분압부는, 일측에 상기 외부 전원 전압을, 타측에 접지전압을 인가받아 저항비에 따라 외부 전원 전압을 분압하여 출력하기 위한 직렬연결된 제1 및 제2 저항으로 구성된다.
바람직하게는, 상기 제1 스위칭부는, 상기 제1 노드에 인가되는 전위에 제어되어 상기 분압부로부터 출력되는 전압을 제어할 수 있는 모스 트랜지스터로 구성된다.
바람직하게는, 상기 신호발생부는, 제2 노드; 상기 분압부로부터 출력되는 전압에 제어되고, 일측은 상기 제2 노드에, 타측은 접지전압단에 연결되는 제2 스위칭부; 및 일측은 상기 외부 전원 전압단에, 타측은 상기 제2 노드에 연결되는 저항으로 구성된다.
바람직하게는, 상기 신호발생부 내 저항은, 모스 타입 저항으로 구성된다.
바람직하게는, 상기 지연제어부는, 인가되는 상기 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생부; 상기 제어용 전압에 제어되어 외부 전원 전압을 상기 분압부에 공급하기 위한 제1 스위칭부를 포함한다.
바람직하게는, 상기 분압부는, 제1 노드; 및 일측에 상기 외부 전원 전압을, 타측에 접지전압을 인가받아 저항비에 따라 외부 전원 전압을 분압하여 상기 제1 노드로 출력하기 위한 직렬연결된 제1 및 제2 저항을 포함한다.
바람직하게는, 상기 지연제어부는, 상기 분압부 내 제2 저항에 걸리는 제2 저항 전압에 제어되면서 상기 외부 전원 전압을 상기 제1 노드에 공급하기 위한 전원보상부를 더 포함한다.
바람직하게는, 상기 제어전압발생부는, 제2 노드; 일측은 상기 외부 전원 전압단에 연결되고, 타측은 상기 제2 노드에 연결되는 커패시터; 및 일측은 상기 제2 노드에 연결되고, 타측은 접지 전압단에 연결되는 저항을 포함한다.
바람직하게는, 상기 지연제어부는, 상기 제어용 전압에 제어되어 상기 분압부로부터 출력되는 전압을 제어할 수 있는 제2 스위칭부를 더 포함한다.
또한, 본원의 제2 발명에 따른 파워 업 보상 방법은, 반도체 기억 소자에 있어서, 외부 전원 전압을 분압하여 분압 전압을 출력하는 분압 단계; 인가되는 상기 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생단계; 및 상기 제어용 전압에 제어되어 상기 분압 전압의 출력을 방지하기 위한 출력 방지 신호를 발생시키는 방지신호발생단계를 포함한다.
또한, 본원의 제3 발명에 따른 파워 업 보상 방법은, 반도체 기억 소자에 있어서, 인가되는 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생단계; 상기 제어용 전압에 제어되어 상기 외부 전원 전압의 공급을 스위칭하는 스위칭단계; 및 상기 스위칭단계의 동작 에 따라 공급된 상기 외부 전원 전압을 분압하여 분압 전압을 출력하는 분압 단계를 포함한다.
바람직하게는, 본원의 제3 발명에 따른 파워 업 보상 방법은, 상기 제어용 전압에 제어되어 상기 분압 전압의 출력을 방지하기 위한 출력 방지 신호를 발생시키는 방지신호발생단계를 더 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 5는 외부 전원 전압의 상승 비율 대비 파워 업 신호전압의 상승 비율을 나타낸 그래프이다.
외부 전원 전압(VEXT)의 상승 비율과 대비하여 각 모드(패스트 파워 인에이블 모드, 노말 파워 인에이블 모드 그리고 슬로우 파워 인에이블 모드)에서의 파워 업 신호(Power Up)의 상승 비율을 보인다. 그런데, 파워 업 신호 전압은 시간에 비례하여 증가한다. 따라서, 본 발명은 패스트 파워 인에이블(Very Fast Power Enable)시 파워 업 신호 전압의 증가량, 즉, 기울기를 조절할 수 있도록 한다는 데에 특징이 있다. 이를 위해 본 발명의 일실시예에서는 저항 및 캐패시터를 이용한다.
도 6은 본 발명의 제1 실시예에 따른 파워 업 회로도이다.
본 발명의 제1 실시예에 따른 파워 업 회로는, 외부 전원 전압을 분압시키는 분압부(610), 외부 전원 전압을 이용하여 소정 기간 동안 제어 신호를 발생할 수 있는 지연제어부(620) 및 제어 신호를 이용하여 소정 기간 지연된 파워 업 신호를 발생시킬 수 있는 신호발생부(630)를 포함한다.
분압부(610)는 직렬연결된 제1 및 제2 저항의 일측에 외부 전원 전압을, 타측에 접지전압을 인가받아 저항비에 따라 외부 전원 전압을 분압한다.
지연제어부(620)는 외부 전원 전압이 인가되어 안정화될 때까지 상승하게 되는 외부 전원 전압의 상승하는 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생부(622, 624)와 제어전압발생부(622, 624)에서 발생된 제어전압에 제어되어 스위칭되는 제1 스위칭부(626)를 포함한다.
제어전압발생부(622, 624)는 커패시터(622) 및 저항(624)을 포함하여 구성할 수 있다. 제어전압 발생부의 동작을 설명하면 다음과 같다.
커패시터(C, 622)에 흐르는 전류(Ic)는 Ic=C*(dV/dt)로 표현된다.
예를 들어, C=0.1nF, dV/dt=2V/10us이면, Ic=0.1n(2/10u)=20uA이다.
여기서, 커패시터 전압(Vc)은 Vc=(1/C)∫l(t) dt이다.
한편, 저항(R)에 걸리는 저항 전압(Vr)은 Vr=Ir * R 이고, Ic≒Ic 이므로 Vr≒lc*R 이다. 즉, Vr≒R*C(dV/dt)이다. 이는 외부 전원 전압의 기울기에 따라 저항 전압이 결정된다는 것을 의미하고, 저항 전압은 외부 전원 전압이 안정화되어 외부 전원 전압의 기울기가 0이 되기 전까지 소정의 값을 갖는다. 예를 들어, lc=20uA이고, R=100k이면, Vr≒20u * 100K=2V 이다.
이에 따라, 저항 전압의 크기가 제1 스위칭부(626)가 턴온되기 위한 문턱전압 이상을 유지하는 동안 제1 스위칭부(626)는 턴온된다. 그리고, 제1 스위칭부(626)가 온 상태를 유지하는 동안에는 제2 저항(614)과 제1 스위칭부(626) 그리고 접지전압단은 폐로를 형성한다. 결국, 제2 저항 전압(VR2)이 걸리는 노드 B(Node B)는 제1 스위칭부(626)가 온 상태를 유지하는 동안 "L"상태로 유지된다.
노드 B(Node B)가 “L"상태인 동안 신호발생부(630) 내 제2 스위칭부(634)는 턴오프 상태이므로 신호발생부(630) 내 노드 A(Node A)는 ”H"상태를 유지하고, 이를 입력받아 출력하는 인버터는 ”L"상태의 파워 업 신호(Power Up)를 발생한다. 즉, 파워 업 신호(Power Up)를 출력하지 않는다. 한편, 신호발생부(630) 내에서 외부 전원 전압과 노드 A 사이에 위치하는 저항부는 모스형 저항으로 구성하는 것이 바람직하다.
그러다가 외부 전원 전압(VEXT)이 안정화되어 제어전압인 저항 전압(Vr)이 제1 스위칭부(626)를 턴온시키기 어려운 전위에 도달하면 제1 스위칭부(626)가 턴 오프된다. 이에 따라 제2 저항 전압(VR2)이 신호발생부(630) 내 제2 스위칭부(634)에 인가되어 제2 스위칭부(634)를 턴온시킨다. 제2 스위칭부(634)가 턴온되면 노드 A(node A)는 “L"상태로 천이하므로 신호 발생부(630)는 ”H"상태의 파워 업 신호(Power Up)를 출력하게 된다. 결국, 본 발명에 따라 패스트 파워 인에이블 모드(Fast Power Enable)에서도 저항 및 커패시터의 크기를 조정함으로써 외부 전원 전압(VEXT)이 안정화된 이후에 파워 업 신호(Power Up)를 출력할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 파워 업 회로도이다.
본 발명의 제2 실시예에 따른 파워 업 회로 또한, 외부 전원 전압을 분압시키는 분압부(710), 외부 전원 전압을 이용하여 소정 기간 동안 제어 신호를 발생할 수 있는 지연제어부(720) 및 제어 신호를 이용하여 소정 기간 지연된 파워 업 신호를 발생시킬 수 있는 신호발생부(730)를 포함한다.
분압부(710)는 직렬연결된 제1 및 제2 저항(R1, R2)의 저항비에 따라 외부 전원 전압(VEXT)을 분압한다.
지연제어부(720)는 외부 전원 전압이 인가되어 안정화될 때까지 상승하는 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생부(722, 724)와 제어 전압에 제어되어 외부 전원 전압(VEXT)을 분압부(710)에 공급하는 제1 스위칭부(726)를 포함할 수 있다. 바람직하게는, 지연제어부(720)는 분압부(710) 내 제2 저항(R2)에 걸리는 제2 저항 전압(VR2)에 제어되면서 외부 전원 전압(VEXT)을 노드 B에 공급함으로써 노드 B의 레벨을 보상하기 위한 전원보상부(728)을 더 포함한다.
제어전압발생부(722, 724) 내 저항(724)에 걸리는 저항 전압(Vr)은 Vr≒R*C(dV/dt)이므로, 외부 전원 전압(VEXT)이 안정화되어 외부 전원 전압(VEXT)의 기울기가 0이 되기 전까지 소정의 값을 갖는다. 저항 전압(Vr)이 소정의 전위를 갖는 동안, 제1 스위칭부(726)는 오프 상태를 유지할 수 있다. 이 때에는 분압부(710) 내 제2 저항(R2)에 전압이 인가되지 않고, 제2 저항 전압(VR2)에 제어되어 동작하는 전원보상부(728) 또한 동작하지 않으므로 노드 B는 “L"상태를 유지한다.
노드 B의 논리상태에 제어되는 신호발생부(730) 내 제2 스위칭부(734) 또한 동작하지 않아 노드 A는 “H"상태를 유지하므로 신호발생부(730)는 파워 업 신호를 출력하지 않는다.
그러다가, 외부 전원 전압이 안정화되어 외부 전원 전압의 기울기가 0에 가까워 제어전압발생부 내 저항전압(Vr)이 거의 0볼트에 근접하게 되면, 제1 스위칭부(726)가 턴온되어 분압부에 외부 전원 전압이 공급된다. 이에 따라 제2 저항 전압이 인가되면, 제2 저항 전압에 제어되어 동작하는 전원보상부(728)가 턴온되므로 노드 B는 “H"상태로 천이한다.
이 때, 노드 B의 논리상태에 제어되는 신호발생부 내 제2 스위칭부가 턴온되므로 노드 A는 “L"상태로 천이하고, 이에 따라 파워 업 신호를 출력하게 된다.
제2 실시예에서도 제1 실시예에서와 마찬가지로, 제어전압발생부 내 저항 및 커패시터의 크기에 따라 파워 업 신호가 출력될 때까지의 시간을 조정함으로써 패스트 파워 인에이블 모드(Fast Power Enable)에서 외부 전원 전압(VEXT)이 안정화 된 이후에 파워 업 신호(Power Up)를 출력할 수 있다.
도 8은 본 발명의 제3 실시예에 따른 파워 업 회로도이다.
본 발명의 제3 실시예에 따른 파워 업 회로 또한, 외부 전원 전압을 분압시키는 분압부(810), 외부 전원 전압을 이용하여 소정 기간 동안 제어 신호를 발생할 수 있는 지연제어부(820) 및 제어 신호를 이용하여 소정 기간 지연된 파워 업 신호를 발생시킬 수 있는 신호발생부(830)를 포함한다.
본 실시예는 제1 실시예와 제2 실시예에 사용된 지연 제어부를 조합한 형태로서, 구체적인 동작 또한 제1 및 제2 실시예에서 설명한 동작과 동일하므로 생략하기로 한다. 한편, 제3 실시예는 제1 및 제2 실시예에서의 지연 제어부를 결합한 형태이기 때문에 패스트 파워 인에이블 모드보다 더 빠른 Very Fast Power Enable 모드에도 대응할 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 반도체 기억 소자에서 외부 전원 전압과 파워 업 신호의 초기화시 발생할 수 있는 에러를 제거할 수 있고, 간단한 구성으로 파워 업 신호의 출력 시점을 조정할 수 있는 현저한 효과가 있다.

Claims (22)

  1. 반도체 기억 소자에 있어서,
    외부 전원 전압을 분압시키는 분압부;
    상기 외부 전원 전압을 이용하여 소정 기간 동안 상기 분압부로부터 출력되는 전압을 제어할 수 있는 제어 신호를 발생시키기 위한 지연제어부; 및
    상기 제어 신호를 이용하여 소정 기간 지연된 파워 업 신호를 발생시킬 수 있는 신호발생부
    를 포함하는 파워 업 회로.
  2. 제1항에 있어서, 상기 지연제어부는,
    인가되는 상기 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생부; 및
    상기 제어전압발생부에서 발생된 제어전압에 제어되어 스위칭되는 제1 스위칭부
    를 포함하는 파워 업 회로.
  3. 제2항에 있어서, 상기 제어전압발생부는,
    제1 노드;
    일측은 상기 외부 전원 전압단에 연결되고, 타측은 상기 제1 노드에 연결되는 커패시터; 및
    일측은 상기 제1 노드에 연결되고, 타측은 접지 전압단에 연결되는 저항
    을 포함하는 파워 업 회로.
  4. 제3항에 있어서, 상기 분압부는,
    일측에 상기 외부 전원 전압을, 타측에 접지전압을 인가받아 저항비에 따라 외부 전원 전압을 분압하여 출력하기 위한 직렬연결된 제1 및 제2 저항
    을 포함하는 파워 업 회로.
  5. 제4항에 있어서, 상기 제1 스위칭부는,
    상기 제1 노드에 인가되는 전위에 제어되어 상기 분압부로부터 출력되는 전압을 제어할 수 있는 모스 트랜지스터
    를 포함하는 파워 업 회로.
  6. 제5항에 있어서, 상기 신호발생부는,
    제2 노드;
    상기 분압부로부터 출력되는 전압에 제어되고, 일측은 상기 제2 노드에, 타측은 접지전압단에 연결되는 제2 스위칭부; 및
    일측은 상기 외부 전원 전압단에, 타측은 상기 제2 노드에 연결되는 저항
    을 포함하는 파워 업 회로.
  7. 제6항에 있어서, 상기 신호발생부 내 저항은,
    모스 타입 저항인 파워 업 회로.
  8. 제1항에 있어서, 상기 지연제어부는,
    인가되는 상기 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생부; 및
    상기 제어용 전압에 제어되어 외부 전원 전압을 상기 분압부에 공급하기 위한 제1 스위칭부
    를 포함하는 파워 업 회로.
  9. 제8항에 있어서, 상기 분압부는,
    제1 노드; 및
    일측에 상기 외부 전원 전압을, 타측에 접지전압을 인가받아 저항비에 따라 외부 전원 전압을 분압하여 상기 제1 노드로 출력하기 위한 직렬연결된 제1 및 제2 저항
    을 포함하는 파워 업 회로.
  10. 제9항에 있어서, 상기 지연제어부는,
    상기 분압부 내 제2 저항에 걸리는 제2 저항 전압에 제어되면서 상기 외부 전원 전압을 상기 제1 노드에 공급하기 위한 전원보상부
    를 더 포함하는 파워 업 회로.
  11. 제10항에 있어서, 상기 제어전압발생부는,
    제2 노드;
    일측은 상기 외부 전원 전압단에 연결되고, 타측은 상기 제2 노드에 연결되는 커패시터; 및
    일측은 상기 제2 노드에 연결되고, 타측은 접지 전압단에 연결되는 저항
    을 포함하는 파워 업 회로.
  12. 제11항에 있어서, 상기 제1 스위칭부는,
    상기 제2 노드에 인가되는 전위에 제어되어 상기 외부 전원 전압을 상기 분압부로공급하기 위한 모스 트랜지스터
    를 포함하는 파워 업 회로.
  13. 제12항에 있어서, 상기 신호발생부는,
    제3 노드;
    상기 분압부로부터 출력되는 전압에 제어되고, 일측은 상기 제3 노드에, 타측은 접지전압단에 연결되는 제2 스위칭부; 및
    일측은 상기 외부 전원 전압단에, 타측은 상기 제3 노드에 연결되는 저항
    을 포함하는 파워 업 회로.
  14. 제13항에 있어서, 상기 신호발생부 내 저항은,
    모스 타입 저항인 파워 업 회로.
  15. 제10항에 있어서, 상기 지연제어부는,
    상기 제어용 전압에 제어되어 상기 분압부로부터 출력되는 전압을 제어할 수 있는 제2 스위칭부
    를 더 포함하는 파워 업 회로.
  16. 제15항에 있어서, 상기 제어전압발생부는,
    제2 노드;
    일측은 상기 외부 전원 전압단에 연결되고, 타측은 상기 제2 노드에 연결되는 커패시터; 및
    일측은 상기 제2 노드에 연결되고, 타측은 접지 전압단에 연결되는 저항
    을 포함하는 파워 업 회로.
  17. 제16항에 있어서, 상기 제1 스위칭부는,
    상기 제2 노드에 인가되는 전위에 제어되어 상기 외부 전원 전압을 상기 분압부로공급하기 위한 모스 트랜지스터인 파워 업 회로.
  18. 제17항에 있어서, 상기 신호발생부는,
    제3 노드;
    상기 분압부로부터 출력되는 전압에 제어되고, 일측은 상기 제3 노드에, 타측은 접지전압단에 연결되는 제3 스위칭부; 및
    일측은 상기 외부 전원 전압단에, 타측은 상기 제3 노드에 연결되는 저항
    을 포함하는 파워 업 회로.
  19. 제18항에 있어서, 상기 신호발생부 내 저항은,
    모스 타입 저항인 파워 업 회로.
  20. 반도체 기억 소자에 있어서,
    외부 전원 전압을 분압하여 분압 전압을 출력하는 분압 단계;
    인가되는 상기 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생단계; 및
    상기 제어용 전압에 제어되어 상기 분압 전압의 출력을 방지하기 위한 출력 방지 신호를 발생시키는 방지신호발생단계
    를 포함하는 파워 업 보상 방법.
  21. 반도체 기억 소자에 있어서,
    인가되는 외부 전원 전압이 안정화될 때까지 외부 전원 전압의 기울기를 이용하여 제어용 전압을 발생시키는 제어전압발생단계;
    상기 제어용 전압에 제어되어 상기 외부 전원 전압의 공급을 스위칭하는 스위칭단계; 및
    상기 스위칭단계의 동작에 따라 공급된 상기 외부 전원 전압을 분압하여 분압 전압을 출력하는 분압 단계
    를 포함하는 파워 업 보상 방법.
  22. 제21항에 있어서,
    상기 제어용 전압에 제어되어 상기 분압 전압의 출력을 방지하기 위한 출력 방지 신호를 발생시키는 방지신호발생단계
    를 더 포함하는 파워 업 보상 방법.
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