JP2002015570A - 半導体メモリ - Google Patents
半導体メモリInfo
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 高速動作化、クロックの高周波数化に対し、
ライト＆オートプリチャージモードでの書き込みエラー
を防ぐ。 【解決手段】 ライト＆オートプリチャージコマンドが
取り込まれると、ＣＰＳＲＸ及びＡＵＴＰＬが“Ｈ”に
なる。この後、カラム動作が終了すると、ＣＰＳＲＸが
“Ｌ”となる。ＣＰＳＲＸ＝“Ｌ”、ＡＵＴＰＬ＝
“Ｈ”のとき、 ＣＳＬＣＫ＝“Ｈ”となると、オート
プリチャージイネーブル信号ＡＵＴＰＥが“Ｈ”とな
る。ＡＵＴＰＥは、ＣＳＬＣＫが“Ｈ”のときに“Ｈ”
となり、外部クロックＶＣＬＫの立ち上がりエッジに依
存しない。カラムセレクト線ＣＳＬがアクティブ状態に
なる時期からオートプリチャージが行われるため、ワー
ド線を立ち下げる時期を外部クロックの周波数に依存さ
せず、常に、一定とできる。
ライト＆オートプリチャージモードでの書き込みエラー
を防ぐ。 【解決手段】 ライト＆オートプリチャージコマンドが
取り込まれると、ＣＰＳＲＸ及びＡＵＴＰＬが“Ｈ”に
なる。この後、カラム動作が終了すると、ＣＰＳＲＸが
“Ｌ”となる。ＣＰＳＲＸ＝“Ｌ”、ＡＵＴＰＬ＝
“Ｈ”のとき、 ＣＳＬＣＫ＝“Ｈ”となると、オート
プリチャージイネーブル信号ＡＵＴＰＥが“Ｈ”とな
る。ＡＵＴＰＥは、ＣＳＬＣＫが“Ｈ”のときに“Ｈ”
となり、外部クロックＶＣＬＫの立ち上がりエッジに依
存しない。カラムセレクト線ＣＳＬがアクティブ状態に
なる時期からオートプリチャージが行われるため、ワー
ド線を立ち下げる時期を外部クロックの周波数に依存さ
せず、常に、一定とできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特に、オートプリチャージ動作を有するシンクロナ
スＤＲＡＭに使用される。
し、特に、オートプリチャージ動作を有するシンクロナ
スＤＲＡＭに使用される。
【０００２】
【従来の技術】外部クロックに同期して動作するシンク
ロナスＤＲＡＭ（以下、ＳＤＲＡＭと称する）には、オ
ートプリチャージ（バンクプリチャージ）と呼ばれる動
作モードがある。
ロナスＤＲＡＭ（以下、ＳＤＲＡＭと称する）には、オ
ートプリチャージ（バンクプリチャージ）と呼ばれる動
作モードがある。
【０００３】このオートプリチャージモードになると、
メモリチップは、プリチャージコマンドを受けなくて
も、自動的に、バンク内の現在選択されているワード線
の電位を立ち下げると共に、次の動作（例えば、同一バ
ンク内の次に選択されるワード線を立ち上げる動作）の
ための準備、即ち、バンクプリチャージを行う。
メモリチップは、プリチャージコマンドを受けなくて
も、自動的に、バンク内の現在選択されているワード線
の電位を立ち下げると共に、次の動作（例えば、同一バ
ンク内の次に選択されるワード線を立ち上げる動作）の
ための準備、即ち、バンクプリチャージを行う。
【０００４】図１２は、オートプリチャージモードを有
する従来のＳＤＲＡＭの主要部を示している。
する従来のＳＤＲＡＭの主要部を示している。
【０００５】ライト（書き込み）モードになると、バー
スト長カウンタ１２が活性化される。バースト長カウン
タ１２は、バースト信号をラッチし、カラムセレクト線
イネーブル信号ＣＰＳＲＸを“Ｈ”に設定する。カラム
セレクト線イネーブル信号ＣＰＳＲＸが“Ｈ”になる
と、カラムクロックジェネレータ１３が活性化され、カ
ラムセレクト線ＣＳＬの電位を制御するＣＳＬＣＫが出
力される。
スト長カウンタ１２が活性化される。バースト長カウン
タ１２は、バースト信号をラッチし、カラムセレクト線
イネーブル信号ＣＰＳＲＸを“Ｈ”に設定する。カラム
セレクト線イネーブル信号ＣＰＳＲＸが“Ｈ”になる
と、カラムクロックジェネレータ１３が活性化され、カ
ラムセレクト線ＣＳＬの電位を制御するＣＳＬＣＫが出
力される。
【０００６】なお、クロック信号ＣＬＫＩＮ（＝ＶＣＬ
Ｋ）は、カラムクロックジェネレータ１３及びオートプ
リチャージシフトレジスタ１５に入力される。また、カ
ラムバースト動作終了後には、カラムセレクト線イネー
ブル信号ＣＰＳＲＸが“Ｌ”になる。
Ｋ）は、カラムクロックジェネレータ１３及びオートプ
リチャージシフトレジスタ１５に入力される。また、カ
ラムバースト動作終了後には、カラムセレクト線イネー
ブル信号ＣＰＳＲＸが“Ｌ”になる。
【０００７】一方、ライト＆オートプリチャージコマン
ドが入力されると、オートプリチャージデコーダ１４に
オートプリチャージ信号ＡＵＴＰＬが入力される。ま
た、オートプリチャージデコーダ１４では、カラムセレ
クト線イネーブル信号ＣＰＳＲＸ及びオートプリチャー
ジ信号ＡＵＴＰＬに基づいて、オートプリチャージイネ
ーブル信号ＡＵＴＰＥが生成される。
ドが入力されると、オートプリチャージデコーダ１４に
オートプリチャージ信号ＡＵＴＰＬが入力される。ま
た、オートプリチャージデコーダ１４では、カラムセレ
クト線イネーブル信号ＣＰＳＲＸ及びオートプリチャー
ジ信号ＡＵＴＰＬに基づいて、オートプリチャージイネ
ーブル信号ＡＵＴＰＥが生成される。
【０００８】オートプリチャージイネーブル信号ＡＵＴ
ＰＥは、オートプリチャージシフトレジスタ１５に入力
され、クロック信号ＣＬＫＩＮに同期して、ｔＷＲ分だ
け、シフトした後に、ＡＵＴＰＧとして出力される。バ
ンクコントローラ１６は、ＡＵＴＰＧに基づいて、バン
クプリチャージ信号ＢＮＫを出力する。その結果、バン
クプリチャージが行われると共に、現在選択されている
ワード線の電位ＷＬが立ち下げられる。
ＰＥは、オートプリチャージシフトレジスタ１５に入力
され、クロック信号ＣＬＫＩＮに同期して、ｔＷＲ分だ
け、シフトした後に、ＡＵＴＰＧとして出力される。バ
ンクコントローラ１６は、ＡＵＴＰＧに基づいて、バン
クプリチャージ信号ＢＮＫを出力する。その結果、バン
クプリチャージが行われると共に、現在選択されている
ワード線の電位ＷＬが立ち下げられる。
【０００９】なお、図１３は、図１２のオートプリチャ
ージデコーダ１４の具体例を示している。オートプリチ
ャージデコーダ１４は、インバータＩ１，Ｉ２と、ＮＡ
ＮＤ回路ＮＡ１とから構成される。また、図１４（ａ）
及び（ｂ）は、図１２のオートプリチャージシフトレジ
スタ１５の具体例を示している。
ージデコーダ１４の具体例を示している。オートプリチ
ャージデコーダ１４は、インバータＩ１，Ｉ２と、ＮＡ
ＮＤ回路ＮＡ１とから構成される。また、図１４（ａ）
及び（ｂ）は、図１２のオートプリチャージシフトレジ
スタ１５の具体例を示している。
【００１０】図１５は、ライト＆オートプリチャージモ
ードの信号波形を示している。オートプリチャージモー
ドは、例えば、ダブルデータレート（ＤＤＲ）型ＳＤＲ
ＡＭに備えられている機能である。
ードの信号波形を示している。オートプリチャージモー
ドは、例えば、ダブルデータレート（ＤＤＲ）型ＳＤＲ
ＡＭに備えられている機能である。
【００１１】ＤＤＲ型ＳＤＲＡＭのライト（書き込み）
動作においては、コマンドサイクルと同時にデータＶＤ
Ｑがチップ内に取りこまれるのではなく、コマンドサイ
クルが終了してからデータの取りこみを開始するまで
に、一定のクロックサイクルを必要としている。これ
は、ライトレイテンシ（以下、ＷＣＬと略記する）と呼
ばれる。なお、図１５の波形図では、ＷＣＬ＝１に設定
されている。
動作においては、コマンドサイクルと同時にデータＶＤ
Ｑがチップ内に取りこまれるのではなく、コマンドサイ
クルが終了してからデータの取りこみを開始するまで
に、一定のクロックサイクルを必要としている。これ
は、ライトレイテンシ（以下、ＷＣＬと略記する）と呼
ばれる。なお、図１５の波形図では、ＷＣＬ＝１に設定
されている。
【００１２】また、データＶＤＱのチップ内取り込みに
関しても、ＤＱＳ（＝ＶＤＱＳ）と呼ばれる専用の入力
トリガを持ち、このＤＱＳのエッジに対してデータＶＤ
Ｑがチップ内に取り込まれる。さらに、ＤＱＳは、通
常、外部クロックＶＣＬＫに対して前後方向のずれを持
っている。このずれは、ＤＱＳスキューと呼ばれる。な
お、図１５の波形図では、ＤＱＳスキュー＝０に設定さ
れている。
関しても、ＤＱＳ（＝ＶＤＱＳ）と呼ばれる専用の入力
トリガを持ち、このＤＱＳのエッジに対してデータＶＤ
Ｑがチップ内に取り込まれる。さらに、ＤＱＳは、通
常、外部クロックＶＣＬＫに対して前後方向のずれを持
っている。このずれは、ＤＱＳスキューと呼ばれる。な
お、図１５の波形図では、ＤＱＳスキュー＝０に設定さ
れている。
【００１３】ライト動作では、まず、データをチップ内
に取り込み、その後、カラムセレクト線ＣＳＬの電位を
立ち上げ、選択されたカラムのメモリセルに対してデー
タを書き込む。このため、連続する複数のデータをメモ
リセルに書き込む場合には、最後のデータをチップ内に
取り込んでからそのデータが実際にメモリセルに書き込
まれるまでに一定時間を要する。
に取り込み、その後、カラムセレクト線ＣＳＬの電位を
立ち上げ、選択されたカラムのメモリセルに対してデー
タを書き込む。このため、連続する複数のデータをメモ
リセルに書き込む場合には、最後のデータをチップ内に
取り込んでからそのデータが実際にメモリセルに書き込
まれるまでに一定時間を要する。
【００１４】そして、この一定時間を保証するために、
ｔＷＲ（ライトリカバリタイム）が規定されている。そ
して、ＤＤＲ型ＳＤＲＡＭでは、最後のデータがチップ
内に取り込まれた直後の外部クロックの立ち上りエッジ
から時間ｔＷＲが経過した時点の外部クロックの立ち上
がりエッジまで、バンクプリチャージコマンドをチップ
内に入力してはならないことになっている。
ｔＷＲ（ライトリカバリタイム）が規定されている。そ
して、ＤＤＲ型ＳＤＲＡＭでは、最後のデータがチップ
内に取り込まれた直後の外部クロックの立ち上りエッジ
から時間ｔＷＲが経過した時点の外部クロックの立ち上
がりエッジまで、バンクプリチャージコマンドをチップ
内に入力してはならないことになっている。
【００１５】その理由は、ｔＷＲが経過する前に、バン
クプリチャージコマンドがチップ内に入力されてしまう
と、最後のデータがメモリセルに書き込まれる前に、次
の動作に備えてバンクプリチャージが開始され、現在、
選択されているワード線ＷＬの電位が立ち下がり、書き
込みエラーを起こしてしまうからである。
クプリチャージコマンドがチップ内に入力されてしまう
と、最後のデータがメモリセルに書き込まれる前に、次
の動作に備えてバンクプリチャージが開始され、現在、
選択されているワード線ＷＬの電位が立ち下がり、書き
込みエラーを起こしてしまうからである。
【００１６】そして、このｔＷＲの設定は、当然に、プ
リチャージコマンドを必要としないライト＆オートプリ
チャージモードにおいても必要である。
リチャージコマンドを必要としないライト＆オートプリ
チャージモードにおいても必要である。
【００１７】そこで、ライト＆オートプリチャージモー
ドでは、オートプリチャージイネーブル信号ＡＵＴＰＥ
を外部クロックＶＣＬＫ（＝ＣＬＫＩＮ）により、ｔＷ
Ｒだけシフトさせ、最後のデータの書き込みが完了した
後に、次の動作に備えて、バンクプリチャージを行うと
共に、現在、選択されているワード線ＷＬの電位を立ち
下げている。
ドでは、オートプリチャージイネーブル信号ＡＵＴＰＥ
を外部クロックＶＣＬＫ（＝ＣＬＫＩＮ）により、ｔＷ
Ｒだけシフトさせ、最後のデータの書き込みが完了した
後に、次の動作に備えて、バンクプリチャージを行うと
共に、現在、選択されているワード線ＷＬの電位を立ち
下げている。
【００１８】具体的動作について説明すると、まず、バ
ンクアクティブコマンドＢＡが入力されると、バンクア
クティブ信号ＢＮＫが“Ｈ”となり、ロウアドレス信号
により選択されたワード線ＷＬの電位が立ち上げられ
る。次に、ライトコマンドＷＴが入力されると、ライト
レイテンシＷＣＬに相当する外部クロック数が経過した
後に、バーストイネーブル信号ＣＰＳＲＸがアクティ
ブ、即ち、“Ｈ”になり、カラムを選択する動作が開始
される。
ンクアクティブコマンドＢＡが入力されると、バンクア
クティブ信号ＢＮＫが“Ｈ”となり、ロウアドレス信号
により選択されたワード線ＷＬの電位が立ち上げられ
る。次に、ライトコマンドＷＴが入力されると、ライト
レイテンシＷＣＬに相当する外部クロック数が経過した
後に、バーストイネーブル信号ＣＰＳＲＸがアクティ
ブ、即ち、“Ｈ”になり、カラムを選択する動作が開始
される。
【００１９】具体的には、バーストイネーブル信号ＣＰ
ＳＲＸが“Ｈ”のときに、外部クロックＶＣＬＫとＤＱ
Ｓを受け、カラム専用クロックＣＳＬＣＫが“Ｈ”とな
り、カラムデコーダが活性状態（動作状態）になる。そ
の結果、カラムアドレス信号に基づいて、カラムセレク
ト線ＣＳＬの電位が立ち上げられ、選択されたカラムの
選択されたメモリセルに対して、データ書き込みが実行
される。
ＳＲＸが“Ｈ”のときに、外部クロックＶＣＬＫとＤＱ
Ｓを受け、カラム専用クロックＣＳＬＣＫが“Ｈ”とな
り、カラムデコーダが活性状態（動作状態）になる。そ
の結果、カラムアドレス信号に基づいて、カラムセレク
ト線ＣＳＬの電位が立ち上げられ、選択されたカラムの
選択されたメモリセルに対して、データ書き込みが実行
される。
【００２０】所定のバースト長の連続するデータのうち
最後のデータがメモリセルに書き込まれた後、次の動作
（例えば、同一バンク内の次に選択されるワード線ＷＬ
の電位を立ち上げる動作）に備えて、バンクプリチャー
ジが行われると共に、現在、選択されているワード線Ｗ
Ｌの電位を立ち下げる。
最後のデータがメモリセルに書き込まれた後、次の動作
（例えば、同一バンク内の次に選択されるワード線ＷＬ
の電位を立ち上げる動作）に備えて、バンクプリチャー
ジが行われると共に、現在、選択されているワード線Ｗ
Ｌの電位を立ち下げる。
【００２１】なお、図１５の波形図では、ｔＷＲ＝１に
設定されているため、最後のデータをチップ内に取りこ
んだ直後の外部クロック（１クロックサイクル分）後、
最初の１つめの外部クロックの立ち上りエッジを受け
て、ワード線ＷＬの電位が立ち下げられる。
設定されているため、最後のデータをチップ内に取りこ
んだ直後の外部クロック（１クロックサイクル分）後、
最初の１つめの外部クロックの立ち上りエッジを受け
て、ワード線ＷＬの電位が立ち下げられる。
【００２２】ところで、図１６に示されるように、所定
のバースト長の連続するデータを全て十分にメモリセル
に書き込むために、カラムセレクト線ＣＳＬの電位が立
ち上げられてからワード線ＷＬの電位が立ち下げられる
までの時間Δｔ１は、カラムセレクト線ＣＳＬの電位が
立ち上げられてからメモリセルにデータが書き込まれる
までの時間Δｔ２よりも大きくなければならない。
のバースト長の連続するデータを全て十分にメモリセル
に書き込むために、カラムセレクト線ＣＳＬの電位が立
ち上げられてからワード線ＷＬの電位が立ち下げられる
までの時間Δｔ１は、カラムセレクト線ＣＳＬの電位が
立ち上げられてからメモリセルにデータが書き込まれる
までの時間Δｔ２よりも大きくなければならない。
【００２３】そして、Δｔ１がΔｔ２よりも大きい場合
における両者の差Δｔ３は、メモリセルに対するデータ
書き込み時間のマージンとなる。
における両者の差Δｔ３は、メモリセルに対するデータ
書き込み時間のマージンとなる。
【００２４】
【発明が解決しようとする課題】一般に、図１６の波形
図において、ｔＷＲは、クロック数で規定されているた
め、ｔＷＲとして規定されるクロック数が一定（例え
ば、１クロック）の場合、トランジスタの高速動作化
や、外部クロックの周波数が高くなるにつれて、Δｔ１
は、短くなる。
図において、ｔＷＲは、クロック数で規定されているた
め、ｔＷＲとして規定されるクロック数が一定（例え
ば、１クロック）の場合、トランジスタの高速動作化
や、外部クロックの周波数が高くなるにつれて、Δｔ１
は、短くなる。
【００２５】しかし、Δｔ２は、メモリセルにデータを
書き込むために必要な時間であり、ビット線ＢＬやメモ
リセルの容量や抵抗などに大きく依存する。このため、
トランジスタの高速動作化や、外部クロックの周波数が
高くなるにつれて、Δｔ１は、短くなっても、Δｔ２
は、それほど短くはならない。
書き込むために必要な時間であり、ビット線ＢＬやメモ
リセルの容量や抵抗などに大きく依存する。このため、
トランジスタの高速動作化や、外部クロックの周波数が
高くなるにつれて、Δｔ１は、短くなっても、Δｔ２
は、それほど短くはならない。
【００２６】従って、メモリセルに対するデータ書き込
み時間のマージンΔｔ３が非常に短くなってしまう。場
合によっては、図１７に示すように、Δｔ３が消失し、
Δｔ２がΔｔ１よりも大きくなって、書き込みエラーを
起こしてしまう。
み時間のマージンΔｔ３が非常に短くなってしまう。場
合によっては、図１７に示すように、Δｔ３が消失し、
Δｔ２がΔｔ１よりも大きくなって、書き込みエラーを
起こしてしまう。
【００２７】また、ＤＤＲタイプのようなＤＱＳを持つ
ようなＳＤＲＡＭにおいては、図１８に示すように、デ
ータ取り込み信号ＶＤＱＳ（＝ＤＱＳ）と外部クロック
ＶＣＬＫ（＝ＣＬＫＩＮ）との間においてスキューΔｔ
４が発生する可能性がある。カラムセレクト線ＣＳＬ
は、ＤＱＳに同期してアクティブ状態となるため、ＤＱ
Ｓが外部クロックＶＣＬＫよりも遅れている場合には、
カラムセレクト線ＣＳＬは、ＤＱＳが遅れた時間分だけ
遅れてアクティブ状態となる。つまり、実際に、メモリ
セルにデータが書き込まれる時間も長くなる。
ようなＳＤＲＡＭにおいては、図１８に示すように、デ
ータ取り込み信号ＶＤＱＳ（＝ＤＱＳ）と外部クロック
ＶＣＬＫ（＝ＣＬＫＩＮ）との間においてスキューΔｔ
４が発生する可能性がある。カラムセレクト線ＣＳＬ
は、ＤＱＳに同期してアクティブ状態となるため、ＤＱ
Ｓが外部クロックＶＣＬＫよりも遅れている場合には、
カラムセレクト線ＣＳＬは、ＤＱＳが遅れた時間分だけ
遅れてアクティブ状態となる。つまり、実際に、メモリ
セルにデータが書き込まれる時間も長くなる。
【００２８】ところで、ワード線ＷＬの電位を立ち下げ
る時期は、外部クロックＶＣＬＫの立ち上りエッジによ
り決まっているので、常に、一定である。従って、図１
８に示すように、メモリセルに対するデータ書き込み時
間が長くなり、マージンΔｔ３が消失し、Δｔ２がΔｔ
１よりも大きくなって、結果として、書き込みエラーを
起こしてしまう場合がある。
る時期は、外部クロックＶＣＬＫの立ち上りエッジによ
り決まっているので、常に、一定である。従って、図１
８に示すように、メモリセルに対するデータ書き込み時
間が長くなり、マージンΔｔ３が消失し、Δｔ２がΔｔ
１よりも大きくなって、結果として、書き込みエラーを
起こしてしまう場合がある。
【００２９】上述のような書き込みエラーを防止する対
策として、図１９に示すように、ｔＷＲを決定するクロ
ック数を増やすこと（例えば、１クロック→２クロッ
ク）が考えられる。この場合、ＡＵＴＰＧが“Ｈ”にな
る時期が遅れるため、カラムセレクト線ＣＳＬの電位が
立ち上げられてからワード線ＷＬの電位が立ち下げられ
るまでの時間Δｔ１が長くなり、Δｔ１とΔｔ２（カラ
ムセレクト線ＣＳＬの電位が立ち上げられてからメモリ
セルにデータが書き込まれるまでの時間）との差Δｔ３
を十分に確保でき、書き込みエラーを防止できる。
策として、図１９に示すように、ｔＷＲを決定するクロ
ック数を増やすこと（例えば、１クロック→２クロッ
ク）が考えられる。この場合、ＡＵＴＰＧが“Ｈ”にな
る時期が遅れるため、カラムセレクト線ＣＳＬの電位が
立ち上げられてからワード線ＷＬの電位が立ち下げられ
るまでの時間Δｔ１が長くなり、Δｔ１とΔｔ２（カラ
ムセレクト線ＣＳＬの電位が立ち上げられてからメモリ
セルにデータが書き込まれるまでの時間）との差Δｔ３
を十分に確保でき、書き込みエラーを防止できる。
【００３０】しかし、従来では、上述のような対策、即
ち、オートプリチャージイネーブル信号ＡＵＴＰＥをク
ロックＣＬＫＩＮにより２クロック分だけシフトさせよ
うとすると、図１２のオートプリチャージシフトレジス
タ１５の大幅な回路変更が必要となるため、既存の回路
（ｔＷＲが１クロックで規定されるもの）をそのまま使
用できないばかりか、多大な設計・開発時間が必要とな
る。
ち、オートプリチャージイネーブル信号ＡＵＴＰＥをク
ロックＣＬＫＩＮにより２クロック分だけシフトさせよ
うとすると、図１２のオートプリチャージシフトレジス
タ１５の大幅な回路変更が必要となるため、既存の回路
（ｔＷＲが１クロックで規定されるもの）をそのまま使
用できないばかりか、多大な設計・開発時間が必要とな
る。
【００３１】本発明は、上記問題を解決するためになさ
れたもので、その目的は、トランジスタの高速動作化や
外部クロックの高周波数化が進行しても、ｔＷＲを規定
するクロック数を変えることなく（大幅な回路変更な
く）、書きこみエラーを完全に防止できる半導体メモリ
を提供することにある。
れたもので、その目的は、トランジスタの高速動作化や
外部クロックの高周波数化が進行しても、ｔＷＲを規定
するクロック数を変えることなく（大幅な回路変更な
く）、書きこみエラーを完全に防止できる半導体メモリ
を提供することにある。
【００３２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、クロック信号及び第１制
御信号に基づいて、カラムデコーダを動作させるパルス
信号を出力するジェネレータと、前記第１制御信号及び
前記パルス信号に基づいて、ロウデコーダの動作を制御
する第２制御信号を出力するプリチャージデコーダと、
前記クロック信号に依存せずに、前記第２制御信号を一
定期間だけ遅延させる遅延回路とを備える。
め、本発明の半導体メモリは、クロック信号及び第１制
御信号に基づいて、カラムデコーダを動作させるパルス
信号を出力するジェネレータと、前記第１制御信号及び
前記パルス信号に基づいて、ロウデコーダの動作を制御
する第２制御信号を出力するプリチャージデコーダと、
前記クロック信号に依存せずに、前記第２制御信号を一
定期間だけ遅延させる遅延回路とを備える。
【００３３】前記第１制御信号が活性状態のとき、前記
パルス信号が前記ジェネレータから出力され、かつ、前
記第１制御信号が非活性状態となった後に前記第２制御
信号が活性状態となり、活性状態の前記第２制御信号に
基づいて前記ロウデコーダによりワード線の電位が立ち
下げられる。
パルス信号が前記ジェネレータから出力され、かつ、前
記第１制御信号が非活性状態となった後に前記第２制御
信号が活性状態となり、活性状態の前記第２制御信号に
基づいて前記ロウデコーダによりワード線の電位が立ち
下げられる。
【００３４】前記プリチャージデコーダには、第３制御
信号が入力され、前記第３制御信号が活性状態のとき
に、前記第２制御信号は、活性状態となり、前記第３制
御信号は、オートプリチャージモードにおいて活性状態
となる。前記オートプリチャージモードでは、前記ワー
ド線に接続されるメモリセルにデータを書き込んだ後
に、活性状態の前記第２制御信号に基づいて、自動的
に、前記ワード線の電位を立ち下げると共に、次の動作
の準備のためのプリチャージを行う。
信号が入力され、前記第３制御信号が活性状態のとき
に、前記第２制御信号は、活性状態となり、前記第３制
御信号は、オートプリチャージモードにおいて活性状態
となる。前記オートプリチャージモードでは、前記ワー
ド線に接続されるメモリセルにデータを書き込んだ後
に、活性状態の前記第２制御信号に基づいて、自動的
に、前記ワード線の電位を立ち下げると共に、次の動作
の準備のためのプリチャージを行う。
【００３５】前記パルス信号が出力された後、前記一定
期間が経過した後に、前記クロック信号に依存すること
なく、前記ワード線の電位が立ち下げられる。前記半導
体メモリは、複数のバンクを有するシンクロナスＤＲＡ
Ｍである。
期間が経過した後に、前記クロック信号に依存すること
なく、前記ワード線の電位が立ち下げられる。前記半導
体メモリは、複数のバンクを有するシンクロナスＤＲＡ
Ｍである。
【００３６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリについて詳細に説明する。
明の半導体メモリについて詳細に説明する。
【００３７】［概要］本発明は、カラムセレクト線ＣＳ
Ｌをアクティブ状態にするためのクロックＣＳＬＣＫを
オートプリチャージ開始の信号として使用し、従来のよ
うな外部クロックの立ち上がりエッジをオートプリチャ
ージ開始の信号として使用しない点に特徴を有してい
る。また、本発明では、オートプリチャージ制御を行う
に当たって、従来のようなオートプリチャージシフトレ
ジスタ（図１２の“１５”）を使用することなく、これ
に代えて、オートプリチャージ遅延回路を使用する。
Ｌをアクティブ状態にするためのクロックＣＳＬＣＫを
オートプリチャージ開始の信号として使用し、従来のよ
うな外部クロックの立ち上がりエッジをオートプリチャ
ージ開始の信号として使用しない点に特徴を有してい
る。また、本発明では、オートプリチャージ制御を行う
に当たって、従来のようなオートプリチャージシフトレ
ジスタ（図１２の“１５”）を使用することなく、これ
に代えて、オートプリチャージ遅延回路を使用する。
【００３８】そして、カラムセレクト線ＣＳＬがアクテ
ィブ状態（ＣＳＬＣＫ＝“Ｈ”）になる時期から次の動
作の準備としてのオートプリチャージ（バンクプリチャ
ージ）が行われるようにする。また、オートプリチャー
ジ遅延回路により、ワード線を立ち下げる時期を調節す
る。これにより、ワード線を立ち下げる（ＷＬ＝“Ｌ”
とする）時期を、外部クロックＶＣＬＫの周波数に依存
させず、一定とし、常に、メモリセルに対するデータ書
き込みが完了した後に、ワード線ＷＬの電位が立ち下が
るようにする。
ィブ状態（ＣＳＬＣＫ＝“Ｈ”）になる時期から次の動
作の準備としてのオートプリチャージ（バンクプリチャ
ージ）が行われるようにする。また、オートプリチャー
ジ遅延回路により、ワード線を立ち下げる時期を調節す
る。これにより、ワード線を立ち下げる（ＷＬ＝“Ｌ”
とする）時期を、外部クロックＶＣＬＫの周波数に依存
させず、一定とし、常に、メモリセルに対するデータ書
き込みが完了した後に、ワード線ＷＬの電位が立ち下が
るようにする。
【００３９】図１は、本発明に関わるオートプリチャー
ジモードを有するＳＤＲＡＭの主要部を示している。
ジモードを有するＳＤＲＡＭの主要部を示している。
【００４０】ライト（書き込み）モードになると、バー
スト長カウンタ１２が活性化される。バースト長カウン
タ１２は、バースト信号をラッチし、カラムセレクト線
イネーブル信号ＣＰＳＲＸを“Ｈ”に設定する。カラム
セレクト線イネーブル信号ＣＰＳＲＸが“Ｈ”になる
と、カラムクロックジェネレータ１３が活性化され、カ
ラムクロックジェネレータ１３からカラムセレクト線Ｃ
ＳＬの電位を制御する制御信号ＣＳＬＣＫが出力され
る。
スト長カウンタ１２が活性化される。バースト長カウン
タ１２は、バースト信号をラッチし、カラムセレクト線
イネーブル信号ＣＰＳＲＸを“Ｈ”に設定する。カラム
セレクト線イネーブル信号ＣＰＳＲＸが“Ｈ”になる
と、カラムクロックジェネレータ１３が活性化され、カ
ラムクロックジェネレータ１３からカラムセレクト線Ｃ
ＳＬの電位を制御する制御信号ＣＳＬＣＫが出力され
る。
【００４１】なお、クロック信号ＣＬＫＩＮ（＝ＶＣＬ
Ｋ）は、カラムクロックジェネレータ１３に入力され、
オートプリチャージシフトレジスタ（図１２の“１
５”）の代わりに設けられたオートプリチャージ遅延回
路１７には入力されない。また、カラムバースト動作終
了後には、カラムセレクト線イネーブル信号ＣＰＳＲＸ
が“Ｌ”になる。
Ｋ）は、カラムクロックジェネレータ１３に入力され、
オートプリチャージシフトレジスタ（図１２の“１
５”）の代わりに設けられたオートプリチャージ遅延回
路１７には入力されない。また、カラムバースト動作終
了後には、カラムセレクト線イネーブル信号ＣＰＳＲＸ
が“Ｌ”になる。
【００４２】ライト＆オートプリチャージコマンドが入
力レシーバ／コマンドデコーダ１１に入力されると、オ
ートプリチャージデコーダ１４’にオートプリチャージ
信号ＡＵＴＰＬが入力される。また、オートプリチャー
ジデコーダ１４’では、制御信号ＣＳＬＣＫ、カラムセ
レクト線イネーブル信号ＣＰＳＲＸ及びオートプリチャ
ージ信号ＡＵＴＰＬに基づいて、オートプリチャージイ
ネーブル信号ＡＵＴＰＥが生成される。
力レシーバ／コマンドデコーダ１１に入力されると、オ
ートプリチャージデコーダ１４’にオートプリチャージ
信号ＡＵＴＰＬが入力される。また、オートプリチャー
ジデコーダ１４’では、制御信号ＣＳＬＣＫ、カラムセ
レクト線イネーブル信号ＣＰＳＲＸ及びオートプリチャ
ージ信号ＡＵＴＰＬに基づいて、オートプリチャージイ
ネーブル信号ＡＵＴＰＥが生成される。
【００４３】オートプリチャージイネーブル信号ＡＵＴ
ＰＥは、オートプリチャージ遅延回路１７に入力され、
ｔＷＲ分だけ、遅延した後に、制御信号ＡＵＴＰＧとし
て出力される。バンクコントローラ１６は、制御信号Ａ
ＵＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを
出力する。その結果、バンクプリチャージが行われると
共に、現在選択されているワード線の電位ＷＬが立ち下
げられる。
ＰＥは、オートプリチャージ遅延回路１７に入力され、
ｔＷＲ分だけ、遅延した後に、制御信号ＡＵＴＰＧとし
て出力される。バンクコントローラ１６は、制御信号Ａ
ＵＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを
出力する。その結果、バンクプリチャージが行われると
共に、現在選択されているワード線の電位ＷＬが立ち下
げられる。
【００４４】なお、図２乃至図４は、図１のオートプリ
チャージデコーダ１４’に与える制御信号ＣＳＬＣＫを
生成する回路の具体例を示している。但し、図２乃至図
４の回路に代えて、図１のカラムクロックジェネレータ
１３の出力信号ＣＳＬＣＫを、オートプリチャージデコ
ーダ１４’に与えてもよい。
チャージデコーダ１４’に与える制御信号ＣＳＬＣＫを
生成する回路の具体例を示している。但し、図２乃至図
４の回路に代えて、図１のカラムクロックジェネレータ
１３の出力信号ＣＳＬＣＫを、オートプリチャージデコ
ーダ１４’に与えてもよい。
【００４５】また、図５は、図１のオートプリチャージ
デコーダ１４’の具体例を示している。オートプリチャ
ージデコーダ１４’は、インバータＩ３，Ｉ４、ＮＡＮ
Ｄ回路ＮＡ１２及びＮＯＲ回路ＮＲ１から構成される。
また、図６及び図７は、図１のオートプリチャージ遅延
回路１７の具体例を示している。
デコーダ１４’の具体例を示している。オートプリチャ
ージデコーダ１４’は、インバータＩ３，Ｉ４、ＮＡＮ
Ｄ回路ＮＡ１２及びＮＯＲ回路ＮＲ１から構成される。
また、図６及び図７は、図１のオートプリチャージ遅延
回路１７の具体例を示している。
【００４６】［第１実施の形態］図８は、本発明の第１
実施の形態に関わるライト＆オートプリチャージモード
の信号波形を示している。以下、本実施の形態の動作を
図１及び図８を参照しつつ説明する。
実施の形態に関わるライト＆オートプリチャージモード
の信号波形を示している。以下、本実施の形態の動作を
図１及び図８を参照しつつ説明する。
【００４７】本実施の形態では、データをチップ内に取
りこむに当たって、クロックを使用しており、ＤＱＳを
使用していない。このため、カラムセレクト線ＣＳＬを
アクティブ状態にするためのＣＳＬＣＫは、クロックＣ
ＬＫＩＮ（＝ＶＣＬＫ）の立ち下がりエッジから生成さ
れる。オートプリチャージデコーダ１４’に入力される
パルス信号ＣＳＬＣＫは、例えば、図２に示すようなパ
ルスジェネレータにより生成される。
りこむに当たって、クロックを使用しており、ＤＱＳを
使用していない。このため、カラムセレクト線ＣＳＬを
アクティブ状態にするためのＣＳＬＣＫは、クロックＣ
ＬＫＩＮ（＝ＶＣＬＫ）の立ち下がりエッジから生成さ
れる。オートプリチャージデコーダ１４’に入力される
パルス信号ＣＳＬＣＫは、例えば、図２に示すようなパ
ルスジェネレータにより生成される。
【００４８】ここで、ライト＆オートプリチャージコマ
ンドがチップ内に取り込まれると、従来と同様に、カラ
ムセレクト線イネーブル信号ＣＰＳＲＸ及びオートプリ
チャージ信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）に
なる。そして、この後、従来通り、カラム動作が終了す
ると、カラムセレクト線イネーブル信号ＣＰＳＲＸが
“Ｌ”となる。
ンドがチップ内に取り込まれると、従来と同様に、カラ
ムセレクト線イネーブル信号ＣＰＳＲＸ及びオートプリ
チャージ信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）に
なる。そして、この後、従来通り、カラム動作が終了す
ると、カラムセレクト線イネーブル信号ＣＰＳＲＸが
“Ｌ”となる。
【００４９】ＣＰＳＲＸ＝“Ｌ”、ＡＵＴＰＬ＝“Ｈ”
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
【００５０】オートプリチャージイネーブル信号ＡＵＴ
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、か
つ、選択されたワード線ＷＬの電位が立ち下げられる。
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、か
つ、選択されたワード線ＷＬの電位が立ち下げられる。
【００５１】なお、図１のオートプリチャージ遅延回路
（具体例については、図６及び図７を参照）１７の遅延
時間は、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
（具体例については、図６及び図７を参照）１７の遅延
時間は、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
【００５２】本実施の形態によれば、外部クロックの周
波数が高くなったとしても、常に、カラムセレクト線Ｃ
ＳＬがアクティブ状態になって、メモリセルにデータが
十分に書き込まれた後に、バンクプリチャージが開始さ
れ、ワード線ＷＬの電位が立ち下がることになるため、
書き込みエラーを起こすことがない。
波数が高くなったとしても、常に、カラムセレクト線Ｃ
ＳＬがアクティブ状態になって、メモリセルにデータが
十分に書き込まれた後に、バンクプリチャージが開始さ
れ、ワード線ＷＬの電位が立ち下がることになるため、
書き込みエラーを起こすことがない。
【００５３】また、外部クロックの周波数が高くなった
場合に、従来と同様に、ｔＷＲを規定するクロック数を
増やすことが行われるが（図１９）、このような場合に
おいても、本実施の形態では、クロックに同期してオー
トプリチャージイネーブル信号ＡＵＴＰＥをシフトさせ
る回路が存在しないため、既存のオートプリチャージ遅
延回路をそのまま使用できる。
場合に、従来と同様に、ｔＷＲを規定するクロック数を
増やすことが行われるが（図１９）、このような場合に
おいても、本実施の形態では、クロックに同期してオー
トプリチャージイネーブル信号ＡＵＴＰＥをシフトさせ
る回路が存在しないため、既存のオートプリチャージ遅
延回路をそのまま使用できる。
【００５４】［第２実施の形態］図９は、本発明の第２
実施の形態に関わるライト＆オートプリチャージモード
の信号波形を示している。以下、本実施の形態の動作を
図１及び図９を参照しつつ説明する。
実施の形態に関わるライト＆オートプリチャージモード
の信号波形を示している。以下、本実施の形態の動作を
図１及び図９を参照しつつ説明する。
【００５５】本実施の形態は、ＤＱＳに同期させて、デ
ータをチップ内に取りこむ場合であり、かつ、このＤＱ
Ｓがクロックに対して遅れた場合の例である。オートプ
リチャージデコーダ１４’に入力されるパルス信号ＣＳ
ＬＣＫは、例えば、図３に示すようなパルスジェネレー
タにより生成される。
ータをチップ内に取りこむ場合であり、かつ、このＤＱ
Ｓがクロックに対して遅れた場合の例である。オートプ
リチャージデコーダ１４’に入力されるパルス信号ＣＳ
ＬＣＫは、例えば、図３に示すようなパルスジェネレー
タにより生成される。
【００５６】ライト＆オートプリチャージコマンドがチ
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号ＣＰＳＲＸ及びオートプリチャージ
信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号ＣＰＳＲＸが“Ｌ”とな
る。また、本例では、データは、ＤＱＳに同期してチッ
プ内に取りこまれるため、制御信号ＣＳＬＣＫは、ＤＱ
Ｓの立ち下がりエッジを受けて、図３に示すパルスジェ
ネレータにより、“Ｈ”となる。
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号ＣＰＳＲＸ及びオートプリチャージ
信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号ＣＰＳＲＸが“Ｌ”とな
る。また、本例では、データは、ＤＱＳに同期してチッ
プ内に取りこまれるため、制御信号ＣＳＬＣＫは、ＤＱ
Ｓの立ち下がりエッジを受けて、図３に示すパルスジェ
ネレータにより、“Ｈ”となる。
【００５７】ＣＰＳＲＸ＝“Ｌ”、ＡＵＴＰＬ＝“Ｈ”
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
【００５８】オートプリチャージイネーブル信号ＡＵＴ
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、か
つ、選択されたワード線ＷＬの電位が立ち下げられる。
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、か
つ、選択されたワード線ＷＬの電位が立ち下げられる。
【００５９】なお、本実施の形態では、クロックＶＣＬ
Ｋ（＝ＣＬＫＩＮ）とＶＤＱＳ（＝ＤＱＳ）にスキュー
Δｔ４が存在し、かつ、クロックＶＣＬＫに対して、Ｄ
ＱＳがΔｔ４だけ遅れているとすると、パルス信号ＣＳ
ＬＣＫも、Δｔ４だけ遅れることになる。
Ｋ（＝ＣＬＫＩＮ）とＶＤＱＳ（＝ＤＱＳ）にスキュー
Δｔ４が存在し、かつ、クロックＶＣＬＫに対して、Ｄ
ＱＳがΔｔ４だけ遅れているとすると、パルス信号ＣＳ
ＬＣＫも、Δｔ４だけ遅れることになる。
【００６０】従来では、このスキューΔｔ４により、デ
ータがメモリセルに十分に書き込まれない状態でワード
線ＷＬの電位が立ち下がる場合が生じていた。
ータがメモリセルに十分に書き込まれない状態でワード
線ＷＬの電位が立ち下がる場合が生じていた。
【００６１】しかし、本発明によれば、パルス信号ＣＳ
ＬＣＫに基づいてバンクプリチャージイネーブル信号Ａ
ＵＴＰＥが出力されるため、ＣＳＬＣＫがΔｔ４だけ遅
れると、これに伴い、制御信号ＡＵＴＰＧもΔｔ４だけ
遅れることになる。結果として、最終バーストのデータ
がメモリセルに十分に書き込まれた後に、バンクプリチ
ャージが開始され、ワード線ＷＬの電位が立ち下げられ
るため、書き込みエラーが発生しない。
ＬＣＫに基づいてバンクプリチャージイネーブル信号Ａ
ＵＴＰＥが出力されるため、ＣＳＬＣＫがΔｔ４だけ遅
れると、これに伴い、制御信号ＡＵＴＰＧもΔｔ４だけ
遅れることになる。結果として、最終バーストのデータ
がメモリセルに十分に書き込まれた後に、バンクプリチ
ャージが開始され、ワード線ＷＬの電位が立ち下げられ
るため、書き込みエラーが発生しない。
【００６２】なお、図１のオートプリチャージ遅延回路
（具体例については、図６及び図７を参照）１７の遅延
時間も、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
（具体例については、図６及び図７を参照）１７の遅延
時間も、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
【００６３】本実施の形態によれば、クロックＶＣＬＫ
（＝ＣＬＫＩＮ）とＶＤＱＳ（＝ＤＱＳ）がスキューを
持ち、かつ、ＤＱＳがクロックＶＣＬＫ（＝ＣＬＫＩ
Ｎ）に対して遅れた場合でも、最後のデータ書き込みが
完了してから現在選択されているワード線ＷＬを立ち下
げるまでの期間は、常に、一定であるため、必ず、メモ
リセルにデータが十分に書き込まれた後に、ワード線Ｗ
Ｌの電位が立ち下がることになる。従って、このような
ケースにおいても、書き込みエラーが発生することはな
い。
（＝ＣＬＫＩＮ）とＶＤＱＳ（＝ＤＱＳ）がスキューを
持ち、かつ、ＤＱＳがクロックＶＣＬＫ（＝ＣＬＫＩ
Ｎ）に対して遅れた場合でも、最後のデータ書き込みが
完了してから現在選択されているワード線ＷＬを立ち下
げるまでの期間は、常に、一定であるため、必ず、メモ
リセルにデータが十分に書き込まれた後に、ワード線Ｗ
Ｌの電位が立ち下がることになる。従って、このような
ケースにおいても、書き込みエラーが発生することはな
い。
【００６４】［第３実施の形態］図１０は、本発明の第
３実施の形態に関わるライト＆オートプリチャージモー
ドの信号波形を示している。以下、本実施の形態の動作
を図１及び図１０を参照しつつ説明する。
３実施の形態に関わるライト＆オートプリチャージモー
ドの信号波形を示している。以下、本実施の形態の動作
を図１及び図１０を参照しつつ説明する。
【００６５】本実施の形態は、ＣＳＬＣＫを、ＤＱＳ＝
“Ｌ”及びＶＣＬＫ＝“Ｌ”になったときに、アクティ
ブ状態にした例である。このような場合には、ＤＱＳ
が、クロックよりも速く、又はクロックと同時に入力さ
れたときは、ＣＳＬＣＫは、ＶＣＬＫ＝“Ｌ”に基づい
て“Ｈ”になり、また、ＤＱＳが、クロックよりも遅れ
て入力されたときは、ＣＳＬＣＫは、ＤＱＳ＝“Ｌ”に
基づいて“Ｈ”になる。オートプリチャージデコーダ１
４’に入力されるパルス信号ＣＳＬＣＫは、例えば、図
４に示すようなパルスジェネレータにより生成される。
“Ｌ”及びＶＣＬＫ＝“Ｌ”になったときに、アクティ
ブ状態にした例である。このような場合には、ＤＱＳ
が、クロックよりも速く、又はクロックと同時に入力さ
れたときは、ＣＳＬＣＫは、ＶＣＬＫ＝“Ｌ”に基づい
て“Ｈ”になり、また、ＤＱＳが、クロックよりも遅れ
て入力されたときは、ＣＳＬＣＫは、ＤＱＳ＝“Ｌ”に
基づいて“Ｈ”になる。オートプリチャージデコーダ１
４’に入力されるパルス信号ＣＳＬＣＫは、例えば、図
４に示すようなパルスジェネレータにより生成される。
【００６６】ライト＆オートプリチャージコマンドがチ
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号ＣＰＳＲＸ及びオートプリチャージ
信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号ＣＰＳＲＸが“Ｌ”とな
る。また、本例では、制御信号ＣＳＬＣＫは、ＤＱＳ及
びＣＬＫＩＮを受けて、図４に示すパルスジェネレータ
により、“Ｈ”となる。
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号ＣＰＳＲＸ及びオートプリチャージ
信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号ＣＰＳＲＸが“Ｌ”とな
る。また、本例では、制御信号ＣＳＬＣＫは、ＤＱＳ及
びＣＬＫＩＮを受けて、図４に示すパルスジェネレータ
により、“Ｈ”となる。
【００６７】ＣＰＳＲＸ＝“Ｌ”、ＡＵＴＰＬ＝“Ｈ”
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
【００６８】オートプリチャージイネーブル信号ＡＵＴ
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、選
択されたワード線ＷＬの電位が立ち上げられる。
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、選
択されたワード線ＷＬの電位が立ち上げられる。
【００６９】なお、本実施の形態では、上述の第２実施
の形態と同様に、クロックＶＣＬＫ（＝ＣＬＫＩＮ）に
対して、ＤＱＳがΔｔ４だけ遅れたとすると、ＣＳＬＣ
Ｋも、Δｔ４だけ遅れることになる。しかし、これに伴
い、ＡＵＴＰＧも、Δｔ４だけ遅れるため、書き込みエ
ラーが発生することはない。
の形態と同様に、クロックＶＣＬＫ（＝ＣＬＫＩＮ）に
対して、ＤＱＳがΔｔ４だけ遅れたとすると、ＣＳＬＣ
Ｋも、Δｔ４だけ遅れることになる。しかし、これに伴
い、ＡＵＴＰＧも、Δｔ４だけ遅れるため、書き込みエ
ラーが発生することはない。
【００７０】なお、図１のオートプリチャージ遅延回路
（具体例については、図６及び図７を参照）１７の遅延
時間も、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
（具体例については、図６及び図７を参照）１７の遅延
時間も、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
【００７１】本実施の形態においても、上述の第２実施
の形態と同様の効果を得ることができる。即ち、クロッ
クＶＣＬＫ（＝ＣＬＫＩＮ）とＶＤＱＳ（＝ＤＱＳ）が
スキューを持ち、かつ、ＤＱＳがクロックＶＣＬＫ（＝
ＣＬＫＩＮ）に対して遅れた場合でも、最後のデータ書
き込みが完了してから現在選択されているワード線ＷＬ
を立ち下げるまでの期間は、常に、一定であるため、必
ず、メモリセルにデータが十分に書き込まれた後に、ワ
ード線ＷＬの電位が立ち下がることになる。従って、こ
のようなケースにおいても、書き込みエラーが発生する
ことはない。
の形態と同様の効果を得ることができる。即ち、クロッ
クＶＣＬＫ（＝ＣＬＫＩＮ）とＶＤＱＳ（＝ＤＱＳ）が
スキューを持ち、かつ、ＤＱＳがクロックＶＣＬＫ（＝
ＣＬＫＩＮ）に対して遅れた場合でも、最後のデータ書
き込みが完了してから現在選択されているワード線ＷＬ
を立ち下げるまでの期間は、常に、一定であるため、必
ず、メモリセルにデータが十分に書き込まれた後に、ワ
ード線ＷＬの電位が立ち下がることになる。従って、こ
のようなケースにおいても、書き込みエラーが発生する
ことはない。
【００７２】［第４実施の形態］図１１は、本発明の第
４実施の形態に関わるライト＆オートプリチャージモー
ドの信号波形を示している。以下、本実施の形態の動作
を図１及び図１１を参照しつつ説明する。
４実施の形態に関わるライト＆オートプリチャージモー
ドの信号波形を示している。以下、本実施の形態の動作
を図１及び図１１を参照しつつ説明する。
【００７３】本実施の形態は、高速サイクルにおいて、
従来のＳＤＲＡＭと同様に、クロックの“Ｈ”のみでデ
ータをチップ内に取り込んだ場合の例である。本実施の
形態では、ＷＣＬ＝０となっている。
従来のＳＤＲＡＭと同様に、クロックの“Ｈ”のみでデ
ータをチップ内に取り込んだ場合の例である。本実施の
形態では、ＷＣＬ＝０となっている。
【００７４】ライト＆オートプリチャージコマンドがチ
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号ＣＰＳＲＸ及びオートプリチャージ
信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号ＣＰＳＲＸが“Ｌ”とな
る。また、本例では、制御信号ＣＳＬＣＫは、クロック
の“Ｈ”を受けて“Ｈ”となる。
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号ＣＰＳＲＸ及びオートプリチャージ
信号ＡＵＴＰＬがアクティブ状態（“Ｈ”）になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号ＣＰＳＲＸが“Ｌ”とな
る。また、本例では、制御信号ＣＳＬＣＫは、クロック
の“Ｈ”を受けて“Ｈ”となる。
【００７５】ＣＰＳＲＸ＝“Ｌ”、ＡＵＴＰＬ＝“Ｈ”
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
のとき、 ＣＳＬＣＫ＝“Ｈ”となると、図１及び図５
に示すオートプリチャージデコーダ１４’の出力信号
（オートプリチャージイネーブル信号）ＡＵＴＰＥが
“Ｈ”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、ＣＳＬＣＫが“Ｈ”になったときに“Ｈ”とな
り、従来のような外部クロックＶＣＬＫの立ち上がりエ
ッジに依存しない。
【００７６】オートプリチャージイネーブル信号ＡＵＴ
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、選
択されたワード線ＷＬの電位が立ち下げられる。
ＰＥ（＝“Ｈ”）は、図６又は図７に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号ＡＵＴＰＧ（＝“Ｈ”）として
出力される。バンクコントローラ１６は、制御信号ＡＵ
ＴＰＧに基づいて、バンクプリチャージ信号ＢＮＫを出
力する。その結果、バンクプリチャージが開始され、選
択されたワード線ＷＬの電位が立ち下げられる。
【００７７】なお、図１のオートプリチャージ遅延回路
（具体例については、図６及び図７を参照）１７の遅延
時間も、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
（具体例については、図６及び図７を参照）１７の遅延
時間も、カラムセレクト線ＣＳＬがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
【００７８】本実施の形態によれば、シングルデータ型
ＳＤＲＡＭにおいて、外部クロックの周波数が高くなっ
たとしても、常に、カラムセレクト線ＣＳＬがアクティ
ブ状態になって、メモリセルにデータが十分に書き込ま
れた後に、ワード線ＷＬの電位が立ち下がることになる
ため、書き込みエラーを起こすことがない。
ＳＤＲＡＭにおいて、外部クロックの周波数が高くなっ
たとしても、常に、カラムセレクト線ＣＳＬがアクティ
ブ状態になって、メモリセルにデータが十分に書き込ま
れた後に、ワード線ＷＬの電位が立ち下がることになる
ため、書き込みエラーを起こすことがない。
【００７９】また、外部クロックの周波数が高くなった
場合に、従来と同様に、ｔＷＲを規定するクロック数を
増やすことが行われるが（図１９）、このような場合に
おいても、本実施の形態では、クロックに同期してオー
トプリチャージイネーブル信号ＡＵＴＰＥをシフトさせ
る回路が存在しないため、既存のオートプリチャージ遅
延回路をそのまま使用できる。
場合に、従来と同様に、ｔＷＲを規定するクロック数を
増やすことが行われるが（図１９）、このような場合に
おいても、本実施の形態では、クロックに同期してオー
トプリチャージイネーブル信号ＡＵＴＰＥをシフトさせ
る回路が存在しないため、既存のオートプリチャージ遅
延回路をそのまま使用できる。
【００８０】
【発明の効果】以上、説明したように、本発明によれ
ば、ライトリカバリ時間ｔＷＲを、クロックに依存させ
ずに設定することができ、また、クロックを高速化した
ときでも回路変更なしに、書き込みエラーを防止でき
る。また、ＤＱＳを持つＳＤＲＡＭにおいては、ＤＱＳ
の遅延による書き込みエラーも回避できる。
ば、ライトリカバリ時間ｔＷＲを、クロックに依存させ
ずに設定することができ、また、クロックを高速化した
ときでも回路変更なしに、書き込みエラーを防止でき
る。また、ＤＱＳを持つＳＤＲＡＭにおいては、ＤＱＳ
の遅延による書き込みエラーも回避できる。
【００８１】このように、本発明は、ライト＆オートプ
リチャージモードにおいて、クロックに依存させずに、
カラム動作終了後、ライトリカバリ時間ｔＷＲが経過し
た後に、バンクプリチャージ動作を開始させる。従っ
て、回路変更なしに、今後のクロックの高速化やこれに
伴うライトリカバリ時間ｔＷＲを規定するクロック数の
増加にも対応することができる。
リチャージモードにおいて、クロックに依存させずに、
カラム動作終了後、ライトリカバリ時間ｔＷＲが経過し
た後に、バンクプリチャージ動作を開始させる。従っ
て、回路変更なしに、今後のクロックの高速化やこれに
伴うライトリカバリ時間ｔＷＲを規定するクロック数の
増加にも対応することができる。
【図１】本発明のライト＆オートプリチャージを実行す
る回路ブロック図。
る回路ブロック図。
【図２】ＣＳＬＣＫを生成する回路の第１例を示す図。
【図３】ＣＳＬＣＫを生成する回路の第２例を示す図。
【図４】ＣＳＬＣＫを生成する回路の第３例を示す図。
【図５】オートプリチャージデコーダの一例を示す図。
【図６】オートプリチャージ遅延回路の第１例を示す
図。
図。
【図７】オートプリチャージ遅延回路の第２例を示す
図。
図。
【図８】本発明の第１実施の形態に関わる動作波形図。
【図９】本発明の第２実施の形態に関わる動作波形図。
【図１０】本発明の第３実施の形態に関わる動作波形
図。
図。
【図１１】本発明の第４実施の形態に関わる動作波形
図。
図。
【図１２】従来のライト＆オートプリチャージを実行す
る回路ブロック図。
る回路ブロック図。
【図１３】従来のオートプリチャージデコーダの一例を
示す図。
示す図。
【図１４】従来のオートプリチャージシフトレジスタの
一例を示す図。
一例を示す図。
【図１５】従来のライト＆オートプリチャージの動作波
形図。
形図。
【図１６】従来のライト＆オートプリチャージの動作波
形図。
形図。
【図１７】図１５の波形図においてクロックが高速化し
たときの動作波形図。
たときの動作波形図。
【図１８】図１５の波形図においてＤＱＳが遅延したと
きの動作波形図。
きの動作波形図。
【図１９】図１７の波形図においてｔＷＲを２クロック
としたときの動作波形図。
としたときの動作波形図。
１１ ：入力レシーバ／コマ
ンドレジスタ、 １２ ：バースト長カウン
タ、 １３ ：カラムクロックジェ
ネレータ、 １４，１４’ ：オートプリチャージ
デコーダ、 １５ ：オートプリチャージ
シフトレジスタ、 １６ ：バンクカウンタ、 １７ ：オートプリチャージ
遅延回路、 ＮＡ１，ＮＡ２ ：ＮＡＮＤ回路、 ＮＲ１ ：ＮＯＲ回路、 Ｉ１〜Ｉ４ ：インバータ。
ンドレジスタ、 １２ ：バースト長カウン
タ、 １３ ：カラムクロックジェ
ネレータ、 １４，１４’ ：オートプリチャージ
デコーダ、 １５ ：オートプリチャージ
シフトレジスタ、 １６ ：バンクカウンタ、 １７ ：オートプリチャージ
遅延回路、 ＮＡ１，ＮＡ２ ：ＮＡＮＤ回路、 ＮＲ１ ：ＮＯＲ回路、 Ｉ１〜Ｉ４ ：インバータ。
Claims (5)
- 【請求項１】 クロック信号及び第１制御信号に基づい
て、カラムデコーダを動作させるパルス信号を出力する
ジェネレータと、前記第１制御信号及び前記パルス信号
に基づいて、ロウデコーダの動作を制御する第２制御信
号を出力するプリチャージデコーダと、前記クロック信
号に依存せずに、前記第２制御信号を一定期間だけ遅延
させる遅延回路とを具備することを特徴とする半導体メ
モリ。 - 【請求項２】 前記第１制御信号が活性状態のとき、前
記パルス信号が前記ジェネレータから出力され、かつ、
前記第１制御信号が非活性状態となった後に前記第２制
御信号が活性状態となり、活性状態の前記第２制御信号
に基づいて前記ロウデコーダによりワード線の電位が立
ち下げられることを特徴とする請求項１記載の半導体メ
モリ。 - 【請求項３】 前記プリチャージデコーダには、第３制
御信号が入力され、前記第３制御信号が活性状態のとき
に、前記第２制御信号は、活性状態となり、前記第３制
御信号は、オートプリチャージモードにおいて活性状態
となり、前記オートプリチャージモードでは、前記ワー
ド線に接続されるメモリセルにデータを書き込んだ後
に、活性状態の前記第２制御信号に基づいて、自動的
に、前記ワード線の電位を立ち下げると共に、次の動作
の準備のためのプリチャージを行うことを特徴とする請
求項２記載の半導体メモリ。 - 【請求項４】 前記パルス信号が出力された後、前記一
定期間が経過した後に、前記クロック信号に依存するこ
となく、前記ワード線の電位が立ち下げられることを特
徴とする請求項２又は３記載の半導体メモリ。 - 【請求項５】 前記半導体メモリは、複数のバンクを有
するシンクロナスＤＲＡＭであることを特徴とする請求
項１乃至４のいずれか１項に記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195173A JP2002015570A (ja) | 2000-06-28 | 2000-06-28 | 半導体メモリ |
| US09/894,323 US6507526B2 (en) | 2000-06-28 | 2001-06-27 | Semiconductor memory with improved auto precharge |
| KR10-2001-0037112A KR100419270B1 (ko) | 2000-06-28 | 2001-06-27 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195173A JP2002015570A (ja) | 2000-06-28 | 2000-06-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002015570A true JP2002015570A (ja) | 2002-01-18 |
Family
ID=18693875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195173A Pending JP2002015570A (ja) | 2000-06-28 | 2000-06-28 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6507526B2 (ja) |
| JP (1) | JP2002015570A (ja) |
| KR (1) | KR100419270B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003297084A (ja) * | 2002-04-01 | 2003-10-17 | Samsung Electronics Co Ltd | 自動プリチャージ制御回路及びその方法 |
| US6930950B2 (en) | 2003-01-30 | 2005-08-16 | Renesas Technology Corp. | Semiconductor memory device having self-precharge function |
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| US7124260B2 (en) * | 2002-08-26 | 2006-10-17 | Micron Technology, Inc. | Modified persistent auto precharge command protocol system and method for memory devices |
| KR100564569B1 (ko) * | 2003-06-09 | 2006-03-28 | 삼성전자주식회사 | 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법 |
| US7068564B2 (en) * | 2003-06-29 | 2006-06-27 | International Business Machines Corporation | Timer lockout circuit for synchronous applications |
| KR100593145B1 (ko) * | 2003-12-30 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 메인 로우 디코더 |
| DE102005031643B4 (de) * | 2005-07-06 | 2007-06-14 | Infineon Technologies Ag | DRAM-Speicher |
| KR100875671B1 (ko) * | 2006-09-27 | 2008-12-26 | 주식회사 하이닉스반도체 | 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법 |
| KR100903387B1 (ko) * | 2007-11-02 | 2009-06-23 | 주식회사 하이닉스반도체 | 전력 소모를 줄이는 반도체 메모리 장치 |
| DE102011016566A1 (de) * | 2011-03-07 | 2012-09-13 | Osram Opto Semiconductors Gmbh | Leiterrahmen für optoelektronische Bauelemente und Verfahren zur Herstellung optoelektronischer Bauelemente |
| KR102151181B1 (ko) | 2014-09-05 | 2020-09-02 | 삼성전자주식회사 | 메모리 장치와 이를 포함하는 메모리 시스템 |
| KR20170068719A (ko) | 2015-12-09 | 2017-06-20 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| KR970001699B1 (ko) * | 1994-03-03 | 1997-02-13 | 삼성전자 주식회사 | 자동프리차아지기능을 가진 동기식 반도체메모리장치 |
| KR0142405B1 (ko) * | 1994-12-21 | 1998-07-15 | 김광호 | 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치 |
| US5636173A (en) * | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
| JPH0963264A (ja) | 1995-08-18 | 1997-03-07 | Fujitsu Ltd | 同期型ｄｒａｍ |
| JP3843145B2 (ja) | 1995-12-25 | 2006-11-08 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5950229A (en) * | 1997-03-12 | 1999-09-07 | Micron Electronics, Inc. | System for accelerating memory bandwidth |
| KR100305021B1 (ko) * | 1998-07-15 | 2001-10-19 | 박종섭 | 라스 액세스 시간 제어 회로 |
| KR20000008774A (ko) * | 1998-07-15 | 2000-02-15 | 김영환 | 동기식 디램의 자동 프리차지 장치 |
| US6242936B1 (en) * | 1998-08-11 | 2001-06-05 | Texas Instruments Incorporated | Circuit for driving conductive line and testing conductive line for current leakage |
| JP2000163956A (ja) * | 1998-11-24 | 2000-06-16 | Sharp Corp | 半導体記憶装置 |
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2001006360A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
2000
- 2000-06-28 JP JP2000195173A patent/JP2002015570A/ja active Pending
-
2001
- 2001-06-27 KR KR10-2001-0037112A patent/KR100419270B1/ko not_active IP Right Cessation
- 2001-06-27 US US09/894,323 patent/US6507526B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2003297084A (ja) * | 2002-04-01 | 2003-10-17 | Samsung Electronics Co Ltd | 自動プリチャージ制御回路及びその方法 |
| JP4637456B2 (ja) * | 2002-04-01 | 2011-02-23 | 三星電子株式会社 | 自動プリチャージ制御回路及びその方法 |
| US6930950B2 (en) | 2003-01-30 | 2005-08-16 | Renesas Technology Corp. | Semiconductor memory device having self-precharge function |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020001636A (ko) | 2002-01-09 |
| KR100419270B1 (ko) | 2004-02-19 |
| US6507526B2 (en) | 2003-01-14 |
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