JP2002015570A - 半導体メモリ - Google Patents
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Abstract
ライト&オートプリチャージモードでの書き込みエラー
を防ぐ。 【解決手段】 ライト&オートプリチャージコマンドが
取り込まれると、CPSRX及びAUTPLが“H”に
なる。この後、カラム動作が終了すると、CPSRXが
“L”となる。CPSRX=“L”、AUTPL=
“H”のとき、 CSLCK=“H”となると、オート
プリチャージイネーブル信号AUTPEが“H”とな
る。AUTPEは、CSLCKが“H”のときに“H”
となり、外部クロックVCLKの立ち上がりエッジに依
存しない。カラムセレクト線CSLがアクティブ状態に
なる時期からオートプリチャージが行われるため、ワー
ド線を立ち下げる時期を外部クロックの周波数に依存さ
せず、常に、一定とできる。
Description
し、特に、オートプリチャージ動作を有するシンクロナ
スDRAMに使用される。
ロナスDRAM(以下、SDRAMと称する)には、オ
ートプリチャージ(バンクプリチャージ)と呼ばれる動
作モードがある。
メモリチップは、プリチャージコマンドを受けなくて
も、自動的に、バンク内の現在選択されているワード線
の電位を立ち下げると共に、次の動作(例えば、同一バ
ンク内の次に選択されるワード線を立ち上げる動作)の
ための準備、即ち、バンクプリチャージを行う。
する従来のSDRAMの主要部を示している。
スト長カウンタ12が活性化される。バースト長カウン
タ12は、バースト信号をラッチし、カラムセレクト線
イネーブル信号CPSRXを“H”に設定する。カラム
セレクト線イネーブル信号CPSRXが“H”になる
と、カラムクロックジェネレータ13が活性化され、カ
ラムセレクト線CSLの電位を制御するCSLCKが出
力される。
K)は、カラムクロックジェネレータ13及びオートプ
リチャージシフトレジスタ15に入力される。また、カ
ラムバースト動作終了後には、カラムセレクト線イネー
ブル信号CPSRXが“L”になる。
ドが入力されると、オートプリチャージデコーダ14に
オートプリチャージ信号AUTPLが入力される。ま
た、オートプリチャージデコーダ14では、カラムセレ
クト線イネーブル信号CPSRX及びオートプリチャー
ジ信号AUTPLに基づいて、オートプリチャージイネ
ーブル信号AUTPEが生成される。
PEは、オートプリチャージシフトレジスタ15に入力
され、クロック信号CLKINに同期して、tWR分だ
け、シフトした後に、AUTPGとして出力される。バ
ンクコントローラ16は、AUTPGに基づいて、バン
クプリチャージ信号BNKを出力する。その結果、バン
クプリチャージが行われると共に、現在選択されている
ワード線の電位WLが立ち下げられる。
ージデコーダ14の具体例を示している。オートプリチ
ャージデコーダ14は、インバータI1,I2と、NA
ND回路NA1とから構成される。また、図14(a)
及び(b)は、図12のオートプリチャージシフトレジ
スタ15の具体例を示している。
ードの信号波形を示している。オートプリチャージモー
ドは、例えば、ダブルデータレート(DDR)型SDR
AMに備えられている機能である。
動作においては、コマンドサイクルと同時にデータVD
Qがチップ内に取りこまれるのではなく、コマンドサイ
クルが終了してからデータの取りこみを開始するまで
に、一定のクロックサイクルを必要としている。これ
は、ライトレイテンシ(以下、WCLと略記する)と呼
ばれる。なお、図15の波形図では、WCL=1に設定
されている。
関しても、DQS(=VDQS)と呼ばれる専用の入力
トリガを持ち、このDQSのエッジに対してデータVD
Qがチップ内に取り込まれる。さらに、DQSは、通
常、外部クロックVCLKに対して前後方向のずれを持
っている。このずれは、DQSスキューと呼ばれる。な
お、図15の波形図では、DQSスキュー=0に設定さ
れている。
に取り込み、その後、カラムセレクト線CSLの電位を
立ち上げ、選択されたカラムのメモリセルに対してデー
タを書き込む。このため、連続する複数のデータをメモ
リセルに書き込む場合には、最後のデータをチップ内に
取り込んでからそのデータが実際にメモリセルに書き込
まれるまでに一定時間を要する。
tWR(ライトリカバリタイム)が規定されている。そ
して、DDR型SDRAMでは、最後のデータがチップ
内に取り込まれた直後の外部クロックの立ち上りエッジ
から時間tWRが経過した時点の外部クロックの立ち上
がりエッジまで、バンクプリチャージコマンドをチップ
内に入力してはならないことになっている。
クプリチャージコマンドがチップ内に入力されてしまう
と、最後のデータがメモリセルに書き込まれる前に、次
の動作に備えてバンクプリチャージが開始され、現在、
選択されているワード線WLの電位が立ち下がり、書き
込みエラーを起こしてしまうからである。
リチャージコマンドを必要としないライト&オートプリ
チャージモードにおいても必要である。
ドでは、オートプリチャージイネーブル信号AUTPE
を外部クロックVCLK(=CLKIN)により、tW
Rだけシフトさせ、最後のデータの書き込みが完了した
後に、次の動作に備えて、バンクプリチャージを行うと
共に、現在、選択されているワード線WLの電位を立ち
下げている。
ンクアクティブコマンドBAが入力されると、バンクア
クティブ信号BNKが“H”となり、ロウアドレス信号
により選択されたワード線WLの電位が立ち上げられ
る。次に、ライトコマンドWTが入力されると、ライト
レイテンシWCLに相当する外部クロック数が経過した
後に、バーストイネーブル信号CPSRXがアクティ
ブ、即ち、“H”になり、カラムを選択する動作が開始
される。
SRXが“H”のときに、外部クロックVCLKとDQ
Sを受け、カラム専用クロックCSLCKが“H”とな
り、カラムデコーダが活性状態(動作状態)になる。そ
の結果、カラムアドレス信号に基づいて、カラムセレク
ト線CSLの電位が立ち上げられ、選択されたカラムの
選択されたメモリセルに対して、データ書き込みが実行
される。
最後のデータがメモリセルに書き込まれた後、次の動作
(例えば、同一バンク内の次に選択されるワード線WL
の電位を立ち上げる動作)に備えて、バンクプリチャー
ジが行われると共に、現在、選択されているワード線W
Lの電位を立ち下げる。
設定されているため、最後のデータをチップ内に取りこ
んだ直後の外部クロック(1クロックサイクル分)後、
最初の1つめの外部クロックの立ち上りエッジを受け
て、ワード線WLの電位が立ち下げられる。
のバースト長の連続するデータを全て十分にメモリセル
に書き込むために、カラムセレクト線CSLの電位が立
ち上げられてからワード線WLの電位が立ち下げられる
までの時間Δt1は、カラムセレクト線CSLの電位が
立ち上げられてからメモリセルにデータが書き込まれる
までの時間Δt2よりも大きくなければならない。
における両者の差Δt3は、メモリセルに対するデータ
書き込み時間のマージンとなる。
図において、tWRは、クロック数で規定されているた
め、tWRとして規定されるクロック数が一定(例え
ば、1クロック)の場合、トランジスタの高速動作化
や、外部クロックの周波数が高くなるにつれて、Δt1
は、短くなる。
書き込むために必要な時間であり、ビット線BLやメモ
リセルの容量や抵抗などに大きく依存する。このため、
トランジスタの高速動作化や、外部クロックの周波数が
高くなるにつれて、Δt1は、短くなっても、Δt2
は、それほど短くはならない。
み時間のマージンΔt3が非常に短くなってしまう。場
合によっては、図17に示すように、Δt3が消失し、
Δt2がΔt1よりも大きくなって、書き込みエラーを
起こしてしまう。
ようなSDRAMにおいては、図18に示すように、デ
ータ取り込み信号VDQS(=DQS)と外部クロック
VCLK(=CLKIN)との間においてスキューΔt
4が発生する可能性がある。カラムセレクト線CSL
は、DQSに同期してアクティブ状態となるため、DQ
Sが外部クロックVCLKよりも遅れている場合には、
カラムセレクト線CSLは、DQSが遅れた時間分だけ
遅れてアクティブ状態となる。つまり、実際に、メモリ
セルにデータが書き込まれる時間も長くなる。
る時期は、外部クロックVCLKの立ち上りエッジによ
り決まっているので、常に、一定である。従って、図1
8に示すように、メモリセルに対するデータ書き込み時
間が長くなり、マージンΔt3が消失し、Δt2がΔt
1よりも大きくなって、結果として、書き込みエラーを
起こしてしまう場合がある。
策として、図19に示すように、tWRを決定するクロ
ック数を増やすこと(例えば、1クロック→2クロッ
ク)が考えられる。この場合、AUTPGが“H”にな
る時期が遅れるため、カラムセレクト線CSLの電位が
立ち上げられてからワード線WLの電位が立ち下げられ
るまでの時間Δt1が長くなり、Δt1とΔt2(カラ
ムセレクト線CSLの電位が立ち上げられてからメモリ
セルにデータが書き込まれるまでの時間)との差Δt3
を十分に確保でき、書き込みエラーを防止できる。
ち、オートプリチャージイネーブル信号AUTPEをク
ロックCLKINにより2クロック分だけシフトさせよ
うとすると、図12のオートプリチャージシフトレジス
タ15の大幅な回路変更が必要となるため、既存の回路
(tWRが1クロックで規定されるもの)をそのまま使
用できないばかりか、多大な設計・開発時間が必要とな
る。
れたもので、その目的は、トランジスタの高速動作化や
外部クロックの高周波数化が進行しても、tWRを規定
するクロック数を変えることなく(大幅な回路変更な
く)、書きこみエラーを完全に防止できる半導体メモリ
を提供することにある。
め、本発明の半導体メモリは、クロック信号及び第1制
御信号に基づいて、カラムデコーダを動作させるパルス
信号を出力するジェネレータと、前記第1制御信号及び
前記パルス信号に基づいて、ロウデコーダの動作を制御
する第2制御信号を出力するプリチャージデコーダと、
前記クロック信号に依存せずに、前記第2制御信号を一
定期間だけ遅延させる遅延回路とを備える。
パルス信号が前記ジェネレータから出力され、かつ、前
記第1制御信号が非活性状態となった後に前記第2制御
信号が活性状態となり、活性状態の前記第2制御信号に
基づいて前記ロウデコーダによりワード線の電位が立ち
下げられる。
信号が入力され、前記第3制御信号が活性状態のとき
に、前記第2制御信号は、活性状態となり、前記第3制
御信号は、オートプリチャージモードにおいて活性状態
となる。前記オートプリチャージモードでは、前記ワー
ド線に接続されるメモリセルにデータを書き込んだ後
に、活性状態の前記第2制御信号に基づいて、自動的
に、前記ワード線の電位を立ち下げると共に、次の動作
の準備のためのプリチャージを行う。
期間が経過した後に、前記クロック信号に依存すること
なく、前記ワード線の電位が立ち下げられる。前記半導
体メモリは、複数のバンクを有するシンクロナスDRA
Mである。
明の半導体メモリについて詳細に説明する。
Lをアクティブ状態にするためのクロックCSLCKを
オートプリチャージ開始の信号として使用し、従来のよ
うな外部クロックの立ち上がりエッジをオートプリチャ
ージ開始の信号として使用しない点に特徴を有してい
る。また、本発明では、オートプリチャージ制御を行う
に当たって、従来のようなオートプリチャージシフトレ
ジスタ(図12の“15”)を使用することなく、これ
に代えて、オートプリチャージ遅延回路を使用する。
ィブ状態(CSLCK=“H”)になる時期から次の動
作の準備としてのオートプリチャージ(バンクプリチャ
ージ)が行われるようにする。また、オートプリチャー
ジ遅延回路により、ワード線を立ち下げる時期を調節す
る。これにより、ワード線を立ち下げる(WL=“L”
とする)時期を、外部クロックVCLKの周波数に依存
させず、一定とし、常に、メモリセルに対するデータ書
き込みが完了した後に、ワード線WLの電位が立ち下が
るようにする。
ジモードを有するSDRAMの主要部を示している。
スト長カウンタ12が活性化される。バースト長カウン
タ12は、バースト信号をラッチし、カラムセレクト線
イネーブル信号CPSRXを“H”に設定する。カラム
セレクト線イネーブル信号CPSRXが“H”になる
と、カラムクロックジェネレータ13が活性化され、カ
ラムクロックジェネレータ13からカラムセレクト線C
SLの電位を制御する制御信号CSLCKが出力され
る。
K)は、カラムクロックジェネレータ13に入力され、
オートプリチャージシフトレジスタ(図12の“1
5”)の代わりに設けられたオートプリチャージ遅延回
路17には入力されない。また、カラムバースト動作終
了後には、カラムセレクト線イネーブル信号CPSRX
が“L”になる。
力レシーバ/コマンドデコーダ11に入力されると、オ
ートプリチャージデコーダ14’にオートプリチャージ
信号AUTPLが入力される。また、オートプリチャー
ジデコーダ14’では、制御信号CSLCK、カラムセ
レクト線イネーブル信号CPSRX及びオートプリチャ
ージ信号AUTPLに基づいて、オートプリチャージイ
ネーブル信号AUTPEが生成される。
PEは、オートプリチャージ遅延回路17に入力され、
tWR分だけ、遅延した後に、制御信号AUTPGとし
て出力される。バンクコントローラ16は、制御信号A
UTPGに基づいて、バンクプリチャージ信号BNKを
出力する。その結果、バンクプリチャージが行われると
共に、現在選択されているワード線の電位WLが立ち下
げられる。
チャージデコーダ14’に与える制御信号CSLCKを
生成する回路の具体例を示している。但し、図2乃至図
4の回路に代えて、図1のカラムクロックジェネレータ
13の出力信号CSLCKを、オートプリチャージデコ
ーダ14’に与えてもよい。
デコーダ14’の具体例を示している。オートプリチャ
ージデコーダ14’は、インバータI3,I4、NAN
D回路NA12及びNOR回路NR1から構成される。
また、図6及び図7は、図1のオートプリチャージ遅延
回路17の具体例を示している。
実施の形態に関わるライト&オートプリチャージモード
の信号波形を示している。以下、本実施の形態の動作を
図1及び図8を参照しつつ説明する。
りこむに当たって、クロックを使用しており、DQSを
使用していない。このため、カラムセレクト線CSLを
アクティブ状態にするためのCSLCKは、クロックC
LKIN(=VCLK)の立ち下がりエッジから生成さ
れる。オートプリチャージデコーダ14’に入力される
パルス信号CSLCKは、例えば、図2に示すようなパ
ルスジェネレータにより生成される。
ンドがチップ内に取り込まれると、従来と同様に、カラ
ムセレクト線イネーブル信号CPSRX及びオートプリ
チャージ信号AUTPLがアクティブ状態(“H”)に
なる。そして、この後、従来通り、カラム動作が終了す
ると、カラムセレクト線イネーブル信号CPSRXが
“L”となる。
のとき、 CSLCK=“H”となると、図1及び図5
に示すオートプリチャージデコーダ14’の出力信号
(オートプリチャージイネーブル信号)AUTPEが
“H”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、CSLCKが“H”になったときに“H”とな
り、従来のような外部クロックVCLKの立ち上がりエ
ッジに依存しない。
PE(=“H”)は、図6又は図7に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号AUTPG(=“H”)として
出力される。バンクコントローラ16は、制御信号AU
TPGに基づいて、バンクプリチャージ信号BNKを出
力する。その結果、バンクプリチャージが開始され、か
つ、選択されたワード線WLの電位が立ち下げられる。
(具体例については、図6及び図7を参照)17の遅延
時間は、カラムセレクト線CSLがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
波数が高くなったとしても、常に、カラムセレクト線C
SLがアクティブ状態になって、メモリセルにデータが
十分に書き込まれた後に、バンクプリチャージが開始さ
れ、ワード線WLの電位が立ち下がることになるため、
書き込みエラーを起こすことがない。
場合に、従来と同様に、tWRを規定するクロック数を
増やすことが行われるが(図19)、このような場合に
おいても、本実施の形態では、クロックに同期してオー
トプリチャージイネーブル信号AUTPEをシフトさせ
る回路が存在しないため、既存のオートプリチャージ遅
延回路をそのまま使用できる。
実施の形態に関わるライト&オートプリチャージモード
の信号波形を示している。以下、本実施の形態の動作を
図1及び図9を参照しつつ説明する。
ータをチップ内に取りこむ場合であり、かつ、このDQ
Sがクロックに対して遅れた場合の例である。オートプ
リチャージデコーダ14’に入力されるパルス信号CS
LCKは、例えば、図3に示すようなパルスジェネレー
タにより生成される。
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号CPSRX及びオートプリチャージ
信号AUTPLがアクティブ状態(“H”)になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号CPSRXが“L”とな
る。また、本例では、データは、DQSに同期してチッ
プ内に取りこまれるため、制御信号CSLCKは、DQ
Sの立ち下がりエッジを受けて、図3に示すパルスジェ
ネレータにより、“H”となる。
のとき、 CSLCK=“H”となると、図1及び図5
に示すオートプリチャージデコーダ14’の出力信号
(オートプリチャージイネーブル信号)AUTPEが
“H”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、CSLCKが“H”になったときに“H”とな
り、従来のような外部クロックVCLKの立ち上がりエ
ッジに依存しない。
PE(=“H”)は、図6又は図7に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号AUTPG(=“H”)として
出力される。バンクコントローラ16は、制御信号AU
TPGに基づいて、バンクプリチャージ信号BNKを出
力する。その結果、バンクプリチャージが開始され、か
つ、選択されたワード線WLの電位が立ち下げられる。
K(=CLKIN)とVDQS(=DQS)にスキュー
Δt4が存在し、かつ、クロックVCLKに対して、D
QSがΔt4だけ遅れているとすると、パルス信号CS
LCKも、Δt4だけ遅れることになる。
ータがメモリセルに十分に書き込まれない状態でワード
線WLの電位が立ち下がる場合が生じていた。
LCKに基づいてバンクプリチャージイネーブル信号A
UTPEが出力されるため、CSLCKがΔt4だけ遅
れると、これに伴い、制御信号AUTPGもΔt4だけ
遅れることになる。結果として、最終バーストのデータ
がメモリセルに十分に書き込まれた後に、バンクプリチ
ャージが開始され、ワード線WLの電位が立ち下げられ
るため、書き込みエラーが発生しない。
(具体例については、図6及び図7を参照)17の遅延
時間も、カラムセレクト線CSLがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
(=CLKIN)とVDQS(=DQS)がスキューを
持ち、かつ、DQSがクロックVCLK(=CLKI
N)に対して遅れた場合でも、最後のデータ書き込みが
完了してから現在選択されているワード線WLを立ち下
げるまでの期間は、常に、一定であるため、必ず、メモ
リセルにデータが十分に書き込まれた後に、ワード線W
Lの電位が立ち下がることになる。従って、このような
ケースにおいても、書き込みエラーが発生することはな
い。
3実施の形態に関わるライト&オートプリチャージモー
ドの信号波形を示している。以下、本実施の形態の動作
を図1及び図10を参照しつつ説明する。
“L”及びVCLK=“L”になったときに、アクティ
ブ状態にした例である。このような場合には、DQS
が、クロックよりも速く、又はクロックと同時に入力さ
れたときは、CSLCKは、VCLK=“L”に基づい
て“H”になり、また、DQSが、クロックよりも遅れ
て入力されたときは、CSLCKは、DQS=“L”に
基づいて“H”になる。オートプリチャージデコーダ1
4’に入力されるパルス信号CSLCKは、例えば、図
4に示すようなパルスジェネレータにより生成される。
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号CPSRX及びオートプリチャージ
信号AUTPLがアクティブ状態(“H”)になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号CPSRXが“L”とな
る。また、本例では、制御信号CSLCKは、DQS及
びCLKINを受けて、図4に示すパルスジェネレータ
により、“H”となる。
のとき、 CSLCK=“H”となると、図1及び図5
に示すオートプリチャージデコーダ14’の出力信号
(オートプリチャージイネーブル信号)AUTPEが
“H”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、CSLCKが“H”になったときに“H”とな
り、従来のような外部クロックVCLKの立ち上がりエ
ッジに依存しない。
PE(=“H”)は、図6又は図7に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号AUTPG(=“H”)として
出力される。バンクコントローラ16は、制御信号AU
TPGに基づいて、バンクプリチャージ信号BNKを出
力する。その結果、バンクプリチャージが開始され、選
択されたワード線WLの電位が立ち上げられる。
の形態と同様に、クロックVCLK(=CLKIN)に
対して、DQSがΔt4だけ遅れたとすると、CSLC
Kも、Δt4だけ遅れることになる。しかし、これに伴
い、AUTPGも、Δt4だけ遅れるため、書き込みエ
ラーが発生することはない。
(具体例については、図6及び図7を参照)17の遅延
時間も、カラムセレクト線CSLがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
の形態と同様の効果を得ることができる。即ち、クロッ
クVCLK(=CLKIN)とVDQS(=DQS)が
スキューを持ち、かつ、DQSがクロックVCLK(=
CLKIN)に対して遅れた場合でも、最後のデータ書
き込みが完了してから現在選択されているワード線WL
を立ち下げるまでの期間は、常に、一定であるため、必
ず、メモリセルにデータが十分に書き込まれた後に、ワ
ード線WLの電位が立ち下がることになる。従って、こ
のようなケースにおいても、書き込みエラーが発生する
ことはない。
4実施の形態に関わるライト&オートプリチャージモー
ドの信号波形を示している。以下、本実施の形態の動作
を図1及び図11を参照しつつ説明する。
従来のSDRAMと同様に、クロックの“H”のみでデ
ータをチップ内に取り込んだ場合の例である。本実施の
形態では、WCL=0となっている。
ップ内に取り込まれると、従来と同様に、カラムセレク
ト線イネーブル信号CPSRX及びオートプリチャージ
信号AUTPLがアクティブ状態(“H”)になる。そ
して、この後、従来通り、カラム動作が終了すると、カ
ラムセレクト線イネーブル信号CPSRXが“L”とな
る。また、本例では、制御信号CSLCKは、クロック
の“H”を受けて“H”となる。
のとき、 CSLCK=“H”となると、図1及び図5
に示すオートプリチャージデコーダ14’の出力信号
(オートプリチャージイネーブル信号)AUTPEが
“H”となる。このように、本発明では、オートプリチ
ャージを開始するためのオートプリチャージイネーブル
信号は、CSLCKが“H”になったときに“H”とな
り、従来のような外部クロックVCLKの立ち上がりエ
ッジに依存しない。
PE(=“H”)は、図6又は図7に示すようなオート
プリチャージ遅延回路によって、一定時間だけ、遅延さ
せられた後に、制御信号AUTPG(=“H”)として
出力される。バンクコントローラ16は、制御信号AU
TPGに基づいて、バンクプリチャージ信号BNKを出
力する。その結果、バンクプリチャージが開始され、選
択されたワード線WLの電位が立ち下げられる。
(具体例については、図6及び図7を参照)17の遅延
時間も、カラムセレクト線CSLがアクティブ状態にな
ってからメモリセルにデータが十分に書き込まれるまで
の時間と、バンクプリチャージ開始から選択されたワー
ド線の電位が立ち下がるまでの時間との関係によって決
定される。
SDRAMにおいて、外部クロックの周波数が高くなっ
たとしても、常に、カラムセレクト線CSLがアクティ
ブ状態になって、メモリセルにデータが十分に書き込ま
れた後に、ワード線WLの電位が立ち下がることになる
ため、書き込みエラーを起こすことがない。
場合に、従来と同様に、tWRを規定するクロック数を
増やすことが行われるが(図19)、このような場合に
おいても、本実施の形態では、クロックに同期してオー
トプリチャージイネーブル信号AUTPEをシフトさせ
る回路が存在しないため、既存のオートプリチャージ遅
延回路をそのまま使用できる。
ば、ライトリカバリ時間tWRを、クロックに依存させ
ずに設定することができ、また、クロックを高速化した
ときでも回路変更なしに、書き込みエラーを防止でき
る。また、DQSを持つSDRAMにおいては、DQS
の遅延による書き込みエラーも回避できる。
リチャージモードにおいて、クロックに依存させずに、
カラム動作終了後、ライトリカバリ時間tWRが経過し
た後に、バンクプリチャージ動作を開始させる。従っ
て、回路変更なしに、今後のクロックの高速化やこれに
伴うライトリカバリ時間tWRを規定するクロック数の
増加にも対応することができる。
る回路ブロック図。
図。
図。
図。
図。
る回路ブロック図。
示す図。
一例を示す図。
形図。
形図。
たときの動作波形図。
きの動作波形図。
としたときの動作波形図。
ンドレジスタ、 12 :バースト長カウン
タ、 13 :カラムクロックジェ
ネレータ、 14,14’ :オートプリチャージ
デコーダ、 15 :オートプリチャージ
シフトレジスタ、 16 :バンクカウンタ、 17 :オートプリチャージ
遅延回路、 NA1,NA2 :NAND回路、 NR1 :NOR回路、 I1〜I4 :インバータ。
Claims (5)
- 【請求項1】 クロック信号及び第1制御信号に基づい
て、カラムデコーダを動作させるパルス信号を出力する
ジェネレータと、前記第1制御信号及び前記パルス信号
に基づいて、ロウデコーダの動作を制御する第2制御信
号を出力するプリチャージデコーダと、前記クロック信
号に依存せずに、前記第2制御信号を一定期間だけ遅延
させる遅延回路とを具備することを特徴とする半導体メ
モリ。 - 【請求項2】 前記第1制御信号が活性状態のとき、前
記パルス信号が前記ジェネレータから出力され、かつ、
前記第1制御信号が非活性状態となった後に前記第2制
御信号が活性状態となり、活性状態の前記第2制御信号
に基づいて前記ロウデコーダによりワード線の電位が立
ち下げられることを特徴とする請求項1記載の半導体メ
モリ。 - 【請求項3】 前記プリチャージデコーダには、第3制
御信号が入力され、前記第3制御信号が活性状態のとき
に、前記第2制御信号は、活性状態となり、前記第3制
御信号は、オートプリチャージモードにおいて活性状態
となり、前記オートプリチャージモードでは、前記ワー
ド線に接続されるメモリセルにデータを書き込んだ後
に、活性状態の前記第2制御信号に基づいて、自動的
に、前記ワード線の電位を立ち下げると共に、次の動作
の準備のためのプリチャージを行うことを特徴とする請
求項2記載の半導体メモリ。 - 【請求項4】 前記パルス信号が出力された後、前記一
定期間が経過した後に、前記クロック信号に依存するこ
となく、前記ワード線の電位が立ち下げられることを特
徴とする請求項2又は3記載の半導体メモリ。 - 【請求項5】 前記半導体メモリは、複数のバンクを有
するシンクロナスDRAMであることを特徴とする請求
項1乃至4のいずれか1項に記載の半導体メモリ。
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