JP2006254401A - 遅延ロックドループ回路 - Google Patents
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Abstract
【解決手段】遅延素子(10)は、基準クロック信号の立ち上がり(又は立ち下がり)から、ループフィルタ(40)の出力に基づいた量だけ遅延して変化する遅延クロック信号を生成する。信号生成回路(20)は、基準クロック信号の立ち上がり及び立ち下がり並びに遅延クロック信号の変化に応じて相補的に変化する二つの信号を生成する。チャージポンプ回路(30)は、ループフィルタ(40)に対して、これら二つの信号に従って、基準クロック信号の立ち上がり(又は立ち下がり)から遅延クロック信号の変化までの間プッシュ動作(又はプル動作)を、遅延クロック信号の変化から基準クロック信号の立ち下がり(又は立ち上がり)までの間プル動作(又はプッシュ動作)を行う。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係る遅延ロックドループ回路の構成を示す。本実施形態に係る遅延ロックドループ回路は、遅延素子10、信号生成回路20、チャージポンプ回路30、及びループフィルタ40を備えている。遅延素子10は、基準クロック信号CLKrを受け、遅延クロック信号CLKdを出力する。遅延クロック信号CLKdの遅延量は、ループフィルタ40から出力された制御電圧Vcによって制御される。信号生成回路20は、基準クロック信号CLKrと遅延クロック信号CLKdの反転との論理積を信号UPとして、また、基準クロック信号CLKrと遅延クロック信号CLKdとの論理積を信号DNとして、それぞれ出力する。チャージポンプ回路30は、電流源301、電流源301が供給する電流I1の通電/遮断を信号UPに従って制御するスイッチ302、電流源303、及び、電流源303が供給する電流I2の通電/遮断を信号DNに従って制御するスイッチ304を備え、信号UPがHiレベルのとき、電流I1を外部へ出力し(プッシュ動作)、信号DNがHiレベルのとき、電流I2を外部から引き込む(プル動作)。ループフィルタ40は、容量401を備え、チャージポンプ回路30の出力を受け、これを積分して制御電圧Vcを生成する。
図5は、本発明の第2の実施形態に係る遅延ロックドループ回路の構成を示す。本実施形態に係る遅延ロックドループ回路は、第1の実施形態とは異なる構成の信号生成回路20を備えている。本実施形態に係る信号生成回路20は、基準クロック信号CLKrと遅延クロック信号CLKdの反転との論理積を信号UPとして、また、基準クロック信号CLKrを信号DNとして、それぞれ出力する。以下、本実施形態に係る遅延ロックドループ回路について、第1の実施形態に係る遅延ロックドループ回路と異なる点のみを説明する。
図7は、本発明の第3の実施形態に係る遅延ロックドループ回路の構成を示す。本実施形態に係る遅延ロックドループ回路は、第2の実施形態とは異なる構成のチャージポンプ回路30を備えている。本実施形態に係るチャージポンプ回路30は、第1の実施形態に係るチャージポンプ回路30に、さらに、電流源305、電流源305が供給する電流I3の通電/遮断を信号UPに従って制御するスイッチ306、電流源307、及び、電流源307が供給する電流I4の通電/遮断を信号DNに従って制御するスイッチ308を備えている。以下、第2の実施形態と異なる点についてのみ説明する。
図9は、本発明の第4の実施形態に係る遅延ロックドループ回路の構成を示す。本実施形態に係る遅延ロックドループ回路は、第2及び3の実施形態とは異なる構成のチャージポンプ回路30を備えている。本実施形態に係るチャージポンプ回路30は、第3の実施形態に係るチャージポンプ回路30に、さらに、電流源301と同極性の電流I5を供給する電流源309を備えている。すなわち、本実施形態に係るチャージポンプ回路30では、信号UP及びDNの状態にかかわらず、電流源309から電流I5が常時供給されている。以下、第3の実施形態と異なる点についてのみ説明する。
R2=R3=2R1=R、かつ、Va=(Vdd−Vss)/2=Vdd/2
を満たすように、抵抗311〜313の抵抗値、及び、電圧Vaをそれぞれ設定すると、信号/UP及びDNがそれぞれグランド電圧Vss及び電源電圧Vddとなったとき、抵抗311から信号/UPの入力端に、大きさがVdd/Rの電流が流れ出し、信号DNの入力端から抵抗312に、大きさがVdd/2/Rの電流が流れ込む。また、抵抗311〜313の接続点からグランドノードには、大きさがVdd/2/Rの電流が流れている。したがって、キルヒホッフの法則により、演算増幅器402の出力側から抵抗311〜313の接続点に、容量401を介して電流Vdd/Rが流れ込む。この結果、制御電圧Vcは漸増する。
図12は、本発明の第5の実施形態に係る遅延ロックドループ回路の構成を示す。本実施形態に係る遅延ロックドループ回路は、上記の第1から第4の実施形態に係る遅延ロックドループ回路のいずれか二つを組み合わせた構成をしており、第1の遅延ロックドループ回路は、遅延素子10r、信号生成回路20r、チャージポンプ回路30r、及びループフィルタ40rを備え、第2の遅延ロックドループ回路は、遅延素子10f、信号生成回路20f、チャージポンプ回路30f、及びループフィルタ40fを備えている。第1及び第2の遅延ロックドループ回路は、それぞれ、基準クロック信号CLKrの立ち上がり及び立ち下がりから遅延して論理レベルが変化する遅延クロック信号CLKdr及びCLKdfを出力する。第1及び第2の遅延ロックドループ回路の具体的構成は、第1から第4の実施形態で説明した通りである。また、本実施形態に係る遅延ロックドループ回路はクロック生成回路50を備えている。以下、本実施形態に特徴的な部分についてのみ説明する。
αT/2+(1−α)T/2=T/2
となり、基準クロック信号CLKrのちょうど半分の周期(T/2)となる。すなわち、基準クロック信号CLKrのデューティ比にかかわらず遅延クロック信号CLKdのデューティ比は50%となる。
図15は、本発明の第6の実施形態に係る遅延ロックドループ回路の構成を示す。本実施形態に係る遅延ロックドループ回路は、第5の実施形態に係る遅延ロックドループ回路における第1及び第2の遅延ロックドループ回路に、互いに逆位相関係にある基準クロック信号CLKr及びその反転(以下、「基準クロック信号/CLKr」と表す)を与える構成となっている。
11,11a,11b 反転回路(第1の回路)
12,12A 波形整形回路(第2の回路)
20,20r、20f 信号生成回路
30,30r、30f チャージポンプ回路
40,40r、40f ループフィルタ
50 クロック生成回路
111 トランジスタ(第1のトランジスタ)
112 トランジスタ(第2のトランジスタ)
113 トランジスタ(第3のトランジスタ)
114 トランジスタ(電流源)
121 インバータ
122 トランジスタ
301 電流源(第1の電流源)
302 スイッチ(第1のスイッチ)
303 電流源(第2の電流源)
304 スイッチ(第2のスイッチ)
305 電流源(第3の電流源)
306 スイッチ(第3のスイッチ)
307 電流源(第4の電流源)
308 スイッチ(第4のスイッチ)
309 電流源(第5の電流源)
311 抵抗(第1の抵抗)
312 抵抗(第2の抵抗)
313 抵抗(第3の抵抗)
401 容量
402 演算増幅器
Claims (19)
- 基準クロック信号の第1の論理レベルから第2の論理レベルへの第1の変化から遅延して、第1の論理レベルから第2の論理レベルへ変化する遅延クロック信号を生成する遅延素子と、
前記基準クロック信号の第1の変化、前記基準クロック信号の前記第2の論理レベルから前記第1の論理レベルへの第2の変化、及び前記遅延クロック信号の変化に応じて相補的に変化する第1及び第2の信号を生成する信号生成回路と、
前記第1及び第2の信号に従って、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの間、プッシュ動作及びプル動作のいずれか一方である第1の動作を行い、前記遅延クロック信号の変化から前記基準クロック信号の第2の変化までの間、プッシュ動作及びプル動作の他方である第2の動作を行うチャージポンプ回路と、
前記チャージポンプ回路の出力を受けるループフィルタとを備え、
前記遅延素子は、前記ループフィルタの出力に基づいて、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの遅延量を制御する
ことを特徴とする遅延ロックドループ回路。 - 請求項1に記載の遅延ロックドループ回路において、
前記信号生成回路は、前記第1の信号として、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成し、前記第2の信号として、前記遅延クロック信号の変化から前記基準クロック信号の第2の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成するものであり、
前記チャージポンプ回路は、
前記第1の動作に係る第1の電流を供給する第1の電流源と、
前記第2の動作に係る第2の電流を供給する第2の電流源と、
前記第1の信号が前記第1の論理レベルのとき、前記第1の電流を通電し、前記第2の論理レベルのとき、前記第1の電流を遮断する第1のスイッチと、
前記第2の信号が前記第1の論理レベルのとき、前記第2の電流を通電し、前記第2の論理レベルのとき、前記第2の電流を遮断する第2のスイッチとを有するものであり、
前記遅延素子は、前記ループフィルタの出力電圧の増大及び減少のいずれか一方に従って前記遅延量を減少し、他方に従って前記遅延量を増大する制御を行うものである
ことを特徴とする遅延ロックドループ回路。 - 請求項2に記載の遅延ロックドループ回路において、
前記第1の電流の大きさと前記第2の電流の大きさとは等しい
ことを特徴とする遅延ロックドループ回路。 - 請求項1に記載の遅延ロックドループ回路において、
前記信号生成回路は、前記第1の信号として、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成し、前記第2の信号として、前記基準クロックの第1の変化から第2の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成するものであり、
前記チャージポンプ回路は、
前記第1の動作に係る第1の電流を供給する第1の電流源と、
前記第2の動作に係る第2の電流を供給する第2の電流源と、
前記第1の信号が前記第1の論理レベルのとき、前記第1の電流を通電し、前記第2の論理レベルのとき、前記第1の電流を遮断する第1のスイッチと、
前記第2の信号が前記第1の論理レベルのとき、前記第2の電流を通電し、前記第2の論理レベルのとき、前記第2の電流を遮断する第2のスイッチとを有するものであり、
前記遅延素子は、前記ループフィルタの出力電圧の増大及び減少のいずれか一方に従って前記遅延量を減少し、他方に従って前記遅延量を増大する制御を行うものである
ことを特徴とする遅延ロックドループ回路。 - 請求項4に記載の遅延ロックドループ回路において、
前記第1の電流の大きさは、前記第2の電流の大きさの2倍に相当する
ことを特徴とする遅延ロックドループ回路。 - 請求項1に記載の遅延ロックドループ回路において、
前記信号生成回路は、前記第1の信号として、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成し、前記第2の信号として、前記基準クロックの第1の変化から第2の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成するものであり、
前記チャージポンプ回路は、
前記第1の動作に係る第1及び第4の電流をそれぞれ供給する第1及び第4の電流源と、
前記第2の動作に係る第2及び第3の電流をそれぞれ供給する第2及び第3の電流源と、
前記第1の信号が前記第1の論理レベルのとき、前記第1の電流を通電し、前記第2の論理レベルのとき、前記第1の電流を遮断する第1のスイッチと、
前記第2の信号が前記第1の論理レベルのとき、前記第2の電流を通電し、前記第2の論理レベルのとき、前記第2の電流を遮断する第2のスイッチと、
前記第1の信号が前記第1の論理レベルのとき、前記第3の電流を遮断し、前記第2の論理レベルのとき、前記第3の電流を通電する第3のスイッチと、
前記第2の信号が前記第1の論理レベルのとき、前記第4の電流を遮断し、前記第2の論理レベルのとき、前記第4の電流を通電する第4のスイッチとを有するものであり、
前記遅延素子は、前記ループフィルタの出力電圧の増大及び減少のいずれか一方に従って前記遅延量を減少し、他方に従って前記遅延量を増大する制御を行うものである
ことを特徴とする遅延ロックドループ回路。 - 請求項6に記載の遅延ロックドループ回路において、
前記第2から第4の電流の大きさはいずれも等しく、かつ、前記第1の電流の大きさは、前記第2から第4の電流の大きさの3倍に相当する
ことを特徴とする遅延ロックドループ回路。 - 請求項1に記載の遅延ロックドループ回路において、
前記信号生成回路は、前記第1の信号として、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成し、前記第2の信号として、前記基準クロックの第1の変化から第2の変化までの間、第1の論理レベルとなり、これ以外のとき、第2の論理レベルとなる信号を生成するものであり、
前記チャージポンプ回路は、
前記第1の動作に係る第1、第4及び第5の電流をそれぞれ供給する第1、第4及び第5の電流源と、
前記第2の動作に係る第2及び第3の電流をそれぞれ供給する第2及び第3の電流源と、
前記第1の信号が前記第1の論理レベルのとき、前記第1の電流を通電し、前記第2の論理レベルのとき、前記第1の電流を遮断する第1のスイッチと、
前記第2の信号が前記第1の論理レベルのとき、前記第2の電流を通電し、前記第2の論理レベルのとき、前記第2の電流を遮断する第2のスイッチと、
前記第1の信号が前記第1の論理レベルのとき、前記第3の電流を遮断し、前記第2の論理レベルのとき、前記第3の電流を通電する第3のスイッチと、
前記第2の信号が前記第1の論理レベルのとき、前記第4の電流を遮断し、前記第2の論理レベルのとき、前記第4の電流を通電する第4のスイッチとを有するものであり、
前記遅延素子は、前記ループフィルタの出力電圧の増大及び減少のいずれか一方に従って前記遅延量を減少し、他方に従って前記遅延量を増大する制御を行うものである
ことを特徴とする遅延ロックドループ回路。 - 請求項8に記載の遅延ロックドループ回路において、
前記第1の電流の大きさと前記第3の電流の大きさとは等しく、前記第2、第4及び第5の電流の大きさはいずれも等しく、かつ、前記第1及び第3の電流の大きさは、前記第2、第4及び第5の電流の大きさの2倍に相当する
ことを特徴とする遅延ロックドループ回路。 - 請求項1に記載の遅延ロックドループ回路において、
前記信号生成回路は、前記第1の信号として、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの間、第1の電圧となり、これ以外のとき、第2の電圧となる信号を生成し、前記第2の信号として、前記基準クロックの第1の変化から第2の変化までの間、前記第2の電圧となり、これ以外のとき、前記第1の電圧となる信号を生成するものであり、
前記チャージポンプ回路は、
前記第1の信号を受ける第1の抵抗と、
前記第2の信号を受ける第2の抵抗と、
一端が前記第1及び第2の抵抗の接続箇所に接続され、他端に第3の電圧が与えられた第3の抵抗とを有するものであり、
前記ループフィルタは、
容量と、
負帰還部分に前記容量が接続され、反転入力端が前記チャージポンプ回路における第1から第3の抵抗の接続箇所に接続され、非反転入力端に第4の電圧が与えられた演算増幅器とを有するものであり、
前記遅延素子は、前記ループフィルタにおける演算増幅器の出力電圧の増大及び減少のいずれか一方に従って前記遅延量を減少し、他方に従って前記遅延量を増大する制御を行うものである
ことを特徴とする遅延ロックドループ回路。 - 請求項10に記載の遅延ロックドループ回路において、
前記第2の電圧と前記第3の電圧とは等しく、
前記第4の電圧は、前記第1の電圧と前記第2の電圧との中間に相当する電圧であり、
前記第2の抵抗の抵抗値と前記第3の抵抗の抵抗値とは等しく、
前記第1の抵抗の抵抗値は、前記第2及び第3の抵抗の抵抗値の半分に相当する
ことを特徴とする遅延ロックドループ回路。 - 請求項1に記載の遅延ロックドループ回路において、
前記遅延素子は、
直列に接続され、ゲートに前記基準クロック信号を受ける互いに逆極性の第1及び第2のトランジスタ、及びこれらトランジスタの間に接続され、ゲートに前記ループフィルタの出力を受ける第3のトランジスタを有し、前記第1のトランジスタと前記第2のトランジスタとの間の所定ノードの電圧を出力信号とする第1の回路と、
前記第1の回路の出力信号の波形を整形する第2の回路とを備えたものである
ことを特徴とする遅延ロックドループ回路。 - 請求項12に記載の遅延ロックドループ回路において、
前記第1の回路は、前記第3のトランジスタに並列に接続された電流源を有する
ことを特徴とする遅延ロックドループ回路。 - 請求項12に記載の遅延ロックドループ回路において、
前記第2の回路は、
前記第1の回路の出力信号を受けるインバータと、
前記インバータの入力及び出力をそれぞれドレイン及びゲートに受け、ソースに所定の電圧が与えられたトランジスタを有する
ことを特徴とする遅延ロックドループ回路。 - 請求項1に記載の遅延ロックドループ回路において、
前記遅延素子の遅延量を漸増させて、前記基準クロック信号の第1の変化から前記遅延クロック信号の変化までの遅延をロックする
ことを特徴とする遅延ロックドループ回路。 - 共通の基準クロック信号が与えられる、請求項1に記載の遅延ロックドループ回路である第1及び第2の遅延ロックドループ回路と、
前記第1及び第2の遅延ロックドループ回路の出力クロック信号から、前記共通の基準クロック信号の立ち上がりから遅延して立ち上がり及び立ち下がりのいずれか一方の変化が生じる一方、前記共通の基準クロック信号の立ち下がりから遅延して立ち上がり及び立ち下がりの他方の変化が生じる遅延クロック信号を生成するクロック生成回路とを備えた
ことを特徴とする遅延ロックドループ回路。 - 請求項16に記載の遅延ロックドループ回路において、
前記第1の遅延ロックドループ回路は、前記共通の基準クロック信号の立ち上がりから、前記共通の基準クロック信号のオンデューティの半分に相当する期間遅延して、論理レベルが変化するクロック信号を出力するものであり、
前記第2の遅延ロックドループ回路は、前記共通の基準クロック信号の立ち下がりから、前記共通の基準クロック信号のオフデューティの半分に相当する期間遅延して、論理レベルが変化するクロック信号を出力するものである
ことを特徴とする遅延ロックドループ回路。 - 第1の基準クロック信号が与えられる、請求項1に記載の遅延ロックドループ回路である第1の遅延ロックドループ回路と、
前記第1の基準クロック信号とは逆位相の第2の基準クロック信号が与えられる、請求項1に記載の遅延ロックドループ回路である第2の遅延ロックドループ回路と、
前記第1及び第2の遅延ロックドループ回路の出力クロック信号から、前記第1の基準クロック信号の立ち上がりから遅延して立ち上がり及び立ち下がりのいずれか一方の変化が生じる一方、前記第1の基準クロック信号の立ち下がりから遅延して立ち上がり及び立ち下がりの他方の変化が生じる遅延クロック信号を生成するクロック生成回路とを備えた
ことを特徴とする遅延ロックドループ回路。 - 請求項18に記載の遅延ロックドループ回路において、
前記第1の遅延ロックドループ回路は、前記第1の基準クロック信号の立ち上がりから、前記第1の基準クロック信号のオンデューティの半分に相当する期間遅延して、論理レベルが変化するクロック信号を出力するものであり、
前記第2の遅延ロックドループ回路は、前記第2の基準クロック信号の立ち上がりから、前記第2の基準クロック信号のオンデューティの半分に相当する期間遅延して、論理レベルが変化するクロック信号を出力するものである
ことを特徴とする遅延ロックドループ回路。
Priority Applications (3)
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