JPH08162604A - マルチチップモジュールの製造方法 - Google Patents
マルチチップモジュールの製造方法Info
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- JPH08162604A JPH08162604A JP6298623A JP29862394A JPH08162604A JP H08162604 A JPH08162604 A JP H08162604A JP 6298623 A JP6298623 A JP 6298623A JP 29862394 A JP29862394 A JP 29862394A JP H08162604 A JPH08162604 A JP H08162604A
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】研摩工程を行わずに異なる高さ（厚み）を有す
るＩＣチップ搭載の平坦化ができ、製造時間の短縮を図
る。 【構成】基板１にポジレジストを塗布後、互いに異なる
高さ（厚み）を有するＩＣチップ３を基板１に対して接
着する。この後、平坦化材５を塗布し、平面を形成して
平坦とし、平坦化材５上に構造基板６を載せる。次に熱
処理を行い、平坦化材５を仮硬化する。超音波洗浄槽内
に溶剤を入れて洗浄し、基板１とＩＣチップ３間の接着
手段としての上記ポジレジストを溶かして基板１とＩＣ
チップ３とを分離する。これにより複数のＩＣチップの
表面を平坦化処理できる。次に、ＩＣチップ表面側４に
層間膜を形成し、チップ配線取出し部をフォトリソ技術
により開口する。続いてアルミ配線をスパッタ法等で形
成し、フォトリソ技術にて加工する。その上に保護膜を
形成して、マルチチップモジュール素子とする。
るＩＣチップ搭載の平坦化ができ、製造時間の短縮を図
る。 【構成】基板１にポジレジストを塗布後、互いに異なる
高さ（厚み）を有するＩＣチップ３を基板１に対して接
着する。この後、平坦化材５を塗布し、平面を形成して
平坦とし、平坦化材５上に構造基板６を載せる。次に熱
処理を行い、平坦化材５を仮硬化する。超音波洗浄槽内
に溶剤を入れて洗浄し、基板１とＩＣチップ３間の接着
手段としての上記ポジレジストを溶かして基板１とＩＣ
チップ３とを分離する。これにより複数のＩＣチップの
表面を平坦化処理できる。次に、ＩＣチップ表面側４に
層間膜を形成し、チップ配線取出し部をフォトリソ技術
により開口する。続いてアルミ配線をスパッタ法等で形
成し、フォトリソ技術にて加工する。その上に保護膜を
形成して、マルチチップモジュール素子とする。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路の集積
度が高いマルチチップモジュールの製造方法に関するも
のである。
度が高いマルチチップモジュールの製造方法に関するも
のである。
【０００２】
【従来の技術】半導体集積回路の集積度を高めるため
に、マルチチップモジュールの技術がある。マルチチッ
プモジュール技術は、高速性能、高密度を得るための技
術として計算器等のＣＰＵ等において実用化されてい
る。従来のマルチチップモジュールの製造方法として
は、特開昭６２−８１７４５号の技術が提案されてい
る。すなわち、使用される各種ＩＣチップは、スクライ
ブされる前にウエハ上においてＳｉ3 Ｎ4 膜がプラズマ
ＣＶＤ法により形成され、スクライブされた後にＩＣチ
ップはシリコンウエハ基板上に配置する。次いでシリコ
ンを配置したＩＣチップの間に埋込み、前記ウエハ基板
上に全面成長させる。これらの成長方法としては、スパ
ッタ法、プラズマＣＶＤ法が採用される。そして、上記
方法により、ポリシリコン、あるいはアモルファス・シ
リコン層を数μｍ成長させ、次いで、シリコン層をポリ
ッシング工程により、平坦化して、ＩＣチップ上のＳｉ
3 Ｎ4 膜を露出させる。この平坦化（ポリッシング工
程）は、機械化学的（メカノケミカル）な研摩方法が採
用され、Ｓｉ3 Ｎ4 膜はこの時の研摩のストッパの役目
を果たす。なお、マルチチップモジュールの作成では、
ＩＣチップ間を繋ぐ配線形成が重要であり、その配線形
成のため、ＩＣチップ間を平坦化するのである。
に、マルチチップモジュールの技術がある。マルチチッ
プモジュール技術は、高速性能、高密度を得るための技
術として計算器等のＣＰＵ等において実用化されてい
る。従来のマルチチップモジュールの製造方法として
は、特開昭６２−８１７４５号の技術が提案されてい
る。すなわち、使用される各種ＩＣチップは、スクライ
ブされる前にウエハ上においてＳｉ3 Ｎ4 膜がプラズマ
ＣＶＤ法により形成され、スクライブされた後にＩＣチ
ップはシリコンウエハ基板上に配置する。次いでシリコ
ンを配置したＩＣチップの間に埋込み、前記ウエハ基板
上に全面成長させる。これらの成長方法としては、スパ
ッタ法、プラズマＣＶＤ法が採用される。そして、上記
方法により、ポリシリコン、あるいはアモルファス・シ
リコン層を数μｍ成長させ、次いで、シリコン層をポリ
ッシング工程により、平坦化して、ＩＣチップ上のＳｉ
3 Ｎ4 膜を露出させる。この平坦化（ポリッシング工
程）は、機械化学的（メカノケミカル）な研摩方法が採
用され、Ｓｉ3 Ｎ4 膜はこの時の研摩のストッパの役目
を果たす。なお、マルチチップモジュールの作成では、
ＩＣチップ間を繋ぐ配線形成が重要であり、その配線形
成のため、ＩＣチップ間を平坦化するのである。
【０００３】又、前記方法とは別にウエハ基板２２に対
してＩＣチップを搭載する方法として、図１２に示すよ
うにＩＣチップ２１のＳｉ3 Ｎ4 膜２４面をウエハ基板
２２側にする技術も前記公報に提案されている。なお、
２３はＩＣチップ２１の間に埋込み、ウエハ基板２２上
に全面成長したシリコン層である。そして、この方法に
おいては図１３に示すようにウエハ基板２２が研削（ポ
リッシング工程）により平坦化される。
してＩＣチップを搭載する方法として、図１２に示すよ
うにＩＣチップ２１のＳｉ3 Ｎ4 膜２４面をウエハ基板
２２側にする技術も前記公報に提案されている。なお、
２３はＩＣチップ２１の間に埋込み、ウエハ基板２２上
に全面成長したシリコン層である。そして、この方法に
おいては図１３に示すようにウエハ基板２２が研削（ポ
リッシング工程）により平坦化される。
【０００４】この後、前記Ｓｉ3 Ｎ4 膜２４をエッチン
グ除去した後、全面に絶縁膜を形成し、ホトリソグラフ
ィの手法により各ＩＣチップ２１にパッド部を形成した
後、Ａｌ配線配線層を全面蒸着するものである。
グ除去した後、全面に絶縁膜を形成し、ホトリソグラフ
ィの手法により各ＩＣチップ２１にパッド部を形成した
後、Ａｌ配線配線層を全面蒸着するものである。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
平坦化（ポリッシング工程）は、高精度な研摩装置が必
要であり、又、１ウエハ当たりの加工時間は１時間以上
となって非常に長くなる問題がある。このようにポリッ
シング工程を含む場合、ダスト除去のための装置及び専
用工程が必要となる等、従来技術では高コスト、そし
て、工程時間が長いという問題があった。
平坦化（ポリッシング工程）は、高精度な研摩装置が必
要であり、又、１ウエハ当たりの加工時間は１時間以上
となって非常に長くなる問題がある。このようにポリッ
シング工程を含む場合、ダスト除去のための装置及び専
用工程が必要となる等、従来技術では高コスト、そし
て、工程時間が長いという問題があった。
【０００６】この発明の目的は上記従来技術の問題点を
解消するためになされたものであって、研摩工程を行わ
ずに平坦化ができ、平坦化のための工程作業を短くで
き、製造時間の短縮を図ることができるマルチチップモ
ジュールの製造方法を提供することにある。
解消するためになされたものであって、研摩工程を行わ
ずに平坦化ができ、平坦化のための工程作業を短くで
き、製造時間の短縮を図ることができるマルチチップモ
ジュールの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに請求項１の発明は、基板上に対して除去可能な接着
手段を形成する工程と、この基板上の接着手段に素子を
配置する工程と、素子間に素子厚みを平坦する目的で素
子及び基板上に充填材を形成する工程と、前記接着手段
を溶化して除去し、素子と基板とを分離する工程とを含
むマルチチップモジュールの製造方法をその要旨として
いる。
めに請求項１の発明は、基板上に対して除去可能な接着
手段を形成する工程と、この基板上の接着手段に素子を
配置する工程と、素子間に素子厚みを平坦する目的で素
子及び基板上に充填材を形成する工程と、前記接着手段
を溶化して除去し、素子と基板とを分離する工程とを含
むマルチチップモジュールの製造方法をその要旨として
いる。
【０００８】請求項２の発明は、溝を設けた基板上に除
去可能な接着手段を形成する工程と、この基板上の接着
手段に素子を配置する工程と、素子間に素子厚みを平坦
する目的で素子及び基板上に充填材を形成する工程と、
前記接着手段を溶化して除去し、基板と素子とを分離す
る工程とを含むマルチチップモジュールの製造方法をそ
の要旨としている。
去可能な接着手段を形成する工程と、この基板上の接着
手段に素子を配置する工程と、素子間に素子厚みを平坦
する目的で素子及び基板上に充填材を形成する工程と、
前記接着手段を溶化して除去し、基板と素子とを分離す
る工程とを含むマルチチップモジュールの製造方法をそ
の要旨としている。
【０００９】請求項３の発明は、接着手段を形成する工
程は、基板上には基板外部から内部中央に向かう溝が形
成され、この基板上に対して除去可能な接着手段を設け
る工程であるマルチチップモジュールの製造方法をその
要旨としている。
程は、基板上には基板外部から内部中央に向かう溝が形
成され、この基板上に対して除去可能な接着手段を設け
る工程であるマルチチップモジュールの製造方法をその
要旨としている。
【００１０】
【作用】請求項１の発明では、基板上に対して接着手段
を形成し、この基板上の接着手段に素子を配置する。そ
して、素子間に素子厚みを平坦する目的で充填材を素子
及び基板上に形成する。次いで前記接着手段を溶化剤に
て溶化して除去することにより、素子と基板とが分離さ
れる。
を形成し、この基板上の接着手段に素子を配置する。そ
して、素子間に素子厚みを平坦する目的で充填材を素子
及び基板上に形成する。次いで前記接着手段を溶化剤に
て溶化して除去することにより、素子と基板とが分離さ
れる。
【００１１】請求項２の発明は、溝を設けた基板上に除
去可能な接着手段を形成する。次いで、この基板上の接
着手段に素子を配置する。素子間に素子厚みを平坦する
目的で素子及び基板上に充填材を形成し、次に前記接着
手段を溶化する溶化剤は、溶化剤が基板に設けた溝を介
して接着手段に接触することにより溶化が促進する。そ
して、この接着手段の溶化によって、接着手段を除去す
ることにより、基板と素子とが分離される。
去可能な接着手段を形成する。次いで、この基板上の接
着手段に素子を配置する。素子間に素子厚みを平坦する
目的で素子及び基板上に充填材を形成し、次に前記接着
手段を溶化する溶化剤は、溶化剤が基板に設けた溝を介
して接着手段に接触することにより溶化が促進する。そ
して、この接着手段の溶化によって、接着手段を除去す
ることにより、基板と素子とが分離される。
【００１２】請求項３の発明によれば、分離工程におい
て、基板上の外部から内部にかけて設けられた溝を介し
て溶化剤が接着手段に浸透する。この結果、接着手段に
対する浸透により、接着手段の溶化が促進する。
て、基板上の外部から内部にかけて設けられた溝を介し
て溶化剤が接着手段に浸透する。この結果、接着手段に
対する浸透により、接着手段の溶化が促進する。
【００１３】
【実施例】以下、本発明を具体化した一実施例を図１〜
図６に従って説明する。まず、図１に示すようにシリコ
ンウエハから上面が平滑された基板１に対してマスク材
として使用されているポジレジスト２を１〜３μｍ塗布
する（接着剤塗布工程）。なお、この時のポジレジスト
の厚さが３μｍを越える場合は、大きさが互いに異なる
素子としてのＩＣチップ３のポジレジスト２への沈み込
みに差が出て、好ましくない。これは、後の分離工程後
におけるＩＣチップ間に高さのバラツキが生じやすくな
り、この高さのバラツキがある状態では後のフォトリソ
技術を使用する工程（開口形成工程、配線形成工程）に
おいて、開口形成が円滑に行われなかったり、アルミ配
線の形成が良好に行われない等の悪影響がある。このポ
ジレジスト２が本発明の接着手段を構成している。な
お、マスク材を使用するのは後述するように、接着力と
溶剤に対する溶化性に優れているためである。
図６に従って説明する。まず、図１に示すようにシリコ
ンウエハから上面が平滑された基板１に対してマスク材
として使用されているポジレジスト２を１〜３μｍ塗布
する（接着剤塗布工程）。なお、この時のポジレジスト
の厚さが３μｍを越える場合は、大きさが互いに異なる
素子としてのＩＣチップ３のポジレジスト２への沈み込
みに差が出て、好ましくない。これは、後の分離工程後
におけるＩＣチップ間に高さのバラツキが生じやすくな
り、この高さのバラツキがある状態では後のフォトリソ
技術を使用する工程（開口形成工程、配線形成工程）に
おいて、開口形成が円滑に行われなかったり、アルミ配
線の形成が良好に行われない等の悪影響がある。このポ
ジレジスト２が本発明の接着手段を構成している。な
お、マスク材を使用するのは後述するように、接着力と
溶剤に対する溶化性に優れているためである。
【００１４】次に、図２に示すように異なる高さ及び大
きさを備えた複数のＩＣチップ３をＩＣチップ搭載機で
あるダイボンダ（図示しない）で搭載し、前記ポジレジ
スト２にてＩＣチップ３を基板１に対して接着する（チ
ップ載置工程）。前記ＩＣチップは、メモリ素子、ＣＰ
Ｕ、電源ＩＣ、パワートランジスタ、パワーＭＯＳ等が
ある。なお、４はＩＣチップ３の表面側を示している。
きさを備えた複数のＩＣチップ３をＩＣチップ搭載機で
あるダイボンダ（図示しない）で搭載し、前記ポジレジ
スト２にてＩＣチップ３を基板１に対して接着する（チ
ップ載置工程）。前記ＩＣチップは、メモリ素子、ＣＰ
Ｕ、電源ＩＣ、パワートランジスタ、パワーＭＯＳ等が
ある。なお、４はＩＣチップ３の表面側を示している。
【００１５】次いで、平坦化材５として充填材、すなわ
ちポリイミド樹脂材をスピンコータにて基板１上及びＩ
Ｃチップ３上に塗布する（平坦化材塗布工程）。平坦化
材５はＩＣチップ３の厚みを平坦化する目的で使用され
る。なお、充填材としてのポリイミド樹脂材の代わりに
ＳｉＯ2 粉末をスピンオンで塗布するＳＯＧ（スピンオ
ングラス）でもよい。そして、この後、図３に示すよう
にこの平坦化材５上に接着剤（例えば、ポリイミド樹脂
・ＳＯＧ）をスピンコータにて塗布し、その後、構造基
板６を載せて固定する（構造基板載置工程）。この構造
基板６はシリコンから形成されている。
ちポリイミド樹脂材をスピンコータにて基板１上及びＩ
Ｃチップ３上に塗布する（平坦化材塗布工程）。平坦化
材５はＩＣチップ３の厚みを平坦化する目的で使用され
る。なお、充填材としてのポリイミド樹脂材の代わりに
ＳｉＯ2 粉末をスピンオンで塗布するＳＯＧ（スピンオ
ングラス）でもよい。そして、この後、図３に示すよう
にこの平坦化材５上に接着剤（例えば、ポリイミド樹脂
・ＳＯＧ）をスピンコータにて塗布し、その後、構造基
板６を載せて固定する（構造基板載置工程）。この構造
基板６はシリコンから形成されている。
【００１６】次に、ポジレジスト２が炭化せず、かつ平
坦化材５が仮硬化する温度１５０℃〜２００℃にて熱処
理する（熱処理工程）。なお、仮硬化とは完全な硬化状
態となるのではなく、ある程度の硬化した状態をいう。
坦化材５が仮硬化する温度１５０℃〜２００℃にて熱処
理する（熱処理工程）。なお、仮硬化とは完全な硬化状
態となるのではなく、ある程度の硬化した状態をいう。
【００１７】次いで、超音波洗浄槽（図示しない）内に
溶剤としてアセトン、又はシンナーを入れ、その中で前
記構造基板６と一体化した状態で、図３に示す基板１と
構造基板６と一体となったＩＣチップ３とを洗浄し、図
４に示すようにポジレジスト２を溶かして分離する（洗
浄分離工程）。この分離時間は、基板１のＩＣチップ搭
載側の表面面積及びポジレジスト２の厚みにもよるが、
５〜１０分程度で終了する。なお、溶剤は接着手段とし
てのポジレジスト２のみを溶化するものがよい。
溶剤としてアセトン、又はシンナーを入れ、その中で前
記構造基板６と一体化した状態で、図３に示す基板１と
構造基板６と一体となったＩＣチップ３とを洗浄し、図
４に示すようにポジレジスト２を溶かして分離する（洗
浄分離工程）。この分離時間は、基板１のＩＣチップ搭
載側の表面面積及びポジレジスト２の厚みにもよるが、
５〜１０分程度で終了する。なお、溶剤は接着手段とし
てのポジレジスト２のみを溶化するものがよい。
【００１８】次に、図５に示すようにＩＣチップ表面側
４にＳＯＧ膜、ポリイミド膜等からなる層間膜７をスピ
ンコータにて塗布し（層間膜形成工程）、チップ配線取
出し部８をフォトリソ技術により、開口する（開口形成
工程）。
４にＳＯＧ膜、ポリイミド膜等からなる層間膜７をスピ
ンコータにて塗布し（層間膜形成工程）、チップ配線取
出し部８をフォトリソ技術により、開口する（開口形成
工程）。
【００１９】続いて、図６に示すようにアルミ配線９を
スパッタ法等で形成し、フォトリソ技術にて加工する
（配線形成工程）。その上にＳＯＧ膜、ポリイミド膜等
からなる保護膜１０を形成することにより、マルチチッ
プモジュール素子（ＭＣＭ素子）とする（保護膜形成工
程）。
スパッタ法等で形成し、フォトリソ技術にて加工する
（配線形成工程）。その上にＳＯＧ膜、ポリイミド膜等
からなる保護膜１０を形成することにより、マルチチッ
プモジュール素子（ＭＣＭ素子）とする（保護膜形成工
程）。
【００２０】このように、本実施例では、接着剤層とし
て用いたポジレジスト２の溶化剤としてアセトン、又は
シンナー（例えばプロピレングリコールモノメチルエー
テル、プロピレングリコールモノメチルエーテルアセテ
ート）を使用することにより、上記ポジレジストが溶化
され、基板１と構造基板と一体となったＩＣチップ３と
が分離できる。このため、研削に時間を要するポリッシ
ング工程が省略できる。従って、本発明の実施において
は、基板１に研摩が行われることがなく、大きさが最初
の使用時のままに保持されるため、分離後再度使用する
ことができる。又、ポジレジスト２の塗布の厚みを所定
厚み範囲内にしているため、縦方向の位置決め性が良く
なる。
て用いたポジレジスト２の溶化剤としてアセトン、又は
シンナー（例えばプロピレングリコールモノメチルエー
テル、プロピレングリコールモノメチルエーテルアセテ
ート）を使用することにより、上記ポジレジストが溶化
され、基板１と構造基板と一体となったＩＣチップ３と
が分離できる。このため、研削に時間を要するポリッシ
ング工程が省略できる。従って、本発明の実施において
は、基板１に研摩が行われることがなく、大きさが最初
の使用時のままに保持されるため、分離後再度使用する
ことができる。又、ポジレジスト２の塗布の厚みを所定
厚み範囲内にしているため、縦方向の位置決め性が良く
なる。
【００２１】次に第２実施例を図７及び図８に従って説
明する。なお、以後の実施例において前記第１実施例と
同一構成又は相当する構成については同一符合を付して
その説明を省略する。
明する。なお、以後の実施例において前記第１実施例と
同一構成又は相当する構成については同一符合を付して
その説明を省略する。
【００２２】この実施例においては、基板１の表面形状
が第１実施例と異なっている。すなわち、基板１表面に
対して多数の四角錐形状の突部１１が互いに離間して所
定の間隔を有するように設けられている。この突部１１
の形成は、シリコンウエア基板１に対してフォトリソ技
術とエッチング技術により行われる。例えば、シリコン
ウエハ基板の場合、アルカリエッチング等で形成でき
る。なお、突部１１の形状は他に立方体、円錐形等の形
状があるが、これらの形状に限定されるものではなく、
その形状は適宜でよい。又、突部１１の配置は、ＩＣチ
ップ３が水平に支持できるような間隔にする。又、各突
部１１の高さは同一高さが好ましい。なお、突部１１の
高さはＩＣチップ３の載置面（ＩＣチップの表面側４）
の凹凸高さの最大値より大きな値が必要である。従っ
て、突部１１の高さは、通常は５μｍ以上が好ましい。
そして、この実施例における接着剤塗布工程では、この
基板上１にポジレジスト２をその塗布厚さが突部１１の
高さよりも若干高く（厚く）なるように塗布する。
が第１実施例と異なっている。すなわち、基板１表面に
対して多数の四角錐形状の突部１１が互いに離間して所
定の間隔を有するように設けられている。この突部１１
の形成は、シリコンウエア基板１に対してフォトリソ技
術とエッチング技術により行われる。例えば、シリコン
ウエハ基板の場合、アルカリエッチング等で形成でき
る。なお、突部１１の形状は他に立方体、円錐形等の形
状があるが、これらの形状に限定されるものではなく、
その形状は適宜でよい。又、突部１１の配置は、ＩＣチ
ップ３が水平に支持できるような間隔にする。又、各突
部１１の高さは同一高さが好ましい。なお、突部１１の
高さはＩＣチップ３の載置面（ＩＣチップの表面側４）
の凹凸高さの最大値より大きな値が必要である。従っ
て、突部１１の高さは、通常は５μｍ以上が好ましい。
そして、この実施例における接着剤塗布工程では、この
基板上１にポジレジスト２をその塗布厚さが突部１１の
高さよりも若干高く（厚く）なるように塗布する。
【００２３】そして、チップ載置工程においては、この
基板１に対してＩＣチップ３を高精度ダイボンダ（図示
しない）にて載置する。高精度ダイボンダでＩＣチップ
３を載置する場合、基板１上に位置決めパターンを作製
し、その位置決めパターンをダイボンダが備えている画
像素子を介して制御部に認識させる。そして、ダイボン
ダの制御部のメモリ内に予め搭載位置を記憶した位置に
対応させて基板１に対して各種ＩＣチップ３を搭載す
る。この高精度ダイボンダによるチップ搭載では、基板
１上の目標設定位置に対して横方向の載置誤差は±５〜
±１０μｍとなる。なお、縦方向の載置の位置はポジレ
ジスト２の厚さで変化するため、ポジレジスト２の塗布
厚みは薄くするのが望ましい。従って、ＩＣチップ３
は、この互いに離間した所定領域範囲に存在する突部１
１によって支持され、この状態で、ＩＣチップ３はポジ
レジスト２により基板１に対して接着される。図７で
は、ＩＣチップ３の大きさが実線Ｂ乃至Ｅにより示され
ている。
基板１に対してＩＣチップ３を高精度ダイボンダ（図示
しない）にて載置する。高精度ダイボンダでＩＣチップ
３を載置する場合、基板１上に位置決めパターンを作製
し、その位置決めパターンをダイボンダが備えている画
像素子を介して制御部に認識させる。そして、ダイボン
ダの制御部のメモリ内に予め搭載位置を記憶した位置に
対応させて基板１に対して各種ＩＣチップ３を搭載す
る。この高精度ダイボンダによるチップ搭載では、基板
１上の目標設定位置に対して横方向の載置誤差は±５〜
±１０μｍとなる。なお、縦方向の載置の位置はポジレ
ジスト２の厚さで変化するため、ポジレジスト２の塗布
厚みは薄くするのが望ましい。従って、ＩＣチップ３
は、この互いに離間した所定領域範囲に存在する突部１
１によって支持され、この状態で、ＩＣチップ３はポジ
レジスト２により基板１に対して接着される。図７で
は、ＩＣチップ３の大きさが実線Ｂ乃至Ｅにより示され
ている。
【００２４】このチップ載置工程以降の各工程は第１実
施例と同様である。従って、この第２実施例では、洗浄
分離工程において、溶剤は突部１１間に介在しているポ
ジレジスト２を溶化する。この溶化時において、ＩＣチ
ップ３と、突部１１以外の基板１間のポジレジスト２は
徐々に溶化していくが、ポジレジスト２の溶化後は突部
１１の高さ分だけ隙間が形成されるため、第１実施例の
接着手段としてのポジレジスト２の厚みを薄くした場合
よりも、より溶剤の浸透性が良くなる。そして、ＩＣチ
ップ３は突部１１にて支持されて、基板１とＩＣチップ
３間の実質接着面積が小さいため、第１実施例と比較す
ればより効率的に分離時間を短くすることができる。
施例と同様である。従って、この第２実施例では、洗浄
分離工程において、溶剤は突部１１間に介在しているポ
ジレジスト２を溶化する。この溶化時において、ＩＣチ
ップ３と、突部１１以外の基板１間のポジレジスト２は
徐々に溶化していくが、ポジレジスト２の溶化後は突部
１１の高さ分だけ隙間が形成されるため、第１実施例の
接着手段としてのポジレジスト２の厚みを薄くした場合
よりも、より溶剤の浸透性が良くなる。そして、ＩＣチ
ップ３は突部１１にて支持されて、基板１とＩＣチップ
３間の実質接着面積が小さいため、第１実施例と比較す
ればより効率的に分離時間を短くすることができる。
【００２５】このように第２実施例では、溶剤の浸透性
を向上し、ＩＣチップ３の分離を確実に行うことができ
る。次に、第３実施例を図９及び図１０に従って説明す
る。
を向上し、ＩＣチップ３の分離を確実に行うことができ
る。次に、第３実施例を図９及び図１０に従って説明す
る。
【００２６】この実施例では、第１実施例の基板１表面
に対して縦横に互いに直交する格子状の溝１２が形成さ
れ、溝１２は基板１の側部において開口されているとこ
ろが第１実施例と異なっている。すなわち、溝１１は基
板１の外部から内部中央に亘って設けられている。溝１
２同士間の幅は載置されるＩＣチップ３の大きさに合致
するように形成されている。又、溝１２の幅及び深さ
は、接着剤の粘度、すなわち、この実施例ではポジレジ
スト２の粘度により、この溝１２内へ侵入しない寸法に
設定されている。例えば、ポジレジスト２の粘度が４０
０〜５００ｃｐｓの場合、深さ２μｍ、幅０．８μｍと
する。この溝１２はフォトリソ法とエッチング法により
形成される。このため、接着剤塗布工程が終了した時点
では、図１０に示すような状態となる。そして、チップ
載置工程においては、ＩＣチップ３は溝１２にて画定さ
れる部分に適合するように載置され、ポジレジスト２に
て接着される。
に対して縦横に互いに直交する格子状の溝１２が形成さ
れ、溝１２は基板１の側部において開口されているとこ
ろが第１実施例と異なっている。すなわち、溝１１は基
板１の外部から内部中央に亘って設けられている。溝１
２同士間の幅は載置されるＩＣチップ３の大きさに合致
するように形成されている。又、溝１２の幅及び深さ
は、接着剤の粘度、すなわち、この実施例ではポジレジ
スト２の粘度により、この溝１２内へ侵入しない寸法に
設定されている。例えば、ポジレジスト２の粘度が４０
０〜５００ｃｐｓの場合、深さ２μｍ、幅０．８μｍと
する。この溝１２はフォトリソ法とエッチング法により
形成される。このため、接着剤塗布工程が終了した時点
では、図１０に示すような状態となる。そして、チップ
載置工程においては、ＩＣチップ３は溝１２にて画定さ
れる部分に適合するように載置され、ポジレジスト２に
て接着される。
【００２７】従って、この第３実施例では、チップ載置
工程において、前記格子状に配置された溝１２を基準に
することにより、基板１のＸ，Ｙ方向が定まり、ＩＣチ
ップ３の位置決め性が向上する。
工程において、前記格子状に配置された溝１２を基準に
することにより、基板１のＸ，Ｙ方向が定まり、ＩＣチ
ップ３の位置決め性が向上する。
【００２８】又、接着剤塗布工程でポジレジスト２を薄
く塗布した場合、第１実施例と同様にＺ方向（縦方向）
の位置決め性が向上する。そして、洗浄分離工程におい
て、溶剤は溝１２の開口部から侵入し、格子状に配置さ
れた溝１２を介してポジレジスト２の裏面からポジレジ
スト２を溶化するため、ＩＣチップ２の剥離性が向上す
る。なお、必ずしもチップの大きさに合わせて溝を形成
する必要はなく、溝をまたいでチップが載置される場合
も考えられる。
く塗布した場合、第１実施例と同様にＺ方向（縦方向）
の位置決め性が向上する。そして、洗浄分離工程におい
て、溶剤は溝１２の開口部から侵入し、格子状に配置さ
れた溝１２を介してポジレジスト２の裏面からポジレジ
スト２を溶化するため、ＩＣチップ２の剥離性が向上す
る。なお、必ずしもチップの大きさに合わせて溝を形成
する必要はなく、溝をまたいでチップが載置される場合
も考えられる。
【００２９】なお、この発明は下記のように具体化して
もよい。 （イ）前記各実施例では基板１及び構造基板６はシリコ
ンを使用したが、他に強度、剥離性に優れたステンレ
ス、テフロン樹脂、セラミック等を使用することもでき
る。
もよい。 （イ）前記各実施例では基板１及び構造基板６はシリコ
ンを使用したが、他に強度、剥離性に優れたステンレ
ス、テフロン樹脂、セラミック等を使用することもでき
る。
【００３０】（ロ）図１１に示すように前記第２実施例
と、第３実施例とを組み合わせてもよい。従って、この
実施例では、第２実施例と第３実施例とのそれぞれの作
用効果を得ることができる。
と、第３実施例とを組み合わせてもよい。従って、この
実施例では、第２実施例と第３実施例とのそれぞれの作
用効果を得ることができる。
【００３１】前記実施例に基づき特許請求の範囲に記載
された以外の技術的思想をその効果とともに記載する。 （１）請求項１又は請求項２において、基板には素子を
載置する突部を備えたものであるマルチチップモジュー
ルの製造方法。この構成によれば、接着手段の部分的な
溶化後は突部の高さ分だけ隙間が形成されるため、より
溶剤の浸透が速くなり、素子の剥離性が向上する。
された以外の技術的思想をその効果とともに記載する。 （１）請求項１又は請求項２において、基板には素子を
載置する突部を備えたものであるマルチチップモジュー
ルの製造方法。この構成によれば、接着手段の部分的な
溶化後は突部の高さ分だけ隙間が形成されるため、より
溶剤の浸透が速くなり、素子の剥離性が向上する。
【００３２】
【発明の効果】以上詳述したように請求項１の発明によ
れば、研摩工程を行わずに平坦化ができ、平坦化のため
の工程作業を短くでき、製造時間の短縮を図ることがで
きる。又、基板は研摩等が行われず、大きさが最初の使
用時のままに保持されるため、分離後再度使用すること
ができる。
れば、研摩工程を行わずに平坦化ができ、平坦化のため
の工程作業を短くでき、製造時間の短縮を図ることがで
きる。又、基板は研摩等が行われず、大きさが最初の使
用時のままに保持されるため、分離後再度使用すること
ができる。
【００３３】請求項２の発明では、溝に溶剤が侵入する
ことにより接着手段の溶化が速まり、より素子の剥離性
が向上する。請求項３の発明では、基板の内部中央にま
で溝が形成されるため、内部中央に位置する接着手段の
溶化が促進され、素子の剥離性が向上する。
ことにより接着手段の溶化が速まり、より素子の剥離性
が向上する。請求項３の発明では、基板の内部中央にま
で溝が形成されるため、内部中央に位置する接着手段の
溶化が促進され、素子の剥離性が向上する。
【図１】 第１実施例の接着剤塗布工程の説明図。
【図２】 同じくチップ載置工程の説明図。
【図３】 同じく構造基板載置工程の説明図。
【図４】 同じく洗浄分離工程の説明図。
【図５】 同じく開口形成工程の説明図。
【図６】 同じく配線形成工程及び保護膜形成の説明
図。
図。
【図７】 第２実施例の基板の平面図。
【図８】 同じくチップ載置工程における図７のＡ−Ａ
線の断面図。
線の断面図。
【図９】 第３実施例の基板の平面図。
【図１０】同じくチップ載置工程における図９のＢ−Ｂ
線の断面図。
線の断面図。
【図１１】別例のチップ載置工程の説明図。
【図１２】従来例においてウエハ上のＩＣチップを搭載
した説明図。
した説明図。
【図１３】従来例におけるポリッシング工程の説明図。
１は基板、２は接着手段としてのポジレジスト、３はＩ
Ｃチップ、４はＩＣチップの表面側、５は平坦化材、６
は構造基板、７は層間膜、８はチップ配線取出し部、９
はアルミ配線、１０は保護膜、１１は突部、１２は溝。
Ｃチップ、４はＩＣチップの表面側、５は平坦化材、６
は構造基板、７は層間膜、８はチップ配線取出し部、９
はアルミ配線、１０は保護膜、１１は突部、１２は溝。
Claims (3)
- 【請求項１】 基板上に対して除去可能な接着手段を形
成する工程と、 この基板上の接着手段に素子を配置する工程と、 素子間に素子厚みを平坦にする目的で素子及び基板上に
充填材を形成する工程と、 前記接着手段を溶化して除去し、素子と基板とを分離す
る工程とを含むことを特徴とするマルチチップモジュー
ルの製造方法。 - 【請求項２】 溝を設けた基板上に除去可能な接着手段
を形成する工程と、 この基板上の接着手段に素子を配置する工程と、 素子間に素子厚みを平坦にする目的で素子及び基板上に
充填材を形成する工程と、 前記接着手段を溶化して除去し、基板と素子とを分離す
る工程とを含むことを特徴とするマルチチップモジュー
ルの製造方法。 - 【請求項３】 接着手段を形成する工程は、基板上には
基板外部から内部中央に向かう溝が形成され、この基板
上に対して除去可能な接着手段を設ける工程であること
を特徴とする請求項２に記載のマルチチップモジュール
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298623A JPH08162604A (ja) | 1994-12-01 | 1994-12-01 | マルチチップモジュールの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298623A JPH08162604A (ja) | 1994-12-01 | 1994-12-01 | マルチチップモジュールの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162604A true JPH08162604A (ja) | 1996-06-21 |
Family
ID=17862133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298623A Pending JPH08162604A (ja) | 1994-12-01 | 1994-12-01 | マルチチップモジュールの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162604A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118373A (ja) * | 2008-11-11 | 2010-05-27 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2010123592A (ja) * | 2008-11-17 | 2010-06-03 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
| JP2012231182A (ja) * | 2012-08-13 | 2012-11-22 | Shinko Electric Ind Co Ltd | 微細配線パッケージ |
| JP2013016842A (ja) * | 2012-09-07 | 2013-01-24 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
| US8530753B2 (en) | 2008-12-24 | 2013-09-10 | Shinko Electric Industries Co., Ltd. | Fine wiring package and method of manufacturing the same |
| US8677613B2 (en) | 2010-05-20 | 2014-03-25 | International Business Machines Corporation | Enhanced modularity in heterogeneous 3D stacks |
-
1994
- 1994-12-01 JP JP6298623A patent/JPH08162604A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118373A (ja) * | 2008-11-11 | 2010-05-27 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2010123592A (ja) * | 2008-11-17 | 2010-06-03 | Shinko Electric Ind Co Ltd | 半導体パッケージ及びその製造方法 |
| US8530753B2 (en) | 2008-12-24 | 2013-09-10 | Shinko Electric Industries Co., Ltd. | Fine wiring package and method of manufacturing the same |
| US8677613B2 (en) | 2010-05-20 | 2014-03-25 | International Business Machines Corporation | Enhanced modularity in heterogeneous 3D stacks |
| GB2494328B (en) * | 2010-05-20 | 2014-11-05 | Ibm | Enhanced modularity in heterogeneous 3D stacks |
| US9373557B2 (en) | 2010-05-20 | 2016-06-21 | Globalfoundries Inc. | Enhanced modularity in heterogeneous 3D stacks |
| US9390989B2 (en) | 2010-05-20 | 2016-07-12 | Globalfoundries Inc. | Enhanced modularity in heterogeneous 3D stacks |
| JP2012231182A (ja) * | 2012-08-13 | 2012-11-22 | Shinko Electric Ind Co Ltd | 微細配線パッケージ |
| JP2013016842A (ja) * | 2012-09-07 | 2013-01-24 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
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