JPH08274286A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH08274286A JPH08274286A JP10990895A JP10990895A JPH08274286A JP H08274286 A JPH08274286 A JP H08274286A JP 10990895 A JP10990895 A JP 10990895A JP 10990895 A JP10990895 A JP 10990895A JP H08274286 A JPH08274286 A JP H08274286A
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- 239000000758 substrate Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000005498 polishing Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 14
- 235000012431 wafers Nutrition 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 15
- 239000010409 thin film Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 12
- 230000002411 adverse Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Mechanical Treatment Of Semiconductor (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【目的】 均一に薄膜化された活性基板を有するＳＯＩ
基板の製造方法を提供することができる。 【構成】 支持基板１の両面を両面研磨装置により同時
に研磨する。支持基板１の上面に活性基板２を貼り合わ
せて貼合ウェハを得る。貼合ウェハの周縁部の未接着部
分を取り除く。活性基板２の表面を平面研削して厚みを
減ずる。活性基板２の表面をスピンエッチングによりエ
ッチングする。活性基板２をＰＡＣＥ加工により薄膜化
する。
基板の製造方法を提供することができる。 【構成】 支持基板１の両面を両面研磨装置により同時
に研磨する。支持基板１の上面に活性基板２を貼り合わ
せて貼合ウェハを得る。貼合ウェハの周縁部の未接着部
分を取り除く。活性基板２の表面を平面研削して厚みを
減ずる。活性基板２の表面をスピンエッチングによりエ
ッチングする。活性基板２をＰＡＣＥ加工により薄膜化
する。
Description
【０００１】
【産業上の利用分野】本発明は、活性基板となる半導体
ウェハと支持基板となる半導体ウェハを貼り合わせて得
られるＳＯＩ基板の製造方法に関するものである。
ウェハと支持基板となる半導体ウェハを貼り合わせて得
られるＳＯＩ基板の製造方法に関するものである。
【０００２】
【従来の技術】近年、集積回路の開発技術が向上するに
ともない、デバイス工程からのＳＯＩ基板製造における
品質向上の要求は厳しくなる一方である。特に、集積回
路の作動速度の高速化を図るために、活性層を可能な限
り薄膜化させる必要がある。従来、活性基板となる半導
体ウェハと支持基板となる半導体ウェハを貼り合わせて
得られるＳＯＩ基板は次の工程により製造されている。 （１）支持基板となる半導体ウェハの表面に酸化膜を発
生させ、その上面に活性基板となる半導体ウェハを貼り
合わせ、さらにこの活性基板の表面にも酸化膜を発生さ
せて貼合ウェハを得る。 （２）次に、この貼り合せウェハの周縁部の未接着部分
を研削またはエッチングにより除去する。 （３）活性基板の表面を平面研削し、その厚みを減ら
す。 （４）支持基板の裏面を貼付ブロックに貼り付けて活性
基板の表面を研磨し、活性基板をさらに薄くする。 ところが、この研磨によって薄くされた活性基板はその
厚さが２〜３μｍ程度であり、高速集積回路の製造に使
用されるＳＯＩ基板においては、活性基板の厚さを０．
１μｍ程度まで薄膜化させることが要求される。この薄
膜化にはＰＡＣＥ加工を使用している。すなわち、上記
した方法により研磨された活性基板の表面をこのＰＡＣ
Ｅ加工により均一に薄膜化するものである。
ともない、デバイス工程からのＳＯＩ基板製造における
品質向上の要求は厳しくなる一方である。特に、集積回
路の作動速度の高速化を図るために、活性層を可能な限
り薄膜化させる必要がある。従来、活性基板となる半導
体ウェハと支持基板となる半導体ウェハを貼り合わせて
得られるＳＯＩ基板は次の工程により製造されている。 （１）支持基板となる半導体ウェハの表面に酸化膜を発
生させ、その上面に活性基板となる半導体ウェハを貼り
合わせ、さらにこの活性基板の表面にも酸化膜を発生さ
せて貼合ウェハを得る。 （２）次に、この貼り合せウェハの周縁部の未接着部分
を研削またはエッチングにより除去する。 （３）活性基板の表面を平面研削し、その厚みを減ら
す。 （４）支持基板の裏面を貼付ブロックに貼り付けて活性
基板の表面を研磨し、活性基板をさらに薄くする。 ところが、この研磨によって薄くされた活性基板はその
厚さが２〜３μｍ程度であり、高速集積回路の製造に使
用されるＳＯＩ基板においては、活性基板の厚さを０．
１μｍ程度まで薄膜化させることが要求される。この薄
膜化にはＰＡＣＥ加工を使用している。すなわち、上記
した方法により研磨された活性基板の表面をこのＰＡＣ
Ｅ加工により均一に薄膜化するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うに活性基板を貼り付け研磨した後にＰＡＣＥ加工する
方法では、研磨のために支持基板の裏面を貼付ブロック
に貼り付けるため、貼付ブロックの貼付面と支持基板の
裏面の間に異物や凹みがあると、研磨後の活性基板の表
面に微小な凹凸が発生する。例えば、貼付ブロック４の
貼付面に異物５があった場合〔図２（ａ）〕、この貼付
面に支持基板１ａを貼り付けると、支持基板１ａの裏面
に異物５による凹み５ａが発生し、この凹み５ａはさら
に支持基板１ａの上面を介して酸化膜３ａと活性基板２
ａにもおよび、このままの状態で活性基板２ａの上面を
研磨されることとなり、活性基板２ａに極薄部分５ｂが
発生する〔図２（ｂ）〕。研磨終了後に、貼付ブロック
４から剥がし、ワックス４ａを除去すると、支持基板１
ａは元の状態に戻り、これにより活性基板２ａの極薄部
分５ｂは凹んだ状態で残存することとなる〔図２
（ｃ）〕。また、支持基板１ｂの裏面に凹み６があった
場合〔図３（ａ）〕、この支持基板１ｂを貼付ブロック
４に貼り付けて研磨すると、酸化膜３ｂと活性基板２ｂ
の凹み６に対応する部分がこの研磨圧により窪んだまま
研磨され、この部分が極厚部分６ａとなる〔図３
（ｂ）〕。研磨終了後に、貼付ブロック４から剥がして
ワックス４ａを除去すると、支持基板１ｂは元の状態に
戻り、これにより極厚部分６ａは活性基板２ｂの表面に
突出した状態で残存することとなる〔図３（ｃ）〕。と
ころが、上記したような微小な凹凸が活性基板の表面に
局在した場合は、ＰＡＣＥ加工を行っても平坦化するこ
とができず、均一な厚さの活性基板を得ることができな
いという問題がある。本発明は、上記問題に鑑みなされ
たもので、均一に薄膜化された活性基板を有するＳＯＩ
基板の製造方法を提供することを目的とするものであ
る。
うに活性基板を貼り付け研磨した後にＰＡＣＥ加工する
方法では、研磨のために支持基板の裏面を貼付ブロック
に貼り付けるため、貼付ブロックの貼付面と支持基板の
裏面の間に異物や凹みがあると、研磨後の活性基板の表
面に微小な凹凸が発生する。例えば、貼付ブロック４の
貼付面に異物５があった場合〔図２（ａ）〕、この貼付
面に支持基板１ａを貼り付けると、支持基板１ａの裏面
に異物５による凹み５ａが発生し、この凹み５ａはさら
に支持基板１ａの上面を介して酸化膜３ａと活性基板２
ａにもおよび、このままの状態で活性基板２ａの上面を
研磨されることとなり、活性基板２ａに極薄部分５ｂが
発生する〔図２（ｂ）〕。研磨終了後に、貼付ブロック
４から剥がし、ワックス４ａを除去すると、支持基板１
ａは元の状態に戻り、これにより活性基板２ａの極薄部
分５ｂは凹んだ状態で残存することとなる〔図２
（ｃ）〕。また、支持基板１ｂの裏面に凹み６があった
場合〔図３（ａ）〕、この支持基板１ｂを貼付ブロック
４に貼り付けて研磨すると、酸化膜３ｂと活性基板２ｂ
の凹み６に対応する部分がこの研磨圧により窪んだまま
研磨され、この部分が極厚部分６ａとなる〔図３
（ｂ）〕。研磨終了後に、貼付ブロック４から剥がして
ワックス４ａを除去すると、支持基板１ｂは元の状態に
戻り、これにより極厚部分６ａは活性基板２ｂの表面に
突出した状態で残存することとなる〔図３（ｃ）〕。と
ころが、上記したような微小な凹凸が活性基板の表面に
局在した場合は、ＰＡＣＥ加工を行っても平坦化するこ
とができず、均一な厚さの活性基板を得ることができな
いという問題がある。本発明は、上記問題に鑑みなされ
たもので、均一に薄膜化された活性基板を有するＳＯＩ
基板の製造方法を提供することを目的とするものであ
る。
【０００４】
【課題を解決するための手段】このため本発明では、Ｓ
ＯＩ基板の製造方法を、支持基板となる半導体ウェハの
両面を両面研磨装置により同時に研磨し、両面研磨され
た支持基板の上面に活性基板となる半導体ウェハを貼り
合わせて貼合ウェハを得、貼合ウェハの周縁部の未接着
部分を取り除き、未接着部分を除去された貼合ウェハの
活性基板の表面を平面研削して厚みを減じ、平面研削さ
れた活性基板の表面をスピンエッチングによりエッチン
グし、スピンエッチングされた活性基板をＰＡＣＥ加工
により薄膜化するようにしたものであるまた、ＳＯＩ基
板の製造方法を、支持基板となる半導体ウェハの両面を
両面研磨装置により同時に研磨し、両面研磨された支持
基板の上面に活性基板となる半導体ウェハを貼り合わせ
て貼合ウェハを得、貼合ウェハの周縁部の未接着部分を
取り除き、未接着部分を除去された貼合ウェハの活性基
板の表面を平面研削して厚みを減じ、平面研削された貼
合ウェハを一枚ずつトップリングにより保持して活性基
板を枚葉研磨し、枚葉研磨された活性基板をＰＡＣＥ加
工により薄膜化するようにしたものである。
ＯＩ基板の製造方法を、支持基板となる半導体ウェハの
両面を両面研磨装置により同時に研磨し、両面研磨され
た支持基板の上面に活性基板となる半導体ウェハを貼り
合わせて貼合ウェハを得、貼合ウェハの周縁部の未接着
部分を取り除き、未接着部分を除去された貼合ウェハの
活性基板の表面を平面研削して厚みを減じ、平面研削さ
れた活性基板の表面をスピンエッチングによりエッチン
グし、スピンエッチングされた活性基板をＰＡＣＥ加工
により薄膜化するようにしたものであるまた、ＳＯＩ基
板の製造方法を、支持基板となる半導体ウェハの両面を
両面研磨装置により同時に研磨し、両面研磨された支持
基板の上面に活性基板となる半導体ウェハを貼り合わせ
て貼合ウェハを得、貼合ウェハの周縁部の未接着部分を
取り除き、未接着部分を除去された貼合ウェハの活性基
板の表面を平面研削して厚みを減じ、平面研削された貼
合ウェハを一枚ずつトップリングにより保持して活性基
板を枚葉研磨し、枚葉研磨された活性基板をＰＡＣＥ加
工により薄膜化するようにしたものである。
【０００５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係るＳＯＩ基板の製造方法の各工
程における側面断面図、図２及び図３は従来技術の製造
方法により製造されたＳＯＩ基板の側面断面図である。
する。図１は本発明に係るＳＯＩ基板の製造方法の各工
程における側面断面図、図２及び図３は従来技術の製造
方法により製造されたＳＯＩ基板の側面断面図である。
【０００６】本実施例のＳＯＩ基板は次の方法に製造さ
れる。 （１）支持基板１となる半導体ウェハの両面を両面研磨
装置により同時に研磨し、表裏面ともに平坦な半導体ウ
ェハを得る〔図１（ａ）〕。この両面研磨された支持基
板１の裏面には、最終工程である活性基板の薄膜化にお
いて悪影響を与える凹みなどの欠陥はない。 （２）両面研磨された支持基板１の表面に酸化膜３を発
生させ、その上面に活性基板２となる半導体ウェハを貼
り合わせ、さらに活性基板２にも酸化膜３を発生させ貼
り合せウェハを得る〔図１（ｂ）〕。 （３）貼合ウェハの周縁部の未接着部分を取り除き、活
性基板２と支持基板１の間の酸化膜３以外の酸化膜を除
去し、さらに活性基板２の上面を平面研削してその厚み
を減ずる〔図１（ｃ）〕。 （４）平面研削された活性基板２の表面をスピンエッチ
ングによりエッチングし、活性基板２をさらに薄くする
〔図１（ｄ）〕。このスピンエッチングでの取り代は約
１０．０〜２０．０μｍ程度で、その厚さムラは取り代
に対して±５．０％以内であり、次の工程のＰＡＣＥ加
工により除去できる厚さである。また従来技術の研磨レ
ートが０．８μｍ／分であったのに対し、スピンエッチ
ングによるエッチングレートは３０μｍ／分と非常に速
く、作業効率が著しく向上する。 （５）スピンエッチングされた活性基板１の表面をＰＡ
ＣＥ加工により薄膜化する〔図１（ｅ）〕。スピンエッ
チングで発生した厚さムラは従来技術の貼り付け研磨で
発生していた小さい凹凸と違って滑らかであることか
ら、ＰＡＣＥ加工の分解能で十分処理できるので、活性
基板１を均一に薄膜化することができる。また、このＰ
ＡＣＥ加工で薄膜化された活性基板１における厚さムラ
は±１０．０ｎｍ程度である。
れる。 （１）支持基板１となる半導体ウェハの両面を両面研磨
装置により同時に研磨し、表裏面ともに平坦な半導体ウ
ェハを得る〔図１（ａ）〕。この両面研磨された支持基
板１の裏面には、最終工程である活性基板の薄膜化にお
いて悪影響を与える凹みなどの欠陥はない。 （２）両面研磨された支持基板１の表面に酸化膜３を発
生させ、その上面に活性基板２となる半導体ウェハを貼
り合わせ、さらに活性基板２にも酸化膜３を発生させ貼
り合せウェハを得る〔図１（ｂ）〕。 （３）貼合ウェハの周縁部の未接着部分を取り除き、活
性基板２と支持基板１の間の酸化膜３以外の酸化膜を除
去し、さらに活性基板２の上面を平面研削してその厚み
を減ずる〔図１（ｃ）〕。 （４）平面研削された活性基板２の表面をスピンエッチ
ングによりエッチングし、活性基板２をさらに薄くする
〔図１（ｄ）〕。このスピンエッチングでの取り代は約
１０．０〜２０．０μｍ程度で、その厚さムラは取り代
に対して±５．０％以内であり、次の工程のＰＡＣＥ加
工により除去できる厚さである。また従来技術の研磨レ
ートが０．８μｍ／分であったのに対し、スピンエッチ
ングによるエッチングレートは３０μｍ／分と非常に速
く、作業効率が著しく向上する。 （５）スピンエッチングされた活性基板１の表面をＰＡ
ＣＥ加工により薄膜化する〔図１（ｅ）〕。スピンエッ
チングで発生した厚さムラは従来技術の貼り付け研磨で
発生していた小さい凹凸と違って滑らかであることか
ら、ＰＡＣＥ加工の分解能で十分処理できるので、活性
基板１を均一に薄膜化することができる。また、このＰ
ＡＣＥ加工で薄膜化された活性基板１における厚さムラ
は±１０．０ｎｍ程度である。
【０００７】尚、上記実施例では、平面研削された活性
基板２をスピンエッチングにより薄く加工していたが、
これに限定されるものではなく、スピンエッチングに替
わり平面研削された貼合ウェハを一枚ずつトップリング
により保持して、枚葉研磨されるものでもよい。この方
法においても両面研磨された半導体ウェハが支持基板と
して使用されるため、枚葉研磨でその裏面の不具合によ
る活性基板への悪影響を与えることがない。
基板２をスピンエッチングにより薄く加工していたが、
これに限定されるものではなく、スピンエッチングに替
わり平面研削された貼合ウェハを一枚ずつトップリング
により保持して、枚葉研磨されるものでもよい。この方
法においても両面研磨された半導体ウェハが支持基板と
して使用されるため、枚葉研磨でその裏面の不具合によ
る活性基板への悪影響を与えることがない。
【０００８】
【発明の効果】本発明では以上のように構成したので、
ＰＡＣＥ加工の前工程において発生する厚さムラを防止
することができ、均一な薄膜化された活性基板を有する
ＳＯＩ基板を得られるという優れた効果がある。また、
両面研磨された半導体ウェハを支持基板として使用する
ため、その裏面には凹みなどの不具合は存在せず、活性
基板の薄膜化において悪影響を与えることがないという
優れた効果がある。さらに、従来技術の貼り付け研磨に
比較し、スピンエッチングはレートが速いため、生産効
率が良いという優れた効果がある。
ＰＡＣＥ加工の前工程において発生する厚さムラを防止
することができ、均一な薄膜化された活性基板を有する
ＳＯＩ基板を得られるという優れた効果がある。また、
両面研磨された半導体ウェハを支持基板として使用する
ため、その裏面には凹みなどの不具合は存在せず、活性
基板の薄膜化において悪影響を与えることがないという
優れた効果がある。さらに、従来技術の貼り付け研磨に
比較し、スピンエッチングはレートが速いため、生産効
率が良いという優れた効果がある。
【図１】本発明に係るＳＯＩ基板の製造方法の各工程に
おける側面断面図ある。
おける側面断面図ある。
【図２】従来技術に製造方法により製造されたＳＯＩ基
板の側面断面図である。
板の側面断面図である。
【図３】従来技術に製造方法により製造されたＳＯＩ基
板の側面断面図である。
板の側面断面図である。
１ 支持基板 １ａ 支持基板 １ｂ 支持基板 ２ 活性基板 ２ａ 活性基板 ２ｂ 活性基板 ３ 酸化膜 ３ａ 酸化膜 ３ｂ 酸化膜 ４ 貼付ブロック ４ａ ワックス ５ 異物 ５ａ 凹み ５ｂ 極薄部分 ６ 凹み ６ａ 極厚部分
Claims (2)
- 【請求項１】 次の工程からなることを特微とするＳＯ
Ｉ基板の製造方法。 （１）支持基板となる半導体ウェハの両面を、両面研磨
装置により同時に研磨する両面研磨工程。 （２）両面研磨された支持基板の上面に、活性基板とな
る半導体ウェハを貼り合わせて貼合ウェハを得る貼り合
わせ工程。 （３）貼合ウェハの周縁部の未接着部分を取り除く未接
着部除去工程。 （４）未接着部分を除去された貼合ウェハの活性基板の
表面を、平面研削して厚みを減ずる平面研削工程。 （５）平面研削された活性基板の表面を、スピンエッチ
ングによりエッチングするスピンエッチング工程。 （６）スピンエッチングされた活性基板を、ＰＡＣＥ加
工により薄膜化するＰＡＣＥ加工工程。 - 【請求項２】 次の工程からなることを特徴とするＳＯ
Ｉ基板の製造方法。 （１）支持基板となる半導体ウェハの両面を、両面研磨
装置により同時に研磨する両面研磨工程。 （２）両面研磨された支持基板の上面に、活性基板とな
る半導体ウェハを貼り合わせて貼合ウェハを得る貼り合
わせ工程。 （３）貼合ウェハの周縁部の未接着部分を取り除く未接
着部除去工程。 （４）未接着部分を除去された貼合ウェハの活性基板の
表面を、平面研削して厚みを減ずる平面研削工程。 （５）平面研削された貼合ウェハを一枚ずつトップリン
グにより保持して、活性基板を研磨する枚葉研磨工程。 （６）枚葉研磨された活性基板を、ＰＡＣＥ加工により
薄膜化するＰＡＣＥ加工工程。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990895A JP3553196B2 (ja) | 1995-03-29 | 1995-03-29 | Ｓｏｉ基板の製造方法 |
| TW85103834A TW300318B (ja) | 1995-03-29 | 1996-04-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990895A JP3553196B2 (ja) | 1995-03-29 | 1995-03-29 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274286A true JPH08274286A (ja) | 1996-10-18 |
| JP3553196B2 JP3553196B2 (ja) | 2004-08-11 |
Family
ID=14522207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10990895A Expired - Lifetime JP3553196B2 (ja) | 1995-03-29 | 1995-03-29 | Ｓｏｉ基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3553196B2 (ja) |
| TW (1) | TW300318B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5863829A (en) * | 1995-08-24 | 1999-01-26 | Komatsu Electronic Metals Co., Ltd. | Process for fabricating SOI substrate |
| US6090688A (en) * | 1996-11-15 | 2000-07-18 | Komatsu Electronic Metals Co., Ltd. | Method for fabricating an SOI substrate |
| US6184056B1 (en) | 1998-05-19 | 2001-02-06 | Sharp Kabushiki Kaisha | Process for producing solar cells and solar cells produced thereby |
| US7285825B2 (en) | 2003-01-21 | 2007-10-23 | Kabushiki Kaisha Toshiba | Element formation substrate for forming semiconductor device |
| JP2012509599A (ja) * | 2008-11-19 | 2012-04-19 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 半導体ウェーハのエッジを剥離する方法及びシステム |
| JP2020092142A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社ディスコ | ウェーハの加工方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8035962B2 (en) | 2010-03-03 | 2011-10-11 | Antec, Inc. | Computer hot-plug structure |
-
1995
- 1995-03-29 JP JP10990895A patent/JP3553196B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-02 TW TW85103834A patent/TW300318B/zh active
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5863829A (en) * | 1995-08-24 | 1999-01-26 | Komatsu Electronic Metals Co., Ltd. | Process for fabricating SOI substrate |
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| US6184056B1 (en) | 1998-05-19 | 2001-02-06 | Sharp Kabushiki Kaisha | Process for producing solar cells and solar cells produced thereby |
| US7285825B2 (en) | 2003-01-21 | 2007-10-23 | Kabushiki Kaisha Toshiba | Element formation substrate for forming semiconductor device |
| US7510945B2 (en) | 2003-01-21 | 2009-03-31 | Kabushiki Kaisha Toshiba | Element formation substrate, method of manufacturing the same, and semiconductor device |
| JP2012509599A (ja) * | 2008-11-19 | 2012-04-19 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 半導体ウェーハのエッジを剥離する方法及びシステム |
| US8735261B2 (en) | 2008-11-19 | 2014-05-27 | Memc Electronic Materials, Inc. | Method and system for stripping the edge of a semiconductor wafer |
| JP2020092142A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社ディスコ | ウェーハの加工方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3553196B2 (ja) | 2004-08-11 |
| TW300318B (ja) | 1997-03-11 |
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