WO2013179767A1 - 撮像装置の製造方法および半導体装置の製造方法 - Google Patents

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forming
manufacturing
chip
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和洋 吉田
紀幸 藤森
考俊 五十嵐
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オリンパス株式会社
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Definitions

  • the present invention relates to an imaging device manufacturing method and a semiconductor device manufacturing method including a step of cutting a bonded wafer in which a plurality of imaging chips (semiconductor chips) are bonded to a support substrate.
  • Chip size package (CSP) technology is used to reduce the size of semiconductor devices.
  • CSP Chip size package
  • a through wiring reaching the second main surface is formed in a semiconductor chip having a semiconductor circuit portion formed on the first main surface, and an external connection terminal on the second main surface is connected to the wiring board.
  • a transparent support member that protects the light receiving unit is joined to the first main surface of the imaging chip on which the light receiving unit that is a semiconductor circuit unit is formed.
  • Wafer level chip size package (WL-CSP) technology is used to manufacture a plurality of image pickup devices at once.
  • WL-CSP after processing such as through wiring formation is performed in the state of a bonded wafer in which an imaging chip substrate on which a plurality of light receiving portions are formed and a transparent support substrate are bonded via an adhesive layer, each imaging device is processed. It is divided into pieces.
  • the imaging chip with the defective light receiving portion is also processed as an imaging device, and thus the manufacturing cost increases. Further, as the diameter of the semiconductor wafer is increased, all the processing facilities are required to cope with the large diameter, and the capital investment cost increases and the manufacturing cost increases, resulting in a decrease in productivity.
  • a semiconductor chip mounted on a mounting surface of a silicon wafer is sealed with a sealing resin, and then the silicon wafer is polished from the surface opposite to the mounting surface.
  • a method of manufacturing a package component by the CSP method that separates into individual package components is disclosed.
  • the semiconductor chip is not processed, and the silicon wafer is processed to be an interposer of the semiconductor chip.
  • a wafer process such as through wiring formation is performed on the surface facing the surface on which the semiconductor chip is mounted.
  • the sealing resin may be deteriorated in the wafer process and reliability may be reduced.
  • An object of the embodiment of the present invention is to provide a method for manufacturing a highly reliable imaging device and a method for manufacturing a highly reliable semiconductor device.
  • a plurality of light receiving portions are formed on the first main surface, and an image pickup chip substrate on which an electrode pad is formed around each light receiving portion is cut to obtain a plurality of images.
  • a step of manufacturing a chip, a step of bonding the first main surface of the imaging chip to a transparent support substrate via a transparent adhesive layer, and manufacturing a bonded wafer, and the plurality of bonded to the bonded wafer A step of filling the space between the imaging chips with a sealing member, a step of processing the bonded wafer from the second main surface side to reduce the thickness, and a step of forming an etching mask on the second main surface
  • a plurality of semiconductor circuit portions are formed on the first main surface, and a semiconductor chip substrate in which an electrode pad is formed around each semiconductor circuit portion is cut.
  • a step of manufacturing a plurality of semiconductor chips a step of bonding the first main surface of the semiconductor chip to a support substrate via an adhesive layer to manufacture a bonded wafer, and the plurality of semiconductors bonded to the bonded wafer
  • FIG. 10 is a flowchart for explaining a manufacturing method of an imaging apparatus according to Modification 2; 12 is a cross-sectional view for explaining a method for manufacturing the imaging device according to Modification 2.
  • FIG. 12 is a cross-sectional view for explaining a method for manufacturing the imaging device according to Modification 2.
  • FIG. It is sectional drawing and the partial expanded sectional view of the imaging device of the modification 2.
  • an imaging device 10 that is a semiconductor device includes an imaging chip (imager chip) 30 and a cover glass 20 that is a support substrate portion (transparent flat plate portion) through an adhesive layer 41 made of a transparent resin. Are glued together.
  • a light receiving portion 31 that is a semiconductor circuit portion is formed on the first main surface 30SA of the imaging chip 30. Further, around the light receiving portion 31 on the first main surface 30SA, a light receiving portion 31 and a wiring ( A plurality of electrode pads 32 connected by (not shown) are formed. The electrode pad 32 is connected to the external connection electrode 34 and the external connection terminal 35 of the second main surface 30SB through the through wiring 33.
  • the plurality of electrode pads 32 supply power to the light receiving unit 31 and transmit / receive input / output signals to / from the light receiving unit 31. Further, the outer peripheral portion of the imaging chip 30 and the outer peripheral portion of the adhesive layer 41 are covered with a sealing member 42 without a gap.
  • the insulating layer 43 not only insulates the silicon that is the base material of the imaging chip 30 and the through wiring 33 by covering the wall surface of the through via, but also the surface of the sealing member 42 and the second main surface of the imaging chip 30. 30SB is covered and protected. Further, the protective layer 44 covers the area other than the external connection electrode formation region of the second main surface 30SB.
  • the planar view size of the cover glass 20 is larger than the planar view size of the imaging chip 30.
  • an alignment mark 21 for arranging each imaging chip 30 at a predetermined position is formed on the glass wafer 20W. That is, since the glass wafer 20W is transparent, the alignment mark (first alignment mark) 21 and the alignment mark (second alignment mark) 36 of the image pickup chip 30 (see FIG. 5)).
  • an alignment mark 21 for placing the imaging chip 30 at a predetermined position is formed on a glass wafer 20W that is a transparent support substrate.
  • the image pickup chip arrangement region 30 ⁇ / b> S is indicated by a broken line for explanation.
  • the glass wafer 20W that is cut and becomes the cover glass 20 only needs to be transparent in the wavelength band of the light to be imaged.
  • borosilicate glass, quartz glass, single crystal sapphire, or the like is used.
  • the alignment mark 22 and the alignment mark 23 are formed simultaneously with the formation of the alignment mark 21.
  • the alignment mark 22 is for dicing at the time of separation, and the alignment mark 23 is for processing such as formation of the through wiring 33 of the imaging chip 30.
  • the alignment marks 21 and the like are formed, for example, by forming a metal layer made of Al or the like on the entire surface and then patterning by photolithography. For accurate positioning, it is preferable that there are two alignment marks for one positioning process.
  • the alignment mark 21 and the like may be formed by partially etching the glass wafer 20W.
  • Imaging Chip Manufacturing Process A plurality of light receiving portions 31 that are a plurality of semiconductor circuit portions and the respective light receiving portions 31 are connected to the first main surface 30SA of a semiconductor wafer such as a silicon wafer by a known semiconductor process.
  • the imaging chip substrate 30W (see FIG. 2) is manufactured.
  • the imaging chip substrate (semiconductor chip substrate) 30W is cut to produce a plurality of imaging chips (semiconductor chips) 30 shown in FIG.
  • the sizes of the imaging chip substrate and the glass wafer 20W are selected in accordance with the available manufacturing equipment and the like according to the configuration and specifications of the imaging device to be manufactured.
  • the imaging chip substrate and the glass wafer 20W can be different sizes. For example, even if the imaging chip is formed of a large-diameter 12 inch (300 mm) ⁇ or a larger substrate, the individual imaging chips 30 separated into individual pieces are re-applied to an 8-inch (200 mm) ⁇ glass wafer 20W. By performing processing by arranging (bonding), it is possible to manufacture with equipment for 8 inches (200 mm) ⁇ without using equipment for large-diameter wafers.
  • substrates and wafers having different shapes such as an 8-inch (200 mm) ⁇ imaging chip substrate and a 6-inch (150 mm) square glass wafer 20W may be used depending on the equipment and apparatus.
  • the imaging chip substrate and the glass wafer 20W having a size or shape suitable for usable manufacturing equipment can be used, the existing equipment can be used effectively.
  • An imaging device can be manufactured.
  • the imaging chip 30 determined as a non-defective product in the inspection process is used. That is, since a “defective chip” that is not a non-defective product is not used in the subsequent processes, even when the yield of the imaging chip 30 on the imaging chip substrate 30W is low, imaging obtained by rearrangement and reprocessing is performed. There is no reduction in chip yield.
  • the inspection for determining the quality of the imaging chip may be performed for each imaging chip 30 in a state of being separated, but it is preferable to perform the inspection in the state of the imaging chip substrate 30W in terms of work efficiency.
  • the alignment mark 36 corresponds to the alignment mark 21 on the glass wafer 20W. As shown in FIG. 5, the alignment marks 36 are preferably formed on the outer peripheral portions facing each other across the center of the imaging chip 30. By forming alignment marks on the glass wafer 20W and the imaging chip 30, respectively, the imaging chip 30 can be automatically mounted with high accuracy using a mounting apparatus.
  • a step portion 37 is formed on the outer peripheral portion of the first main surface 30SA of the imaging chip 30.
  • the step portion 37 is manufactured by dicing the imaging chip substrate 30W by step cut.
  • the imaging chip 30 having the stepped portion 37 can reduce the distance L between adjacent chips in order to prevent the adhesive 41L from spreading (fillet) to the outside of the imaging chip 30 when bonded to the glass wafer 20W.
  • a microlens group may be disposed on the light receiving unit 31.
  • Step S12> Bonding Step As shown in FIG. 6A, the plurality of imaging chips 30 are bonded to the glass wafer 20W by a predetermined distance L to produce a bonded wafer 40W. That is, a plurality of imaging chips 30 formed on the imaging chip substrate 30W under a predetermined arrangement condition are rearranged on the glass wafer 20W after cutting.
  • the interval L needs to be longer than the thickness of the dicing blade used in the dicing process described later.
  • the distance L is preferably 15 ⁇ m or more and 500 ⁇ m or less, which is slightly longer than the thickness of the dicing blade.
  • interval L constant among all the imaging chips 30, it is possible to improve the workability in the sealing member filling step described later, and it is possible to uniformly fill the sealing member. Cracks due to uneven stress can be prevented.
  • an appropriate amount of the liquid adhesive 41L is applied to five locations in the imaging chip arrangement region 30S of the glass wafer 20W.
  • the imaging chip arrangement region 30S can be grasped by the two alignment marks 21 arranged on the diagonal line.
  • a coating method for example, a dispensing method in which a solution is pushed out from a tip nozzle of a dispenser and applied is used.
  • the adhesive 41L has high transparency (for example, a transmittance of 90% or more at a visible wavelength), a strong adhesive force, and does not deteriorate due to heat or the like in a subsequent process.
  • BCB benzocyclobutene
  • Resin epoxy resin, or silicone resin is used.
  • the first alignment mark 21 of the glass wafer 20W and the second alignment mark 36 of the first main surface 30SA of the imaging chip 30 are aligned, The imaging chip 30 is bonded to the glass wafer 20W.
  • the first alignment mark 21 and the second alignment mark 36 are set so as to be easily aligned.
  • the first alignment mark 21 has a cross shape as shown in FIG. 4, and the second alignment mark 36 has four rectangles as shown in FIG.
  • the reference marks may be formed on the glass wafer 20W, and the imaging chips 30 may be arranged at a predetermined pitch based on the reference marks. By using such a method, the throughput can be increased. Further, in place of the second alignment mark 36, alignment may be performed using a pattern such as an electrode pad 32 formed on the imaging chip 30.
  • the liquid adhesive 41 ⁇ / b> L is cured with the alignment mark aligned, and becomes the adhesive layer 41.
  • the second main surface of the imaging chip is completely cured while being pressed with a predetermined pressure by the wafer-like pressing jig, the parallelism between the main surface of the imaging chip and the main surface of the glass wafer 20W increases.
  • a thermal curing method, a UV curing method, a UV curing method + thermal curing method, a UV curing method + a moisture curing method, or a room temperature curing method may be used.
  • a flip chip bonder provided with a curing means for the adhesive 41L such as a heating unit or a UV irradiation unit, the imaging chip 30 can be disposed at a predetermined position and the adhesive 41L can be cured at the same time.
  • the adhesive 41L may be completely cured by a flip chip bonder, but care must be taken in the case of the adhesive 41L that is likely to cause voids due to rapid curing.
  • the curing by the flip chip bonder is semi-curing to such an extent that the imaging chip 30 disposed at a predetermined position does not move and cause a positional shift, and the plurality of imaging chips 30 are disposed on the glass wafer 20W. After that, it is preferable to collectively cure the adhesive 41L to form the adhesive layer 41.
  • a liquid sealing resin 42L filled by, for example, a dispensing method is provided between the plurality of imaging chips 30 disposed on the glass wafer 20W. Cured to form the sealing member 42. Instead of the dispensing method, the sealing resin 42L may be poured into the gap.
  • the sealing member can be filled between the plurality of imaging chips 30 by capillary action.
  • region where the vertex of the several imaging chip 30 opposes tends to become low in height (thickness), when the sealing resin 42L is filled. For this reason, after hardening sealing resin once, you may apply
  • the sealing member 42 has a low moisture permeability for improving the moisture resistance of the imaging device 10 and is preferably not easily deteriorated by heat or plasma in a subsequent process.
  • BCB resin or polyimide is used.
  • the sealing member 42 may be the same as the adhesive layer 41 or may be a different material.
  • the sealing member 42 has a function of a light shielding member for preventing external light from entering the light receiving portion.
  • a light shielding material such as a dye or a black pigment.
  • the sealing member 42 needs to be an insulator, when using a pigment etc., a nonelectroconductive material is used.
  • the thickness of the sealing member 42 that is, the height to be filled only needs to be larger than the thickness of the imaging chip 30 after being thinned in step S14. That is, the sealing member 42 does not have to completely fill the space between the plurality of imaging chips 30 before the thinning process. Conversely, the sealing member 42 may protrude from the space between the imaging chips 30.
  • the sealing member 42 is not limited to a hardened liquid resin.
  • the sheet-like resin member may be cured after filling the space between the imaging chips 30 while embedding the imaging chip 30 by vacuum hot pressing or vacuum lamination.
  • Imaging chip processing subroutine An imaging chip processing subroutine is shown in FIG. 3B.
  • the bonded wafer 40W is thinned so that the imaging chip bonding surface (second main surface 30SB) side is flattened. That is, a back grinding process and a CMP (Chemical Mechanical Polishing) process are performed from the second main surface 30SB side.
  • CMP Chemical Mechanical Polishing
  • a diamond wheel called a back grinding wheel is used.
  • the CMP process is performed to reduce the surface roughness of the surface ground by the back grinding process.
  • the sealing member 42 that protrudes from between the imaging chips 30 is shaved with a blade.
  • dishing in which the central portion of the surface of the sealing member 42 is concave may occur by the back grinding process and the CMP process. However, since the concave portion is removed in the dicing process, there is no problem.
  • the second main surface 30SB of the imaging chip 30 of the bonded wafer 40W after the thinning and the surface of the sealing member 42 form a flat surface. For this reason, the same process as that of a normal semiconductor wafer can be performed on the thinned bonded wafer 40W.
  • the through via 33S for forming the through wiring 33 connected to the electrode pad 32 formed on the first main surface 30SA of the imaging chip 30 is a normal semiconductor wafer process. It is formed.
  • an etching mask 39 having an opening in a region immediately above the electrode pad 32 is formed on the imaging chip 30 and the sealing member 42 for forming a through via. Is done.
  • the etching mask 39 is also a protective film that protects the imaging chip 30 and the sealing member 42 from chemicals and plasma used in later steps.
  • an inorganic film such as a silicon oxide film or a silicon nitride film, or an organic film such as a photoresist, polyimide, or BCB is used.
  • the film is formed using plasma CVD or photo-CVD. Since these film forming methods are performed at a low temperature, the semiconductor circuit unit (light receiving unit 31) formed on the imaging chip 30 is not damaged.
  • a source gas for forming the silicon oxide film tetraethoxysilane (TEOS), octamethylcyclotetrasiloxane (OMCTS), or the like is used.
  • a mixed gas such as SiH 4 + NH 3 , SiH 2 CL 2 + NH 3 , SiH 4 + N 2 , or SiH 4 + NH 3 + N 2 is used.
  • the etching mask 39 when an organic film is used as the etching mask 39, it is formed by spin coating, spray coating, screen printing, or the like.
  • the etching mask 39 is made of a material different from that of the sealing member 42.
  • the sealing member 42 is polyimide
  • a silicon oxide film or a silicon nitride film is used as the etching mask 39.
  • plasma CVD is preferably used as a method for forming the etching mask 39.
  • the alignment mark 23 for forming the through wiring formed on the glass wafer 20W is used for alignment of the photomask when forming a patterning mask (not shown) for forming an opening in the etching mask 39. .
  • the opening is formed by etching using a photoresist having an opening pattern as a mask.
  • a photoresist having an opening pattern as a mask.
  • dry etching using a fluorine-based gas such as CF 4 , CHF 3 , or C 2 F 6 is performed.
  • an etching mask 39 having an opening can be formed by photolithography patterning.
  • Through-via 33S is formed by an ordinary semiconductor wafer process using etching mask 39.
  • the through via 33S reaching the electrode pad 32 is formed by wet etching with an alkaline solution such as KOH or TMAH, or dry etching by an ICP-RIE method or the like.
  • the through via 33S formed by wet etching has a tapered shape in which the opening size of the first main surface 30SA is smaller than the opening size of the second main surface 30SB. This is because when the imaging chip 30 is made of single crystal silicon (100), the etching rate in the ⁇ 100> plane direction is anisotropic etching that is relatively faster than the etching rate in the ⁇ 111> plane direction.
  • the opening size of the second main surface 30SB is larger than the opening size of the etching mask 39.
  • the opening size of the etching mask 39 is set smaller than the opening size of the target second main surface 30SB.
  • the etching mask 39 protects the sealing member 42 from the alkaline solution.
  • the through via 33S may be formed by a physical processing method such as dry etching such as ICP-RIE or laser processing.
  • the etching mask 39 is stripped.
  • a removal method having a high etching selectivity between the etching mask 39 and the sealing member 42 is selected.
  • the sealing member 42 is polyimide and the etching mask 39 is a silicon oxide film
  • a wet peeling method using a hydrofluoric acid solution such as BHF is used.
  • the electrode pad 32 is exposed while covering the second main surface 30SB of the imaging chip 30, the surface of the sealing member 42, and the wall surface of the through via 33S.
  • an insulating layer 43 whose opening is patterned is formed on the bottom surface of the through via 33S.
  • an insulating material similar to that of the etching mask 39 is used for the insulating layer 43.
  • the insulating layer forming method and the opening patterning method may be the same forming method as the etching mask 39 or a different forming method.
  • the sealing member 42 is protected in the subsequent processes.
  • the insulating layer 43 protects the sealing member 42 from chemical treatment or plasma treatment at the time of patterning in the through wiring formation process of step S25.
  • Step S25> Through-Wiring Formation Step As shown in FIG. 6F, after the insulating layer 43 is formed on the wall surface or the like of the through-via 33S, the through-wiring 33 made of a conductor is formed inside the through-via 33S.
  • the through wiring 33 is formed by patterning after a conductive film such as aluminum or copper is formed by sputtering or vapor deposition. In the through wiring forming process, a plating process may be used.
  • the external connection electrode 34 may be formed at the same time as the through wiring is formed.
  • a protective layer 44 having an opening from which a part of the external connection electrode 34 is exposed is formed.
  • the protective layer 44 may be the same material and formation method as the etching mask 39 or the like, or may be a different material and formation method.
  • a plating process may be used, and a solder ball or the like may be used for the external connection terminal 35.
  • Step S15 Individualization process (dicing process) A large number of imaging devices 10 are manufactured from a single bonded wafer 40W by the separation process of cutting the bonded wafer 40W.
  • the cutting is preferably a two-stage dicing method shown in FIGS. 6F and 6G. That is, after half-cutting the surface of the glass wafer 20W (upper side in the drawing) to about 10 to 200 ⁇ m and then performing full-cut dicing, the generation of cracks due to stress and peeling of the sealing member 42 can be prevented. . Further, in the two-stage dicing method, for the dicing of the sealing member 42, a blade type (bond material, abrasive grain size, concentration) suitable for the resin and processing conditions (feed speed, rotation speed) are used, and the glass wafer 20W is used.
  • a blade type bond material, abrasive grain size, concentration
  • the processing quality (resin burrs, glass chipping, resin layer delamination) can be improved.
  • the resin blade may be made thicker than the glass blade, and a step cut may be formed in which a step is formed at the end of the imaging chip 30 after separation.
  • the sealing member 42 on the dicing line may be removed by laser dicing or etching, and then the glass wafer 20W may be cut into full pieces by blade dicing or laser dicing for glass.
  • Alignment marks 22 formed first on the glass wafer 20W are used for dicing alignment.
  • a dicing alignment mark may be formed on the second main surface 30 SB of the imaging chip 30 or the sealing resin between the imaging chips 30 in a through wiring formation process or the like. .
  • the bonded wafer 40W is manufactured using only the non-defective imaging chip 30. For this reason, since a defective chip does not become an imaging device, the imaging device 10 can be manufactured at low cost, and productivity is high.
  • the manufacturing method of the embodiment it is possible to manufacture with the bonded wafer 40W having a predetermined diameter regardless of the diameter of the imaging chip substrate 30W.
  • Productivity is high because processing equipment corresponding to large diameter is not required.
  • the imaging chip since it is an imaging chip having a large thickness before processing that is bonded to the glass wafer 20W, handling is easy. That is, the imaging chip thinned to form the through wiring is likely to be damaged and easily deformed due to stress or the like during bonding. However, in the manufacturing method of the embodiment, the imaging chip can be bonded to the glass wafer 20W in a thick state.
  • the alignment by the alignment mark can be performed from the opposite surface of the imaging chip bonding surface.
  • the sealing member 42 is covered and protected by the etching mask 39 or the insulating layer 43. For this reason, since the sealing member 42 does not deteriorate, the imaging device manufacturing method of the present embodiment can manufacture a highly reliable imaging device.
  • the sealing resin 42L can be easily filled, and cracking of the sealing resin 42L can be prevented, so that the manufacturing yield is high.
  • the wafer can be handled as a single wafer, and the semiconductor wafer process can be performed on the chip-shaped component. High precision and high density processing is possible.
  • the imaging device 10 is an imaging chip 30 that is a semiconductor chip in which the light receiving unit 31 that is a semiconductor circuit unit is formed on the first main surface 30SA, and a support substrate unit that has a larger planar view size than the imaging chip 30.
  • a sealing member 42 made of an insulating material having a size.
  • the imaging device 10 is excellent in electrical insulation and moisture resistance.
  • the objective lens unit may be aligned with and bonded to the surface of the glass wafer 20W opposite to the surface to which the imaging chip 30 is bonded.
  • a digital signal processor (DSP) chip that processes an imaging signal may be joined to the second main surface 30SB of the imaging chip 30.
  • a back-illuminated imaging device can also be manufactured through a process of forming a color filter and a microlens on 31 and removing the silicon layer on the electrode to expose the electrode.
  • the semiconductor chip is not limited to the imaging chip, and a semiconductor device to be manufactured is not limited to the imaging apparatus, regardless of the type, such as a general semiconductor chip, various sensors or actuators.
  • the imaging device of the above embodiment and the modification is highly reliable while being ultra-compact, it can be preferably used particularly for an imaging device disposed at the distal end portion of an electronic endoscope.
  • the cover layer 45 is formed in the first step S21P of the wafer process.
  • the cover layer 45 is formed so as to cover the surface of the sealing member 42 exposed to the second main surface 30SB in the thickness reduction processing step of Step S20. Then, as shown in FIG. 9, the sealing member 42 is continuously protected without being peeled off in the subsequent steps.
  • the cover layer 45 is made of a material different from that of the etching mask 39. Further, the cover layer 45 may be formed of the same material and formation method as the insulating layer 43 and the protective layer 44, or may be formed of a different material and formation method.
  • the method for manufacturing the image pickup apparatus 10A of Modification 1 has the effect of the method for manufacturing the image pickup apparatus 10 and can protect the sealing member 42 more reliably.
  • the manufacturing method of the imaging device 10 ⁇ / b> B of Modification 2 is characterized by the etching mask peeling step S ⁇ b> 23 ⁇ / b> B.
  • step S23 of the embodiment all the etching mask 39 was peeled off.
  • the etching mask 39B in the region covering the sealing member 42 is not peeled off.
  • the insulating layer covering the second main surface 30SB of the imaging chip 30, the surface of the etching mask 39B covering the sealing member 42, and the wall surface of the through via 33S. 43 is formed.
  • the cover layer 45, the etching mask 39B, and the insulating layer 43 are not peeled off in the subsequent steps. For this reason, the sealing member 42 is protected not only by the cover layer 45 and the insulating layer 43 but also by the etching mask 39B.
  • the method for manufacturing the imaging device 10B according to the modified example 2 has effects such as the method for manufacturing the imaging device 10, and can more reliably protect the sealing member 42.

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Abstract

撮像装置１０の製造方法は、受光部３１と電極パッド３２とが第１の主面３０ＳＡに形成された撮像チップ基板３０Ｗを切断し複数の撮像チップ３０を作製する工程と、撮像チップ３０をラスウエハ２０Ｗに接着し接合ウエハ４０Ｗを作製する工程と、複数の撮像チップ３０の間を封止部材４２で充填する工程と、接合ウエハ４０Ｗを第２の主面３０ＳＢ側から加工し厚さを薄くする工程と、撮像チップ３０に貫通ビア３３Ｓを形成する工程と、撮像チップ３０の第２の主面３０ＳＢおよび封止部材４２の表面および貫通ビア３３Ｓの壁面を覆う絶縁層４３を形成する工程と、貫通配線３３を形成する工程と、貫通配線３３と接続された外部接続電極３４を第２の主面３０ＳＢに形成する工程と、接合ウエハ４０Ｗを切断する工程と、を具備する。

Description

撮像装置の製造方法および半導体装置の製造方法
　本発明は、複数の撮像チップ（半導体チップ）が支持基板に接合された接合ウエハを切断する工程を具備する撮像装置の製造方法および半導体装置の製造方法に関する。
　半導体装置の小型化のため、チップサイズパッケージ（ＣＳＰ）技術が用いられている。ＣＳＰでは、第１の主面に半導体回路部が形成された半導体チップに、第２の主面に到達する貫通配線が形成され、第２の主面の外部接続端子が配線板と接続される。
　ここで、小型の撮像装置では、半導体回路部である受光部が形成された撮像チップの第１の主面には受光部を保護する透明支持部材が接合されている。複数の撮像装置を一括して作製するために、ウエハレベルチップサイズパッケージ（ＷＬ－ＣＳＰ）技術が用いられている。ＷＬ－ＣＳＰでは、複数の受光部が形成された撮像チップ基板と透明支持基板とが接着層を介して接着された接合ウエハの状態で貫通配線形成等の加工がされた後に、個々の撮像装置に個片化される。
　しかし、従来のＷＬ－ＣＳＰでは、撮像チップ基板の撮像チップの歩留まりが低い場合には、不良受光部のある撮像チップも撮像装置として加工されるため、製造コストが増大する。また、半導体ウエハの大口径化に伴い、加工設備も全て大口径に対応する必要があり、設備投資費が増大し製造コストが増大するため、生産性が低下する。
　なお、日本国特開２０１１－２４３５９６号公報には、シリコンウエハの実装面に実装した半導体チップを封止樹脂で封止した後に、シリコンウエハを実装面と反対面から研磨加工等を行い、さらに個々のパッケージ部品に個片化するＣＳＰ法によるパッケージ部品の製造方法が開示されている。
　すなわち、上記製造方法では、半導体チップは加工されず、シリコンウエハが加工され半導体チップのインターポーザーとなる。
　上記パッケージ部品の製造方法では、半導体チップが実装された面と対向する面に対して、貫通配線形成等のウエハプロセスが行われる。これに対して、半導体チップと封止樹脂とが露出した面に対してウエハプロセスを行う半導体装置の製造方法では、封止樹脂がウエハプロセスにおいて劣化し、信頼性が低下するおそれがあった。
　本発明の実施形態は、信頼性の高い撮像装置の製造方法および信頼性の高い半導体装置の製造方法を提供することを目的とする。
　本発明の実施形態の撮像装置の製造方法は、複数の受光部が第１の主面に形成され、それぞれの受光部の周囲に電極パッドが形成された撮像チップ基板を切断し、複数の撮像チップを作製する工程と、撮像チップの前記第１の主面を、透明な接着層を介して透明な支持基板に接着し接合ウエハを作製する工程と、前記接合ウエハに接着された前記複数の撮像チップの間を封止部材で充填する工程と、前記接合ウエハを、第２の主面側から加工し厚さを薄くする工程と、前記第２の主面にエッチングマスクを形成する工程と、前記エッチングマスクを用いて前記撮像チップに貫通ビアを形成する工程と、前記エッチングマスクを剥離する工程と、前記撮像チップの前記第２の主面および前記封止部材の表面および前記貫通ビアの壁面を覆う絶縁層を形成する工程と、前記貫通ビアを介して、前記電極パッドと接続された貫通配線を形成する工程と、前記貫通配線と接続された外部接続電極を前記第２の主面に形成する工程と、前記接合ウエハを切断する工程と、を具備する。
　また、別の実施形態の半導体装置の製造方法は、複数の半導体回路部が第１の主面に形成され、それぞれの半導体回路部の周囲に電極パッドが形成された半導体チップ基板を切断し、複数の半導体チップを作製する工程と、半導体チップの前記第１の主面を、接着層を介して支持基板に接着し接合ウエハを作製する工程と、前記接合ウエハに接着された前記複数の半導体チップの間を封止部材で充填する工程と、前記接合ウエハを、第２の主面側から加工し厚さを薄くする工程と、前記第２の主面にエッチングマスクを形成する工程と、前記エッチングマスクを用いて前記半導体チップに貫通ビアを形成する工程と、前記エッチングマスクを剥離する工程と、前記半導体チップの前記第２の主面および前記封止部材の表面、および前記貫通ビアの壁面、を覆う絶縁層を形成する工程と、前記貫通ビアを介して、前記電極パッドと接続された貫通配線を形成する工程と、前記貫通配線と接続された外部接続電極を前記第２の主面に形成する工程と、前記接合ウエハを切断する工程と、を具備する。
実施形態の撮像装置の断面図である。 実施形態の撮像装置の製造方法を説明するための斜視図である。 実施形態の撮像装置の製造方法を説明するためのフローチャートである。 実施形態の撮像装置の製造方法を説明するためのフローチャートである。 実施形態の撮像装置の透明基板の平面図および部分拡大図である。 実施形態の撮像装置の撮像チップの斜視図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 実施形態の撮像装置の製造方法を説明するための断面図である。 変形例１の撮像装置の製造方法を説明するためのフローチャートである。 変形例１の撮像装置の製造方法を説明するための断面図である。 変形例１の撮像装置の断面図および部分拡大断面図である。 変形例２の撮像装置の製造方法を説明するためのフローチャートである。 変形例２の撮像装置の製造方法を説明するための断面図である。 変形例２の撮像装置の製造方法を説明するための断面図である。 変形例２の撮像装置の断面図および部分拡大断面図である。
＜実施形態＞
　図１に示すように、半導体装置である撮像装置１０は、撮像チップ（イメージャチップ）３０と、支持基板部（透明平板部）であるカバーガラス２０と、が透明樹脂からなる接着層４１を介して接着されている。撮像チップ３０の第１の主面３０ＳＡには、半導体回路部である受光部３１が形成されており、さらに、第１の主面３０ＳＡの受光部３１の周囲には、受光部３１と配線（不図示）により接続された複数の電極パッド３２が形成されている。そして、電極パッド３２は、貫通配線３３を介して、第２の主面３０ＳＢの外部接続電極３４および外部接続端子３５と接続されている。すなわち、複数の電極パッド３２は、受光部３１へ電力を供給するとともに、受光部３１との間で入出力信号を送受信する。さらに、撮像チップ３０の外周部および接着層４１の外周部は、封止部材４２により隙間なく覆われている。
　絶縁層４３は、貫通ビアの壁面を覆うことで撮像チップ３０の母材であるシリコンと貫通配線３３とを絶縁するだけでなく、封止部材４２の表面および撮像チップ３０の第２の主面３０ＳＢを覆い保護している。さらに、第２の主面３０ＳＢの外部接続電極形成領域以外は、保護層４４により覆われている。
　すなわち、撮像装置１０では、カバーガラス２０の平面視寸法は、撮像チップ３０の平面視寸法よりも大きい。これは、図２に示すように、撮像装置１０が、複数の撮像チップ３０を接着層４１を介してカバーガラス２０となる透明支持基板であるガラスウエハ２０Ｗに所定間隔離して接着された接合ウエハ４０Ｗの切断（個片化）により作製されているためである。後述するように、ガラスウエハ２０Ｗには、それぞれの撮像チップ３０を所定位置に配置するためのアライメントマーク２１が形成されている。すなわち、ガラスウエハ２０Ｗは、透明であるため、アライメントマーク２１形成面の反対面から、アライメントマーク（第１のアライメントマーク）２１と、撮像チップ３０のアライメントマーク（第２のアライメントマーク）３６（図５参照）の位置合わせができる。
　次に、図３Ａおよび図３Ｂのフローチャートに従い、実施形態の撮像装置１０の製造方法を詳細に説明する。
　＜ステップＳ１０＞ガラスウエハ作製工程
　図４に示すように、透明支持基板であるガラスウエハ２０Ｗに、撮像チップ３０を所定位置に配置するためのアライメントマーク２１が形成される。なお、図４には、説明のため、撮像チップ配置領域３０Ｓを破線で示している。切断されカバーガラス２０となるガラスウエハ２０Ｗは、撮像する光の波長帯域において透明であればよく、例えば、ホウケイ酸ガラス、石英ガラス、または単結晶サファイア等を用いる。
　なお、アライメントマーク２１形成時に、同時に、アライメントマーク２２およびアライメントマーク２３が形成される。アライメントマーク２２は個片化のときのダイシング用であり、アライメントマーク２３は撮像チップ３０の貫通配線３３形成等の加工用である。アライメントマーク２１等は、例えば、全面にＡｌ等からなる金属層を成膜したのちに、フォトリソグラフィによりパターニングすることにより形成される。正確な位置決めのためには、それぞれのアライメントマークは、１回の位置決め処理用に２個あることが好ましい。なお、アライメントマーク２１等は、ガラスウエハ２０Ｗを部分的にエッチングすることにより形成してもよい。
　なお、以降の工程において加工されない、ガラスウエハ２０Ｗの裏面（アライメントマーク２１形成面の反対面）をフォトレジストなどによって覆うことにより保護してもよい。
　＜ステップＳ１１＞撮像チップ作製工程
　シリコンウエハ等の半導体ウエハの第１の主面３０ＳＡに、公知の半導体プロセスにより、複数の半導体回路部である受光部３１と、それぞれの受光部３１と接続された複数の電極パッド３２と、複数のアライメントマーク３６と、が形成されることで、撮像チップ基板３０Ｗ（図２参照）が作製される。そして、撮像チップ基板（半導体チップ基板）３０Ｗが切断され、図５に示す複数の撮像チップ（半導体チップ）３０が作製される。
　製作しようとする撮像装置の形態および仕様等に応じて、撮像チップ基板およびガラスウエハ２０Ｗのサイズは、使用可能な製造設備等に合わせて選択される。また、撮像チップ基板とガラスウエハ２０Ｗを、異なるサイズとすることもできる。例えば、大口径の１２インチ（３００ｍｍ）φ、または、さらに大きい基板で形成された撮像チップであっても、個片化した個々の撮像チップ３０を８インチ（２００ｍｍ）φのガラスウエハ２０Ｗに再配列（接着）して加工を行うことで、大口径ウエハ対応の設備等を用いることなく、８インチ（２００ｍｍ）φ用の設備で製造することが可能となる。さらに、設備および装置等に応じて、例えば８インチ（２００ｍｍ）φの撮像チップ基板と６インチ（１５０ｍｍ）角のガラスウエハ２０Ｗという異なる形状の基板およびウエハを用いてもよい。このように、使用可能な製造設備等（製造装置、治具および工具等）に適した大きさまたは形状の、撮像チップ基板およびガラスウエハ２０Ｗを使用できるので、現有設備等を有効に活用して撮像装置を製造することが可能となる。
　また、以降の工程では、検査工程で良品と判断された撮像チップ３０だけが使用される。すなわち、良品ではない「不良チップ」は以降の工程において使用されることがないので、撮像チップ基板３０Ｗの撮像チップ３０の歩留まりが低い場合であっても、再配列され再加工されて得られる撮像チップの歩留まり低下につながることはない。なお、撮像チップの良否を判断する検査は、個片化された状態の個々の撮像チップ３０毎に行ってもよいが、作業効率上、撮像チップ基板３０Ｗの状態で行うのが好ましい。
　アライメントマーク３６は、ガラスウエハ２０Ｗのアライメントマーク２１と対応している。図５に示すように、アライメントマーク３６は、撮像チップ３０の中心をはさんで対向する外周部に、それぞれ形成されていることが好ましい。ガラスウエハ２０Ｗと撮像チップ３０とに、それぞれアライメントマークを形成しておくことで、実装装置を用いて高精度に自動で撮像チップ３０の搭載ができる。
　また、撮像チップ３０の第１の主面３０ＳＡの外周部には、段差部３７が形成されている。段差部３７は、撮像チップ基板３０Ｗをステップカットにてダイシングすることで作製される。段差部３７がある撮像チップ３０は、ガラスウエハ２０Ｗとの接着時に接着剤４１Ｌの撮像チップ３０の外側への広がり（フィレット）を防止するために、隣接チップとの間隔Ｌを小さくできる。また、受光部３１の上に、マイクロレンズ群が配設されていてもよい。
　＜ステップＳ１２＞接着工程
　図６Ａに示すように、複数の撮像チップ３０が、ガラスウエハ２０Ｗに、所定の間隔Ｌだけ離して接着され接合ウエハ４０Ｗが作製される。すなわち、撮像チップ基板３０Ｗに所定の配列条件で形成された複数の撮像チップ３０が、切断後に、今度はガラスウエハ２０Ｗに再配列される。
　間隔Ｌは、後述するダイシング工程にて用いるダイシングブレードの厚みよりも長い必要がある。しかし、間隔Ｌが長すぎると、１枚のガラスウエハ２０Ｗから作製できる撮像装置の数が少なくなると同時に、後述する封止部材充填工程において封止部材の体積が大きくなり、硬化収縮応力が大きくなることでクラックが生じやすくなる。このため、間隔Ｌは、ダイシングブレードの厚みよりも少し長い１５μｍ以上５００μｍ以下が好ましい。
　また、間隔Ｌは全ての撮像チップ３０の間で一定とすることにより、後述の封止部材充填工程において、作業性を良くできるとともに、封止部材を均一に充填することが可能となり、硬化収縮応力の不均一によるクラックを防ぐことができる。
　例えば、最初に、液体状の接着剤４１Ｌが、ガラスウエハ２０Ｗの撮像チップ配置領域３０Ｓの５箇所に適量が塗布される。撮像チップ配置領域３０Ｓは、対角線上に配置されている２つのアライメントマーク２１により把握可能である。塗布方法としては、例えば、ディスペンサの先端ノズルから溶液を押し出して塗布するディスペンス法を用いる。
　接着剤４１Ｌは、透明性が高い（例えば可視波長での透過率が９０％以上）、接着力が強い、および後工程における熱等により劣化しない、などの特性を満足する、ＢＣＢ（ベンゾシクロブテン）樹脂、エポキシ系樹脂、またはシリコーン系樹脂等を用いる。
　そして、例えば、フリップチップボンダを用いて、ガラスウエハ２０Ｗの第１のアライメントマーク２１と、撮像チップ３０の第１の主面３０ＳＡの第２のアライメントマーク３６と、が位置合わせされた状態で、撮像チップ３０がガラスウエハ２０Ｗに接着される。第１のアライメントマーク２１と第２のアライメントマーク３６とは位置合わせしやすいように設定されている。例えば、図４に示すように第１のアライメントマーク２１は十字形であり、図５に示すように第２のアライメントマーク３６は、４つの矩形からなる。
　なお、それぞれの撮像チップ専用のアライメントマークを形成しないで、ガラスウエハ２０Ｗに基準マークを形成しておき、基準マークをもとに、所定のピッチで撮像チップ３０を配置してもよい。このような方法を用いるとスループットを上げることができる。また、第２のアライメントマーク３６に替えて、撮像チップ３０に形成された電極パッド３２等のパターンを用いて位置合わせを行ってもよい。
　液状の接着剤４１Ｌは、アライメントマークが位置合わせされた状態で、硬化され、接着層４１となる。ウエハ状の押さえ冶具により、撮像チップの第２の主面を所定の圧力で押圧しながら完全硬化させると、撮像チップの主面とガラスウエハ２０Ｗの主面との平行度が高くなる。
　接着剤４１Ｌの硬化方法も、所望の特性を満足すれば、樹脂に応じて、熱硬化法、ＵＶ硬化法、ＵＶ硬化法＋熱硬化法、ＵＶ硬化法＋湿気硬化法、または、常温硬化法等のいずれでもよい。加熱部またはＵＶ照射部等の接着剤４１Ｌの硬化手段を備えたフリップチップボンダを用いることで、撮像チップ３０の所定位置への配置と、接着剤４１Ｌの硬化とを同時に行うことができる。
　なお、フリップチップボンダにより接着剤４１Ｌを完全硬化してもよいが、急速な硬化により、ボイドが生じやすい接着剤４１Ｌの場合には注意が必要である。この場合には、例えば、フリップチップボンダによる硬化は、所定位置に配設した撮像チップ３０が移動して位置ずれを起こさない程度の半硬化とし、ガラスウエハ２０Ｗに複数の撮像チップ３０を配設した後に、一括して接着剤４１Ｌを完全硬化し接着層４１とすることが好ましい。
＜ステップＳ１３＞封止部材充填工程
　図６Ｂに示すように、ガラスウエハ２０Ｗの上に、配設された複数の撮像チップ３０の間に、例えばディスペンス法により充填された液状の封止樹脂４２Ｌが硬化されて封止部材４２となる。ディスペンス法に替えて封止樹脂４２Ｌを隙間に流し込んでもよい。
　複数の撮像チップ３０の配置間隔Ｌを１５μｍ以上５００μｍ以下とすることで、複数の撮像チップ３０の間に毛細管現象により封止部材を充填できる。なお、複数の撮像チップ３０の頂点が対峙する領域は、封止樹脂４２Ｌを充填したときに高さ（厚さ）が低くなりやすい。このため、封止樹脂を一度硬化させた後、複数の撮像チップ３０の頂点が対峙する部分にだけ封止樹脂を再度、塗布しても良い。
　封止部材４２は、撮像装置１０の耐湿性向上のために透湿度が低く、また、後工程における熱またはプラズマにより劣化しにくいことが好ましく、例えば、ＢＣＢ樹脂またはポリイミド等を用いる。なお、封止部材４２は接着層４１と同じものでもよいし、異なる材料でもよい。
　また、封止部材４２は、外光が受光部に入射するのを防止する遮光部材の機能を有することが好ましい。このためには、封止部材４２は接着層４１と同じ樹脂であっても、染料または黒色系顔料等の遮光材料を混合して用いることが好ましい。なお、封止部材４２は絶縁体である必要があるので、顔料等を用いる場合には非導電性材料が用いられる。
　封止部材４２の厚さ、すなわち充填する高さは、ステップＳ１４で薄厚化した後の撮像チップ３０の厚さよりも大きければよい。すなわち、封止部材４２は、薄厚化加工前の複数の撮像チップ３０の間の空間を完全に充填している必要はない。逆に、封止部材４２が、撮像チップ３０の間の空間から、はみ出していてもよい。
　なお、封止樹脂４２Ｌの硬化時の収縮応力によるクラック発生防止のために、封止樹脂４２Ｌの硬化においては急加熱、急冷却を行わないことが好ましい。また、ボイド発生防止のためには、硬化前に真空中で脱泡したり、真空中で硬化したりすることが好ましい。
　なお、封止部材４２としては、硬化された液状の樹脂に限られるものではない。例えば、シート状の樹脂部材を、真空熱プレスまたは真空ラミネートによって撮像チップ３０を埋め込みながら撮像チップ３０の間の空間を充填した後に、硬化してもよい。
＜ステップＳ１４＞撮像チップ加工工程
　撮像チップ加工サブルーチンを、図３Ｂに示す。
＜ステップＳ２０＞厚さ減少加工工程
　図６Ｃに示すように、接合ウエハ４０Ｗが薄厚化されることで、撮像チップ接着面（第２の主面３０ＳＢ）側が平坦化される。すなわち、第２の主面３０ＳＢ側からバックグラインド工程とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程とが行われる。
　バックグラインド工程では、バックグラインディングホイールと呼ばれるダイヤモンドホイールが用いられる。ＣＭＰ工程は、バックグラインド処理により研削された表面の表面粗さを小さくするために行われる。
　なお、封止部材充填後の接合ウエハ４０Ｗの表面の凹凸が大きい場合は、バックグラインド工程の前に別の手段による前処理を行うことが好ましい。例えば前処理として、撮像チップ３０の間からはみ出した封止部材４２が刃物により削られる。
　なお、バックグラインド工程およびＣＭＰ工程によって、封止部材４２の表面の中央部が凹となるディッシングが生じることがある。しかし、凹部分はダイシング工程において除去されるため、問題とはならない。
　薄厚化後の接合ウエハ４０Ｗの撮像チップ３０の第２の主面３０ＳＢと封止部材４２の表面とは、平坦面を形成している。このため、薄厚化された接合ウエハ４０Ｗに対しては、通常の半導体ウエハと同様のプロセスを行うことができる。
　すなわち、図６Ｄに示すように、撮像チップ３０の第１の主面３０ＳＡに形成された電極パッド３２と接続された貫通配線３３を形成するための貫通ビア３３Ｓが、通常の半導体ウエハプロセスで、形成される。
＜ステップＳ２１＞エッチングマスク形成工程
　図６Ｄに示すように、貫通ビア形成のために、電極パッド３２の直上領域に開口のあるエッチングマスク３９が、撮像チップ３０上と封止部材４２上に成膜される。エッチングマスク３９は、後の工程で用いられる薬品およびプラズマから撮像チップ３０および封止部材４２を保護する保護膜でもある。
　エッチングマスク３９としては、シリコン酸化膜、もしくはシリコン窒化膜等の無機膜、または、フォトレジスト、ポリイミド、もしくはＢＣＢ等の有機膜を用いる。エッチングマスク３９として無機膜を用いる場合には、プラズマＣＶＤまたは光ＣＶＤなどを用いて成膜する。これらの成膜法は低温であるため、撮像チップ３０に形成された半導体回路部（受光部３１）等にダメージを与えることがない。シリコン酸化膜を形成する場合の原料ガスとしては、テトラエトキシシラン（ＴＥＯＳ）、または、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）などを用いる。また、シリコン窒化膜を形成する場合の原料ガスとしては、ＳｉＨ４＋ＮＨ３、ＳｉＨ２ＣＬ２＋ＮＨ３、ＳｉＨ４＋Ｎ２、またはＳｉＨ４＋ＮＨ３＋Ｎ２などの混合ガスを用いる。
　一方、エッチングマスク３９として有機膜を用いる場合には、スピンコート、スプレーコートまたはスクリーン印刷等によって形成する。
　エッチングマスク３９は、後の工程で剥離するため、エッチングマスク３９は封止部材４２と異なる材質のものを用いる。例えば、封止部材４２がポリイミドの場合には、エッチングマスク３９としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いる。エッチングマスク３９の成膜方法として低温で成膜することができ、撮像チップ３０に形成された半導体回路部等にダメージを与えることがないため、プラズマＣＶＤを好ましく用いる。
　なお、エッチングマスク３９に開口を形成するためのパターニングマスク（不図示）を形成するときのフォトマスクの位置合わせにはガラスウエハ２０Ｗに形成しておいた貫通配線形成用のアライメントマーク２３が用いられる。
　エッチングマスク３９としてシリコン酸化膜、シリコン窒化膜、または非感光性樹脂を用いた場合には、開口パターンのあるフォトレジストをマスクにエッチングすることで開口を形成する。シリコン酸化膜等では、ＣＦ４、ＣＨＦ３、またはＣ２Ｆ６等のフッ素系ガスを用いたドライエッチングを行う。一方、感光性樹脂を用いた場合には、フォトリソグラフィパターニングにより、開口のあるエッチングマスク３９を形成できる。
＜ステップＳ２２＞貫通ビア形成工程
　エッチングマスク３９を用いて貫通ビア３３Ｓが、通常の半導体ウエハプロセスで形成される。
　例えば、ＫＯＨまたはＴＭＡＨ等のアルカリ溶液によるウェットエッチング、または、ＩＣＰ-ＲＩＥ法等によるドライエッチングにより電極パッド３２まで達する貫通ビア３３Ｓが形成される。
　ウェットエッチングにより形成された貫通ビア３３Ｓは、第２の主面３０ＳＢの開口サイズよりも第１の主面３０ＳＡの開口サイズが小さいテーパ形状である。撮像チップ３０が単結晶シリコン（１００）からなる場合には、＜１００＞面方向のエッチング速度が＜１１１＞面方向のエッチング速度より相対的に早い異方性エッチングとなるためである。
　さらに、貫通ビア３３Ｓエッチングでは、第２の主面３０ＳＢの開口サイズがエッチングマスク３９の開口サイズよりも大きくなるサイドエッチングが生じる。このため、エッチングマスク３９の開口サイズは目標の第２の主面３０ＳＢの開口サイズよりも小さくしておく。貫通ビア形成工程において、エッチングマスク３９は、アルカリ溶液から封止部材４２を保護する。
　なお、貫通ビア３３Ｓは、ＩＣＰ-ＲＩＥ等のドライエッチングまたはレーザー加工等の物理的加工方法により形成してもよい。
＜ステップＳ２３＞エッチングマスク剥離工程
　エッチングマスク３９が剥離される。剥離方法としては、エッチングマスク３９と封止部材４２とのエッチング選択比が高い除去方法が選択される。例えば、封止部材４２がポリイミドで、エッチングマスク３９がシリコン酸化膜の場合には、ＢＨＦ等のフッ酸系溶液を用いたウェット剥離法を用いる。
＜ステップＳ２４＞絶縁層形成工程
　図６Ｅに示すように、撮像チップ３０の第２の主面３０ＳＢおよび封止部材４２の表面および貫通ビア３３Ｓの壁面を覆いながら、電極パッド３２は露出するように、貫通ビア３３Ｓの底面に開口がパターニングされている絶縁層４３が形成される。絶縁層４３には、エッチングマスク３９と同様の絶縁性材料を用いる。絶縁層形成方法および開口パターニング方法は、エッチングマスク３９と同様の形成方法でも良く、または異なる形成方法であってもよい。
　絶縁層４３は、以降の工程で剥離されることはないため、以降の工程において封止部材４２を保護する。例えば、絶縁層４３は、ステップＳ２５の貫通配線形成工程における、パターニング時の薬品処理またはプラズマ処理等から封止部材４２を保護する。
＜ステップＳ２５＞貫通配線形成工程
　図６Ｆに示すように、貫通ビア３３Ｓの壁面等に絶縁層４３が形成された後に、貫通ビア３３Ｓの内部に導電体からなる貫通配線３３が形成される。貫通配線３３は、アルミニウムまたは銅などの導電膜をスパッタ法または蒸着法を用いて成膜した後に、パターニングすることで形成される。なお、貫通配線形成工程においては、めっきプロセスを用いてもよい。
＜ステップＳ２６＞外部接続電極形成工程
　そして、貫通配線形成後に撮像チップ３０の第２の主面３０ＳＢに貫通配線３３と接続された外部接続電極３４が形成される。なお、貫通配線形成時に、外部接続電極３４を同時に形成してもよい。
＜ステップＳ２７＞保護層形成工程
　図６Ｇに示すように、外部接続電極３４の一部が露出する開口のある保護層４４が形成される。保護層４４は、エッチングマスク３９等と同様の材料および形成方法でも良く、または異なる材料および形成方法であってもよい。
＜ステップＳ２８＞外部接続端子形成工程
　外部接続電極３４の上の保護層４４の開口に、外部と電気的接続を行うための凸状の外部接続端子３５が配設される。なお、貫通配線形成工程等においては、めっきプロセスを用いてもよいし、外部接続端子３５には、はんだボールなどを用いてもよい。
＜ステップＳ１５＞個片化工程（ダイシング工程）
　接合ウエハ４０Ｗを、切断する個片化工程により、１枚の接合ウエハ４０Ｗから、多数の撮像装置１０が作製される。
　切断は、図６Ｆおよび図６Ｇに示す、二段ダイシング法が好ましい。すなわち、ガラスウエハ２０Ｗの表面（図中上側）から１０～２００μｍ程度までをハーフカットした後、ガラスウエハ２０Ｗをフルカットダイシングすることで、応力によるクラックの発生および封止部材４２の剥離を防止できる。さらに、二段ダイシング法では、封止部材４２のダイシングには、樹脂に適したブレード品種（ボンド材、砥粒径、集中度）および加工条件（送り速度、回転数）を用い、ガラスウエハ２０Ｗのダイシングにはガラスに適したブレード品種および加工条件を用いることで、加工品質（樹脂のバリ、ガラスのチッピング、樹脂層のデラミネーション）を向上できる。また、樹脂用ブレードをガラス用ブレードより厚みの大きいものにして、個片化後の撮像チップ３０端部に段差ができるステップカットとしてもよい。
　また、ダイシングライン上の封止部材４２をレーザーダイシングまたはエッチングにより除去したのち、ガラス用のブレードダイシングまたはレーザーダイシングによりガラスウエハ２０Ｗをフルカットダイシングすることで、個片化してもよい。
　ダイシングのアライメントには、最初にガラスウエハ２０Ｗに形成したアライメントマーク２２を用いる。なお、アライメントマーク２２に替えて、貫通配線形成工程等において、撮像チップ３０の第２の主面３０ＳＢ、または撮像チップ３０の間の封止樹脂上にダイシング用のアライメントマークを形成してもよい。
　実施形態の製造方法では、撮像チップ基板３０Ｗの撮像素子の歩留まりが低い場合であっても、良品の撮像チップ３０だけを用いて接合ウエハ４０Ｗを作製する。このため、不良チップが撮像装置になることがないため、低コストで撮像装置１０を製造でき、生産性が高い。
　また、実施形態の製造方法では、撮像チップ基板３０Ｗの口径に関係なく、所定の口径の接合ウエハ４０Ｗにより製造できる。大口径に対応した加工設備が不要であるため、生産性が高い。
　さらに、ガラスウエハ２０Ｗに接着するのは、加工前の厚さが厚い撮像チップであるため、ハンドリングが容易である。すなわち、貫通配線を形成するために薄厚化された撮像チップは、破損しやすく、また接着時の応力等で変形しやすい。しかし、実施形態の製造方法では、厚い状態で撮像チップをガラスウエハ２０Ｗに接着できる。
　また、支持基板が透明なガラスウエハ２０Ｗであるため、図２に示したように撮像チップ接合面の反対面からアライメントマークによる位置合わせができる。
　さらに、接合ウエハ４０Ｗを第２の主面３０ＳＢ側からウエハプロセスにより加工するときに、封止部材４２はエッチングマスク３９または絶縁層４３により覆われて保護されている。このため、封止部材４２が劣化することがないため、本実施形態の撮像装置の製造方法は、信頼性の高い撮像装置を製造できる。
　また、チップ配置間隔を一定にしているために、封止樹脂４２Ｌの充填が容易であり、封止樹脂４２Ｌのクラックを防止できるため、製造歩留まりが高い。
　さらに、ＣＭＰによって撮像チップ３０の外面と封止部材４２の外面とを面一に揃えることにより、１枚のウエハとして扱うことが可能となり、チップ状部品に対しても半導体ウエハ工程を施すことができ、高精度・高密度な加工が行える。
　そして、撮像装置１０は、半導体回路部である受光部３１が第１の主面３０ＳＡに形成された半導体チップである撮像チップ３０と、撮像チップ３０よりも平面視寸法が大きい支持基板部であるカバーガラス２０と、撮像チップ３０の第１の主面３０ＳＡと撮像チップ３０とを接着する透明な接着層４１と、撮像チップ３０の側面および接着層４１の側面を覆う、カバーガラス２０と同じ外寸の絶縁材料からなる封止部材４２と、を具備する。
　すなわち、撮像チップ３０の側面が封止部材４２により覆われ、撮像チップ３０が外部に露出していない。このため、撮像装置１０は、電気絶縁性および耐湿性に優れている。
　なお、上記実施形態の撮像装置１０に、さらに機能部材を付加してもよい。例えば、ガラスウエハ２０Ｗの撮像チップ３０が接着されている面と反対の面に、対物レンズユニットを撮像チップ３０に対して位置合わせして接合してもよい。また、撮像チップ３０の第２の主面３０ＳＢに、撮像信号を処理するデジタルシグナルプロセッサ （ＤＳＰ ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）チップを接合してもよい。
　また、支持基板に撮像チップ３０の配線層側を接着し、撮像チップ３０の間に封止樹脂を充填し、撮像チップ３０を３μｍ程度に薄厚化して受光部３１を露出させた後、受光部３１の上にカラーフィルタおよびマイクロレンズを形成し、電極上のシリコン層を除去して電極を露出させる工程を経て、裏面照射型撮像装置を製造することもできる。
　また、半導体チップは撮像チップに限らず、一般的な半導体チップ、各種センサまたはアクチュエータ等、その種類は問わず、製造される半導体装置も撮像装置に限られるものではない。
　上記実施形態および変形例の撮像装置は、超小型でありながら信頼性が高いため、特に電子内視鏡の先端部に配設される撮像装置に好ましく用いることができる。
＜変形例＞
　次に本発明の実施形態の変形例１、２の撮像装置１０Ａ、１０Ｂの製造方法について説明する。撮像装置１０Ａ、１０Ｂの製造方法は撮像装置１０の製造方法と類似し同じ効果を有しているため、同じ構成要素には同じ符号を付し説明は省略する。
　図７のフローチャートに示すように、変形例１の撮像装置１０Ａの製造方法では、ウエハプロセスの最初のステップＳ２１Ｐにおいて、カバー層４５が形成される。
　図８に示すように、カバー層４５はステップＳ２０の厚さ減少加工工程において第２の主面３０ＳＢに露出した封止部材４２の表面を覆うように形成される。そして、図９に示すように、以降の工程で剥離されることなく、封止部材４２を保護し続ける。
　エッチングマスク３９は、後の工程で剥離するため、カバー層４５はエッチングマスク３９と異なる材質のものを用いる。また、カバー層４５は、絶縁層４３、保護層４４と、同様の材料および形成方法でも良く、または異なる材料および形成方法であってもよい。
　変形例１の撮像装置１０Ａの製造方法は、撮像装置１０の製造方法の効果を有し、さらに確実に封止部材４２を保護できる。
　図１０のフローチャートに示すように、変形例２の撮像装置１０Ｂの製造方法では、エッチングマスク剥離工程Ｓ２３Ｂに特徴がある。
　実施形態のステップＳ２３のエッチングマスク剥離工程では、エッチングマスク３９を全て剥離していた。これに対して図１１Ａに示すように、エッチングマスク剥離工程Ｓ２３Ｂでは、封止部材４２を覆う領域のエッチングマスク３９Ｂは剥離されない。
　そして、図１１Ｂに示すように、絶縁層形成工程Ｓ２４では、撮像チップ３０の第２の主面３０ＳＢ、封止部材４２を覆うエッチングマスク３９Ｂの表面、および貫通ビア３３Ｓの壁面、を覆う絶縁層４３が形成される。そして、図１２に示すように、カバー層４５、エッチングマスク３９Ｂおよび絶縁層４３は、以降の工程で剥離されることがない。このため、封止部材４２は、カバー層４５および絶縁層４３だけでなくエッチングマスク３９Ｂによっても保護されている。
　変形例２の撮像装置１０Ｂの製造方法は、撮像装置１０の製造方法等の効果を有し、さらに、より確実に封止部材４２を保護できる。
　すなわち、本発明は上述した実施形態等に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変、組み合わせ等ができる。
　本出願は、２０１２年５月３０日に日本国に出願された特願２０１２－１２３２２５号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。

Claims (8)

  1. 　複数の受光部が第１の主面に形成され、それぞれの受光部の周囲に電極パッドが形成された撮像チップ基板を切断し、複数の撮像チップを作製する工程と、
    　撮像チップの前記第１の主面を、透明な接着層を介して透明な支持基板に接着し接合ウエハを作製する工程と、
    　前記接合ウエハに接着された前記複数の撮像チップの間を封止部材で充填する工程と、
    　前記接合ウエハを、第２の主面側から加工し厚さを薄くする工程と、
    　前記第２の主面にエッチングマスクを形成する工程と、
    　前記エッチングマスクを用いて前記撮像チップに貫通ビアを形成する工程と、
    　前記エッチングマスクを剥離する工程と、
    　前記撮像チップの前記第２の主面および前記封止部材の表面および前記貫通ビアの壁面を覆う絶縁層を形成する工程と、
    　前記貫通ビアを介して、前記電極パッドと接続された貫通配線を形成する工程と、
    　前記貫通配線と接続された外部接続電極を前記第２の主面に形成する工程と、
    　前記接合ウエハを切断する工程と、を具備することを特徴とする撮像装置の製造方法。
  2. 　検査により良品と判断された撮像チップが、前記支持基板に接着されることを特徴とする請求項１に記載の撮像装置の製造方法。
  3. 　前記支持基板に形成された第１のアライメントマークと、前記撮像チップの前記第１の主面に形成された第２のアライメントマークと、を位置合わせされた状態で、前記撮像チップが前記支持基板に接着されることを特徴とする請求項２に記載の撮像装置の製造方法。
  4. 　複数の半導体回路部が第１の主面に形成され、それぞれの半導体回路部の周囲に電極パッドが形成された半導体チップ基板を切断し、複数の半導体チップを作製する工程と、
    　半導体チップの第１の主面を、接着層を介して支持基板に接着し接合ウエハを作製する工程と、
    　前記接合ウエハに接着された前記複数の半導体チップの間を封止部材で充填する工程と、
    　前記接合ウエハを、第２の主面側から加工し厚さを薄くする工程と、
    　前記第２の主面にエッチングマスクを形成する工程と、
    　前記エッチングマスクを用いて前記半導体チップに貫通ビアを形成する工程と、
    　前記エッチングマスクを剥離する工程と、
    　前記半導体チップの前記第２の主面および前記封止部材の表面および前記貫通ビアの壁面、を覆う絶縁層を形成する工程と、
    　前記貫通ビアを介して、前記電極パッドと接続された貫通配線を形成する工程と、
    　前記貫通配線と接続された外部接続電極を前記第２の主面に形成する工程と、
    　前記接合ウエハを切断する工程と、を具備することを特徴とする半導体装置の製造方法。
  5. 　検査により良品と判断された前記半導体チップが、前記支持基板に接着されることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記エッチングマスクを形成する工程の前に、前記第２の主面に露出した前記封止部材を覆うカバー層を形成する工程を具備することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記エッチングマスクを剥離する工程において、前記封止部材を覆う領域の前記エッチングマスクは剥離しないことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記支持基板および前記接着層が透明であることを特徴とする請求項７に記載の半導体装置の製造方法。
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