JP3803214B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、薄型の半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体チップの薄型化のために、素子および配線などの形成が完了した半導体ウエハ(以下、単に「ウエハ」という。)の裏面側を研削する裏面研削工程が、従来から行われている。この裏面研削工程は、一般には、ウエハの表面に軟質性の保護フィルムを貼り付け、この保護フィルムを介してウエハを砥石に押し付け、その状態でウエハを回転させることによって、行われてきた。
【0003】
しかし、ウエハから個々のチップを切り出すための切り出し工程ではウエハがロボットでハンドリングされ、また、切り出されたチップをリードフレームにマウントする工程においてはチップがロボットでハンドリングされるから、過度に薄型化を追求すれば、ハンドリング時におけるウエハやチップの破損につながり、歩留まりが低下する。とくに、ウエハが大口径化してきた今日では、裏面研削により薄型化されたウエハは、容易に破損してしまうおそれがある。
【0004】
このような問題を解決するために、たとえば、特開平11−150090号公報には、ウエハの表面に突起電極群を形成した後に、このウエハ表面に樹脂膜を形成し、この樹脂膜を保護強化板として用いることが提案されている。この公開公報の半導体装置の製造方法では、樹脂膜の形成後にウエハの裏面研削が行われ、さらに、樹脂膜の表層部分がエッチングにより除去されることによって突起電極群が露出させられるようになっている。その後は、スクライブラインに沿って樹脂膜が除去され、さらに、保護膜としての窒化膜が突起電極を回避した領域に形成され、その後に、スクライブラインに沿ってウエハが切断されて、個々のチップが切り出されるようになっている。
【0005】
この方法では、裏面研削後のウエハは樹脂膜により強化されており、また、個々のチップも樹脂膜により強化されている。そして、外部電極となる突起電極が当該樹脂膜に埋設された構造となっている。これにより、ウエハおよびチップを、これらの破損を生じさせることなく良好にハンドリングでき、かつ、ワイヤボンディングなどを用いて外部端子を引き出す構成に比較して、半導体装置を著しく薄型化できる。
【0006】
【発明が解決しようとする課題】
しかし、上述の先行技術の製造方法では、ウエハ表面に樹脂膜を形成してから裏面研削を行うまでの間に、ウエハと樹脂膜との熱膨張/収縮率の相違に起因して、図3に誇張して示すように、ウエハに反りが生じるという問題がある。このような反りが生じたウエハを平坦な砥石で研削すると、ウエハの中心領域と周縁領域とで研削後のウエハの厚さに相違が生じるから、均一な厚さの半導体チップを得ることができなくなるばかりでなく、ウエハの中心領域から切り出された半導体チップは所期の薄さまで薄型化されていないおそれがある。
【0007】
そこで、この発明の目的は、上述の技術的課題を解決し、半導体基板の反りを防ぐことによって、半導体基板の裏面研削処理を良好に行うことができるようにし、これにより、薄型の半導体装置の製造を良好に行うことができる半導体装置の製造方法を提供することである。
【0008】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項1記載の発明は、半導体基板の表面に表面樹脂層を形成する工程と、前記半導体基板の裏面に裏面樹脂層を形成する工程と、前記表面樹脂層および裏面樹脂層が形成された半導体基板に対して、前記裏面樹脂層を研磨または研削して除去し、さらに、前記裏面樹脂層が除去された半導体基板の裏面側を研磨または研削することによって、前記半導体基板を薄型化する裏面研削工程とを含むことを特徴とする半導体装置の製造方法である。
【0009】
なお、表面樹脂層と裏面樹脂層とは、いずれが先に形成されてもよく、同時に形成されてもよい。ただし、表面樹脂層と裏面樹脂層とは、半導体基板の反りが問題とならない程度の短時間の時間間隔で形成されるか、または、表面樹脂層と裏面樹脂層との形成の間に半導体基板の反りが生じないように、いずれか一方の樹脂層のみが形成された半導体基板は、他方の樹脂層が形成されるまでの間、半導体基板に大きな反りが生じることのないように温度管理された環境におかれることが好ましい。
【0010】
請求項1の発明によれば、半導体基板の表面および裏面の両方に樹脂層が形成されるので、半導体基板の表裏面において、熱膨張/収縮が等しく生じる。そのため、半導体基板の裏面研削の際に、半導体基板に不所望な反りが生じているおそれがないから、この裏面研削処理を良好に行うことができ、半導体基板の中央領域および周辺領域のいずれにおいても、半導体基板を均一に薄型化できる。これにより、薄型の半導体装置の製造を良好に行うことができる。
【0011】
請求項2記載の発明は、前記裏面研削工程の後に、前記半導体基板を切断ラインに沿って切断することにより、半導体装置の個片を切り出す切り出し工程をさらに含むことを特徴とする請求項1記載の半導体装置の製造方法である。
この発明によれば、薄型化された半導体基板から複数の半導体装置の個片が切り出されるが、半導体基板はいたるところで均一に薄型化されているので、均一な厚さの薄型半導体装置個片を得ることができる。
【0012】
なお、前記半導体基板の表面に突起電極を形成する電極形成工程と、突起電極を表面樹脂層から露出させるために、この表面樹脂層を研磨または研削する表面研削工程とをさらに含んでいてもよい。この場合に、裏面研削工程と表面研削工程とは、いずれが先に行われてもよい。また、前記切り出し工程は、表面研削工程および裏面研削工程を経た半導体基板に対して行われることになる。
【0013】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の一実施形態にかかる半導体装置の製造方法を工程順に示す図解的な断面図である。図1の半導体ウエハW(以下、単に「ウエハW」という。)は、種々の素子形成工程および配線形成工程などを経ていて、活性表層領域側の面である表面1は窒化膜などからなる保護膜(パッシベーション膜)で覆われている。そして、この保護膜からは、外部との電気接続のためのパッドが露出させられている。
【0014】
このパッド上に、図1(a)に示すように、たとえば、金(Au)からなる複数の突起電極Tが形成される(電極形成工程)。この突起電極Tは、たとえば、電解めっきにより形成され、その保護膜表面からの高さは、たとえば、50μm程度とされることが好ましい。突起電極Tは、円柱状または四角柱状などの柱状のものであることが好ましい。その材料としては、金のほかにも、半田などを適用することができる。
【0015】
突起電極Tの形成の後には、図1(b)に示すように、半導体ウエハWの表面1のほぼ全面に、保護樹脂層3(表面樹脂層)が形成される。この保護樹脂層3は、たとえば、エポキシ樹脂などからなり、たとえば、スクリーン印刷法によって形成される。そして、この保護樹脂層3は、突起電極Tを埋没させることができる厚さで形成されることが好ましい。具体的には、保護樹脂層3の厚みは、100μm程度とされることが好ましく、これにより、後述の表面研削処理の後にも、裏面研削処理を経たウエハWを補強する機能を十分に発揮することができる。
【0016】
保護樹脂層3の形成の後には、図1(c)に示すように、ウエハWの裏面2のほぼ全面に、裏面樹脂層4が形成される。この裏面樹脂層4は、保護樹脂層3と同じ材料からなっていることが好ましく、また、保護樹脂層3とほぼ同じ厚さに形成されることが好ましい。この裏面樹脂層4は、保護樹脂層3と同様な形成方法で形成することができる。
保護樹脂層3の形成工程と裏面樹脂層4の形成工程とは、ウエハWに大きな反りが生じるほどの温度変化が生じないように相次いで行われるか、または、同時に行われることが好ましい。もしも、保護樹脂層3の形成工程の後、相当の時間をおいて裏面樹脂層4の形成工程を行う必要がある場合には、保護樹脂層3の形成後のウエハWは、保護樹脂層3とウエハWとの熱膨張/収縮率の差に起因する反りが生じないように温度管理された環境におかれることが好ましい。
【0017】
ウエハWの裏面2に裏面樹脂層4が形成された後には、図1(d)に示すように、たとえばグラインダーを用いて、半導体ウエハWの表面1側が研削される(表面研削工程)。正確には、保護樹脂層3の表面が研削されて、すべての突起電極Tの頭部が露出させられ、突起電極Tが露出した後は、保護樹脂層3および突起電極Tの両方の研削が同時進行する。この表面研削処理は、たとえば、保護樹脂層3の層厚t3がたとえば、40μm程度になるまで行われる。この表面研削処理の後には、保護樹脂層3の表面と突起電極Tの頂面とは面一になる。この表面研削工程においては、ウエハWの裏面が、たとえば、真空チャック装置などによって保持されなければならないが、このとき、ウエハWの裏面2は裏面樹脂層4で保護される。
【0018】
さらに、図1(e)に示すように、同じく、たとえばグラインダーを用いて、裏面研削工程が行われる。すなわち、裏面樹脂層4が研削されて除去され、さらに連続して、半導体ウエハWの裏面2が研削される。これにより、ウエハWは、所定の厚さtw(たとえば、twは、100μmの範囲)にまで薄型化される。この裏面研削工程の際には、半導体ウエハWの表面1は、保護樹脂層3により保護されているので、保護フィルムなどを用いる必要はない。
【0019】
この後は、図1(f)に示すように、スクライブライン(切断ライン)に沿って、ダイシングソー5で保護樹脂層およびウエハWが切断され、図2に斜視図を示す半導体チップCの個片が複数個切り出される(切り出し工程)。
裏面研削工程および表面研削工程では、ウエハWの表面1に形成された保護樹脂層3によりウエハWの全体が補強されている。したがって、ウエハWの破損を生じることなく、ウエハWの研削を良好に行えるから、ウエハWの薄型化を有利に行える。
【0020】
また、切り出し工程の前におけるウエハWのハンドリングの際や、ダイシングソー5によりウエハWを切断する際にも、保護樹脂層3がウエハWを補強しているから、ウエハWや半導体チップCの破損が生じるおそれがない。したがって、ウエハWを所望の厚さに薄型化することができ、これにより、半導体チップCの薄型化に貢献することができる。
そして、図2に示す半導体チップCの最終形態においては、保護樹脂層3は、ウエハWの表面1(活性表面)を保護しており、かつ、この保護樹脂層3から突起電極Tの頂面が露出しているので、この半導体チップCのさらなるパッケージングは不要である。したがって、極めて薄型化された半導体パッケージを得ることができる。
【0021】
以上のようにこの実施形態によれば、ウエハWの表面1には保護樹脂層3が形成され、裏面2には裏面樹脂層4が形成されるので、ウエハWの表裏で熱膨張/収縮が等しく生じる。そのため、表面研削工程(図1(d))および裏面研削工程(図1(e))の際には、ウエハWに反りが生じていることがないので、保護樹脂層3の研削およびウエハWの裏面2の研削を、ウエハWの各部で均一に行うことができる。これにより、切り出し工程(図1(f))を経て切り出された複数個のチップCは、均一な厚さを有することができる。
【0022】
なお、たとえば、表面研削処理の終了した直後の図1(d)の状態では、ウエハWの表裏面の樹脂層3,4の厚さが異なるが、これに起因して裏面研削処理前のウエハWの反りが問題となる場合には、たとえば、チャックを用いてウエハWの表裏面を保持するようにすればよい。裏面研削処理後には保護樹脂層3は十分に薄膜化されているため、図1(f)の状態ではウエハWに不所望な反りが生じるおそれはない。
【0023】
この発明の一実施形態について説明したが、この発明は、他の形態で実施することも可能である。たとえば、上述の実施形態では、表面研削工程(図1(d))を先に行い、その後に裏面研削工程(図1(e))を行うようにしているが、裏面研削工程を先に行い、その後に表面研削工程を行うようにしてもよい。ただし、保護樹脂層3の研削をウエハWの各部で均一に行うためには、表面研削工程を先に行う方が好ましい。
【0024】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図1】この発明の一実施形態に係る半導体装置の製造方法を工程順に示す図解的な断面図である。
【図2】前記製造方法により製造された半導体チップの図解的な斜視図である。
【図3】ウエハの表面にのみ樹脂層を形成した場合に生じる反りの問題を説明するための図解図である。
【符号の説明】
T 突起電極
W 半導体ウエハ(半導体基板)
C 半導体チップ
3 保護樹脂層(表面樹脂層)
4 裏面樹脂層
5 ダイシングソー

Claims (2)

  1. 半導体基板の表面に表面樹脂層を形成する工程と、
    前記半導体基板の裏面に裏面樹脂層を形成する工程と、
    前記表面樹脂層および裏面樹脂層が形成された半導体基板に対して、前記裏面樹脂層を研磨または研削して除去し、さらに、前記裏面樹脂層が除去された半導体基板の裏面側を研磨または研削することによって、前記半導体基板を薄型化する裏面研削工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記裏面研削工程の後に、前記半導体基板を切断ラインに沿って切断することにより、半導体装置の個片を切り出す切り出し工程をさらに含むことを特徴とする請求項1記載の半導体装置の製造方法。
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EP1289010A1 (en) * 2001-08-29 2003-03-05 United Test Center Inc. Semiconductor device without use of chip carrier and method of making the same
KR100446913B1 (ko) * 2001-08-30 2004-09-04 울트라테라 코포레이션 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법
JP2005191508A (ja) 2003-12-05 2005-07-14 Rohm Co Ltd 半導体装置およびその製造方法
JP6137999B2 (ja) * 2013-09-03 2017-05-31 株式会社ディスコ ウェーハの加工方法
JP2017084903A (ja) * 2015-10-26 2017-05-18 リンテック株式会社 半導体装置の製造方法
JP7143182B2 (ja) * 2018-10-23 2022-09-28 株式会社ダイセル 半導体装置製造方法および半導体装置

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