JP2010118373A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置において、チップ３、５が有する端子４、６の端子面４ａ、６ａの汚染を防止する。
【解決手段】接着層２を有する支持体１、また接着層２より強い接着力の接着層８を有する支持体７を準備しておく。接着層２とチップ３、５に設けられている端子４、６の端子面４ａ、６ａとを接し、チップ３、５に、接着層２を介して支持体１を接着する。次いで、支持体１とチップ３、５を挟むように、チップ３、５に、接着層８を介して支持体７を接着する。その後、チップ３、５から支持体１を剥離し、支持体７上でチップ３、５を樹脂で封止する。
【選択図】図２

Description

本発明は、半導体装置の製造技術、特に、複数の電子部品を封止する樹脂封止パッケージの製造に適用して有効な技術に関する。
パソコンなどの電子機器に搭載される半導体装置には、高集積化、高機能化、小型化の他にも高信頼性が求められる。半導体装置は、例えば、ＩＣチップ（半導体チップ）、チップキャパシタなど種々の電子部品と、各電子部品とを電気的に接続する配線とを組み合わせて、それらを保護するため樹脂封止したパッケージで構成される。
特開平７−７１３４号公報（特許文献１）には、複数のチップを搭載した集積回路モジュール（半導体装置）において、その複数のチップの端子面を平面上に位置決めすることのできる技術が開示されている。
特開平７−７１３４号公報
本発明者は電子部品を樹脂封止するパッケージ（樹脂封止パッケージ）で構成される半導体装置の製造技術について検討している。以下に検討した一例を、図面を参照して説明する。図１９〜図２２は本発明者らが検討した製造工程中の半導体装置を模式的に示す断面図である。なお、本願ではチップ状の電子部品を「チップ」と記す。
まず、図１９に示すように、支持体１０１に接着層１０２を介してチップ３、５を接着する。支持体１０１が有する接着層１０２の仮固定面１０２ａで、チップ３の表面に設けられている端子４の端子面４ａおよびチップ５の表面に設けられている端子６の端子面６ａが接している。このように、支持体１０１の上に端子面４ａ、６ａを下にした状態でチップ３、５が仮固定される。
支持体１０１の形状は板状であり、その表面上に設けられている接着層１０２の仮固定面１０２ａも平面を有することとなる。このため、チップ３の端子面４ａおよびチップ５の端子面６ａは、仮固定面１０２ａの同一平面に接している。
続いて、図２０に示すように、支持体１０１上でチップ３およびチップ５を樹脂で封止し、その樹脂を硬化する。これにより、チップ３、５は、封止樹脂１０３で覆われることとなる。
続いて、図２１に示すように、チップ３およびチップ５から支持体１０１を剥離する。これにより、仮固定面１０２ａと接していた端子面４ａ、６ａが露出する。また、仮固定面１０２ａと接していた封止樹脂１０３の面が露出し、この面は後の工程で配線層が形成される配線面１０３ａとなる。このように、端子面４ａ、６ａと同一の配線面が形成される。
続いて、図２２に示すように、ビルドアップ法などにより、配線面１０３ａ上に絶縁層を介して端子４、６と電気的に接続された多層の配線層１０４を形成した後、最上配線層を露出したソルダレジスト１０５を形成することによって、半導体装置が完成する。
このような製造技術を用いた半導体装置にでは、以下の問題が生じることを本発明者は新たに見出した。
図２０を参照して説明したように、封止樹脂１０３を形成する際、樹脂封止の圧力によって端子面４ａ、６ａと接着層１０２の間にその樹脂が浸み出して、端子面４ａ、６ａを汚染してしまう。また、樹脂が浸み出さないように、接着層１０２の接着力を強めた場合、端子面４ａ、６ａから接着層１０２が完全に剥離せず、端子面４ａ、６ａを汚染してしまう。さらに、端子面４ａ、６ａに封止樹脂１０３や接着層１０２が付着したままであると、ビルドアップ法により積み上げていった場合に、配線層１０４を平坦に形成することができない。クリーニングによって端子面４ａ、６ａの汚染を取り除くこともできるが、そのための工程が必要になり工程数が増加してしまう。
本発明の目的は、チップが有する端子の端子面の汚染を防止することのできる技術を提供することにある。本発明の他の目的は、配線層を形成するための配線面の平坦性を確保することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明における半導体装置の製造方法は、平坦面を有する第１支持体の前記平坦面上に第１接着層を介してチップを、前記チップの端子面を前記平坦面側に向けて接着する工程、前記チップ上に第２接着層を介して第２支持体を接着する工程、前記チップから前記第１支持体を剥離して前記チップの端子面を露出する工程、前記第２支持体上に前記チップの端子面を露出した絶縁層を形成する工程、を含むものである。
また、本発明における他の半導体装置の製造方法は、平坦面を有する第１支持体の前記平坦面上に第１接着層を介してチップを、前記チップの端子と前記第１接着層とを接しないで、前記チップの端子面を前記平坦面側に向けて接着する工程、前記チップ上に第２接着層を介して第２支持体を接着する工程、前記チップから前記第１支持体を剥離して前記チップの端子面を露出する工程、前記第２支持体上に前記チップの端子面を露出した絶縁層を形成する工程、を含むものである。
ここで、前記第２接着層は前記第１接着層より強い接着力であることを特徴とする。この場合、前記チップを前記第２支持体に接着したまま、前記第１支持体を容易に剥離することができる。
また、前記絶縁層上に多層配線を形成する工程を含むことを特徴とする。この場合、平坦な多層配線を形成することができる。
また、前記チップは複数であることを特徴とする。この場合、複数のチップの端子面を揃えて配置することができる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、チップが有する端子の端子面の汚染を防止することができる。これにより、チップとこれに接続される配線層との接続信頼性を向上できる。また、配線層を形成するための配線面の平坦性を確保することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本実施の形態におけるチップ（電子部品）を封止する半導体装置の製造技術について図面を参照して説明する。図１〜図８は製造工程中の半導体装置を模式的に示す断面図である。
まず、図１に示すように、接着層２を有する支持体１を準備する。支持体１は、その形状が板状であり、その表面（平坦面）と裏面（平坦面）とを有している。このため、この支持体１の表面上に設けられている接着層２の表面（仮固定面２ａ）も平面となっている。支持体１には半導体（例えばシリコン）基板、金属（例えば銅）基板、ガラス基板などを適用することができる。接着層２は例えば熱硬化性樹脂を接着材としたフィルムであって、支持体１の表面全体に貼り付けられている（接着されている）。
次いで、支持体１の表面上に接着層２を介して複数のチップ（チップ３、５）を、チップ３、５の端子面４ａ、６ａを支持体１の表面側に向けて接着する。具体的には、チップ３の表面側に設けられている端子４の端子面４ａおよびチップ５の表面側に設けられている端子６の端子面６ａと、接着層２の仮固定面２ａとを接して、チップ３、５を接着層２を介して支持体１に接着（仮固定）する。この場合、複数のチップ３、５であっても端子面４ａ、６ａを揃えて配置することができる。
支持体１とチップ３、５を仮固定するための接着層２は、後の工程で接着層２とは別の接着層とチップ３、５を接着する際に、チップ３、５が移動しないように保持するための最小限度の接着力を持つ材料であれば良い。このように、後の工程で支持体１をチップ３、５から剥離するため、支持体１上に端子面４ａ、６ａを下にした状態でチップ３、５を仮固定する。
この仮固定では、チップ３の端子面４ａおよびチップ５の端子面６ａは、仮固定面２ａの同一平面に接している。このため、後の工程で支持体１を剥離した場合であっても、チップ３の端子面４ａおよびチップ５の端子面６ａは同一平面上で揃って配置されることとなる。半導体装置が複数のチップを有する場合であっても、複数のチップの端子面を同一平面上で揃えて配置することで、後の工程で端子面上に形成される配線層を平坦に形成することができる。
本願発明は、半導体装置で封止される複数のチップの厚さが同じ場合や、異なる場合であっても適用することができ、同様の効果を得ることができる。本実施の形態では、チップ３とチップ５とは厚さが異なる場合について説明する。図１ではチップ３に対してチップ５が厚い場合を示している。複数のチップの厚さが異なる場合としては、例えば、機能などが異なるために厚さが異なる場合や、同一機能であっても製造ばらつきにより厚さが異なる場合も考えられる。図１に示すように、厚さの異なるチップを封止する場合であっても、チップ３の端子面４ａおよびチップ５の端子面６ａは同一平面上で揃って配置されることとなる。
次いで、接着層２より強い接着力の接着層８（８ａ、８ｂ）を有する支持体７を準備する（図２参照）。この支持体７は本実施の形態における半導体装置の基板であり、基板（支持体７）上に複数のチップや配線層が設けられる。
支持体７の形状は板状であり、その表面と裏面とを有している。このため、この支持体７の表面上に設けられている接着層８の表面も平面となっている。支持体７は半導体装置の一部を基板として構成するものであり、パッケージの反りを防止するスティフナーとして、また放熱のためのヒートスプレッダーとしての機能を有する。この支持体７には、パッケージの機械的強度および放熱性を向上させるために、半導体（例えばシリコン）基板、カーボン基板、金属（例えば銅）基板、ガラス基板を適用することができる。
接着層８は例えば熱硬化性樹脂を接着材としたフィルムであって、所定の大きさで切断されて支持体７に貼り付けられている（接着されている）。この接着層８は接着層２より強い接着力を有するように形成されている。接着層８の厚さは例えば１０μｍ程度である。
接着層８は支持体１の接着層２のように、支持体７の表面全体に設けることもできる。しかしながら、後の工程でチップ３、５の裏面を接着する領域に接着層８（８ａ、８ｂ）が存在すれば良いので、本実施の形態では、支持体７の一部に接着層８を設けている。これにより接着層８の部材費を低減することができる。なお、仮固定する支持体１では、チップ３の端子面４ａおよびチップ５の端子面６ａを同一平面上で揃って配置するため、支持体１の表面全体に接着層２を設けている。
続いて、図２に示すように、支持体１とチップ３、５を挟むように、チップ３、５に、その裏面上に接着層８を介して支持体７を接着する。少なくともチップ３、５の裏面と接着層８とが接した場合であっても、チップ３、５と支持体７とは接着層８を介して強固に接着されていれば良いが、図２に示すように、接着層８にチップ３、５が埋め込まれる（沈む）ように接着層８がチップ３、５の裏面および側面の一部と接することによって、支持体７（接着層８）とチップ３、５をより強固に接着することができる。なお、本実施の形態では、チップ３、５に、接着層８を介して支持体７に圧力をかけて接着（圧着）している。
また、接着時に接着層８がチップ３、５を埋め込むように凹む（沈む）ため、厚さの異なる複数のチップ（チップ３、５）であっても、その高さの相違を吸収し、かつ接着層８を介して支持体７と強固に接着することができる。
続いて、図３に示すように、仮固定していた支持体１をチップ３、５から剥離する。これにより、チップ３、５の端子面４ａ、６ａは同一平面に揃って露出することとなる。接着層２は接着層８より接着力が弱いため、支持体１の剥離性が良い。この場合、チップ３、５を支持体７に接着したまま、支持体１を容易に剥離することができる。これにより端子面４ａ、６ａと支持体１間の仮固定力が小さいため、接着層２の不完全剥離による端子面４ａ、６ａへの汚染を防止することができる。また、端子面４ａ、６ａの汚染を防止することにより、チップ３、５と配線との接続信頼性を向上することができる。さらに、端子面４ａ、６ａに接着層２の接着材が付着していないため、配線層を形成するための配線面（端子面４ａ、６ａ）の平坦性を確保することができる。
続いて、図４に示すように、チップ３、５の端子面４ａ、６ａが上向きになるように、支持体７を反転させた後、支持体７上でチップ３、５を樹脂で封止する。すなわち、支持体７上で封止用の樹脂を充填、硬化することによって、チップ３、５を封止する封止樹脂９を形成する。例えば、樹脂モールド装置（トランスファーモールド装置ともいう）を用いて、支持体７をモールド金型でクランプして樹脂モールドによって封止樹脂９が形成される。また、封止樹脂９は、エポキシやポリイミド系樹脂フィルムを積層し、加熱、加圧することにより形成しても良い。
本実施の形態では、チップ３、５の表面、すなわち端子面４ａ、６ａを封止樹脂９で覆い、チップ３、５の裏面（背面）を接着層８で覆い、チップ３、５の側面を封止樹脂９および接着層８で覆うことによって、チップ３、５を保護することができる。また、チップ３、５全体を封止樹脂９で覆うのではなく、一部を接着層８で覆うので、樹脂の硬化収縮の影響を低減して封止樹脂９の反りを防止することができる。
続いて、支持体７上にチップ３、５の端子面４ａ、６ａを露出した絶縁層（封止樹脂９で構成される）を形成する（図５、図６参照）。具体的には、図５に示すように、硬化した封止樹脂９を、その表面からチップ３、５の端子面４ａ、６ｂの手前まで研磨または切削する。研磨または切削された封止樹脂９の表面は、後の工程で配線層が形成される配線面９ａとなる。次いで、図６に示すように、端子４、６の直上の封止樹脂９に貫通穴１０を形成する。これにより、チップ３、５の端子面４ａ、６ａを露出することができる。貫通穴１０の形成には例えばレーザ加工やフォトプロセスなどを用いることができる。
例えば、図２１で示したように、チップ３、５をすべて封止樹脂１０３で覆う場合、樹脂の硬化収縮により封止樹脂１０３が反るため、後の工程で配線層が形成される配線面１０３ａが、平坦とならないことも考えられる。これに対して、本実施の形態では、チップ３、５の裏面および側面の一部を接着層８で覆い、チップ３、５の表面（但し、図６では端子面４ａ、６ａが露出している）および側面の他部を封止樹脂９で覆うので、樹脂の硬化収縮による反りを低減できる。したがって、配線層を形成するための配線面９ａの平坦性を確保することができる。
続いて、封止樹脂９上に多層配線を形成する（図７、図８参照）。具体的には、図７に示すように、例えばセミアディティブ法を用いて第１の配線層１１ａを形成する。この際、貫通穴１０も埋め込まれてビア（ＶＩＡ）が形成され、そのビアを介して配線層１１ａとチップ３、５の端子４、６とは電気的に接続される。次いで、図８に示すように、第１の配線層１１ａ上に配線層を電気的に分離する絶縁層１２ａ、第２の配線層１１ｂ、絶縁層１２ｂ、第３の配線層１１ｃ（最上配線層）を形成する。この場合、下地となる配線面９ａおよび端子面４ａ、６ａの平坦性が確保されているので、平坦な多層配線を形成することができる。
その後、最上配線層を露出したソルダレジスト１３を形成することによって、半導体装置が完成する。この半導体装置では、最上配線層である第３の配線層１１ｃ上に、外部接続端子としてはんだボール等を接続することができる。
なお、半導体装置の薄型化を図る場合、更に支持体７を除去する工程を加えても良い。例えば支持体７を金属とした場合、エッチングによって支持体７を除去することができる。
本実施の形態における半導体装置は、複数のチップ（チップ３、５）を備えている。チップ３、５の端子面４ａ、６ａは、同一平面（仮固定面２ａ）上に揃って配置される（図１参照）。このため、配線層１１ａを形成する（図７参照）ための配線面となる端子面４ａ、６ａの平坦性を確保することができる。
本実施の形態では、端子面４ａ、６ａを同一平面上に揃って配置するために、板状の支持体１上に接着層２を介してチップ３、５を接着し、仮固定したが、この仮固定した支持体１は容易に剥離することができるので、端子面４ａ、６ａに接着材が付着するなどの汚染を防止することができる。また、端子面４ａ、６ａの汚染を防止することにより、チップ３、５と配線との接続信頼性を向上することができる。さらに、端子面４ａ、６ａの汚染を防止することができるので、配線層１１ａを形成するための配線面となる端子面４ａ、６ａの平坦性を確保することができる。
また、半導体装置の基板である支持体７上に複数のチップ（チップ３、５）が設けられて封止樹脂９で封止されるが、チップ３、５の裏面および側面の一部では接着層８で覆われているため、樹脂の硬化収縮の影響を低減して封止樹脂９の反りを防止することができる。このため、配線層１１ａ、１１ｂ、１１ｃが形成される配線面９ａの平坦性を確保することができる。
また、本実施の形態では、チップ３、５として、ＩＣチップ（半導体チップ）、チップキャパシタなど種々の電子部品を搭載しても良い。
（実施の形態２）
本実施の形態におけるチップ（電子部品）を封止する半導体装置の製造技術について図面を参照して説明する。図９〜図１６は製造工程中の半導体装置を模式的に示す断面図である。
まず、図９に示すように、チップが配置される領域２３と、その周囲に設けられた接着層２２とを有する支持体２１を準備する。支持体２１は、その形状が板状であり、その表面（平坦面）と裏面（平坦面）とを有している。このため、領域２３の支持体２１の表面（仮固定面２１ａ）も平面となっている。支持体２１には半導体（例えばシリコン）基板、金属（例えば銅）基板、ガラス基板などを適用することができる。接着層２２は例えば熱硬化性樹脂を接着材としたフィルムであって、支持体２１の領域２３部分を除いた表面全体に貼り付けられている（接着されている）。
続いて、図１０に示すように、支持体２１の表面上に接着層２２を介して複数のチップ（チップ３、５）を、チップ３、５の端子４、６と接着層２２とを接しないで、チップ３、５の端子面４ａ、６ａを支持体２１の表面側に向けて接着する。具体的には、チップ３の表面側に設けられている端子４の端子面４ａおよびチップ５の表面側に設けられている端子６の端子面６ａと、領域２３の仮固定面２１ａとを接して、チップ３、５に、接着層２２を介して支持体２１を接着する。この際、チップ３、５表面（端子形成部分）の周縁部が、接着層２２に接着される。このように、支持体２１上では接着層２２が端子４、６上にかからない位置に配置されている。
支持体２１とチップ３、５を仮固定するための接着層２２は、後の工程で接着層２２とは別の接着層とチップ３、５を接着する際に、チップ３、５が移動しないように保持するための最小限度の接着力を持つ材料であれば良い。このように、後の工程で支持体２１をチップ３、５から剥離するため、支持体２１上に端子面４ａ、６ａを下にした状態でチップ３、５を仮固定する。
この仮固定では、チップ３の端子面４ａおよびチップ５の端子面６ａは、仮固定面２１ａの同一平面に接している。このため、後の工程で支持体２１を剥離した場合であっても、チップ３の端子面４ａおよびチップ５の端子面６ａは同一平面上で揃って配置されることとなる。半導体装置が複数のチップを有する場合であっても、複数のチップの端子面を同一平面上で揃えて配置することで、後の工程で端子面上に形成される配線層を平坦に形成することができる。
本願発明は、半導体装置で封止される複数のチップの厚さは同じ場合や、異なる場合であっても適用することができ、同様の効果を得ることができる。本実施の形態では、チップ３とチップ５とは厚さが異なる場合について説明する。図１０に示すように、厚さの異なるチップを封止する場合であっても、チップ３の端子面４ａおよびチップ５の端子面６ａは同一平面上で揃って配置されることとなる。
次いで、接着層２２より強い接着力の接着層２８を有する支持体２７を準備する（図１１参照）。この支持体２７は本実施の形態における半導体装置の基板であり、基板（支持体２７）上に複数のチップや配線層が設けられる。
支持体２７の形状は板状であり、その表面と裏面とを有している。このため、この支持体２７の表面上に設けられている接着層２８の表面も平面となっている。支持体２７は半導体装置の一部を基板として構成するものであり、パッケージの反りを防止するスティフナーとして、また放熱のためのヒートスプレッダーとしての機能を有する。この支持体２７には、パッケージの機械的強度および放熱性を向上させるために、半導体（例えばシリコン）基板、カーボン基板、金属（例えば銅）基板、ガラス基板を適用することができる。
接着層２８は例えば熱硬化性樹脂を接着材としたフィルムであって、支持体２７の表面全体に貼り付けられている（接着されている）。この接着層２８は接着層２２より強い接着力を有するように形成されている。接着層２８の厚さは例えば１０μｍ程度である。
続いて、図１１に示すように、支持体２１とチップ３、５を挟むように、チップ３、５に、その裏面上に接着層２８を介して支持体２７を接着する。少なくともチップ３、５の裏面と接着層２８とが接した場合であっても、チップ３、５と支持体２７とは接着層２８を介して強固に接着されていれば良いが、図１１に示すように、接着層２８にチップ３、５が埋め込まれる（沈む）ように接着層２８がチップ３、５の裏面および側面の一部と接することによって、支持体２７（接着層２８）とチップ３、５をより強固に接着することができる。なお、本実施の形態では、チップ３、５に、接着層２８を介して支持体２７に圧力をかけて接着（圧着）している。
また、接着時に接着層２８がチップ３、５を埋め込むように凹む（沈む）ため、厚さの異なる複数のチップ（チップ３、５）であっても接着層２８を介して支持体２７と強固に接着することができる。
続いて、図１２に示すように、接着層２２を接着層２８と接着させたまま、仮固定していた支持体２１をチップ３、５から剥離する。これにより、チップ３、５の端子面４ａ、６ａは同一平面に揃って露出することとなる。接着層２２は接着層２８より接着力が弱いため、支持体２１の剥離性が良い。これにより端子面４ａ、６ａと支持体２１間の仮固定力が小さいため、接着層２２の不完全剥離による端子面４ａ、６ａへの汚染を防止することができる。また、端子面４ａ、６ａの汚染を防止することにより、チップ３、５と配線との接続信頼性を向上することができる。さらに、端子面４ａ、６ａに接着層２２の接着材が付着していないため、配線層を形成するための配線面（端子面４ａ、６ａ）の平坦性を確保することができる。
続いて、支持体２７上にチップ３、５の端子面４ａ、６ａを露出した絶縁層（封止樹脂２９で構成される）を形成する（図１３、図１４参照）。具体的には、図１３に示すように、チップ３、５の端子面４ａ、６ａ上になるように、支持体２７を反転させた後、支持体２７上でチップ３、５を封止する封止樹脂２９を形成する。例えば、端子面４ａ、６ａを覆うように絶縁性樹脂をコーティングし、硬化することによって、チップ３、５を封止する封止樹脂２９を形成する。
本実施の形態では、チップ３、５の表面、すなわち端子面４ａ、６ａを封止樹脂２９で覆い、チップ３、５の裏面（背面）および側面を接着層２２、２８で覆うことによって、チップ３、５を保護することができる。また、チップ３、５全体を封止樹脂２９で覆うのではなく、一部を接着層２２、２８で覆うので、樹脂の硬化収縮の影響を低減して封止樹脂２９の反りを防止することができる。このため、配線層を形成するための配線面２９ａの平坦性を確保することができる。
次いで、図１４に示すように、端子４、６の直上の封止樹脂２９に貫通穴３０を形成する。これにより、チップ３、５の端子面４ａ、６ａを露出することができる。貫通穴３０の形成には例えばレーザ加工、フォトプロセス、インプリントなどを用いることができる。
続いて、図１５に示すように、例えばセミアディティブ法を用いて第１の配線層３１ａを形成する。この際、貫通穴３０も埋め込まれてビア（ＶＩＡ）が形成され、そのビアを介して配線層３１ａとチップ３、５の端子４、６とは電気的に接続される。さらに、図１６に示すように、第１の配線層３１ａ上に配線層を電気的に分離する絶縁層３２ａ、第２の配線層３１ｂ、絶縁層３２ｂ、第３の配線層３１ｃ（最上配線層）を形成した後、最上配線層を露出したソルダレジスト３３を形成することによって、半導体装置が完成する。この半導体装置では、最上配線層である第３の配線層３１ｃ上に、外部接続端子としてはんだボール等を接続することができる。
なお、半導体装置の薄型化を図る場合、更に支持体７を除去する工程を加えても良い。例えば支持体７を金属とした場合、エッチングによって支持体７を除去することができる。
本実施の形態における半導体装置は、複数のチップ（チップ３、５）を備えている。チップ３、５の端子面４ａ、６ａは、同一平面（仮固定面２１ａ）上に揃って配置される（図１０参照）。このため、配線層３１ａを形成する（図１５参照）ための配線面となる端子面４ａ、６ａの平坦性を確保することができる。
本実施の形態では、端子面４ａ、６ａを同一平面上に揃って配置するために、板状の支持体２１上に接着層２２を介してチップ３、５を接着し、仮固定したが、この仮固定した支持体２１は容易に剥離することができるので、端子面４ａ、６ａに接着材が付着するなどの汚染を防止することができる。また、端子面４ａ、６ａの汚染を防止することにより、チップ３、５と配線との接続信頼性を向上することができる。さらに、端子面４ａ、６ａの汚染を防止することができるので、配線層３１ａを形成するための配線面となる端子面４ａ、６ａの平坦性を確保することができる。
また、半導体装置の基板である支持体２７上に複数のチップ（チップ３、５）が設けられて封止樹脂２９で封止されるが、チップ３、５の裏面および側面では接着層２２、２８で覆われているため、樹脂の硬化収縮の影響を低減して封止樹脂２９の反りを防止することができる。このため、配線層３１ａ、３１ｂ、３１ｃが形成される配線面２９ａの平坦性を確保することができる。
また、本実施の形態では、チップ３、５として、ＩＣチップ（半導体チップ）、チップキャパシタなど種々の電子部品を搭載しても良い。
（実施の形態３）
前記実施の形態１、２では、支持体７、２７を、半導体装置の基板に適用した場合について説明した。この支持体７、２７上に形成した封止樹脂９、２９の硬化収縮、膨張によりパッケージに反りが発生した場合、平坦な配線層１１ａ、３１ａの形成は著しく困難となってしまうことが考えられる。パッケージの反りの発生は、構造の非対称が主要因である。そこで、本実施の形態では、半導体装置の基板同士を背面で仮接着した場合について図面を参照して説明する。図１７、図１８は本実施の形態における製造工程中の半導体装置を模式的に示す断面図である。
図１７に示すように、半導体装置の基板として前記実施の形態２で図９〜図１２を参照して説明した工程を経た２つの支持体２７の裏面同士を接した状態で、上下の支持体２７上に、それぞれチップ３、５を封止する封止樹脂２９を形成する。例えば、端子面４ａ、６ａを覆うように絶縁性樹脂をコーティングし、硬化することによって、チップ３、５を封止する封止樹脂２９を形成する。
続いて、図１８に示すように、端子４、６の直上の封止樹脂２９に貫通穴３０を形成する。これにより、チップ３、５の端子面４ａ、６ａを露出することができる。次いで、図１５、図１６を参照して説明したように、配線層３１ａ、３１ｂ、３１ｃ、絶縁層３２ａ、３２ｂ、ソルダレジスト３３を形成した後、２つの支持体２７を分離することによって、２つの半導体装置が完成する。この半導体装置では、最上配線層である第３の配線層３１ｃ上に、外部接続端子としてはんだボール等を接続することができる。
このような上下対称プロセスにより、封止樹脂２９の反りが抑制され、配線層３１ａ、３１ｂ、３１ｃの平坦性を確保することができる。
なお、本実施の形態で説明した技術は、前記実施の形態１にも適用することができる。すなわち、半導体装置の基板として前記実施の形態１で図１〜図３を参照して説明した工程を経た２つの支持体７の裏面同士を接した状態で、上下の支持体７上に、それぞれチップ３、５を封止する封止樹脂９を形成する場合にも適用することができる。これにより、封止樹脂９の反りが抑制され、配線層１１ａ、１１ｂ、１１ｃの平坦性を確保することができる。
また、本実施の形態では、チップ３、５として、ＩＣチップ（半導体チップ）、チップキャパシタなど種々の電子部品を搭載しても良い。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、複数の電子部品を備えた半導体装置に適用した場合について説明したが、例えば半導体素子、キャパシタなどが１つの半導体チップに搭載された場合、１つの電子部品として適用することができる。
また、例えば、前記実施の形態では、複数の電子部品の端子面を同一平面上で揃える場合について説明したが、端子面に限らず、同一平面上に面を揃えたい場合にも適用することができる。
また、例えば、前記実施の形態では、複数の電子部品の端子面上に多層配線を形成する場合について説明したが、端子面上にバンプを形成する場合にも適用することができる。
本発明は、半導体装置、特に樹脂封止パッケージの製造業に幅広く利用されるものである。
本発明の一実施の形態における製造工程中の半導体装置の断面図である。 図１に続く製造工程中の半導体装置の断面図である。 図２に続く製造工程中の半導体装置の断面図である。 図３に続く製造工程中の半導体装置の断面図である。 図４に続く製造工程中の半導体装置の断面図である。 図５に続く製造工程中の半導体装置の断面図である。 図６に続く製造工程中の半導体装置の断面図である。 図７に続く製造工程中の半導体装置の断面図である。 本発明の他の実施の形態における製造工程中の半導体装置の断面図である。 図９に続く製造工程中の半導体装置の断面図である。 図１０に続く製造工程中の半導体装置の断面図である。 図１１に続く製造工程中の半導体装置の断面図である。 図１２に続く製造工程中の半導体装置の断面図である。 図１３に続く製造工程中の半導体装置の断面図である。 図１４に続く製造工程中の半導体装置の断面図である。 図１５に続く製造工程中の半導体装置の断面図である。 本発明の他の実施の形態における製造工程中の半導体装置の断面図である。 図１７に続く製造工程中の半導体装置の断面図である。 本発明者らが検討した製造工程中の半導体装置の断面図である。 図１９に続く製造工程中の半導体装置の断面図である。 図２０に続く製造工程中の半導体装置の断面図である。 図２１に続く製造工程中の半導体装置の断面図である。
符号の説明
１ 支持体
２ 接着層
２ａ 仮固定面
３ チップ
４ 端子
４ａ 端子面
５ チップ
６ 端子
６ａ 端子面
７ 支持体
８ 接着層
９ 封止樹脂
９ａ 配線面
１０ 貫通穴
１１ａ、１１ｂ、１１ｃ 配線層
１２ａ、１２ｂ 絶縁層
１３ ソルダレジスト
２１ 支持体
２１ａ 仮固定面
２２ 接着層
２３ 領域
２７ 支持体
２８ 接着層
２９ 封止樹脂
２９ａ 配線面
３０ 貫通穴
３１ａ、３１ｂ、３１ｃ 配線層
３２ａ、３２ｂ 絶縁層
３３ ソルダレジスト
１０１ 支持体
１０２ 接着層
１０２ａ 仮固定面
１０３ 封止樹脂
１０３ａ 配線面
１０４ 配線層
１０５ ソルダレジスト

Claims (8)

  1. 平坦面を有する第１支持体の前記平坦面上に第１接着層を介してチップを、前記チップの端子面を前記平坦面側に向けて接着する工程、
    前記チップ上に第２接着層を介して第２支持体を接着する工程、
    前記チップから前記第１支持体を剥離して前記チップの端子面を露出する工程、
    前記第２支持体上に前記チップの端子面を露出した絶縁層を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２接着層は前記第１接着層より強い接着力であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記絶縁層上に多層配線を形成する工程、
    を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記チップは複数であることを特徴とする請求項１、２または３記載の半導体装置の製造方法。
  5. 平坦面を有する第１支持体の前記平坦面上に第１接着層を介してチップを、前記チップの端子と前記第１接着層とを接しないで、前記チップの端子面を前記平坦面側に向けて接着する工程、
    前記チップ上に第２接着層を介して第２支持体を接着する工程、
    前記チップから前記第１支持体を剥離して前記チップの端子面を露出する工程、
    前記第２支持体上に前記チップの端子面を露出した絶縁層を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記第２接着層は前記第１接着層より強い接着力であることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記絶縁層上に多層配線を形成する工程、
    を含むことを特徴とする請求項５または６記載の半導体装置の製造方法。
  8. 前記チップは複数であることを特徴とする請求項５、６または７記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249759A (ja) * 2010-05-28 2011-12-08 Samsung Electro-Mechanics Co Ltd 電子素子内蔵印刷回路基板及びその製造方法
US8692391B2 (en) 2010-09-10 2014-04-08 Samsung Electro-Mechanics Co., Ltd. Embedded ball grid array substrate and manufacturing method thereof

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455991B2 (en) * 2010-09-24 2013-06-04 Stats Chippac Ltd. Integrated circuit packaging system with warpage control and method of manufacture thereof
US8492203B2 (en) 2011-01-21 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method for forming semiconductor package having build-up interconnect structure over semiconductor die with different CTE insulating layers
US10204879B2 (en) 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US9385102B2 (en) * 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
US9704794B2 (en) 2014-06-17 2017-07-11 Stmicroelectronics S.R.L. Electronic device with die being sunk in substrate
US9646955B2 (en) 2014-09-05 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US9484307B2 (en) * 2015-01-26 2016-11-01 Advanced Semiconductor Engineering, Inc. Fan-out wafer level packaging structure
CN105161431A (zh) * 2015-08-12 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
US20170098589A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Fan-out wafer level package structure
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
SG11201901194SA (en) 2016-08-12 2019-03-28 Qorvo Us Inc Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US11069590B2 (en) * 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
KR20210129656A (ko) 2019-01-23 2021-10-28 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162604A (ja) * 1994-12-01 1996-06-21 Toyota Motor Corp マルチチップモジュールの製造方法
JP2004228302A (ja) * 2003-01-22 2004-08-12 Sony Corp 多層配線基板及び多層配線基板の作製方法、並びに画像表示装置
JP2005223183A (ja) * 2004-02-06 2005-08-18 Matsushita Electric Ind Co Ltd 電子部品実装済基板の製造方法および電子部品実装済基板
JP2010123592A (ja) * 2008-11-17 2010-06-03 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
DE10234951B4 (de) * 2002-07-31 2009-01-02 Qimonda Ag Verfahren zur Herstellung von Halbleiterschaltungsmodulen
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
US7300824B2 (en) * 2005-08-18 2007-11-27 James Sheats Method of packaging and interconnection of integrated circuits
US20070080458A1 (en) * 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same
US7868445B2 (en) * 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162604A (ja) * 1994-12-01 1996-06-21 Toyota Motor Corp マルチチップモジュールの製造方法
JP2004228302A (ja) * 2003-01-22 2004-08-12 Sony Corp 多層配線基板及び多層配線基板の作製方法、並びに画像表示装置
JP2005223183A (ja) * 2004-02-06 2005-08-18 Matsushita Electric Ind Co Ltd 電子部品実装済基板の製造方法および電子部品実装済基板
JP2010123592A (ja) * 2008-11-17 2010-06-03 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249759A (ja) * 2010-05-28 2011-12-08 Samsung Electro-Mechanics Co Ltd 電子素子内蔵印刷回路基板及びその製造方法
US8780572B2 (en) 2010-05-28 2014-07-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board having electronic component
US8692391B2 (en) 2010-09-10 2014-04-08 Samsung Electro-Mechanics Co., Ltd. Embedded ball grid array substrate and manufacturing method thereof

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