JPH08162548A - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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- JPH08162548A JPH08162548A JP6302252A JP30225294A JPH08162548A JP H08162548 A JPH08162548 A JP H08162548A JP 6302252 A JP6302252 A JP 6302252A JP 30225294 A JP30225294 A JP 30225294A JP H08162548 A JPH08162548 A JP H08162548A
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Abstract
(57)【要約】
【目的】 セルフアライメントソース工程を周辺回路領
域の不純物導入工程の後に行なうことにより、不純物注
入適性化を図る不揮発性半導体装置の製造方法を提供す
る。 【構成】 周辺回路領域において、ｎ- 型不純物領域２
２Ａおよびｐ- 型不純物領域２４Ａを形成した後に、メ
モリセル回路領域のセルフアライメントソース工程が行
なわれる。
域の不純物導入工程の後に行なうことにより、不純物注
入適性化を図る不揮発性半導体装置の製造方法を提供す
る。 【構成】 周辺回路領域において、ｎ- 型不純物領域２
２Ａおよびｐ- 型不純物領域２４Ａを形成した後に、メ
モリセル回路領域のセルフアライメントソース工程が行
なわれる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体装置
の製造方法に関し、より特定的には、不純物の導入を適
正に行なうことのできる不揮発性半導体装置の製造方法
に関する。
の製造方法に関し、より特定的には、不純物の導入を適
正に行なうことのできる不揮発性半導体装置の製造方法
に関する。
【０００２】
【従来の技術】以下、同一の半導体基板上に周辺回路領
域とメモリセル回路領域とを有するＤＩＮＯＲ構造のフ
ラッシュメモリの製造方法について、図を参照して説明
する。
域とメモリセル回路領域とを有するＤＩＮＯＲ構造のフ
ラッシュメモリの製造方法について、図を参照して説明
する。
【０００３】まず、図１０を参照して、メモリセル回路
領域のシリコン基板１０の主表面の所定の領域に、ＬＯ
ＣＯＳ法を用いて素子分離酸化膜７を形成する。ここ
で、図１１を参照して、（ａ）に示す断面図は、周辺回
路領域の断面図であり、（ｂ）は、図１０中Ｘ−Ｘ線矢
視断面を示している。
領域のシリコン基板１０の主表面の所定の領域に、ＬＯ
ＣＯＳ法を用いて素子分離酸化膜７を形成する。ここ
で、図１１を参照して、（ａ）に示す断面図は、周辺回
路領域の断面図であり、（ｂ）は、図１０中Ｘ−Ｘ線矢
視断面を示している。
【０００４】次に、図１２を参照して、シリコン基板１
０の上に、ゲート酸化膜１を形成する。その後、このゲ
ート酸化膜１の上に、たとえばポリシリコン、アモルフ
ァスシリコンなどからなる第１の導電層２をＣＶＤ法に
より形成する。
０の上に、ゲート酸化膜１を形成する。その後、このゲ
ート酸化膜１の上に、たとえばポリシリコン、アモルフ
ァスシリコンなどからなる第１の導電層２をＣＶＤ法に
より形成する。
【０００５】次に、図１３を参照して、第１の導電層２
の上に、たとえばＴＥＯＳ／シリコンナイトライド／Ｔ
ＥＯＳの３層膜からなる層間絶縁膜３を形成する。次
に、図１４を参照して、周辺回路領域において、ゲート
酸化膜１、第１の導電層２および層間絶縁膜３は不要で
あるため、エッチングなどにより除去する。次に、図１
５を参照して、周辺回路領域のシリコン基板１０の表面
に熱酸化法により新たなゲート酸化膜２０を形成する。
の上に、たとえばＴＥＯＳ／シリコンナイトライド／Ｔ
ＥＯＳの３層膜からなる層間絶縁膜３を形成する。次
に、図１４を参照して、周辺回路領域において、ゲート
酸化膜１、第１の導電層２および層間絶縁膜３は不要で
あるため、エッチングなどにより除去する。次に、図１
５を参照して、周辺回路領域のシリコン基板１０の表面
に熱酸化法により新たなゲート酸化膜２０を形成する。
【０００６】次に、図１６を参照して、シリコン基板１
０の上に、たとえばポリシリコン、タングステンポリサ
イドなどからなる第２の導電層４をＣＶＤ法などにより
堆積し、さらにこの第２の導電層４の上に、ＴＥＯＳな
どからなる酸化膜５を形成する。
０の上に、たとえばポリシリコン、タングステンポリサ
イドなどからなる第２の導電層４をＣＶＤ法などにより
堆積し、さらにこの第２の導電層４の上に、ＴＥＯＳな
どからなる酸化膜５を形成する。
【０００７】次に、図１７を参照して、酸化膜５および
第２の導電層４をリソグラフィ技術およびエッチングに
より、所定の形状に加工する。これにより、周辺回路領
域において、ＭＯＳトランジスタのゲート電極４が形成
される。
第２の導電層４をリソグラフィ技術およびエッチングに
より、所定の形状に加工する。これにより、周辺回路領
域において、ＭＯＳトランジスタのゲート電極４が形成
される。
【０００８】次に、図１８を参照して、周辺回路領域を
レジスト膜６で覆い、メモリセル回路領域において、第
２の導電層４および酸化膜５をマスクとして、エッチン
グによりゲート酸化膜１、第１の導電層２および層間絶
縁膜３のパターニングを行なう。これにより、メモリセ
ル回路領域において、メモリトランジスタのフローティ
ングゲート２とコントロールゲート４とが形成される。
レジスト膜６で覆い、メモリセル回路領域において、第
２の導電層４および酸化膜５をマスクとして、エッチン
グによりゲート酸化膜１、第１の導電層２および層間絶
縁膜３のパターニングを行なう。これにより、メモリセ
ル回路領域において、メモリトランジスタのフローティ
ングゲート２とコントロールゲート４とが形成される。
【０００９】ここで、図１９は、第２の導電層４がパタ
ーニングされた後の平面構造図を示し、図１８は、Ｘ−
Ｘ線矢視断面に対応する。第１の導電層２および第２の
導電層４から形成される電極層１４は、活性領域および
素子分離酸化膜７に対し直交する方向に所定の間隔で複
数本形成されている。
ーニングされた後の平面構造図を示し、図１８は、Ｘ−
Ｘ線矢視断面に対応する。第１の導電層２および第２の
導電層４から形成される電極層１４は、活性領域および
素子分離酸化膜７に対し直交する方向に所定の間隔で複
数本形成されている。
【００１０】次に、図２０を参照して、周辺回路領域全
面と、メモリセル回路領域の所定の領域をレジスト膜６
で覆う。このとき、メモリセル回路領域のレジスト膜６
は、図２１の平面図で示すように形成する。
面と、メモリセル回路領域の所定の領域をレジスト膜６
で覆う。このとき、メモリセル回路領域のレジスト膜６
は、図２１の平面図で示すように形成する。
【００１１】次に、図２２を参照して、レジスト膜６、
酸化膜５および第２の導電層４をマスクにして、シリコ
ン基板１０の表面が露出するように素子分離酸化膜７の
エッチングを行なう。
酸化膜５および第２の導電層４をマスクにして、シリコ
ン基板１０の表面が露出するように素子分離酸化膜７の
エッチングを行なう。
【００１２】次に、メモリセル回路領域のレジスト膜６
を除去した後、たとえば砒素などのｎ型の不純物を露出
したシリコン基板１０の表面に注入し、加熱処理を行な
うことにより、ソース領域８を形成する。このように、
図２２および図２３で示した工程は、通常セルフアライ
メントソース工程と呼ばれ、ソース領域８は、図２４の
平面図で示すように、第２の導電層４に挟まれた領域に
平行に形成されることとなる。
を除去した後、たとえば砒素などのｎ型の不純物を露出
したシリコン基板１０の表面に注入し、加熱処理を行な
うことにより、ソース領域８を形成する。このように、
図２２および図２３で示した工程は、通常セルフアライ
メントソース工程と呼ばれ、ソース領域８は、図２４の
平面図で示すように、第２の導電層４に挟まれた領域に
平行に形成されることとなる。
【００１３】次に、図２５を参照して、レジスト膜６を
除去した後、再びメモリセル回路領域全面と、周辺回路
領域の所定の領域にレジスト膜１２，１５を形成する。
その後、周辺回路領域において、レジスト膜１５および
酸化膜５をマスクとして、シリコン基板１０の表面にｎ
型の不純物を導入し、ｎ- 型不純物領域２２Ａを形成す
る。
除去した後、再びメモリセル回路領域全面と、周辺回路
領域の所定の領域にレジスト膜１２，１５を形成する。
その後、周辺回路領域において、レジスト膜１５および
酸化膜５をマスクとして、シリコン基板１０の表面にｎ
型の不純物を導入し、ｎ- 型不純物領域２２Ａを形成す
る。
【００１４】次に、図２６を参照して、メモリセル回路
領域はレジスト膜１２で覆ったまま、周辺回路領域のｎ
- 型不純物領域２２Ａの表面をレジスト膜１６で覆う。
その後、このレジスト膜１６および酸化膜５をマスクと
して、ｐ型の不純物をシリコン基板１０の表面に導入し
て、ｐ- 型不純物領域２４Ａを形成する。
領域はレジスト膜１２で覆ったまま、周辺回路領域のｎ
- 型不純物領域２２Ａの表面をレジスト膜１６で覆う。
その後、このレジスト膜１６および酸化膜５をマスクと
して、ｐ型の不純物をシリコン基板１０の表面に導入し
て、ｐ- 型不純物領域２４Ａを形成する。
【００１５】次に、図２７を参照して、レジスト膜１２
およびレジスト膜１６を除去した後、シリコン基板１０
の表面全面にＴＥＯＳなどの酸化膜を所定厚さ堆積し、
全面エッチバックを行なうことにより、サイドウォール
１１を形成する。
およびレジスト膜１６を除去した後、シリコン基板１０
の表面全面にＴＥＯＳなどの酸化膜を所定厚さ堆積し、
全面エッチバックを行なうことにより、サイドウォール
１１を形成する。
【００１６】次に、図２８を参照して、周辺回路領域の
ｐ- 型不純物領域２４Ａをレジスト膜１５で覆った後
に、酸化膜５およびサイドウォール１１をマスクとし
て、ｎ型の不純物をシリコン基板１０の表面にさらに注
入して、ｎ- 型不純物領域２２Ａよりも深く、かつ、不
純物濃度が高いｎ+ 型不純物領域２２Ｂを形成する。こ
れにより、ＬＤＤ型のｎチャネルＭＯＳトランジスタが
完成する。
ｐ- 型不純物領域２４Ａをレジスト膜１５で覆った後
に、酸化膜５およびサイドウォール１１をマスクとし
て、ｎ型の不純物をシリコン基板１０の表面にさらに注
入して、ｎ- 型不純物領域２２Ａよりも深く、かつ、不
純物濃度が高いｎ+ 型不純物領域２２Ｂを形成する。こ
れにより、ＬＤＤ型のｎチャネルＭＯＳトランジスタが
完成する。
【００１７】なお、このときメモリセル回路領域は開口
したままになっているが、通常メモリセル回路領域に形
成されるメモリトランジスタがｎチャンネルの場合、レ
ジストのチャージアップの懸念から、ｎ型の不純物の注
入はメモリセル回路領域にも同時に行なうのが一般的と
なっている。
したままになっているが、通常メモリセル回路領域に形
成されるメモリトランジスタがｎチャンネルの場合、レ
ジストのチャージアップの懸念から、ｎ型の不純物の注
入はメモリセル回路領域にも同時に行なうのが一般的と
なっている。
【００１８】次に、図２９を参照して、メモリセル回路
領域全面、ｎ- 型不純物領域２２Ａおよびｎ+ 型不純物
領域２２Ｂの上にそれぞれレジスト膜１６を形成する。
その後、このレジスト膜１６、酸化膜５およびサイドウ
ォール１１をマスクとして、シリコン基板１０の表面に
さらにｐ型の不純物を注入し、ｐ- 型不純物領域２４Ａ
よりも深く、かつ、不純物濃度が高いｐ+ 型不純物領域
２４Ａを形成する。これにより、ＬＤＤ型のｐチャネル
型ＭＯＳトランジスタが完成する。
領域全面、ｎ- 型不純物領域２２Ａおよびｎ+ 型不純物
領域２２Ｂの上にそれぞれレジスト膜１６を形成する。
その後、このレジスト膜１６、酸化膜５およびサイドウ
ォール１１をマスクとして、シリコン基板１０の表面に
さらにｐ型の不純物を注入し、ｐ- 型不純物領域２４Ａ
よりも深く、かつ、不純物濃度が高いｐ+ 型不純物領域
２４Ａを形成する。これにより、ＬＤＤ型のｐチャネル
型ＭＯＳトランジスタが完成する。
【００１９】その後、レジスト膜１６を除去することに
より、メモリセル回路領域および周辺回路領域にそれぞ
れメモリトランジスタおよびＭＯＳトランジスタが完成
する。
より、メモリセル回路領域および周辺回路領域にそれぞ
れメモリトランジスタおよびＭＯＳトランジスタが完成
する。
【００２０】
【発明が解決しようとする課題】しかしながら上述した
不揮発性半導体装置の製造方法においては、図２２およ
び図２３に示すセルフアライメントソース工程が、図２
５および図２６に示す周辺回路領域への不純物の注入工
程の前に行なわれている。
不揮発性半導体装置の製造方法においては、図２２およ
び図２３に示すセルフアライメントソース工程が、図２
５および図２６に示す周辺回路領域への不純物の注入工
程の前に行なわれている。
【００２１】そのため、図２５および図２６に示すよう
に、メモリセル回路領域全面をレジスト膜１２で覆う必
要があるが、ソース領域８を形成するためにエッチング
除去された素子分離酸化膜７の領域の垂直段差部分が、
開口面積に比べて深く形成される。その結果、レジスト
膜１２が、この垂直段差部分にうまく入りきらない状態
となり、この部分におけるレジスト膜が薄くなったり陥
没したりして、周辺回路領域への不純物の注入時に、こ
の部分のシリコン基板１０に同時に不純物が注入される
などの問題を生じている。
に、メモリセル回路領域全面をレジスト膜１２で覆う必
要があるが、ソース領域８を形成するためにエッチング
除去された素子分離酸化膜７の領域の垂直段差部分が、
開口面積に比べて深く形成される。その結果、レジスト
膜１２が、この垂直段差部分にうまく入りきらない状態
となり、この部分におけるレジスト膜が薄くなったり陥
没したりして、周辺回路領域への不純物の注入時に、こ
の部分のシリコン基板１０に同時に不純物が注入される
などの問題を生じている。
【００２２】この発明は、上述した問題点を解決するた
めになされたもので、セルフアライメントソース工程
を、周辺回路領域の不純物導入工程の後に行なうことに
より、不純物注入の適性化を図る不揮発性半導体装置の
製造方法を提供することにある。
めになされたもので、セルフアライメントソース工程
を、周辺回路領域の不純物導入工程の後に行なうことに
より、不純物注入の適性化を図る不揮発性半導体装置の
製造方法を提供することにある。
【００２３】
【課題を解決するための手段】この発明に基づいた不揮
発性半導体装置の製造方法は、以下の工程を備えてい
る。
発性半導体装置の製造方法は、以下の工程を備えてい
る。
【００２４】まず、メモリセル回路領域の半導体基板の
主表面にＬＯＣＯＳ法により素子分離絶縁膜を形成し
て、活性領域が規定される。その後、上記メモリセル回
路領域の上記半導体基板の上記主表面に第１ゲート絶縁
膜が形成される。
主表面にＬＯＣＯＳ法により素子分離絶縁膜を形成し
て、活性領域が規定される。その後、上記メモリセル回
路領域の上記半導体基板の上記主表面に第１ゲート絶縁
膜が形成される。
【００２５】次に、上記第１ゲート絶縁膜の上に第１導
電層が形成される。その後、上記第１導電層の上に第１
層間絶縁膜が形成される。
電層が形成される。その後、上記第１導電層の上に第１
層間絶縁膜が形成される。
【００２６】次に、周辺回路領域の上記半導体基板の上
記主表面に第２ゲート絶縁膜が形成される。その後、上
記第１層間絶縁膜と上記第２ゲート絶縁膜との上に第２
導電層が形成される。
記主表面に第２ゲート絶縁膜が形成される。その後、上
記第１層間絶縁膜と上記第２ゲート絶縁膜との上に第２
導電層が形成される。
【００２７】次に、上記第２導電層の上に第２層間絶縁
膜が形成される。その後、上記メモリセル回路領域およ
び上記周辺回路領域の上記第２導電層と上記第２層間絶
縁膜とが所定の形状にパターニングされる。
膜が形成される。その後、上記メモリセル回路領域およ
び上記周辺回路領域の上記第２導電層と上記第２層間絶
縁膜とが所定の形状にパターニングされる。
【００２８】次に、上記メモリセル回路領域の、所定の
形状にパターニングされた上記第２導電層と上記第２層
間絶縁膜とをマスクにして、上記第１層間絶縁膜と上記
第１導電層と上記第１ゲート絶縁膜とのパターニングが
行なわれる。その後、上記メモリセル回路領域全面と、
上記周辺回路領域の所定の領域とがレジスト膜で覆わ
れ、上記周辺回路領域の表面が露出した領域に、上記第
２層間絶縁膜と上記第２導電層とをマスクとし、第１導
電型の不純物を導入して、第１不純物領域が形成され
る。
形状にパターニングされた上記第２導電層と上記第２層
間絶縁膜とをマスクにして、上記第１層間絶縁膜と上記
第１導電層と上記第１ゲート絶縁膜とのパターニングが
行なわれる。その後、上記メモリセル回路領域全面と、
上記周辺回路領域の所定の領域とがレジスト膜で覆わ
れ、上記周辺回路領域の表面が露出した領域に、上記第
２層間絶縁膜と上記第２導電層とをマスクとし、第１導
電型の不純物を導入して、第１不純物領域が形成され
る。
【００２９】次に、上記メモリセル回路領域全面と、上
記周辺回路領域の上記第１不純物領域が形成された領域
とをレジスト膜で覆い、上記周辺回路領域の露出した領
域に上記第２層間絶縁膜と上記第２導電層とをマスクと
し、第２導電型の不純物を導入して、第２不純物領域が
形成される。その後、上記周辺回路領域に、上記第１不
純物領域と上記第２不純物領域とを形成した後に、上記
周辺回路領域全面と、上記メモリセル回路領域の所定の
領域とをレジスト膜で覆い、上記第２導電層で挟まれた
領域に位置する上記素子分離絶縁膜をエッチングして、
上記半導体基板の主表面が露出される。
記周辺回路領域の上記第１不純物領域が形成された領域
とをレジスト膜で覆い、上記周辺回路領域の露出した領
域に上記第２層間絶縁膜と上記第２導電層とをマスクと
し、第２導電型の不純物を導入して、第２不純物領域が
形成される。その後、上記周辺回路領域に、上記第１不
純物領域と上記第２不純物領域とを形成した後に、上記
周辺回路領域全面と、上記メモリセル回路領域の所定の
領域とをレジスト膜で覆い、上記第２導電層で挟まれた
領域に位置する上記素子分離絶縁膜をエッチングして、
上記半導体基板の主表面が露出される。
【００３０】次に、上記第２導電層で挟まれた上記半導
体基板の露出した主表面に第１導電型の不純物を導入し
て、電極層が形成される。その後、上記周辺回路領域の
上記第２層間絶縁膜と上記第２導電層と上記第１層間絶
縁膜との側壁および上記メモリセル回路領域の第２層間
絶縁膜と上記第２導電層と上記第１層間絶縁膜と上記第
１導電層との側壁に、側壁絶縁膜が形成される。
体基板の露出した主表面に第１導電型の不純物を導入し
て、電極層が形成される。その後、上記周辺回路領域の
上記第２層間絶縁膜と上記第２導電層と上記第１層間絶
縁膜との側壁および上記メモリセル回路領域の第２層間
絶縁膜と上記第２導電層と上記第１層間絶縁膜と上記第
１導電層との側壁に、側壁絶縁膜が形成される。
【００３１】次に、上記第２不純物領域をレジスト膜で
覆い、上記第１不純物領域に、上記側壁絶縁膜をマスク
とし、第１導電型の不純物を導入して、上記第１不純物
領域よりも深く、かつ、不純物濃度が高い第３不純物領
域が形成される。その後、上記第１および第３不純物領
域と上記メモリセル回路領域全面とをレジスト膜で覆
い、上記第２不純物領域に上記側壁絶縁膜をマスクと
し、第２導電型の不純物を導入して、上記第２不純物領
域よりも深く、かつ、不純物濃度が高い第４不純物領域
が形成される。
覆い、上記第１不純物領域に、上記側壁絶縁膜をマスク
とし、第１導電型の不純物を導入して、上記第１不純物
領域よりも深く、かつ、不純物濃度が高い第３不純物領
域が形成される。その後、上記第１および第３不純物領
域と上記メモリセル回路領域全面とをレジスト膜で覆
い、上記第２不純物領域に上記側壁絶縁膜をマスクと
し、第２導電型の不純物を導入して、上記第２不純物領
域よりも深く、かつ、不純物濃度が高い第４不純物領域
が形成される。
【００３２】
【作用】この発明に基づいた不揮発性半導体装置の製造
方法によれば、周辺回路領域に第１および第２不純物領
域が形成された後に、メモリセル回路領域の第２導電層
で挟まれた領域に位置する素子分離絶縁膜をエッチング
して半導体基板の主表面を露出する工程が行なわれてい
る。
方法によれば、周辺回路領域に第１および第２不純物領
域が形成された後に、メモリセル回路領域の第２導電層
で挟まれた領域に位置する素子分離絶縁膜をエッチング
して半導体基板の主表面を露出する工程が行なわれてい
る。
【００３３】このため、いわゆるセルフアライメントソ
ース工程が、周辺回路の第１および第２不純物領域の形
成工程よりも後に行なわれることとなる。その結果、周
辺回路領域の第１および第２不純物領域形成工程におい
て、従来のようにセルフアライメントソース工程によっ
て形成される著しい垂直段差部分をレジスト膜で覆う必
要がなくなる。
ース工程が、周辺回路の第１および第２不純物領域の形
成工程よりも後に行なわれることとなる。その結果、周
辺回路領域の第１および第２不純物領域形成工程におい
て、従来のようにセルフアライメントソース工程によっ
て形成される著しい垂直段差部分をレジスト膜で覆う必
要がなくなる。
【００３４】
【実施例】以下、この発明に基づいた実施例について、
図を参照して説明する。本実施例においても、従来の技
術と同様に同一の半導体基板上に周辺回路領域とメモリ
セル回路領域とを有するＤＩＮＯＲ構造のフラッシュメ
モリの製造方法について説明するが、従来の技術の図１
０〜図１７で説明した工程は同じであるためここでの説
明は省略し、本願発明の特徴部分となるその後の製造方
法についてのみ言及する。
図を参照して説明する。本実施例においても、従来の技
術と同様に同一の半導体基板上に周辺回路領域とメモリ
セル回路領域とを有するＤＩＮＯＲ構造のフラッシュメ
モリの製造方法について説明するが、従来の技術の図１
０〜図１７で説明した工程は同じであるためここでの説
明は省略し、本願発明の特徴部分となるその後の製造方
法についてのみ言及する。
【００３５】まず図１を参照して、周辺回路領域および
メモリセル回路領域において、それぞれゲート酸化膜
１，２０、第１の導電層２、層間絶縁膜３、第２の導電
層４および酸化膜４が所定の形状にパターニングされ
る。
メモリセル回路領域において、それぞれゲート酸化膜
１，２０、第１の導電層２、層間絶縁膜３、第２の導電
層４および酸化膜４が所定の形状にパターニングされ
る。
【００３６】次に、図２を参照して、メモリセル回路領
域全面と、周辺回路領域の所定の領域がレジスト膜６に
より覆われる。その後、周辺回路領域において、レジス
ト膜６および酸化膜５をマスクとして、ｎ型の不純物が
シリコン基板１０の主表面にｎ型の不純物を注入し、ｎ
- 型不純物領域２２Ａを形成する。
域全面と、周辺回路領域の所定の領域がレジスト膜６に
より覆われる。その後、周辺回路領域において、レジス
ト膜６および酸化膜５をマスクとして、ｎ型の不純物が
シリコン基板１０の主表面にｎ型の不純物を注入し、ｎ
- 型不純物領域２２Ａを形成する。
【００３７】次に、図３を参照して、周辺回路領域にお
いて、レジスト膜６を除去した後、ｎ- 型不純物領域２
２Ａを覆うようにレジスト膜６を形成する。その後、こ
のレジスト膜６および酸化膜５をマスクとして、シリコ
ン基板１０の表面にｐ型の不純物が注入し、ｐ- 型不純
物領域２４Ａを形成する。
いて、レジスト膜６を除去した後、ｎ- 型不純物領域２
２Ａを覆うようにレジスト膜６を形成する。その後、こ
のレジスト膜６および酸化膜５をマスクとして、シリコ
ン基板１０の表面にｐ型の不純物が注入し、ｐ- 型不純
物領域２４Ａを形成する。
【００３８】次に、レジスト膜６を除去した後、再び周
辺回路領域全面およびメモリセル回路領域の所定の領域
にレジスト膜６を形成する。
辺回路領域全面およびメモリセル回路領域の所定の領域
にレジスト膜６を形成する。
【００３９】次に図５を参照して、メモリセル回路領域
において、レジスト膜６、酸化膜５および第２導電層４
をマスクとして、シリコン基板１０の主表面が露出する
ように素子分離酸化膜７のエッチングを行なう。
において、レジスト膜６、酸化膜５および第２導電層４
をマスクとして、シリコン基板１０の主表面が露出する
ように素子分離酸化膜７のエッチングを行なう。
【００４０】次に、図６を参照して、メモリセル回路領
域のレジスト膜６を除去した後、酸化膜５および第２の
導電層４をマスクとして、砒素などのｎ型の不純物をシ
リコン基板１０の表面に注入し、ソース領域８を形成す
る。
域のレジスト膜６を除去した後、酸化膜５および第２の
導電層４をマスクとして、砒素などのｎ型の不純物をシ
リコン基板１０の表面に注入し、ソース領域８を形成す
る。
【００４１】次に、図７を参照して、レジスト膜６を除
去した後、シリコン基板１０の表面全面にＴＥＯＳなど
の酸化膜を所定厚さ堆積し、全面エッチバックを行なう
ことにより、サイドウォール１１を形成する。
去した後、シリコン基板１０の表面全面にＴＥＯＳなど
の酸化膜を所定厚さ堆積し、全面エッチバックを行なう
ことにより、サイドウォール１１を形成する。
【００４２】次に、図８を参照して、周辺回路領域のｐ
- 型不純物領域２４Ａをレジスト膜１５で覆った後に、
酸化膜５およびサイドウォール１１をマスクとして、ｎ
型の不純物をシリコン基板１０の表面にさらに注入し
て、ｎ- 型不純物領域２２Ａよりも深く、かつ、不純物
濃度が高いｎ+ 型不純物領域２２Ｂを形成する。これに
より、ＬＤＤ型のｎチャネルＭＯＳトランジスタが完成
する。
- 型不純物領域２４Ａをレジスト膜１５で覆った後に、
酸化膜５およびサイドウォール１１をマスクとして、ｎ
型の不純物をシリコン基板１０の表面にさらに注入し
て、ｎ- 型不純物領域２２Ａよりも深く、かつ、不純物
濃度が高いｎ+ 型不純物領域２２Ｂを形成する。これに
より、ＬＤＤ型のｎチャネルＭＯＳトランジスタが完成
する。
【００４３】なお、このときメモリセル回路領域は開口
したままになっているが、通常メモリセル回路領域に形
成されるメモリトランジスタがｎチャネルの場合、レジ
ストのチャージアップの懸念から、ｎ型の不純物の注入
はメモリセル回路領域にも同時に行なうのが一般的とな
っている。
したままになっているが、通常メモリセル回路領域に形
成されるメモリトランジスタがｎチャネルの場合、レジ
ストのチャージアップの懸念から、ｎ型の不純物の注入
はメモリセル回路領域にも同時に行なうのが一般的とな
っている。
【００４４】次に、図９を参照して、メモリセル回路領
域全面、ｎ- 不純物領域２２Ａおよびｎ+ 型不純物領域
２２Ｂの上にそれぞれレジスト膜１６を形成する。その
後、このレジスト膜１６、酸化膜５およびサイドウォー
ル１１をマスクとして、シリコン基板１０の表面にさら
にｐ型の不純物を注入し、ｐ- 型不純物領域２４Ａより
も深く、かつ、不純物濃度が高いｐ+ 型不純物領域２４
Ａを形成する。これにより、ＬＤＤ型のｐチャネル型Ｍ
ＯＳトランジスタが完成する。
域全面、ｎ- 不純物領域２２Ａおよびｎ+ 型不純物領域
２２Ｂの上にそれぞれレジスト膜１６を形成する。その
後、このレジスト膜１６、酸化膜５およびサイドウォー
ル１１をマスクとして、シリコン基板１０の表面にさら
にｐ型の不純物を注入し、ｐ- 型不純物領域２４Ａより
も深く、かつ、不純物濃度が高いｐ+ 型不純物領域２４
Ａを形成する。これにより、ＬＤＤ型のｐチャネル型Ｍ
ＯＳトランジスタが完成する。
【００４５】その後、レジスト膜１６を除去することに
より、メモリセル回路領域および周辺回路領域にそれぞ
れメモリトランジスタおよびＭＯＳトランジスタが完成
する。
より、メモリセル回路領域および周辺回路領域にそれぞ
れメモリトランジスタおよびＭＯＳトランジスタが完成
する。
【００４６】以上、この発明に基づいた実施例によれ
ば、周辺回路領域にｎ- 型不純物領域２２Ａおよびｐ-
型不純物領域２４Ａを形成した後に、第２の導電層４に
挟まれた領域に位置する素子分離酸化膜７のエッチング
を行ない、その後ソース領域８の不純物注入を行なって
いる。
ば、周辺回路領域にｎ- 型不純物領域２２Ａおよびｐ-
型不純物領域２４Ａを形成した後に、第２の導電層４に
挟まれた領域に位置する素子分離酸化膜７のエッチング
を行ない、その後ソース領域８の不純物注入を行なって
いる。
【００４７】したがって、ソース領域８を形成するいわ
ゆるセルフアライメントソース工程を、ｎ- 型不純物領
域２２Ａおよびｐ- 型不純物領域２４Ａを形成する工程
の後に行なうことにより、ｎ- 型不純物領域２２Ａおよ
びｐ- 型不純物領域２４Ａを形成するときに従来のよう
にセルフアライメントソース工程により生じる著し垂直
段差をレジスト膜で覆う必要がなくなり、このレジスト
膜塗布不良に基づくメモリセル領域のメモリトランジス
タの製造不良を回避することが可能となる。
ゆるセルフアライメントソース工程を、ｎ- 型不純物領
域２２Ａおよびｐ- 型不純物領域２４Ａを形成する工程
の後に行なうことにより、ｎ- 型不純物領域２２Ａおよ
びｐ- 型不純物領域２４Ａを形成するときに従来のよう
にセルフアライメントソース工程により生じる著し垂直
段差をレジスト膜で覆う必要がなくなり、このレジスト
膜塗布不良に基づくメモリセル領域のメモリトランジス
タの製造不良を回避することが可能となる。
【００４８】
【発明の効果】この発明に基づいた不揮発性半導体装置
の製造方法によれば、いわゆるセルフアライメントソー
ス工程が、周辺回路の第１および第２不純物領域の形成
工程よりも後に行なわれることとなる。その結果、周辺
回路領域の第１および第２不純物領域形成工程におい
て、従来のようにセルフアライメントソース工程によっ
て形成される著しい垂直段差部分をレジスト膜で覆う必
要がなくなる。これにより、セルフアライメントソース
工程により形成される著しい垂直段差部分でのレジスト
膜の形成不良による不揮発性半導体装置の製造不良を回
避することができ、信頼性の高い不揮発性半導体装置を
形成することが可能となる。
の製造方法によれば、いわゆるセルフアライメントソー
ス工程が、周辺回路の第１および第２不純物領域の形成
工程よりも後に行なわれることとなる。その結果、周辺
回路領域の第１および第２不純物領域形成工程におい
て、従来のようにセルフアライメントソース工程によっ
て形成される著しい垂直段差部分をレジスト膜で覆う必
要がなくなる。これにより、セルフアライメントソース
工程により形成される著しい垂直段差部分でのレジスト
膜の形成不良による不揮発性半導体装置の製造不良を回
避することができ、信頼性の高い不揮発性半導体装置を
形成することが可能となる。
【図１】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第１の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第１の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図２】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第２の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第２の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図３】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第３の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第３の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図４】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第４の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第４の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図５】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第５の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第５の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図６】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第６の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第６の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図７】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第７の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第７の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図８】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第８の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第８の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図９】 この発明に基づいた不揮発性半導体装置の製
造方法の製造工程を示す第９の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
造方法の製造工程を示す第９の断面図であり、（ａ）は
周辺回路領域の断面図、（ｂ）はメモリセル回路領域の
断面図を示す。
【図１０】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１の平面図である。
製造方法の製造工程を示す第１の平面図である。
【図１１】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第１の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１２】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第２の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第２の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１３】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第３の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第３の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１４】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第４の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第４の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１５】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第５の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第５の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１６】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第６の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第６の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１７】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第７の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第７の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１８】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第８の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第８の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図１９】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第２の平面図である。
製造方法の製造工程を示す第２の平面図である。
【図２０】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第９の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
製造方法の製造工程を示す第９の断面図であり、（ａ）
は周辺回路領域の断面図、（ｂ）はメモリセル回路領域
の断面図を示す。
【図２１】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第３の平面図である。
製造方法の製造工程を示す第３の平面図である。
【図２２】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１０の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
製造方法の製造工程を示す第１０の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
【図２３】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１１の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
製造方法の製造工程を示す第１１の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
【図２４】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第４の平面図である。
製造方法の製造工程を示す第４の平面図である。
【図２５】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１２の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
製造方法の製造工程を示す第１２の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
【図２６】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１３の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
製造方法の製造工程を示す第１３の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
【図２７】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１４の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
製造方法の製造工程を示す第１４の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
【図２８】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１５の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
製造方法の製造工程を示す第１５の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
【図２９】 従来の技術における不揮発性半導体装置の
製造方法の製造工程を示す第１６の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
製造方法の製造工程を示す第１６の断面図であり、
（ａ）は周辺回路領域の断面図、（ｂ）はメモリセル回
路領域の断面図を示す。
１，２０ ゲート酸化膜、２ 第１の導電層、３ 層間
絶縁膜、４ 第２導電層、５ 酸化膜、６，１２，１
５，１６ レジスト膜、７ 素子分離酸化膜、１０ シ
リコン基板、１１ サイドウォール、１３ 活性領域、
８ ソース領域、２２Ａ ｎ- 型不純物領域、２２Ｂ
ｎ+ 型不純物領域、２４Ａ ｐ- 型不純物領域、２４Ｂ
ｐ+ 型不純物領域。なお、各図中、同一符号は、同一
または相当部分を示す。
絶縁膜、４ 第２導電層、５ 酸化膜、６，１２，１
５，１６ レジスト膜、７ 素子分離酸化膜、１０ シ
リコン基板、１１ サイドウォール、１３ 活性領域、
８ ソース領域、２２Ａ ｎ- 型不純物領域、２２Ｂ
ｎ+ 型不純物領域、２４Ａ ｐ- 型不純物領域、２４Ｂ
ｐ+ 型不純物領域。なお、各図中、同一符号は、同一
または相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｍ
Claims (1)
- 【請求項１】 同一の半導体基板上に、メモリセル回路
領域と周辺回路領域とを有する不揮発性半導体装置の製
造方法であって、 前記メモリセル回路領域の前記半導体基板の主表面にＬ
ＯＣＯＳ法により素子分離絶縁膜を形成して、活性領域
を規定する工程と、 前記メモリセル回路領域の前記半導体基板の前記主表面
に第１ゲート絶縁膜を形成する工程と、 前記第１ゲート絶縁膜の上に第１導電層を形成する工程
と、 前記第１導電層の上に第１層間絶縁膜を形成する工程
と、 前記周辺回路領域の前記半導体基板の前記主表面に第２
ゲート絶縁膜を形成する工程と、 前記第１層間絶縁膜と前記第２ゲート絶縁膜との上に第
２導電層を形成する工程と、 前記第２導電層の上に第２層間絶縁膜を形成する工程
と、 前記メモリセル回路領域および前記周辺回路領域の前記
第２導電層と前記第２層間絶縁膜とを所定の形状にパタ
ーニングを行なう工程と、 前記メモリセル回路領域の、所定の形状にパターニング
された前記第２導電層と前記第２層間絶縁膜とをマスク
にして、前記第１層間絶縁膜と前記第１導電層と前記第
１ゲート絶縁膜とのパターニングを行なう工程と、 前記メモリセル回路領域全面と、前記周辺回路領域の所
定の領域とをレジスト膜で覆い、前記周辺回路領域の表
面が露出した領域に、前記第２層間絶縁膜と前記第２導
電層とをマスクとし、第１導電型の不純物を導入して、
第１不純物領域を形成する工程と、 前記メモリセル回路領域全面と、前記周辺回路領域の前
記第１不純物領域が形成された領域とをレジスト膜で覆
い、前記周辺回路領域の露出した領域に前記第２層間絶
縁膜と前記第２導電層とをマスクとし、第２導電型の不
純物を導入して、第２不純物領域を形成する工程と、 前記周辺回路領域に、前記第１不純物領域と前記第２不
純物領域とを形成した後に、前記周辺回路領域全面と、
前記メモリセル回路領域の所定の領域とをレジスト膜で
覆い、前記第２導電層で挟まれた領域に位置する前記素
子分離絶縁膜をエッチングして、前記半導体基板の主表
面を露出させる工程と、 前記第２導電層で挟まれた前記半導体基板の露出した主
表面に、第１導電型の不純物を導入して、電極層を形成
する工程と、 前記周辺回路領域の前記第２層間絶縁膜と前記第２導電
層と前記第１層間絶縁膜との側壁および前記メモリセル
回路領域の前記第２層間絶縁膜と前記第２導電層と前記
第１層間絶縁膜と前記第１導電層との側壁に、側壁絶縁
膜を形成する工程と、 前記第２不純物領域をレジスト膜で覆い、前記第１不純
物領域に、前記側壁絶縁膜をマスクとし、第１導電型の
不純物を導入して、前記第１不純物領域よりも深く、か
つ、不純物濃度が高い第３不純物領域を形成する工程
と、 前記第１および第３不純物領域と前記メモリセル回路領
域全面とをレジスト膜で覆い、前記第２不純物領域に前
記側壁絶縁膜をマスクとし、第２導電型の不純物を導入
して、前記第２不純物領域よりも深く、かつ、不純物濃
度が高い第４不純物領域を形成する工程と、を備えた不
揮発性半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302252A JPH08162548A (ja) | 1994-12-06 | 1994-12-06 | 不揮発性半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302252A JPH08162548A (ja) | 1994-12-06 | 1994-12-06 | 不揮発性半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162548A true JPH08162548A (ja) | 1996-06-21 |
Family
ID=17906784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6302252A Pending JPH08162548A (ja) | 1994-12-06 | 1994-12-06 | 不揮発性半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4637397B2 (ja) * | 2001-04-16 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-12-06 JP JP6302252A patent/JPH08162548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4637397B2 (ja) * | 2001-04-16 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |