JP3521921B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、埋め込みコンタクト層
を具備する半導体装置の構造に関し、特に素子分離領域
の構造に関する。 【０００２】 【従来の技術】図３に、従来の、埋め込みコンタクト層
を有するＭＯＳＦＥＴの構造を示す。Ｐ型半導体基板１
表面に、Ｎ型不純物拡散層２からなるソース，ドレイン
領域と、ゲート酸化膜３と、多結晶シリコン膜からなる
ゲート電極４により構成されるＮチャンネル型ＭＯＳＦ
ＥＴが形成されている。多結晶シリコン膜５により形成
される埋め込みコンタクト層６に隣接する素子分離膜９
の分離幅（図中Ｌ１）は、埋め込みコンタクト層６に隣
接しない素子分離膜７の分離幅（図中Ｌ２）と同一であ
った。 【０００３】 【発明が解決しようとする課題】しかし、前記のような
従来構造の半導体装置は、下記のような問題点を有して
いた。 【０００４】シリコン基板と多結晶シリコン膜の接触及
び、多結晶シリコン膜から拡散された不純物層よりなる
埋め込みコンタクト層を形成するためには、多結晶シリ
コン膜を形成する前に、シリコン基板上のシリコン酸化
膜を除去する必要がある。このとき、フォトリソグラフ
ィ工程における合わせズレを考慮して除去のためのパタ
ーニングを行なうため、埋め込みコンタクト層に隣接す
る素子分離膜の一部も除去されてしまう。 【０００５】この、素子分離膜の除去により、素子分離
膜の膜厚は薄くなり、更に素子分離幅も縮小してしまう
ため、素子分離特性が悪くなり寄生ＭＯＳトランジスタ
が形成され易くなってしまう。 【０００６】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、埋め込み
コンタクト層を具備する半導体装置において、素子分離
特性を向上せしめた半導体装置を提供するところにあ
る。 【０００７】 【課題を解決するための手段】本発明の半導体装置の製
造方法は、埋め込みコンタクト層を含むＭＯＳトランジ
スタを有する半導体装置の製造方法であって、半導体基
板に第１のＬＯＣＯＳ膜と前記第１のＬＯＣＯＳ膜より
も幅の広い第２のＬＯＣＯＳ膜とを形成する工程と、前
記第１のＬＯＣＯＳ膜と前記第２のＬＯＣＯＳ膜とに挟
まれた前記半導体基板の上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜のうち前記第２のＬＯＣＯＳ膜
に近接する部分と、前記第２のＬＯＣＯＳ膜の上部とを
除去することにより、前記ゲート絶縁膜に開孔部を形成
する工程と、前記開孔部の内に導体層を形成する工程
と、前記開孔部の下方の前記半導体基板に前記埋め込み
コンタクト層を前記導体層から前記開孔部の下方の前記
基板に不純物を導入することにより形成する工程と、前
記埋め込みコンタクト層に近接する領域に前記ＭＯＳト
ランジスタのソース領域又はドレイン領域のいずれか一
方となる第１の不純物領域を形成し、前記第１のＬＯＣ
ＯＳ膜に近接する領域に前記ソース領域又はドレイン領
域の他方となる第２の不純物領域を形成する工程とを有
し、前記埋め込みコンタクト層に隣接する前記第２のＬ
ＯＣＯＳ膜の幅が前記第１のＬＯＣＯＳ膜の幅より広い
半導体装置を得ることを特徴とする。 【０００８】 【実施例】以下、本発明の実施例を図面により詳細に説
明する。 【０００９】図１は、本発明による半導体装置の構造断
面図である。 【００１０】Ｐ型半導体基板１表面に、Ｎ型不純物拡散
層２からなるソース，ドレイン領域と、ゲート酸化膜３
と、多結晶シリコン膜からなるゲート電極４により構成
されるＮチャンネル型ＭＯＳＦＥＴが形成されている。
多結晶シリコン膜５により形成される埋め込みコンタク
ト層６に隣接する素子分離膜９の分離幅（図中Ｌ１）
は、埋め込みコンタクト層６に隣接しない素子分離膜７
の分離幅（図中Ｌ２）よりも広くなっている。 【００１１】次に、本発明の半導体装置の製造方法の一
実施例を図２（ａ）〜図２（ｄ）に基づき説明する。 【００１２】まず、Ｐ型半導体基板１表面に、素子分離
膜１０および約２００オングストロームのゲート酸化膜
３を形成する。この状態を図２（ａ）に示す。 【００１３】次に、パターニングされたフォトレジスト
膜８を用いて、埋め込みコンタクト層を形成する領域の
ゲート酸化膜３を除去する。このとき、埋め込みコンタ
クト層に隣接する領域の素子分離膜９の上部も同時に除
去される。この状態を図２（ｂ）に示す。 【００１４】次に、フォトレジスト膜を除去後、約４０
００オングストロームの多結晶シリコン膜を化学的気相
成長法により形成し、Ｎ型不純物、例えば、燐イオンを
イオン注入した後、パターニングしてＭＯＳＦＥＴのゲ
ート電極４および、埋め込みコンタクト層を形成する多
結晶シリコン膜５を形成する。次に、８００〜９００℃
程度の熱アニールにより、前記多結晶シリコン膜５中の
燐をゲート酸化膜３の開孔部より、Ｐ型半導体基板１中
に導入し埋め込みコンタクト層６を形成する。この状態
を図２（ｃ）に示す。 【００１５】次に、ゲート電極４、多結晶シリコン膜５
および素子分離膜７，９をマスクとして、Ｎ型不純物、
例えば、燐イオンをイオン注入し、Ｎ型不純物拡散層２
を形成する。この状態を図２（ｄ）に示す。 【００１６】その後は、通常のプロセスにより、埋め込
みコンタクト層を具備する半導体装置を得ることができ
る。 【００１７】以上実施例に基づき具体的に説明したが、
本発明は上記実施例に限定されるものではなく、例え
ば、ＭＯＳＦＥＴはＰチャンネル型であっても本発明を
適用できる。 【００１８】 【発明の効果】以上述べたように本発明によれば、埋め
込みコンタクト層を具備する半導体装置において、埋め
込みコンタクト層に隣接する素子分離膜の分離幅を、埋
め込みコンタクト層に隣接しない素子分離膜の分離幅よ
りも広くすることにより、埋め込みコンタクト層形成に
伴う素子分離膜の除去による素子分離特性の劣化を防
ぎ、素子分特性を向上せしめた半導体装置の提供が可能
となる。
を具備する半導体装置の構造に関し、特に素子分離領域
の構造に関する。 【０００２】 【従来の技術】図３に、従来の、埋め込みコンタクト層
を有するＭＯＳＦＥＴの構造を示す。Ｐ型半導体基板１
表面に、Ｎ型不純物拡散層２からなるソース，ドレイン
領域と、ゲート酸化膜３と、多結晶シリコン膜からなる
ゲート電極４により構成されるＮチャンネル型ＭＯＳＦ
ＥＴが形成されている。多結晶シリコン膜５により形成
される埋め込みコンタクト層６に隣接する素子分離膜９
の分離幅（図中Ｌ１）は、埋め込みコンタクト層６に隣
接しない素子分離膜７の分離幅（図中Ｌ２）と同一であ
った。 【０００３】 【発明が解決しようとする課題】しかし、前記のような
従来構造の半導体装置は、下記のような問題点を有して
いた。 【０００４】シリコン基板と多結晶シリコン膜の接触及
び、多結晶シリコン膜から拡散された不純物層よりなる
埋め込みコンタクト層を形成するためには、多結晶シリ
コン膜を形成する前に、シリコン基板上のシリコン酸化
膜を除去する必要がある。このとき、フォトリソグラフ
ィ工程における合わせズレを考慮して除去のためのパタ
ーニングを行なうため、埋め込みコンタクト層に隣接す
る素子分離膜の一部も除去されてしまう。 【０００５】この、素子分離膜の除去により、素子分離
膜の膜厚は薄くなり、更に素子分離幅も縮小してしまう
ため、素子分離特性が悪くなり寄生ＭＯＳトランジスタ
が形成され易くなってしまう。 【０００６】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、埋め込み
コンタクト層を具備する半導体装置において、素子分離
特性を向上せしめた半導体装置を提供するところにあ
る。 【０００７】 【課題を解決するための手段】本発明の半導体装置の製
造方法は、埋め込みコンタクト層を含むＭＯＳトランジ
スタを有する半導体装置の製造方法であって、半導体基
板に第１のＬＯＣＯＳ膜と前記第１のＬＯＣＯＳ膜より
も幅の広い第２のＬＯＣＯＳ膜とを形成する工程と、前
記第１のＬＯＣＯＳ膜と前記第２のＬＯＣＯＳ膜とに挟
まれた前記半導体基板の上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜のうち前記第２のＬＯＣＯＳ膜
に近接する部分と、前記第２のＬＯＣＯＳ膜の上部とを
除去することにより、前記ゲート絶縁膜に開孔部を形成
する工程と、前記開孔部の内に導体層を形成する工程
と、前記開孔部の下方の前記半導体基板に前記埋め込み
コンタクト層を前記導体層から前記開孔部の下方の前記
基板に不純物を導入することにより形成する工程と、前
記埋め込みコンタクト層に近接する領域に前記ＭＯＳト
ランジスタのソース領域又はドレイン領域のいずれか一
方となる第１の不純物領域を形成し、前記第１のＬＯＣ
ＯＳ膜に近接する領域に前記ソース領域又はドレイン領
域の他方となる第２の不純物領域を形成する工程とを有
し、前記埋め込みコンタクト層に隣接する前記第２のＬ
ＯＣＯＳ膜の幅が前記第１のＬＯＣＯＳ膜の幅より広い
半導体装置を得ることを特徴とする。 【０００８】 【実施例】以下、本発明の実施例を図面により詳細に説
明する。 【０００９】図１は、本発明による半導体装置の構造断
面図である。 【００１０】Ｐ型半導体基板１表面に、Ｎ型不純物拡散
層２からなるソース，ドレイン領域と、ゲート酸化膜３
と、多結晶シリコン膜からなるゲート電極４により構成
されるＮチャンネル型ＭＯＳＦＥＴが形成されている。
多結晶シリコン膜５により形成される埋め込みコンタク
ト層６に隣接する素子分離膜９の分離幅（図中Ｌ１）
は、埋め込みコンタクト層６に隣接しない素子分離膜７
の分離幅（図中Ｌ２）よりも広くなっている。 【００１１】次に、本発明の半導体装置の製造方法の一
実施例を図２（ａ）〜図２（ｄ）に基づき説明する。 【００１２】まず、Ｐ型半導体基板１表面に、素子分離
膜１０および約２００オングストロームのゲート酸化膜
３を形成する。この状態を図２（ａ）に示す。 【００１３】次に、パターニングされたフォトレジスト
膜８を用いて、埋め込みコンタクト層を形成する領域の
ゲート酸化膜３を除去する。このとき、埋め込みコンタ
クト層に隣接する領域の素子分離膜９の上部も同時に除
去される。この状態を図２（ｂ）に示す。 【００１４】次に、フォトレジスト膜を除去後、約４０
００オングストロームの多結晶シリコン膜を化学的気相
成長法により形成し、Ｎ型不純物、例えば、燐イオンを
イオン注入した後、パターニングしてＭＯＳＦＥＴのゲ
ート電極４および、埋め込みコンタクト層を形成する多
結晶シリコン膜５を形成する。次に、８００〜９００℃
程度の熱アニールにより、前記多結晶シリコン膜５中の
燐をゲート酸化膜３の開孔部より、Ｐ型半導体基板１中
に導入し埋め込みコンタクト層６を形成する。この状態
を図２（ｃ）に示す。 【００１５】次に、ゲート電極４、多結晶シリコン膜５
および素子分離膜７，９をマスクとして、Ｎ型不純物、
例えば、燐イオンをイオン注入し、Ｎ型不純物拡散層２
を形成する。この状態を図２（ｄ）に示す。 【００１６】その後は、通常のプロセスにより、埋め込
みコンタクト層を具備する半導体装置を得ることができ
る。 【００１７】以上実施例に基づき具体的に説明したが、
本発明は上記実施例に限定されるものではなく、例え
ば、ＭＯＳＦＥＴはＰチャンネル型であっても本発明を
適用できる。 【００１８】 【発明の効果】以上述べたように本発明によれば、埋め
込みコンタクト層を具備する半導体装置において、埋め
込みコンタクト層に隣接する素子分離膜の分離幅を、埋
め込みコンタクト層に隣接しない素子分離膜の分離幅よ
りも広くすることにより、埋め込みコンタクト層形成に
伴う素子分離膜の除去による素子分離特性の劣化を防
ぎ、素子分特性を向上せしめた半導体装置の提供が可能
となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の構造断面図を示す図であ
る。 【図２】本発明の半導体装置の製造方法の一実施例を示
す図である。 【図３】従来の半導体装置の構造断面図を示す図であ
る。 【符号の説明】 １ Ｐ型半導体基板 ２ Ｎ型不純物拡散層 ３ ゲート酸化膜 ４ ゲート電極 ５ 多結晶シリコン膜 ６ 埋め込みコンタクト層 ７ 埋め込みコンタクト層に接しない素子分離膜 ８ フォトレジスト膜 ９ 埋め込みコンタクト層に接する素子分離膜 １０ 素子分離膜
る。 【図２】本発明の半導体装置の製造方法の一実施例を示
す図である。 【図３】従来の半導体装置の構造断面図を示す図であ
る。 【符号の説明】 １ Ｐ型半導体基板 ２ Ｎ型不純物拡散層 ３ ゲート酸化膜 ４ ゲート電極 ５ 多結晶シリコン膜 ６ 埋め込みコンタクト層 ７ 埋め込みコンタクト層に接しない素子分離膜 ８ フォトレジスト膜 ９ 埋め込みコンタクト層に接する素子分離膜 １０ 素子分離膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−114254（ＪＰ，Ａ)
特開 昭62−57228（ＪＰ，Ａ)
特開 昭59−75653（ＪＰ，Ａ)
特開 昭63−200562（ＪＰ，Ａ)
特開 平３−187224（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 埋め込みコンタクト層を含むＭＯＳトラ
ンジスタを有する半導体装置の製造方法であって、 半導体基板に第１のＬＯＣＯＳ膜と前記第１のＬＯＣＯ
Ｓ膜よりも幅の広い第２のＬＯＣＯＳ膜とを形成する工
程と、 前記第１のＬＯＣＯＳ膜と前記第２のＬＯＣＯＳ膜とに
挟まれた前記半導体基板の上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜のうち前記第２のＬＯＣＯＳ膜に近接
する部分と、前記第２のＬＯＣＯＳ膜の上部とを除去す
ることにより、前記ゲート絶縁膜に開孔部を形成する工
程と、 前記開孔部の内に導体層を形成する工程と、 前記開孔部の下方の前記半導体基板に前記埋め込みコン
タクト層を前記導体層から前記開孔部の下方の前記基板
に不純物を導入することにより形成する工程と、 前記埋め込みコンタクト層に近接する領域に前記ＭＯＳ
トランジスタのソース領域又はドレイン領域のいずれか
一方となる第１の不純物領域を形成し、前記第１のＬＯ
ＣＯＳ膜に近接する領域に前記ソース領域又はドレイン
領域の他方となる第２の不純物領域を形成する工程とを
有し、 前記埋め込みコンタクト層に隣接する前記第２のＬＯＣ
ＯＳ膜の幅が前記第１のＬＯＣＯＳ膜の幅より広い半導
体装置を得ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18354992A JP3521921B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18354992A JP3521921B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629381A JPH0629381A (ja) | 1994-02-04 |
| JP3521921B2 true JP3521921B2 (ja) | 2004-04-26 |
Family
ID=16137754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18354992A Expired - Fee Related JP3521921B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3521921B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3652677B2 (ja) | 2002-09-20 | 2005-05-25 | ファナック株式会社 | 電動機及び電動機の相間絶縁方法 |
-
1992
- 1992-07-10 JP JP18354992A patent/JP3521921B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629381A (ja) | 1994-02-04 |
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Legal Events
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