JPH1032243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1032243A JPH1032243A JP8183409A JP18340996A JPH1032243A JP H1032243 A JPH1032243 A JP H1032243A JP 8183409 A JP8183409 A JP 8183409A JP 18340996 A JP18340996 A JP 18340996A JP H1032243 A JPH1032243 A JP H1032243A
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- film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極とコンタクトホールとの距離的余
裕が従来に比して少なくて済み、したがってパターンの
微細化を容易に推進することができる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１の表面にゲート絶縁膜２
と、ゲート電極の材料となすべき導電膜３，４と、エッ
チングのマスクとなすべきマスク絶縁膜６とを順に重ね
て形成する。マスク絶縁膜６および導電膜４，３をゲー
ト電極のパターンに加工する。層間絶縁膜１０を堆積し
て、隣り合うマスク絶縁膜６およびゲート電極４，３の
間の空間を層間絶縁膜１０で埋める。層間絶縁膜１０を
マスク絶縁膜６に対して選択的にエッチングしてマスク
絶縁膜６の側面６ａを露出させる。マスク絶縁膜６の側
面６ａの露出部分に側壁膜１１を形成する。層間絶縁膜
１０をマスク絶縁膜６および側壁膜１１に対して選択的
にエッチングしてコンタクトホールＨを形成する。
裕が従来に比して少なくて済み、したがってパターンの
微細化を容易に推進することができる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１の表面にゲート絶縁膜２
と、ゲート電極の材料となすべき導電膜３，４と、エッ
チングのマスクとなすべきマスク絶縁膜６とを順に重ね
て形成する。マスク絶縁膜６および導電膜４，３をゲー
ト電極のパターンに加工する。層間絶縁膜１０を堆積し
て、隣り合うマスク絶縁膜６およびゲート電極４，３の
間の空間を層間絶縁膜１０で埋める。層間絶縁膜１０を
マスク絶縁膜６に対して選択的にエッチングしてマスク
絶縁膜６の側面６ａを露出させる。マスク絶縁膜６の側
面６ａの露出部分に側壁膜１１を形成する。層間絶縁膜
１０をマスク絶縁膜６および側壁膜１１に対して選択的
にエッチングしてコンタクトホールＨを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関する。より詳しくは、ＭＯＳトランジスタを構
成するゲート電極の間の拡散領域上に層間絶縁膜を形成
し、この層間絶縁膜に、上記ゲート電極に対して自己整
合的にコンタクトホールを形成する半導体装置の製造方
法に関する。
方法に関する。より詳しくは、ＭＯＳトランジスタを構
成するゲート電極の間の拡散領域上に層間絶縁膜を形成
し、この層間絶縁膜に、上記ゲート電極に対して自己整
合的にコンタクトホールを形成する半導体装置の製造方
法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】従
来、ＭＯＳトランジスタを構成するゲート電極間のソー
スもしくはドレイン領域上に、上記ゲート電極に対して
自己整合的にコンタクトホールを形成するために、図９
(a)〜図１１(g)に示すような方法が知られている。な
お、この例では、上記ＭＯＳトランジスタはＬＤＤ（ラ
イトリ・ドープト・ドレイン）構造を持つＮチャネル型
ＭＯＳトランジスタである。
来、ＭＯＳトランジスタを構成するゲート電極間のソー
スもしくはドレイン領域上に、上記ゲート電極に対して
自己整合的にコンタクトホールを形成するために、図９
(a)〜図１１(g)に示すような方法が知られている。な
お、この例では、上記ＭＯＳトランジスタはＬＤＤ（ラ
イトリ・ドープト・ドレイン）構造を持つＮチャネル型
ＭＯＳトランジスタである。
【０００３】まず図９(a)に示すように、例えばＬＯＣ
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）４１上
に、熱酸化法によりゲート絶縁膜としてシリコン酸化膜
４２を形成し、ＣＶＤ（化学気相成長）法によりゲート
電極材料となすべき多結晶シリコン膜４３とタングステ
ンシリサイド膜４４とを順次堆積し、さらにＣＶＤ法に
よりシリコン酸化膜４５を全面に堆積する。
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）４１上
に、熱酸化法によりゲート絶縁膜としてシリコン酸化膜
４２を形成し、ＣＶＤ（化学気相成長）法によりゲート
電極材料となすべき多結晶シリコン膜４３とタングステ
ンシリサイド膜４４とを順次堆積し、さらにＣＶＤ法に
よりシリコン酸化膜４５を全面に堆積する。
【０００４】続いて、フォトリソグラフィを行って、Ｍ
ＯＳトランジスタのゲートとなすべき領域にレジスト
（図示せず）を設け、このレジストをマスクとして反応
性イオンエッチングを行って、上記シリコン酸化膜４
５、タングステンシリサイド膜４４、および多結晶シリ
コン膜４３をエッチングして除去する。これにより、タ
ングステンシリサイド膜４４および多結晶シリコン膜４
３からなるゲート電極Ｇを形成する。さらに、上記レジ
ストを除去した後、シリコン酸化膜４５およびゲート電
極Ｇをマスクとしてイオン注入を行って、ＬＤＤ領域と
なるＮ型低濃度拡散層４６を形成する。
ＯＳトランジスタのゲートとなすべき領域にレジスト
（図示せず）を設け、このレジストをマスクとして反応
性イオンエッチングを行って、上記シリコン酸化膜４
５、タングステンシリサイド膜４４、および多結晶シリ
コン膜４３をエッチングして除去する。これにより、タ
ングステンシリサイド膜４４および多結晶シリコン膜４
３からなるゲート電極Ｇを形成する。さらに、上記レジ
ストを除去した後、シリコン酸化膜４５およびゲート電
極Ｇをマスクとしてイオン注入を行って、ＬＤＤ領域と
なるＮ型低濃度拡散層４６を形成する。
【０００５】次に、図９(b)に示すようにシリコン酸化
膜４７を全面に堆積した後、図９(c)に示すように、異
方性エッチバックを行って、シリコン酸化膜４５および
ゲート電極Ｇの両側にシリコン酸化膜４７から成るサイ
ドウォール膜を形成する。続いて、このサイドウォール
膜４７、シリコン酸化膜４５およびゲート電極Ｇをマス
クとしてイオン注入を行って、ソースもしくはドレイン
領域となるＮ型高濃度拡散層４８を形成する（ＬＤＤ構
造）。
膜４７を全面に堆積した後、図９(c)に示すように、異
方性エッチバックを行って、シリコン酸化膜４５および
ゲート電極Ｇの両側にシリコン酸化膜４７から成るサイ
ドウォール膜を形成する。続いて、このサイドウォール
膜４７、シリコン酸化膜４５およびゲート電極Ｇをマス
クとしてイオン注入を行って、ソースもしくはドレイン
領域となるＮ型高濃度拡散層４８を形成する（ＬＤＤ構
造）。
【０００６】次に、図１０(d)に示すように、ゲート電
極Ｇと図示しない上層配線とを電気的に分離するための
層間絶縁膜として、シリコン窒化膜４９とシリコン酸化
膜５０とを順に全面に堆積する。シリコン酸化膜５０
は、その表面側を平坦化するために比較的厚く堆積す
る。なお、層間絶縁膜の表面側を平坦化することは、一
般的に上層配線のパターン加工の便宜のために要求され
る。また、シリコン酸化膜５０を堆積する前にシリコン
窒化膜４９を堆積する理由は、シリコン酸化膜５０だけ
を堆積した場合、後のコンタクトホール開口工程でシリ
コン酸化膜４５もエッチングされて、ゲート電極Ｇが露
出するおそれがあるからである。そこで、シリコン酸化
膜５０を堆積する前に、上述のように、シリコン酸化膜
に対して選択的にエッチングすることが可能な絶縁材料
としてシリコン窒化膜４９を堆積している。
極Ｇと図示しない上層配線とを電気的に分離するための
層間絶縁膜として、シリコン窒化膜４９とシリコン酸化
膜５０とを順に全面に堆積する。シリコン酸化膜５０
は、その表面側を平坦化するために比較的厚く堆積す
る。なお、層間絶縁膜の表面側を平坦化することは、一
般的に上層配線のパターン加工の便宜のために要求され
る。また、シリコン酸化膜５０を堆積する前にシリコン
窒化膜４９を堆積する理由は、シリコン酸化膜５０だけ
を堆積した場合、後のコンタクトホール開口工程でシリ
コン酸化膜４５もエッチングされて、ゲート電極Ｇが露
出するおそれがあるからである。そこで、シリコン酸化
膜５０を堆積する前に、上述のように、シリコン酸化膜
に対して選択的にエッチングすることが可能な絶縁材料
としてシリコン窒化膜４９を堆積している。
【０００７】次に、図１０(e)に示すように、フォトリ
ソグラフィを行って、シリコン酸化膜５０上に、コンタ
クトホール形成のためのマスクとして、開口５１を有す
るレジストＲを形成する。レジストＲの開口５１の寸法
（基板に平行な面内の寸法）は、ゲート電極Ｇ，Ｇ間の
対向するサイドウォール４７，４７を含み、さらにゲー
ト電極Ｇの一部までも含んだ余裕をもった寸法となって
いる。続いて、レジストＲをマスクとして、シリコン窒
化膜４９と選択的に、すなわちシリコン窒化膜４９がエ
ッチングされにくい条件でシリコン酸化膜５０をエッチ
ングして除去する。これにより、コンタクトホールの一
部Ｈ1を形成する。このとき、このエッチングはシリコ
ン窒化膜４９で停止する 続いて、レジストＲの開口５１内の領域に露出したシリ
コン窒化膜４９を、図１１(f)に示すように、シリコン
酸化膜に対して選択的にエッチングして除去する。この
とき、サイドウォール膜４７，４７の対向する側面にシ
リコン窒化膜から成る側壁膜４９ａ，４９ａが残存す
る。なお、側壁膜４９ａまでも除去しようとすると、エ
ッチング時間が長時間となり、Ｓｉ基板にダメージを与
える。そこで、このエッチング時間は、堆積したシリコ
ン窒化膜４９の膜厚をエッチングする時間分を少し超え
る程度に設定している。
ソグラフィを行って、シリコン酸化膜５０上に、コンタ
クトホール形成のためのマスクとして、開口５１を有す
るレジストＲを形成する。レジストＲの開口５１の寸法
（基板に平行な面内の寸法）は、ゲート電極Ｇ，Ｇ間の
対向するサイドウォール４７，４７を含み、さらにゲー
ト電極Ｇの一部までも含んだ余裕をもった寸法となって
いる。続いて、レジストＲをマスクとして、シリコン窒
化膜４９と選択的に、すなわちシリコン窒化膜４９がエ
ッチングされにくい条件でシリコン酸化膜５０をエッチ
ングして除去する。これにより、コンタクトホールの一
部Ｈ1を形成する。このとき、このエッチングはシリコ
ン窒化膜４９で停止する 続いて、レジストＲの開口５１内の領域に露出したシリ
コン窒化膜４９を、図１１(f)に示すように、シリコン
酸化膜に対して選択的にエッチングして除去する。この
とき、サイドウォール膜４７，４７の対向する側面にシ
リコン窒化膜から成る側壁膜４９ａ，４９ａが残存す
る。なお、側壁膜４９ａまでも除去しようとすると、エ
ッチング時間が長時間となり、Ｓｉ基板にダメージを与
える。そこで、このエッチング時間は、堆積したシリコ
ン窒化膜４９の膜厚をエッチングする時間分を少し超え
る程度に設定している。
【０００８】次に、図１１(g)に示すように、対向する
側壁膜４９ａ，４９ａの間のソース／ドレイン領域上に
残存するシリコン酸化膜４２をエッチングして除去す
る。このようにして、対向する側壁膜４９ａ，４９ａの
間に自己整合的にコンタクトホールＨの下部Ｈ2を形成
して、層間絶縁膜５０の表面側からソース／ドレイン領
域４８の表面に達するコンタクトホールＨを形成してい
る。
側壁膜４９ａ，４９ａの間のソース／ドレイン領域上に
残存するシリコン酸化膜４２をエッチングして除去す
る。このようにして、対向する側壁膜４９ａ，４９ａの
間に自己整合的にコンタクトホールＨの下部Ｈ2を形成
して、層間絶縁膜５０の表面側からソース／ドレイン領
域４８の表面に達するコンタクトホールＨを形成してい
る。
【０００９】しかしながら、この製造方法では、対向す
る側壁膜４９ａ，４９ａの間に相当する領域に、コンタ
クトホールＨの下部Ｈ2が形成される。従って、必要な
コンタクトホールＨ2の面積を得るには、パターン設計
段階で、サイドウォール膜４７，４７の膜厚（図におけ
る横幅）分だけではなく側壁膜４９ａ，４９ａの膜厚分
まで考慮して、予め隣り合うゲート電極Ｇ，Ｇ間の距離
を大きく設定しておかねばならない。このため、半導体
基板上に上記ＭＯＳトランジスタを複数並べて半導体集
積回路を構成する場合に、パターンの微細化が妨げられ
るという問題がある。
る側壁膜４９ａ，４９ａの間に相当する領域に、コンタ
クトホールＨの下部Ｈ2が形成される。従って、必要な
コンタクトホールＨ2の面積を得るには、パターン設計
段階で、サイドウォール膜４７，４７の膜厚（図におけ
る横幅）分だけではなく側壁膜４９ａ，４９ａの膜厚分
まで考慮して、予め隣り合うゲート電極Ｇ，Ｇ間の距離
を大きく設定しておかねばならない。このため、半導体
基板上に上記ＭＯＳトランジスタを複数並べて半導体集
積回路を構成する場合に、パターンの微細化が妨げられ
るという問題がある。
【００１０】また、上記ＭＯＳトランジスタがフローテ
ィングゲートを持つ不揮発性メモリトランジスタである
場合、図１２(a)〜図１４(f)に示すような製造方法が知
られている。
ィングゲートを持つ不揮発性メモリトランジスタである
場合、図１２(a)〜図１４(f)に示すような製造方法が知
られている。
【００１１】まず図１２(a)に示すように、例えばＬＯ
ＣＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）６１上
に、熱酸化法により第１のゲート絶縁膜としてシリコン
酸化膜６２を形成し、フローティングゲート電極の材料
となすべき多結晶シリコン膜６３を全面に堆積する。続
いて、フォトリソグラフィを行って、フローティングゲ
ートとなすべき領域にレジスト（図示せず）を設け、こ
のレジストをマスクとして反応性イオンエッチングを行
って、多結晶シリコン膜６３をエッチングして除去す
る。なお、この段階では、残存する多結晶シリコン膜６
３は図示の領域よりも広い領域を占めている。
ＣＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）６１上
に、熱酸化法により第１のゲート絶縁膜としてシリコン
酸化膜６２を形成し、フローティングゲート電極の材料
となすべき多結晶シリコン膜６３を全面に堆積する。続
いて、フォトリソグラフィを行って、フローティングゲ
ートとなすべき領域にレジスト（図示せず）を設け、こ
のレジストをマスクとして反応性イオンエッチングを行
って、多結晶シリコン膜６３をエッチングして除去す
る。なお、この段階では、残存する多結晶シリコン膜６
３は図示の領域よりも広い領域を占めている。
【００１２】その後、この上に第２のゲート絶縁膜とし
てのＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜からなる３層膜）６４を形成し、コントロー
ルゲート電極の材料となすべき多結晶シリコン膜６５と
タングステンシリサイド膜６６とをＣＶＤ法により順次
全面に堆積する（なお、このタングステンシリサイド膜
６６上にさらにシリコン酸化膜を堆積する場合もあ
る。）。
てのＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜からなる３層膜）６４を形成し、コントロー
ルゲート電極の材料となすべき多結晶シリコン膜６５と
タングステンシリサイド膜６６とをＣＶＤ法により順次
全面に堆積する（なお、このタングステンシリサイド膜
６６上にさらにシリコン酸化膜を堆積する場合もあ
る。）。
【００１３】続いて、フォトリソグラフィを行って、コ
ントロールゲートとなすべき領域にレジスト（図示せ
ず）を設け、このレジストをマスクとして反応性イオン
エッチングを行って、タングステンシリサイド膜６６、
多結晶シリコン膜６５、ＯＮＯ膜６４および多結晶シリ
コン膜６３を順次エッチングして除去する。これによ
り、コントロールゲート電極ＣＧとフローティングゲー
ト電極ＦＧとを同一領域に形成する。
ントロールゲートとなすべき領域にレジスト（図示せ
ず）を設け、このレジストをマスクとして反応性イオン
エッチングを行って、タングステンシリサイド膜６６、
多結晶シリコン膜６５、ＯＮＯ膜６４および多結晶シリ
コン膜６３を順次エッチングして除去する。これによ
り、コントロールゲート電極ＣＧとフローティングゲー
ト電極ＦＧとを同一領域に形成する。
【００１４】続いて、上記レジストを除去した後、コン
トロールゲート電極ＣＧ等をマスクとしてイオン注入を
行って、ソースもしくはドレイン領域となるＮ型高濃度
拡散層６７を形成する。
トロールゲート電極ＣＧ等をマスクとしてイオン注入を
行って、ソースもしくはドレイン領域となるＮ型高濃度
拡散層６７を形成する。
【００１５】次に、図１２(b)に示すように、酸素雰囲
気で熱酸化を行って、フローティングゲート電極ＦＧを
構成する多結晶シリコン膜６３の側面に、比較的電気的
絶縁性の優れたシリコン酸化膜６８ａを形成する。この
シリコン酸化膜６８ａを形成する理由は、フローティン
グゲートを有する不揮発性メモリトランジスタでは、フ
ローティングゲート電極ＦＧに蓄積された電荷量により
メモリ素子としての書き込み・消去状態が定義されるこ
とから、フローティングゲート電極ＦＧの絶縁性を向上
させる必要があるためである。なお、フローティングゲ
ート電極ＦＧの側面にシリコン酸化膜６８ａが形成され
るのと同時に、コントロールゲート電極ＣＧを構成する
多結晶シリコン膜６５の側面にシリコン酸化膜６８ｂが
形成され、タングステンシリサイド膜６６の側面，上面
にそれぞれシリコン酸化膜６８ｃ，６８ｄが形成され
る。また、ソース／ドレイン領域６７の表面側が酸化さ
れて、そこに第１のゲート絶縁膜６２に代えてシリコン
酸化膜６８ｅが形成される。例えば、フローティングゲ
ート電極ＦＧの絶縁性を確保するためにシリコン酸化膜
６８ａの膜厚ｄ１を５０ｎｍに設定すると、シリコン酸
化膜６８ｂの膜厚ｄ２は５０ｎｍ、シリコン酸化膜６８
ｃ，６８ｄの膜厚ｄ３，ｄ４はそれぞれ８０ｎｍ、ま
た、シリコン酸化膜６８ｅの膜厚ｄ５は１００ｎｍとな
る。なお、ｄ１＜ｄ５となる理由は、フローティングゲ
ート電極ＦＧの不純物注入量よりもソース／ドレイン領
域６７の不純物注入量が多いからである。また、多結晶
シリコン膜を酸化すると表面（シリコン酸化膜との界
面）の位置が変わるが、タングステンシリサイド膜を酸
化しても表面の位置は変わらないことから、コントロー
ルゲート電極ＣＧは上部６６の幅が下部６５の幅よりも
大きくなる。しかも、シリコン酸化膜６８ａ，６８ｂの
膜厚ｄ１，ｄ２よりもシリコン酸化膜６８ｃの膜厚ｄ３
の方が大きいことから、シリコン酸化膜６８ａ，６８
ｂ，６８ｃはオーバーハング形状となる。
気で熱酸化を行って、フローティングゲート電極ＦＧを
構成する多結晶シリコン膜６３の側面に、比較的電気的
絶縁性の優れたシリコン酸化膜６８ａを形成する。この
シリコン酸化膜６８ａを形成する理由は、フローティン
グゲートを有する不揮発性メモリトランジスタでは、フ
ローティングゲート電極ＦＧに蓄積された電荷量により
メモリ素子としての書き込み・消去状態が定義されるこ
とから、フローティングゲート電極ＦＧの絶縁性を向上
させる必要があるためである。なお、フローティングゲ
ート電極ＦＧの側面にシリコン酸化膜６８ａが形成され
るのと同時に、コントロールゲート電極ＣＧを構成する
多結晶シリコン膜６５の側面にシリコン酸化膜６８ｂが
形成され、タングステンシリサイド膜６６の側面，上面
にそれぞれシリコン酸化膜６８ｃ，６８ｄが形成され
る。また、ソース／ドレイン領域６７の表面側が酸化さ
れて、そこに第１のゲート絶縁膜６２に代えてシリコン
酸化膜６８ｅが形成される。例えば、フローティングゲ
ート電極ＦＧの絶縁性を確保するためにシリコン酸化膜
６８ａの膜厚ｄ１を５０ｎｍに設定すると、シリコン酸
化膜６８ｂの膜厚ｄ２は５０ｎｍ、シリコン酸化膜６８
ｃ，６８ｄの膜厚ｄ３，ｄ４はそれぞれ８０ｎｍ、ま
た、シリコン酸化膜６８ｅの膜厚ｄ５は１００ｎｍとな
る。なお、ｄ１＜ｄ５となる理由は、フローティングゲ
ート電極ＦＧの不純物注入量よりもソース／ドレイン領
域６７の不純物注入量が多いからである。また、多結晶
シリコン膜を酸化すると表面（シリコン酸化膜との界
面）の位置が変わるが、タングステンシリサイド膜を酸
化しても表面の位置は変わらないことから、コントロー
ルゲート電極ＣＧは上部６６の幅が下部６５の幅よりも
大きくなる。しかも、シリコン酸化膜６８ａ，６８ｂの
膜厚ｄ１，ｄ２よりもシリコン酸化膜６８ｃの膜厚ｄ３
の方が大きいことから、シリコン酸化膜６８ａ，６８
ｂ，６８ｃはオーバーハング形状となる。
【００１６】次に、図１３(c)に示すように、ゲート電
極Ｇと図示しない上層配線とを電気的に分離するための
層間絶縁膜として、シリコン窒化膜６９とシリコン酸化
膜７０とを順に全面に堆積する。シリコン酸化膜７０
は、その表面側を平坦化するために比較的厚く堆積す
る。シリコン窒化膜６９は、シリコン酸化膜に対して選
択的にエッチングすることが可能な絶縁材料として堆積
している。
極Ｇと図示しない上層配線とを電気的に分離するための
層間絶縁膜として、シリコン窒化膜６９とシリコン酸化
膜７０とを順に全面に堆積する。シリコン酸化膜７０
は、その表面側を平坦化するために比較的厚く堆積す
る。シリコン窒化膜６９は、シリコン酸化膜に対して選
択的にエッチングすることが可能な絶縁材料として堆積
している。
【００１７】次に、図１３(d)に示すように、フォトリ
ソグラフィを行って、シリコン酸化膜７０上に、コンタ
クトホール形成のためのマスクとして、開口７１を有す
るレジストＲを形成する。続いて、レジストＲをマスク
として、シリコン窒化膜６９と選択的に、すなわちシリ
コン窒化膜６９がエッチングされにくい条件でシリコン
酸化膜７０をエッチングして除去する。これにより、コ
ンタクトホールの一部Ｈ1を形成する。このとき、この
エッチングはシリコン窒化膜６９で停止するが、シリコ
ン酸化膜６８ａ，６８ｂ，６８ｃのオーバーハング形状
に起因して生じたシリコン窒化膜６９の陰（窪み）に、
シリコン酸化膜７０の一部７０ａが残存する。
ソグラフィを行って、シリコン酸化膜７０上に、コンタ
クトホール形成のためのマスクとして、開口７１を有す
るレジストＲを形成する。続いて、レジストＲをマスク
として、シリコン窒化膜６９と選択的に、すなわちシリ
コン窒化膜６９がエッチングされにくい条件でシリコン
酸化膜７０をエッチングして除去する。これにより、コ
ンタクトホールの一部Ｈ1を形成する。このとき、この
エッチングはシリコン窒化膜６９で停止するが、シリコ
ン酸化膜６８ａ，６８ｂ，６８ｃのオーバーハング形状
に起因して生じたシリコン窒化膜６９の陰（窪み）に、
シリコン酸化膜７０の一部７０ａが残存する。
【００１８】続いて、レジストＲの開口７１内の領域に
露出したシリコン窒化膜６９を、図１４(e)に示すよう
に、シリコン酸化膜に対して選択的にエッチングして除
去する。このとき、シリコン酸化膜６８（およびＯＮＯ
膜６４）とシリコン酸化膜７０ａとの間にシリコン窒化
膜から成る側壁膜６９ａが残存する。
露出したシリコン窒化膜６９を、図１４(e)に示すよう
に、シリコン酸化膜に対して選択的にエッチングして除
去する。このとき、シリコン酸化膜６８（およびＯＮＯ
膜６４）とシリコン酸化膜７０ａとの間にシリコン窒化
膜から成る側壁膜６９ａが残存する。
【００１９】次に、図１４(f)に示すように、対向する
側壁膜６９ａ，６９ａの間のソース／ドレイン領域上に
残存するシリコン酸化膜６８をエッチングして除去す
る。このようにして、対向する側壁膜６９ａ，６９ａの
間に自己整合的にコンタクトホールＨの下部Ｈ2を形成
して、層間絶縁膜７０の表面側からソース／ドレイン領
域６７の表面に達するコンタクトホールＨを形成してい
る。
側壁膜６９ａ，６９ａの間のソース／ドレイン領域上に
残存するシリコン酸化膜６８をエッチングして除去す
る。このようにして、対向する側壁膜６９ａ，６９ａの
間に自己整合的にコンタクトホールＨの下部Ｈ2を形成
して、層間絶縁膜７０の表面側からソース／ドレイン領
域６７の表面に達するコンタクトホールＨを形成してい
る。
【００２０】しかしながら、この製造方法では、既に述
べたＬＤＤ構造のＭＯＳトランジスタを製造する場合と
同様に、対向する側壁膜６９ａ，６９ａの間にコンタク
トホールＨの下部Ｈ2が形成される。従って、必要なコ
ンタクトホールＨ2の面積を得るには、パターン設計段
階で、シリコン酸化膜６８の膜厚（図における横幅）分
だけではなく側壁膜６９ａ，６９ａの膜厚分まで考慮し
て、予め隣り合うコントロールゲート電極ＣＧ，ＣＧ間
の距離を大きく設定しておかねばならない。このため、
半導体基板上に上記不揮発性メモリトランジスタを複数
並べて半導体集積回路を構成する場合に、パターンの微
細化が妨げられるという問題がある。また、コンタクト
ホールＨの下部Ｈ２を形成する段階で、すなわちソース
／ドレイン領域６７上のシリコン酸化膜６８ｅ（膜厚ｄ
５）をエッチングして除去するとき、タングステンシリ
サイド膜６６の側面を覆うシリコン酸化膜６８ｃ（膜厚
ｄ３＜ｄ５）もエッチングされて一部除去される。この
ため、タングステンシリサイド膜６６がコンタクトホー
ルＨ内に露出し、上層配線とコントロールゲート電極Ｃ
Ｇが短絡するおそれがある。
べたＬＤＤ構造のＭＯＳトランジスタを製造する場合と
同様に、対向する側壁膜６９ａ，６９ａの間にコンタク
トホールＨの下部Ｈ2が形成される。従って、必要なコ
ンタクトホールＨ2の面積を得るには、パターン設計段
階で、シリコン酸化膜６８の膜厚（図における横幅）分
だけではなく側壁膜６９ａ，６９ａの膜厚分まで考慮し
て、予め隣り合うコントロールゲート電極ＣＧ，ＣＧ間
の距離を大きく設定しておかねばならない。このため、
半導体基板上に上記不揮発性メモリトランジスタを複数
並べて半導体集積回路を構成する場合に、パターンの微
細化が妨げられるという問題がある。また、コンタクト
ホールＨの下部Ｈ２を形成する段階で、すなわちソース
／ドレイン領域６７上のシリコン酸化膜６８ｅ（膜厚ｄ
５）をエッチングして除去するとき、タングステンシリ
サイド膜６６の側面を覆うシリコン酸化膜６８ｃ（膜厚
ｄ３＜ｄ５）もエッチングされて一部除去される。この
ため、タングステンシリサイド膜６６がコンタクトホー
ルＨ内に露出し、上層配線とコントロールゲート電極Ｃ
Ｇが短絡するおそれがある。
【００２１】そこで、この発明の目的は、ゲート電極と
コンタクトホールとの距離的余裕が従来に比して少なく
て済み、したがってパターンの微細化を容易に推進する
ことができる半導体装置の製造方法を提供することにあ
る。また、ゲート電極材料がコンタクトホール内に露出
することがなく、上層配線とゲート電極とが短絡するお
それがない半導体装置の製造方法を提供することにあ
る。
コンタクトホールとの距離的余裕が従来に比して少なく
て済み、したがってパターンの微細化を容易に推進する
ことができる半導体装置の製造方法を提供することにあ
る。また、ゲート電極材料がコンタクトホール内に露出
することがなく、上層配線とゲート電極とが短絡するお
それがない半導体装置の製造方法を提供することにあ
る。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体装置の製造方法は、ゲート
電極に対して自己整合的にコンタクトホールを形成する
半導体装置の製造方法であって、半導体基板の表面にゲ
ート絶縁膜と、ゲート電極の材料となすべき導電膜と、
エッチングのマスクとなすべきマスク絶縁膜とを順に重
ねて形成する工程と、上記マスク絶縁膜および導電膜
を、上記半導体基板上で離間して複数並ぶゲート電極の
パターンに加工して、上記導電膜からなるゲート電極を
形成する工程と、上記半導体基板上に、上記マスク絶縁
膜に対して選択的にエッチング可能な材料からなる層間
絶縁膜を堆積して、隣り合う上記マスク絶縁膜およびゲ
ート電極の間の空間を上記層間絶縁膜で埋める工程と、
上記層間絶縁膜を上記マスク絶縁膜に対して選択的にエ
ッチングして、上記層間絶縁膜の表面レベルを下げて上
記マスク絶縁膜の側面を少なくとも部分的に露出させる
工程と、上記マスク絶縁膜の側面の露出部分に、上記層
間絶縁膜に対して選択的にエッチング可能な材料からな
る側壁膜を形成する工程と、上記層間絶縁膜を上記マス
ク絶縁膜および側壁膜に対して選択的にエッチングし
て、上記層間絶縁膜のうち対向する側壁膜の間に相当す
る部分を除去して、上記半導体基板の表面に形成された
拡散領域に達するコンタクトホールを形成する工程を有
することを特徴とする。
め、請求項１に記載の半導体装置の製造方法は、ゲート
電極に対して自己整合的にコンタクトホールを形成する
半導体装置の製造方法であって、半導体基板の表面にゲ
ート絶縁膜と、ゲート電極の材料となすべき導電膜と、
エッチングのマスクとなすべきマスク絶縁膜とを順に重
ねて形成する工程と、上記マスク絶縁膜および導電膜
を、上記半導体基板上で離間して複数並ぶゲート電極の
パターンに加工して、上記導電膜からなるゲート電極を
形成する工程と、上記半導体基板上に、上記マスク絶縁
膜に対して選択的にエッチング可能な材料からなる層間
絶縁膜を堆積して、隣り合う上記マスク絶縁膜およびゲ
ート電極の間の空間を上記層間絶縁膜で埋める工程と、
上記層間絶縁膜を上記マスク絶縁膜に対して選択的にエ
ッチングして、上記層間絶縁膜の表面レベルを下げて上
記マスク絶縁膜の側面を少なくとも部分的に露出させる
工程と、上記マスク絶縁膜の側面の露出部分に、上記層
間絶縁膜に対して選択的にエッチング可能な材料からな
る側壁膜を形成する工程と、上記層間絶縁膜を上記マス
ク絶縁膜および側壁膜に対して選択的にエッチングし
て、上記層間絶縁膜のうち対向する側壁膜の間に相当す
る部分を除去して、上記半導体基板の表面に形成された
拡散領域に達するコンタクトホールを形成する工程を有
することを特徴とする。
【００２３】この請求項１の半導体装置の製造方法で
は、上記層間絶縁膜を上記マスク絶縁膜および側壁膜に
対して選択的にエッチングしてコンタクトホールを形成
するので、コンタクトホールがゲート電極に対して自己
整合的に形成される。しかも、隣り合うゲート電極間の
距離に対して、コンタクトホールの寸法は、対向する側
壁膜の膜厚分減少するだけであるから、ゲート電極とコ
ンタクトホールとの距離的余裕が従来に比して少なくて
済む。したがって、パターンの微細化が容易になる。
は、上記層間絶縁膜を上記マスク絶縁膜および側壁膜に
対して選択的にエッチングしてコンタクトホールを形成
するので、コンタクトホールがゲート電極に対して自己
整合的に形成される。しかも、隣り合うゲート電極間の
距離に対して、コンタクトホールの寸法は、対向する側
壁膜の膜厚分減少するだけであるから、ゲート電極とコ
ンタクトホールとの距離的余裕が従来に比して少なくて
済む。したがって、パターンの微細化が容易になる。
【００２４】請求項２に記載の半導体装置の製造方法
は、請求項１に記載の半導体装置の製造方法において、
上記導電膜からなるゲート電極を形成した後、上記層間
絶縁膜を堆積する前に、上記マスク絶縁膜およびゲート
電極をマスクとしてイオン注入を行って、上記半導体基
板の表面のうち隣り合うゲート電極の間に相当する領域
に低濃度拡散領域を形成する工程と、上記ゲート電極の
側面にサイドウォール膜を形成する工程と、上記マスク
絶縁膜、ゲート電極およびサイドウォール膜をマスクと
してイオン注入を行って、上記半導体基板の表面に平行
な方向に関して上記低濃度拡散領域の内側に相当する領
域に高濃度拡散領域を形成する工程を有することを特徴
とする。
は、請求項１に記載の半導体装置の製造方法において、
上記導電膜からなるゲート電極を形成した後、上記層間
絶縁膜を堆積する前に、上記マスク絶縁膜およびゲート
電極をマスクとしてイオン注入を行って、上記半導体基
板の表面のうち隣り合うゲート電極の間に相当する領域
に低濃度拡散領域を形成する工程と、上記ゲート電極の
側面にサイドウォール膜を形成する工程と、上記マスク
絶縁膜、ゲート電極およびサイドウォール膜をマスクと
してイオン注入を行って、上記半導体基板の表面に平行
な方向に関して上記低濃度拡散領域の内側に相当する領
域に高濃度拡散領域を形成する工程を有することを特徴
とする。
【００２５】この請求項２の半導体装置の製造方法によ
れば、ＬＤＤ構造を持つＭＯＳトランジスタを作製する
場合に、コンタクトホールがゲート電極に対して自己整
合的に形成される。しかも、隣り合うゲート電極間の距
離に対して、コンタクトホールの寸法は、対向する側壁
膜の膜厚分減少するだけであるから、ゲート電極とコン
タクトホールとの距離的余裕が従来に比して少なくて済
む。したがって、パターンの微細化が容易になる。
れば、ＬＤＤ構造を持つＭＯＳトランジスタを作製する
場合に、コンタクトホールがゲート電極に対して自己整
合的に形成される。しかも、隣り合うゲート電極間の距
離に対して、コンタクトホールの寸法は、対向する側壁
膜の膜厚分減少するだけであるから、ゲート電極とコン
タクトホールとの距離的余裕が従来に比して少なくて済
む。したがって、パターンの微細化が容易になる。
【００２６】請求項３に記載の半導体装置の製造方法
は、ゲート電極に対して自己整合的にコンタクトホール
を形成する半導体装置の製造方法であって、半導体基板
の表面に第１のゲート絶縁膜と、フローティングゲート
電極の材料となすべき第１の導電膜と、第２のゲート絶
縁膜と、コントロールゲート電極の材料となすべき第２
の導電膜と、エッチングのマスクとなすべきマスク絶縁
膜とを順に重ねて形成する工程と、上記マスク絶縁膜、
第２の導電膜、第２のゲート絶縁膜、第１の導電膜およ
び第１のゲート絶縁膜を、上記半導体基板上で離間して
複数並ぶゲート電極のパターンに加工して、上記第１の
導電膜からなるフローティングゲート電極および上記第
２の導電膜からなるコントロールゲート電極を形成する
工程と、少なくとも上記マスク絶縁膜をマスクとしてイ
オン注入を行って、上記半導体基板の表面のうち隣り合
うゲート電極の間に相当する領域に拡散領域を形成する
工程と、熱酸化を行って、上記フローティングゲート電
極、上記コントロールゲート電極の側面にそれぞれ熱酸
化膜を形成する工程と、上記半導体基板上に、上記マス
ク絶縁膜に対して選択的にエッチング可能な材料からな
る層間絶縁膜を堆積して、隣り合う上記マスク絶縁膜、
第２の導電膜、第２のゲート絶縁膜、第１の導電膜の間
の空間を上記層間絶縁膜で埋める工程と、上記層間絶縁
膜を上記マスク絶縁膜に対して選択的にエッチングし
て、上記層間絶縁膜の表面レベルを下げて上記マスク絶
縁膜の側面を少なくとも部分的に露出させる工程と、上
記マスク絶縁膜の側面の露出部分に、上記層間絶縁膜に
対して選択的にエッチング可能な材料からなる側壁膜を
形成する工程と、上記層間絶縁膜を上記マスク絶縁膜お
よび側壁膜に対して選択的にエッチングして、上記層間
絶縁膜のうち対向する側壁膜の間に相当する部分を除去
して、上記拡散領域に達するコンタクトホールを形成す
る工程を有することを特徴とする。
は、ゲート電極に対して自己整合的にコンタクトホール
を形成する半導体装置の製造方法であって、半導体基板
の表面に第１のゲート絶縁膜と、フローティングゲート
電極の材料となすべき第１の導電膜と、第２のゲート絶
縁膜と、コントロールゲート電極の材料となすべき第２
の導電膜と、エッチングのマスクとなすべきマスク絶縁
膜とを順に重ねて形成する工程と、上記マスク絶縁膜、
第２の導電膜、第２のゲート絶縁膜、第１の導電膜およ
び第１のゲート絶縁膜を、上記半導体基板上で離間して
複数並ぶゲート電極のパターンに加工して、上記第１の
導電膜からなるフローティングゲート電極および上記第
２の導電膜からなるコントロールゲート電極を形成する
工程と、少なくとも上記マスク絶縁膜をマスクとしてイ
オン注入を行って、上記半導体基板の表面のうち隣り合
うゲート電極の間に相当する領域に拡散領域を形成する
工程と、熱酸化を行って、上記フローティングゲート電
極、上記コントロールゲート電極の側面にそれぞれ熱酸
化膜を形成する工程と、上記半導体基板上に、上記マス
ク絶縁膜に対して選択的にエッチング可能な材料からな
る層間絶縁膜を堆積して、隣り合う上記マスク絶縁膜、
第２の導電膜、第２のゲート絶縁膜、第１の導電膜の間
の空間を上記層間絶縁膜で埋める工程と、上記層間絶縁
膜を上記マスク絶縁膜に対して選択的にエッチングし
て、上記層間絶縁膜の表面レベルを下げて上記マスク絶
縁膜の側面を少なくとも部分的に露出させる工程と、上
記マスク絶縁膜の側面の露出部分に、上記層間絶縁膜に
対して選択的にエッチング可能な材料からなる側壁膜を
形成する工程と、上記層間絶縁膜を上記マスク絶縁膜お
よび側壁膜に対して選択的にエッチングして、上記層間
絶縁膜のうち対向する側壁膜の間に相当する部分を除去
して、上記拡散領域に達するコンタクトホールを形成す
る工程を有することを特徴とする。
【００２７】この請求項３の半導体装置の製造方法で
は、フローティングゲートを持つ半導体メモリトランジ
スタを作製する場合に、上記層間絶縁膜を上記マスク絶
縁膜および側壁膜に対して選択的にエッチングしてコン
タクトホールを形成するので、コンタクトホールがゲー
ト電極（フローティングゲート電極およびコントロール
ゲート電極）に対して自己整合的に形成される。しか
も、隣り合うゲート電極間の距離に対して、コンタクト
ホールの寸法は、対向する側壁膜の膜厚分減少するだけ
であるから、ゲート電極とコンタクトホールとの距離的
余裕が従来に比して少なくて済む。パターンの微細化が
容易になる。また、ゲート電極材料がコンタクトホール
内に露出することがなく、上層配線とゲート電極とが短
絡するおそれがない。
は、フローティングゲートを持つ半導体メモリトランジ
スタを作製する場合に、上記層間絶縁膜を上記マスク絶
縁膜および側壁膜に対して選択的にエッチングしてコン
タクトホールを形成するので、コンタクトホールがゲー
ト電極（フローティングゲート電極およびコントロール
ゲート電極）に対して自己整合的に形成される。しか
も、隣り合うゲート電極間の距離に対して、コンタクト
ホールの寸法は、対向する側壁膜の膜厚分減少するだけ
であるから、ゲート電極とコンタクトホールとの距離的
余裕が従来に比して少なくて済む。パターンの微細化が
容易になる。また、ゲート電極材料がコンタクトホール
内に露出することがなく、上層配線とゲート電極とが短
絡するおそれがない。
【００２８】
【発明の実施の形態】以下、この発明の半導体装置の製
造方法の実施の形態を詳細に説明する。
造方法の実施の形態を詳細に説明する。
【００２９】（第１の実施形態）図１(a)〜図３(h)を参
照して、ＭＯＳトランジスタを構成するゲート電極間の
ソースもしくはドレイン領域上に、上記ゲート電極に対
して自己整合的に配線コンタクトを形成する実施形態に
ついて説明する。この実施形態では上記ＭＯＳトランジ
スタはＬＤＤ（ライトリ・ドープト・ドレイン）構造を
持つＮチャネル型ＭＯＳトランジスタである。
照して、ＭＯＳトランジスタを構成するゲート電極間の
ソースもしくはドレイン領域上に、上記ゲート電極に対
して自己整合的に配線コンタクトを形成する実施形態に
ついて説明する。この実施形態では上記ＭＯＳトランジ
スタはＬＤＤ（ライトリ・ドープト・ドレイン）構造を
持つＮチャネル型ＭＯＳトランジスタである。
【００３０】まず図１(a)に示すように、例えばＬＯＣ
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）１上
に、熱酸化法によりゲート絶縁膜として膜厚１０ｎｍの
シリコン酸化膜２を形成し、ＣＶＤ（化学気相成長）法
によりゲート電極材料となすべきポリサイド膜３および
４を順次堆積し、さらにＣＶＤ法により膜厚１５０ｎｍ
のシリコン酸化膜５、膜厚２００ｎｍのマスク絶縁膜と
してのシリコン窒化膜６を全面に堆積する。このポリサ
イド膜は、不純物として燐がドープされた膜厚１００ｎ
ｍの多結晶シリコン膜３と、膜厚１００ｎｍのタングス
テンシリサイド膜４である。
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）１上
に、熱酸化法によりゲート絶縁膜として膜厚１０ｎｍの
シリコン酸化膜２を形成し、ＣＶＤ（化学気相成長）法
によりゲート電極材料となすべきポリサイド膜３および
４を順次堆積し、さらにＣＶＤ法により膜厚１５０ｎｍ
のシリコン酸化膜５、膜厚２００ｎｍのマスク絶縁膜と
してのシリコン窒化膜６を全面に堆積する。このポリサ
イド膜は、不純物として燐がドープされた膜厚１００ｎ
ｍの多結晶シリコン膜３と、膜厚１００ｎｍのタングス
テンシリサイド膜４である。
【００３１】続いて、フォトリソグラフィを行って、Ｍ
ＯＳトランジスタのゲートとなすべき領域にレジスト
（図示せず）を設け、このレジストをマスクとして反応
性イオンエッチングを行って、上記シリコン窒化膜６、
シリコン酸化膜５、タングステンシリサイド膜４、およ
び多結晶シリコン膜３をエッチングして除去する。これ
により、タングステンシリサイド膜４および多結晶シリ
コン膜３からなるゲート電極Ｇを形成する。さらに、上
記レジストを除去した後、シリコン窒化膜６、シリコン
酸化膜５およびゲート電極Ｇをマスクとして、燐イオン
をドーズ量５×１０13／ｃｍ2だけイオン注入して、Ｌ
ＤＤ領域となるＮ型低濃度拡散層７を形成する。
ＯＳトランジスタのゲートとなすべき領域にレジスト
（図示せず）を設け、このレジストをマスクとして反応
性イオンエッチングを行って、上記シリコン窒化膜６、
シリコン酸化膜５、タングステンシリサイド膜４、およ
び多結晶シリコン膜３をエッチングして除去する。これ
により、タングステンシリサイド膜４および多結晶シリ
コン膜３からなるゲート電極Ｇを形成する。さらに、上
記レジストを除去した後、シリコン窒化膜６、シリコン
酸化膜５およびゲート電極Ｇをマスクとして、燐イオン
をドーズ量５×１０13／ｃｍ2だけイオン注入して、Ｌ
ＤＤ領域となるＮ型低濃度拡散層７を形成する。
【００３２】次に、図１(b)に示すように、ＣＶＤ法に
よりシリコン酸化膜８を全面に堆積した後、図１(c)に
示すように、異方性エッチバックを行って、シリコン酸
化膜５およびゲート電極Ｇの両側にシリコン酸化膜８か
ら成るサイドウォール膜（簡単のため、以下シリコン酸
化膜８と同じ参照数字で表す）を形成する。続いて、こ
のサイドウォール膜８、シリコン窒化膜６、シリコン酸
化膜５およびゲート電極Ｇをマスクとして、砒素イオン
をドーズ量１×１０15／ｃｍ2だけイオン注入して、ソ
ースもしくはドレイン領域となるＮ型高濃度拡散層９を
形成する（ＬＤＤ構造）。
よりシリコン酸化膜８を全面に堆積した後、図１(c)に
示すように、異方性エッチバックを行って、シリコン酸
化膜５およびゲート電極Ｇの両側にシリコン酸化膜８か
ら成るサイドウォール膜（簡単のため、以下シリコン酸
化膜８と同じ参照数字で表す）を形成する。続いて、こ
のサイドウォール膜８、シリコン窒化膜６、シリコン酸
化膜５およびゲート電極Ｇをマスクとして、砒素イオン
をドーズ量１×１０15／ｃｍ2だけイオン注入して、ソ
ースもしくはドレイン領域となるＮ型高濃度拡散層９を
形成する（ＬＤＤ構造）。
【００３３】次に、図２(d)に示すように、ゲート電極
Ｇと図示しない上層配線とを電気的に分離するための層
間絶縁膜として膜厚１０００ｎｍのシリコン酸化膜１０
を全面に堆積して、隣り合うゲートパターンＧ，Ｇ間の
空間を埋め込み、続いて、いわゆるＣＭＰ法（Ｃhemica
l Ｍechanical Ｐolishing Ｍethod）によりシリコン酸
化膜１０をシリコン窒化膜６の表面レベルまで研磨す
る。
Ｇと図示しない上層配線とを電気的に分離するための層
間絶縁膜として膜厚１０００ｎｍのシリコン酸化膜１０
を全面に堆積して、隣り合うゲートパターンＧ，Ｇ間の
空間を埋め込み、続いて、いわゆるＣＭＰ法（Ｃhemica
l Ｍechanical Ｐolishing Ｍethod）によりシリコン酸
化膜１０をシリコン窒化膜６の表面レベルまで研磨す
る。
【００３４】次に、シリコン酸化膜１０をシリコン窒化
膜６に対して選択的にエッチングして、図２(e)に示す
ように、シリコン酸化膜１０の表面レベルを下げてシリ
コン窒化膜６の側面６ａの上部を露出させる。この側面
６ａの露出部分には、次工程でシリコン窒化膜から成る
膜厚１００ｎｍの側壁膜１１を形成する。一般に側壁膜
を形成するための段差はその側壁膜の膜厚以上の高さを
要することから、ここでは側面６ａの露出部分の高さＤ
を１７５ｎｍに設定した。
膜６に対して選択的にエッチングして、図２(e)に示す
ように、シリコン酸化膜１０の表面レベルを下げてシリ
コン窒化膜６の側面６ａの上部を露出させる。この側面
６ａの露出部分には、次工程でシリコン窒化膜から成る
膜厚１００ｎｍの側壁膜１１を形成する。一般に側壁膜
を形成するための段差はその側壁膜の膜厚以上の高さを
要することから、ここでは側面６ａの露出部分の高さＤ
を１７５ｎｍに設定した。
【００３５】次に、図２(f)に示すように、ＣＶＤ法に
より膜厚１００ｎｍのシリコン窒化膜１１を全面に堆積
した後、図３(g)に示すように、異方性エッチバックを
行って、シリコン窒化膜６の側面６ａの露出部分にシリ
コン窒化膜から成る側壁膜（簡単のため、以下シリコン
窒化膜１１と同じ参照数字で表す）を形成する。側壁膜
１１はゲート電極と図示しない上層配線とを電気的に絶
縁するためのものであり、上に述べたように１００ｎｍ
の膜厚（図における横幅）に設定する。
より膜厚１００ｎｍのシリコン窒化膜１１を全面に堆積
した後、図３(g)に示すように、異方性エッチバックを
行って、シリコン窒化膜６の側面６ａの露出部分にシリ
コン窒化膜から成る側壁膜（簡単のため、以下シリコン
窒化膜１１と同じ参照数字で表す）を形成する。側壁膜
１１はゲート電極と図示しない上層配線とを電気的に絶
縁するためのものであり、上に述べたように１００ｎｍ
の膜厚（図における横幅）に設定する。
【００３６】次に、図３(h)に示すように、フォトリソ
グラフィを行って、この上に、コンタクトホールを形成
するためのマスクとして、開口１２を有するレジストＲ
を形成する。レジストＲの開口１２の寸法（基板に平行
な面内の寸法）は、ゲート電極Ｇ，Ｇ間の対向するサイ
ドウォール膜８，８を含み、さらにゲート電極Ｇの一部
までも含んだ余裕をもった寸法となっている。
グラフィを行って、この上に、コンタクトホールを形成
するためのマスクとして、開口１２を有するレジストＲ
を形成する。レジストＲの開口１２の寸法（基板に平行
な面内の寸法）は、ゲート電極Ｇ，Ｇ間の対向するサイ
ドウォール膜８，８を含み、さらにゲート電極Ｇの一部
までも含んだ余裕をもった寸法となっている。
【００３７】続いて、レジストＲ、シリコン窒化膜６お
よび側壁膜１１をマスクとしてシリコン酸化膜１０を選
択的にエッチングして除去し、さらにソース／ドレイン
領域９上のシリコン酸化膜２をエッチングして除去す
る。なお、上下の側壁膜１１，８の間にはシリコン酸化
膜１０の一部１０ａが残存する。このようにして、対向
する側壁膜１１と側壁膜１１との間に相当する領域に、
自己整合的にコンタクトホールＨを形成する。このコン
タクトホールＨは、層間絶縁膜１０の表面側からソース
／ドレイン領域９の表面に達する。
よび側壁膜１１をマスクとしてシリコン酸化膜１０を選
択的にエッチングして除去し、さらにソース／ドレイン
領域９上のシリコン酸化膜２をエッチングして除去す
る。なお、上下の側壁膜１１，８の間にはシリコン酸化
膜１０の一部１０ａが残存する。このようにして、対向
する側壁膜１１と側壁膜１１との間に相当する領域に、
自己整合的にコンタクトホールＨを形成する。このコン
タクトホールＨは、層間絶縁膜１０の表面側からソース
／ドレイン領域９の表面に達する。
【００３８】このようにした場合、隣り合うゲート電極
Ｇ，Ｇ間の距離に対して、コンタクトホールＨの寸法
は、対向する側壁膜１１，１１の膜厚分減少するだけで
ある。したがって、ゲート電極ＧとコンタクトホールＨ
との距離的余裕を従来に比して減少させることができ、
パターンの微細化を容易に推進することができる。
Ｇ，Ｇ間の距離に対して、コンタクトホールＨの寸法
は、対向する側壁膜１１，１１の膜厚分減少するだけで
ある。したがって、ゲート電極ＧとコンタクトホールＨ
との距離的余裕を従来に比して減少させることができ、
パターンの微細化を容易に推進することができる。
【００３９】（第２の実施形態）図４(a)〜図６(g)を参
照して、上記ＭＯＳトランジスタがフローティングゲー
トを持つ不揮発性メモリトランジスタである場合の実施
形態について説明する。
照して、上記ＭＯＳトランジスタがフローティングゲー
トを持つ不揮発性メモリトランジスタである場合の実施
形態について説明する。
【００４０】まず図４(a)に示すように、例えばＬＯＣ
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）２１上
に、熱酸化法により第１のゲート絶縁膜として膜厚１０
０ｎｍのシリコン酸化膜２２を形成し、フローティング
ゲート電極の材料となすべき膜厚１００ｎｍの多結晶シ
リコン膜２３を全面に堆積する。続いて、フォトリソグ
ラフィを行って、フローティングゲートとなすべき領域
にレジスト（図示せず）を設け、このレジストをマスク
として反応性イオンエッチングを行って、多結晶シリコ
ン膜２３をエッチングして除去する。なお、この段階で
は、残存する多結晶シリコン膜２３は図示の領域よりも
広い領域を占めている。
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）２１上
に、熱酸化法により第１のゲート絶縁膜として膜厚１０
０ｎｍのシリコン酸化膜２２を形成し、フローティング
ゲート電極の材料となすべき膜厚１００ｎｍの多結晶シ
リコン膜２３を全面に堆積する。続いて、フォトリソグ
ラフィを行って、フローティングゲートとなすべき領域
にレジスト（図示せず）を設け、このレジストをマスク
として反応性イオンエッチングを行って、多結晶シリコ
ン膜２３をエッチングして除去する。なお、この段階で
は、残存する多結晶シリコン膜２３は図示の領域よりも
広い領域を占めている。
【００４１】その後、この上に第２のゲート絶縁膜とし
てのＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜からなる３層膜）２４を形成し、コントロー
ルゲート電極の材料となすべきポリサイド膜２５および
２６をＣＶＤ法により順次全面に堆積する。さらに、膜
厚１５０ｎｍのシリコン窒化膜２７を引き続きＣＶＤ法
により全面に堆積する。なお、ＯＮＯ膜２４は、多結晶
シリコン膜２３の表面に熱酸化法により膜厚８０ｎｍの
シリコン酸化膜を形成した後、ＣＶＤ法により膜厚２０
ｎｍのシリコン窒化膜と、膜厚８０ｎｍのシリコン酸化
膜とを順次堆積して形成する。また、上記ポリサイド膜
は、不純物として燐がドープされた膜厚１００ｎｍの多
結晶シリコン膜２５と、膜厚１００ｎｍのタングステン
シリサイド膜２６である。
てのＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜からなる３層膜）２４を形成し、コントロー
ルゲート電極の材料となすべきポリサイド膜２５および
２６をＣＶＤ法により順次全面に堆積する。さらに、膜
厚１５０ｎｍのシリコン窒化膜２７を引き続きＣＶＤ法
により全面に堆積する。なお、ＯＮＯ膜２４は、多結晶
シリコン膜２３の表面に熱酸化法により膜厚８０ｎｍの
シリコン酸化膜を形成した後、ＣＶＤ法により膜厚２０
ｎｍのシリコン窒化膜と、膜厚８０ｎｍのシリコン酸化
膜とを順次堆積して形成する。また、上記ポリサイド膜
は、不純物として燐がドープされた膜厚１００ｎｍの多
結晶シリコン膜２５と、膜厚１００ｎｍのタングステン
シリサイド膜２６である。
【００４２】続いて、フォトリソグラフィを行って、コ
ントロールゲートとなすべき領域にレジスト（図示せ
ず）を設け、このレジストをマスクとして反応性イオン
エッチングを行って、シリコン窒化膜２７、タングステ
ンシリサイド膜２６、多結晶シリコン膜２５、ＯＮＯ膜
２４および多結晶シリコン膜２３を順次エッチングして
除去する。これにより、コントロールゲート電極ＣＧと
フローティングゲート電極ＦＧとを同一領域に形成す
る。
ントロールゲートとなすべき領域にレジスト（図示せ
ず）を設け、このレジストをマスクとして反応性イオン
エッチングを行って、シリコン窒化膜２７、タングステ
ンシリサイド膜２６、多結晶シリコン膜２５、ＯＮＯ膜
２４および多結晶シリコン膜２３を順次エッチングして
除去する。これにより、コントロールゲート電極ＣＧと
フローティングゲート電極ＦＧとを同一領域に形成す
る。
【００４３】続いて、上記レジストを除去した後、コン
トロールゲート電極ＣＧ等をマスクとして、砒素イオン
をドーズ量４×１０15／ｃｍ2の条件でイオン注入し
て、ソースもしくはドレイン領域となるＮ型高濃度拡散
層２８を形成する。
トロールゲート電極ＣＧ等をマスクとして、砒素イオン
をドーズ量４×１０15／ｃｍ2の条件でイオン注入し
て、ソースもしくはドレイン領域となるＮ型高濃度拡散
層２８を形成する。
【００４４】次に、図４(b)に示すように、酸素雰囲気
で熱酸化を行って、フローティングゲート電極ＦＧを構
成する多結晶シリコン膜２３の側面に、比較的電気的絶
縁性の優れたシリコン酸化膜２９ａを形成する。このシ
リコン酸化膜２９ａを形成する理由は、フローティング
ゲートを有する不揮発性メモリトランジスタでは、フロ
ーティングゲート電極ＦＧに蓄積された電荷量によりメ
モリ素子としての書き込み・消去状態が定義されること
から、フローティングゲート電極ＦＧの絶縁性を向上さ
せる必要があるためである。なお、フローティングゲー
ト電極ＦＧの側面にシリコン酸化膜２９ａが形成される
のと同時に、コントロールゲート電極ＣＧを構成する多
結晶シリコン膜２５の側面にシリコン酸化膜２９ｂが形
成され、タングステンシリサイド膜２６の側面にシリコ
ン酸化膜２９ｃが形成される。また、ソース／ドレイン
領域２８の表面側が酸化されて、そこに第１のゲート絶
縁膜２２に代えてシリコン酸化膜２９ｅが形成される。
この例では、フローティングゲート電極ＦＧの絶縁性を
確保するためにシリコン酸化膜２９ａの膜厚ｔ１を５０
ｎｍに設定すると、シリコン酸化膜２９ｂの膜厚ｔ２は
５０ｎｍ、シリコン酸化膜２９ｃの膜厚ｔ３は１００ｎ
ｍ、また、シリコン酸化膜２９ｅの膜厚ｔ５は１００ｎ
ｍとなる。なお、ｔ１＜ｔ５となる理由は、フローティ
ングゲート電極ＦＧの不純物注入量よりもソース／ドレ
イン領域２８の不純物注入量が多いからである。また、
多結晶シリコン膜を酸化すると表面（シリコン酸化膜と
の界面）の位置が変わるが、タングステンシリサイド膜
を酸化しても表面の位置は変わらないことから、コント
ロールゲート電極ＣＧは上部２６の幅が下部２５の幅よ
りも大きくなる。しかも、シリコン酸化膜２９ａ，２９
ｂの膜厚ｔ１，ｔ２よりもシリコン酸化膜２９ｃの膜厚
ｔ３の方が大きいことから、シリコン酸化膜２９ａ，２
９ｂ，２９ｃはオーバーハング形状となる。
で熱酸化を行って、フローティングゲート電極ＦＧを構
成する多結晶シリコン膜２３の側面に、比較的電気的絶
縁性の優れたシリコン酸化膜２９ａを形成する。このシ
リコン酸化膜２９ａを形成する理由は、フローティング
ゲートを有する不揮発性メモリトランジスタでは、フロ
ーティングゲート電極ＦＧに蓄積された電荷量によりメ
モリ素子としての書き込み・消去状態が定義されること
から、フローティングゲート電極ＦＧの絶縁性を向上さ
せる必要があるためである。なお、フローティングゲー
ト電極ＦＧの側面にシリコン酸化膜２９ａが形成される
のと同時に、コントロールゲート電極ＣＧを構成する多
結晶シリコン膜２５の側面にシリコン酸化膜２９ｂが形
成され、タングステンシリサイド膜２６の側面にシリコ
ン酸化膜２９ｃが形成される。また、ソース／ドレイン
領域２８の表面側が酸化されて、そこに第１のゲート絶
縁膜２２に代えてシリコン酸化膜２９ｅが形成される。
この例では、フローティングゲート電極ＦＧの絶縁性を
確保するためにシリコン酸化膜２９ａの膜厚ｔ１を５０
ｎｍに設定すると、シリコン酸化膜２９ｂの膜厚ｔ２は
５０ｎｍ、シリコン酸化膜２９ｃの膜厚ｔ３は１００ｎ
ｍ、また、シリコン酸化膜２９ｅの膜厚ｔ５は１００ｎ
ｍとなる。なお、ｔ１＜ｔ５となる理由は、フローティ
ングゲート電極ＦＧの不純物注入量よりもソース／ドレ
イン領域２８の不純物注入量が多いからである。また、
多結晶シリコン膜を酸化すると表面（シリコン酸化膜と
の界面）の位置が変わるが、タングステンシリサイド膜
を酸化しても表面の位置は変わらないことから、コント
ロールゲート電極ＣＧは上部２６の幅が下部２５の幅よ
りも大きくなる。しかも、シリコン酸化膜２９ａ，２９
ｂの膜厚ｔ１，ｔ２よりもシリコン酸化膜２９ｃの膜厚
ｔ３の方が大きいことから、シリコン酸化膜２９ａ，２
９ｂ，２９ｃはオーバーハング形状となる。
【００４５】次に、図４(c)に示すように、ゲート電極
ＦＧ，ＣＧと図示しない上層配線とを電気的に分離する
ための層間絶縁膜として膜厚１０００ｎｍのシリコン酸
化膜３０を全面に堆積して、隣り合うゲートパターンＣ
Ｇ，ＣＧ間の空間を埋め込み、続いて、いわゆるＣＭＰ
法によりシリコン酸化膜３０をシリコン窒化膜２７の表
面レベルまで研磨する。
ＦＧ，ＣＧと図示しない上層配線とを電気的に分離する
ための層間絶縁膜として膜厚１０００ｎｍのシリコン酸
化膜３０を全面に堆積して、隣り合うゲートパターンＣ
Ｇ，ＣＧ間の空間を埋め込み、続いて、いわゆるＣＭＰ
法によりシリコン酸化膜３０をシリコン窒化膜２７の表
面レベルまで研磨する。
【００４６】次に、シリコン酸化膜３０をシリコン窒化
膜２７に対して選択的にエッチングして、図５(d)に示
すように、シリコン酸化膜３０の表面レベルを下げてシ
リコン窒化膜２７の側面２７ａの上部を露出させる。こ
の側面２７ａの露出部分には、次工程でシリコン窒化膜
から成る膜厚１００ｎｍの側壁膜３１を形成する。一般
に側壁膜を形成するための段差はその側壁膜の膜厚以上
の高さを要することから、ここでは側面２７ａの露出部
分の高さＴを１７５ｎｍに設定した。
膜２７に対して選択的にエッチングして、図５(d)に示
すように、シリコン酸化膜３０の表面レベルを下げてシ
リコン窒化膜２７の側面２７ａの上部を露出させる。こ
の側面２７ａの露出部分には、次工程でシリコン窒化膜
から成る膜厚１００ｎｍの側壁膜３１を形成する。一般
に側壁膜を形成するための段差はその側壁膜の膜厚以上
の高さを要することから、ここでは側面２７ａの露出部
分の高さＴを１７５ｎｍに設定した。
【００４７】次に、図５(e)に示すように、ＣＶＤ法に
より膜厚１００ｎｍのシリコン窒化膜３１を全面に堆積
した後、図６(f)に示すように、異方性エッチバックを
行って、シリコン窒化膜２７の側面２７ａの露出部分に
シリコン窒化膜から成る側壁膜（簡単のため、以下シリ
コン窒化膜３１と同じ参照数字で表す）を形成する。側
壁膜３１はゲート電極ＦＧ，ＣＧと図示しない上層配線
とを電気的に絶縁するためのものであり、上に述べたよ
うに１００ｎｍの膜厚（図における横幅）に設定する。
より膜厚１００ｎｍのシリコン窒化膜３１を全面に堆積
した後、図６(f)に示すように、異方性エッチバックを
行って、シリコン窒化膜２７の側面２７ａの露出部分に
シリコン窒化膜から成る側壁膜（簡単のため、以下シリ
コン窒化膜３１と同じ参照数字で表す）を形成する。側
壁膜３１はゲート電極ＦＧ，ＣＧと図示しない上層配線
とを電気的に絶縁するためのものであり、上に述べたよ
うに１００ｎｍの膜厚（図における横幅）に設定する。
【００４８】次に、図６(g)に示すように、フォトリソ
グラフィを行って、この上に、コンタクトホールを形成
するためのマスクとして、開口３２を有するレジストＲ
を形成する。
グラフィを行って、この上に、コンタクトホールを形成
するためのマスクとして、開口３２を有するレジストＲ
を形成する。
【００４９】続いて、レジストＲ、シリコン窒化膜２７
および側壁膜３１をマスクとして、シリコン酸化膜３０
を選択的にエッチングして除去し、さらにソース／ドレ
イン領域２８上のシリコン酸化膜２９をエッチングして
除去する。なお、上下の側壁膜３１，２９ｃの間にはシ
リコン酸化膜３０の一部３０ｂが残存し、シリコン酸化
膜２９ｃ，２９ｅの間にはシリコン酸化膜３０の別の一
部３０ａが残存する。このようにして、対向する側壁膜
３１，２９ｃと側壁膜３１，２９ｃとの間に相当する領
域に、自己整合的にコンタクトホールＨを形成する。こ
のコンタクトホールＨは、層間絶縁膜３０の表面側から
ソース／ドレイン領域２８の表面に達する。
および側壁膜３１をマスクとして、シリコン酸化膜３０
を選択的にエッチングして除去し、さらにソース／ドレ
イン領域２８上のシリコン酸化膜２９をエッチングして
除去する。なお、上下の側壁膜３１，２９ｃの間にはシ
リコン酸化膜３０の一部３０ｂが残存し、シリコン酸化
膜２９ｃ，２９ｅの間にはシリコン酸化膜３０の別の一
部３０ａが残存する。このようにして、対向する側壁膜
３１，２９ｃと側壁膜３１，２９ｃとの間に相当する領
域に、自己整合的にコンタクトホールＨを形成する。こ
のコンタクトホールＨは、層間絶縁膜３０の表面側から
ソース／ドレイン領域２８の表面に達する。
【００５０】このようにした場合、隣り合うゲート電極
ＦＧ，ＣＧ；ＦＧ，ＣＧ間の距離に対して、コンタクト
ホールＨの寸法は、対向する側壁膜３１，３１の膜厚分
減少するだけである。したがって、ゲート電極ＦＧ，Ｃ
ＧとコンタクトホールＨとの距離的余裕を従来に比して
減少させることができ、パターンの微細化を容易に推進
することができる。また、ゲート電極材料２４，２５ま
たは２６がコンタクトホール内Ｈに露出することがない
ので、上層配線とゲート電極ＦＧまたはＣＧとが短絡す
るおそれがない。
ＦＧ，ＣＧ；ＦＧ，ＣＧ間の距離に対して、コンタクト
ホールＨの寸法は、対向する側壁膜３１，３１の膜厚分
減少するだけである。したがって、ゲート電極ＦＧ，Ｃ
ＧとコンタクトホールＨとの距離的余裕を従来に比して
減少させることができ、パターンの微細化を容易に推進
することができる。また、ゲート電極材料２４，２５ま
たは２６がコンタクトホール内Ｈに露出することがない
ので、上層配線とゲート電極ＦＧまたはＣＧとが短絡す
るおそれがない。
【００５１】（第３の実施形態）図７(a)〜図８(f)を参
照して、上記ＭＯＳトランジスタがＬＤＤ（ライトリ・
ドープト・ドレイン）構造を持たない通常のＭＯＳトラ
ンジスタである場合の実施形態について説明する。な
お、図１〜図３中のものと同じ構成要素には、簡単のた
め同一の参照符号を付している。
照して、上記ＭＯＳトランジスタがＬＤＤ（ライトリ・
ドープト・ドレイン）構造を持たない通常のＭＯＳトラ
ンジスタである場合の実施形態について説明する。な
お、図１〜図３中のものと同じ構成要素には、簡単のた
め同一の参照符号を付している。
【００５２】まず図７(a)に示すように、例えばＬＯＣ
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）１上
に、熱酸化法によりゲート絶縁膜として膜厚１０ｎｍの
シリコン酸化膜２を形成し、ＣＶＤ（化学気相成長）法
によりゲート電極材料となすべきポリサイド膜３および
４を順次堆積し、さらにＣＶＤ法により膜厚１５０ｎｍ
のシリコン酸化膜５、膜厚２００ｎｍのシリコン窒化膜
６を全面に堆積する。このポリサイド膜は、不純物とし
て燐がドープされた膜厚１００ｎｍの多結晶シリコン膜
３と、膜厚１００ｎｍのタングステンシリサイド膜４で
ある。
ＯＳ（局所酸化）法などにより素子分離領域（図示せ
ず）を形成したＰ型シリコン基板（の活性領域）１上
に、熱酸化法によりゲート絶縁膜として膜厚１０ｎｍの
シリコン酸化膜２を形成し、ＣＶＤ（化学気相成長）法
によりゲート電極材料となすべきポリサイド膜３および
４を順次堆積し、さらにＣＶＤ法により膜厚１５０ｎｍ
のシリコン酸化膜５、膜厚２００ｎｍのシリコン窒化膜
６を全面に堆積する。このポリサイド膜は、不純物とし
て燐がドープされた膜厚１００ｎｍの多結晶シリコン膜
３と、膜厚１００ｎｍのタングステンシリサイド膜４で
ある。
【００５３】続いて、フォトリソグラフィを行って、Ｍ
ＯＳトランジスタのゲートとなすべき領域にレジスト
（図示せず）を設け、このレジストをマスクとして反応
性イオンエッチングを行って、上記シリコン窒化膜６、
シリコン酸化膜５、タングステンシリサイド膜４、およ
び多結晶シリコン膜３をエッチングして除去する。これ
により、タングステンシリサイド膜４および多結晶シリ
コン膜３からなるゲート電極Ｇを形成する。さらに、上
記レジストを除去した後、シリコン窒化膜６、シリコン
酸化膜５およびゲート電極Ｇをマスクとして、砒素イオ
ンをドーズ量１×１０15／ｃｍ2だけイオン注入して、
ソースもしくはドレイン領域となるＮ型高濃度拡散層９
を形成する（ＬＤＤ構造）。
ＯＳトランジスタのゲートとなすべき領域にレジスト
（図示せず）を設け、このレジストをマスクとして反応
性イオンエッチングを行って、上記シリコン窒化膜６、
シリコン酸化膜５、タングステンシリサイド膜４、およ
び多結晶シリコン膜３をエッチングして除去する。これ
により、タングステンシリサイド膜４および多結晶シリ
コン膜３からなるゲート電極Ｇを形成する。さらに、上
記レジストを除去した後、シリコン窒化膜６、シリコン
酸化膜５およびゲート電極Ｇをマスクとして、砒素イオ
ンをドーズ量１×１０15／ｃｍ2だけイオン注入して、
ソースもしくはドレイン領域となるＮ型高濃度拡散層９
を形成する（ＬＤＤ構造）。
【００５４】次に、図７(b)に示すように、ゲート電極
Ｇと図示しない上層配線とを電気的に分離するための層
間絶縁膜として膜厚１０００ｎｍのシリコン酸化膜１０
を全面に堆積して、隣り合うゲートパターンＧ，Ｇ間の
空間を埋め込み、続いて、いわゆるＣＭＰ法によりシリ
コン酸化膜１０をシリコン窒化膜６の表面レベルまで研
磨する。
Ｇと図示しない上層配線とを電気的に分離するための層
間絶縁膜として膜厚１０００ｎｍのシリコン酸化膜１０
を全面に堆積して、隣り合うゲートパターンＧ，Ｇ間の
空間を埋め込み、続いて、いわゆるＣＭＰ法によりシリ
コン酸化膜１０をシリコン窒化膜６の表面レベルまで研
磨する。
【００５５】次に、シリコン酸化膜１０をシリコン窒化
膜６に対して選択的にエッチングして、図７(c)に示す
ように、シリコン酸化膜１０の表面レベルを下げてシリ
コン窒化膜６の側面６ａの上部を露出させる。この側面
６ａの露出部分には、次工程でシリコン窒化膜から成る
膜厚１００ｎｍの側壁膜１１を形成する。一般に側壁膜
を形成するための段差はその側壁膜の膜厚以上の高さを
要することから、ここでは側面６ａの露出部分の高さＤ
を１７５ｎｍに設定した。
膜６に対して選択的にエッチングして、図７(c)に示す
ように、シリコン酸化膜１０の表面レベルを下げてシリ
コン窒化膜６の側面６ａの上部を露出させる。この側面
６ａの露出部分には、次工程でシリコン窒化膜から成る
膜厚１００ｎｍの側壁膜１１を形成する。一般に側壁膜
を形成するための段差はその側壁膜の膜厚以上の高さを
要することから、ここでは側面６ａの露出部分の高さＤ
を１７５ｎｍに設定した。
【００５６】次に、図８(d)に示すように、ＣＶＤ法に
より膜厚１００ｎｍのシリコン窒化膜１１を全面に堆積
した後、図８(e)に示すように、異方性エッチバックを
行って、シリコン窒化膜６の側面６ａの露出部分にシリ
コン窒化膜から成る側壁膜（簡単のため、以下シリコン
窒化膜１１と同じ参照数字で表す）を形成する。側壁膜
１１はゲート電極と図示しない上層配線とを電気的に絶
縁するためのものであり、上に述べたように１００ｎｍ
の膜厚（図における横幅）に設定する。
より膜厚１００ｎｍのシリコン窒化膜１１を全面に堆積
した後、図８(e)に示すように、異方性エッチバックを
行って、シリコン窒化膜６の側面６ａの露出部分にシリ
コン窒化膜から成る側壁膜（簡単のため、以下シリコン
窒化膜１１と同じ参照数字で表す）を形成する。側壁膜
１１はゲート電極と図示しない上層配線とを電気的に絶
縁するためのものであり、上に述べたように１００ｎｍ
の膜厚（図における横幅）に設定する。
【００５７】次に、図８(f)に示すように、フォトリソ
グラフィを行って、この上に、コンタクトホールを形成
するためのマスクとして、開口１２を有するレジストＲ
を形成する。レジストＲの開口１２の寸法（基板に平行
な面内の寸法）は、ゲート電極Ｇ，Ｇ間の対向するサイ
ドウォール８，８を含み、さらにゲート電極Ｇの一部ま
でも含んだ余裕をもった寸法となっている。
グラフィを行って、この上に、コンタクトホールを形成
するためのマスクとして、開口１２を有するレジストＲ
を形成する。レジストＲの開口１２の寸法（基板に平行
な面内の寸法）は、ゲート電極Ｇ，Ｇ間の対向するサイ
ドウォール８，８を含み、さらにゲート電極Ｇの一部ま
でも含んだ余裕をもった寸法となっている。
【００５８】続いて、レジストＲ、シリコン窒化膜６お
よび側壁膜１１をマスクとして、シリコン酸化膜１０を
選択的にエッチングして除去し、さらにソース／ドレイ
ン領域９上のシリコン酸化膜２をエッチングして除去す
る。なお、上下の側壁膜１１，８の間にはシリコン酸化
膜１０の一部１０ａが残存する。このようにして、対向
する側壁膜１１，８と側壁膜１１，８との間に相当する
領域に、自己整合的にコンタクトホールＨを形成する。
このコンタクトホールＨは、層間絶縁膜１０の表面側か
らソース／ドレイン領域９の表面に達する。
よび側壁膜１１をマスクとして、シリコン酸化膜１０を
選択的にエッチングして除去し、さらにソース／ドレイ
ン領域９上のシリコン酸化膜２をエッチングして除去す
る。なお、上下の側壁膜１１，８の間にはシリコン酸化
膜１０の一部１０ａが残存する。このようにして、対向
する側壁膜１１，８と側壁膜１１，８との間に相当する
領域に、自己整合的にコンタクトホールＨを形成する。
このコンタクトホールＨは、層間絶縁膜１０の表面側か
らソース／ドレイン領域９の表面に達する。
【００５９】このようにした場合、隣り合うゲート電極
Ｇ，Ｇ間の距離に対して、コンタクトホールＨの寸法
は、対向する側壁膜１１，１１の膜厚分減少するだけで
ある。したがって、ゲート電極ＧとコンタクトホールＨ
との距離的余裕を従来に比して減少させることができ、
パターンの微細化を容易に推進することができる。
Ｇ，Ｇ間の距離に対して、コンタクトホールＨの寸法
は、対向する側壁膜１１，１１の膜厚分減少するだけで
ある。したがって、ゲート電極ＧとコンタクトホールＨ
との距離的余裕を従来に比して減少させることができ、
パターンの微細化を容易に推進することができる。
【００６０】なお、上述の各実施形態ではマスク絶縁膜
としてシリコン窒化膜６または２７を用いたが、シリコ
ン窒化膜に代えてアルミナＡl2Ｏ3を用いた場合も、全
く同様にしてコンタクトホールＨを形成することがで
き、同様の作用効果を奏することができる。
としてシリコン窒化膜６または２７を用いたが、シリコ
ン窒化膜に代えてアルミナＡl2Ｏ3を用いた場合も、全
く同様にしてコンタクトホールＨを形成することがで
き、同様の作用効果を奏することができる。
【００６１】
【発明の効果】以上より明らかなように、請求項１の半
導体装置の製造方法によれば、層間絶縁膜をマスク絶縁
膜および側壁膜に対して選択的にエッチングしてコンタ
クトホールを形成するので、コンタクトホールをゲート
電極に対して自己整合的に形成することができる。しか
も、隣り合うゲート電極間の距離に対して、コンタクト
ホールの寸法は、対向する側壁膜の膜厚分減少するだけ
であるから、ゲート電極とコンタクトホールとの距離的
余裕が従来に比して少なくて済む。したがって、パター
ンの微細化が容易になる。
導体装置の製造方法によれば、層間絶縁膜をマスク絶縁
膜および側壁膜に対して選択的にエッチングしてコンタ
クトホールを形成するので、コンタクトホールをゲート
電極に対して自己整合的に形成することができる。しか
も、隣り合うゲート電極間の距離に対して、コンタクト
ホールの寸法は、対向する側壁膜の膜厚分減少するだけ
であるから、ゲート電極とコンタクトホールとの距離的
余裕が従来に比して少なくて済む。したがって、パター
ンの微細化が容易になる。
【００６２】請求項２に記載の半導体装置の製造方法に
よれば、ＬＤＤ構造を持つＭＯＳトランジスタを作製す
る場合に、コンタクトホールをゲート電極に対して自己
整合的に形成することができる。しかも、隣り合うゲー
ト電極間の距離に対して、コンタクトホールの寸法は、
対向する側壁膜の膜厚分減少するだけであるから、ゲー
ト電極とコンタクトホールとの距離的余裕を従来に比し
て減少させることができ、パターンの微細化を容易に推
進することができる。
よれば、ＬＤＤ構造を持つＭＯＳトランジスタを作製す
る場合に、コンタクトホールをゲート電極に対して自己
整合的に形成することができる。しかも、隣り合うゲー
ト電極間の距離に対して、コンタクトホールの寸法は、
対向する側壁膜の膜厚分減少するだけであるから、ゲー
ト電極とコンタクトホールとの距離的余裕を従来に比し
て減少させることができ、パターンの微細化を容易に推
進することができる。
【００６３】請求項３の半導体装置の製造方法によれ
ば、フローティングゲートを持つ半導体メモリトランジ
スタを作製する場合に、層間絶縁膜をマスク絶縁膜およ
び側壁膜に対して選択的にエッチングしてコンタクトホ
ールを形成するので、コンタクトホールをゲート電極
（フローティングゲート電極およびコントロールゲート
電極）に対して自己整合的に形成することができる。し
かも、隣り合うゲート電極間の距離に対して、コンタク
トホールの寸法は、対向する側壁膜の膜厚分減少するだ
けであるから、ゲート電極とコンタクトホールとの距離
的余裕を従来に比して減少させることができ、パターン
の微細化を容易に推進することができる。また、ゲート
電極材料がコンタクトホール内に露出することがなく、
上層配線とゲート電極とが短絡するおそれがない。
ば、フローティングゲートを持つ半導体メモリトランジ
スタを作製する場合に、層間絶縁膜をマスク絶縁膜およ
び側壁膜に対して選択的にエッチングしてコンタクトホ
ールを形成するので、コンタクトホールをゲート電極
（フローティングゲート電極およびコントロールゲート
電極）に対して自己整合的に形成することができる。し
かも、隣り合うゲート電極間の距離に対して、コンタク
トホールの寸法は、対向する側壁膜の膜厚分減少するだ
けであるから、ゲート電極とコンタクトホールとの距離
的余裕を従来に比して減少させることができ、パターン
の微細化を容易に推進することができる。また、ゲート
電極材料がコンタクトホール内に露出することがなく、
上層配線とゲート電極とが短絡するおそれがない。
【図１】 ＬＤＤ構造を持つＭＯＳトランジスタを作製
する場合に適用した第１の実施形態の製造方法を説明す
る工程図である。
する場合に適用した第１の実施形態の製造方法を説明す
る工程図である。
【図２】 ＬＤＤ構造を持つＭＯＳトランジスタを作製
する場合に適用した第１の実施形態の製造方法を説明す
る工程図である。
する場合に適用した第１の実施形態の製造方法を説明す
る工程図である。
【図３】 ＬＤＤ構造を持つＭＯＳトランジスタを作製
する場合に適用した第１の実施形態の製造方法を説明す
る工程図である。
する場合に適用した第１の実施形態の製造方法を説明す
る工程図である。
【図４】 フローティングゲートを持つ半導体メモリト
ランジスタを作製する場合に適用した第２の実施形態の
製造方法を説明する工程図である。
ランジスタを作製する場合に適用した第２の実施形態の
製造方法を説明する工程図である。
【図５】 フローティングゲートを持つ半導体メモリト
ランジスタを作製する場合に適用した第２の実施形態の
製造方法を説明する工程図である。
ランジスタを作製する場合に適用した第２の実施形態の
製造方法を説明する工程図である。
【図６】 フローティングゲートを持つ半導体メモリト
ランジスタを作製する場合に適用した第２の実施形態の
製造方法を説明する工程図である。
ランジスタを作製する場合に適用した第２の実施形態の
製造方法を説明する工程図である。
【図７】 通常のＭＯＳトランジスタを作製する場合に
適用した第３の実施形態の製造方法を説明する工程図で
ある。
適用した第３の実施形態の製造方法を説明する工程図で
ある。
【図８】 通常のＭＯＳトランジスタを作製する場合に
適用した第３の実施形態の製造方法を説明する工程図で
ある。
適用した第３の実施形態の製造方法を説明する工程図で
ある。
【図９】 従来のＬＤＤ構造を持つＭＯＳトランジスタ
の製造方法を説明する工程図である。
の製造方法を説明する工程図である。
【図１０】 従来のＬＤＤ構造を持つＭＯＳトランジス
タの製造方法を説明する工程図である。
タの製造方法を説明する工程図である。
【図１１】 従来のＬＤＤ構造を持つＭＯＳトランジス
タの製造方法を説明する工程図である。
タの製造方法を説明する工程図である。
【図１２】 従来のフローティングゲートを持つ半導体
メモリトランジスタの製造方法を説明する工程図であ
る。
メモリトランジスタの製造方法を説明する工程図であ
る。
【図１３】 従来のフローティングゲートを持つ半導体
メモリトランジスタの製造方法を説明する工程図であ
る。
メモリトランジスタの製造方法を説明する工程図であ
る。
【図１４】 従来のフローティングゲートを持つ半導体
メモリトランジスタの製造方法を説明する工程図であ
る。
メモリトランジスタの製造方法を説明する工程図であ
る。
ＣＧ コントロールゲート電極 ＦＧ フローティングゲート電極 Ｇ ゲート電極 １０，３０ 層間絶縁膜 １１，３１ 側壁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (3)
- 【請求項１】 ゲート電極に対して自己整合的にコンタ
クトホールを形成する半導体装置の製造方法であって、 半導体基板の表面にゲート絶縁膜と、ゲート電極の材料
となすべき導電膜と、エッチングのマスクとなすべきマ
スク絶縁膜とを順に重ねて形成する工程と、 上記マスク絶縁膜および導電膜を、上記半導体基板上で
離間して複数並ぶゲート電極のパターンに加工して、上
記導電膜からなるゲート電極を形成する工程と、 上記半導体基板上に、上記マスク絶縁膜に対して選択的
にエッチング可能な材料からなる層間絶縁膜を堆積し
て、隣り合う上記マスク絶縁膜およびゲート電極の間の
空間を上記層間絶縁膜で埋める工程と、 上記層間絶縁膜を上記マスク絶縁膜に対して選択的にエ
ッチングして、上記層間絶縁膜の表面レベルを下げて上
記マスク絶縁膜の側面を少なくとも部分的に露出させる
工程と、 上記マスク絶縁膜の側面の露出部分に、上記層間絶縁膜
に対して選択的にエッチング可能な材料からなる側壁膜
を形成する工程と、 上記層間絶縁膜を上記マスク絶縁膜および側壁膜に対し
て選択的にエッチングして、上記層間絶縁膜のうち対向
する側壁膜の間に相当する部分を除去して、上記半導体
基板の表面に形成された拡散領域に達するコンタクトホ
ールを形成する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記導電膜からなるゲート電極を形成した後、上記層間
絶縁膜を堆積する前に、 上記マスク絶縁膜およびゲート電極をマスクとしてイオ
ン注入を行って、上記半導体基板の表面のうち隣り合う
ゲート電極の間に相当する領域に低濃度拡散領域を形成
する工程と、 上記ゲート電極の側面にサイドウォール膜を形成する工
程と、 上記マスク絶縁膜、ゲート電極およびサイドウォール膜
をマスクとしてイオン注入を行って、上記半導体基板の
表面に平行な方向に関して上記低濃度拡散領域の内側に
相当する領域に高濃度拡散領域を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 ゲート電極に対して自己整合的にコンタ
クトホールを形成する半導体装置の製造方法であって、 半導体基板の表面に第１のゲート絶縁膜と、フローティ
ングゲート電極の材料となすべき第１の導電膜と、第２
のゲート絶縁膜と、コントロールゲート電極の材料とな
すべき第２の導電膜と、エッチングのマスクとなすべき
マスク絶縁膜とを順に重ねて形成する工程と、 上記マスク絶縁膜、第２の導電膜、第２のゲート絶縁
膜、第１の導電膜および第１のゲート絶縁膜を、上記半
導体基板上で離間して複数並ぶゲート電極のパターンに
加工して、上記第１の導電膜からなるフローティングゲ
ート電極および上記第２の導電膜からなるコントロール
ゲート電極を形成する工程と、 少なくとも上記マスク絶縁膜をマスクとしてイオン注入
を行って、上記半導体基板の表面のうち隣り合うゲート
電極の間に相当する領域に拡散領域を形成する工程と、 熱酸化を行って、上記フローティングゲート電極、上記
コントロールゲート電極の側面にそれぞれ熱酸化膜を形
成する工程と、 上記半導体基板上に、上記マスク絶縁膜に対して選択的
にエッチング可能な材料からなる層間絶縁膜を堆積し
て、隣り合う上記マスク絶縁膜、第２の導電膜、第２の
ゲート絶縁膜、第１の導電膜の間の空間を上記層間絶縁
膜で埋める工程と、 上記層間絶縁膜を上記マスク絶縁膜に対して選択的にエ
ッチングして、上記層間絶縁膜の表面レベルを下げて上
記マスク絶縁膜の側面を少なくとも部分的に露出させる
工程と、 上記マスク絶縁膜の側面の露出部分に、上記層間絶縁膜
に対して選択的にエッチング可能な材料からなる側壁膜
を形成する工程と、 上記層間絶縁膜を上記マスク絶縁膜および側壁膜に対し
て選択的にエッチングして、上記層間絶縁膜のうち対向
する側壁膜の間に相当する部分を除去して、上記拡散領
域に達するコンタクトホールを形成する工程を有するこ
とを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP18340996A JP3283187B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18340996A JP3283187B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置の製造方法 |
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| JPH1032243A true JPH1032243A (ja) | 1998-02-03 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18340996A Expired - Fee Related JP3283187B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6136658A (ja) |
| JP (1) | JP3283187B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196456A (ja) * | 1999-12-06 | 2001-07-19 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体素子及びその製造方法 |
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| KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
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| KR20110101967A (ko) * | 2010-03-10 | 2011-09-16 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
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| US5856227A (en) * | 1997-05-01 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a narrow polycide gate structure on an ultra-thin gate insulator layer |
-
1996
- 1996-07-12 JP JP18340996A patent/JP3283187B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-10 US US08/891,081 patent/US6136658A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196456A (ja) * | 1999-12-06 | 2001-07-19 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体素子及びその製造方法 |
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| Publication number | Publication date |
|---|---|
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| JP3283187B2 (ja) | 2002-05-20 |
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