JPH11297853A - 半導体メモリ装置のトリプルウェルの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリ装置のトリプルウェルの製造方
法を提供する。 【解決手段】 第１導電型第１ウェルと第２ウェルを分
離させるために第１導電型の第２ウェルを取り囲む第２
導電型のウェルを構成するベース領域と第１導電型の第
２ウェルを一つのマスクパターンをイオン注入マスクと
して形成する。特に、ベース領域を形成する時、マスク
パターンをイオン注入マスクとして使用し第２導電型の
不純物が半導体基板に垂直な方向と入射角θをなしなが
ら傾斜するように基板の表面に入射されるように第２導
電型の不純物を注入してマスクパターンにより露出され
た領域より広い領域に第２導電型の第２ウェルのベース
領域を形成する。これにより、第１導電型の第１ウェル
並びに第２ウェルを電気的に完全に分離させることがで
きる第２導電型の第２ウェルを単純化された工程で形成
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
の製造方法に係り、特に半導体メモリ装置のトリプルウ
ェルの製造方法に関する。

【０００２】

【従来の技術】通常、ＣＭＯＳ ＤＲＡＭ装置はラッチ
アップ免疫性、セル隔離並びに動作速度を改善するため
に、基板にバックバイアス電圧(back bias voltage：以
下ＶＢＢ）を印加する。しかし、サブミクロン装置のよ
うな高集積半導体メモリ装置において、前記バックバイ
アス電圧はＮチャンネルトランジスタで短チャンネル効
果を増やすという短所がある。このような問題点を解決
するために、メモリセルアレイ領域にはバックバイアス
電圧ＶＢＢを印加して周辺回路領域中Ｎチャンネルトラ
ンジスタが形成される領域には接地電圧ＶＳＳを印加し
てメモリ装置の特性を向上させることができるトリプル
ウェル(triple well)構造が提案された。

【０００３】このようなトリプルウェル構造を採用する
半導体メモリ装置が図１に示されている。図１を参照す
れば、Ｐ型基板１００上に各々ソース並びにドレーン領
域になるＮ型不純物領域１１２、１２２並びにゲート酸
化膜１１４、１２４を介在して形成されたゲート１１
６、１２６で構成されるＮチャンネルトランジスタが形
成されるＰ型第１ウェル１１０並びにＰ型第２ウェル１
２０が形成されている。また周辺回路領域には、ソース
並びにドレーン領域になるＰ型不純物領域１３２、ゲー
ト酸化膜１３４並びにゲート１３６で構成されるＰチャ
ンネルトランジスタが形成されるＮ型第１ウェル１３０
が形成されている。

【０００４】また、Ｐ型第１ウェル１１０とＰ型第２ウ
ェル１２０は、Ｐ型第２ウェル１２０を包んでいるＮ型
第２ウェル１４０により分離されている。Ｎ型第２ウェ
ル１４０は、基板の表面から第１深さになる領域まで垂
直に延設される側壁領域１４２と、側壁領域１４２の下
端部と連結され、基板から第２深さになる領域に水平に
形成されたベース領域１４４とで構成されている。

【０００５】したがって、Ｐ型第２ウェル１２０内に形
成されたＰ型不純物領域１２８にはバックバイアス電圧
ＶＢＢが印加され、Ｐ型第１ウェル１１０内に形成され
たＰ型不純物領域１１８には接地電圧ＶＳＳが印加され
る。そして、Ｎ型第１ウェル１３０内に形成されたＮ型
不純物領域１３８には電源電圧ＶＣＣが印加される。

【０００６】ところが図１に示されたように、Ｐ型第１
ウェル１１０、Ｐ型第２ウェル１２０、Ｎ型第１ウェル
１３０、Ｎ型第２ウェル１４０のベース領域１４４並び
に側壁領域１４２で構成されたトリプルウェル構造を製
造するためには最小４回以上の写真蝕刻工程が要求され
て工程が非常に複雑になるという短所がある。

【０００７】そして、トリプルウェル構造では、ベース
領域１４４と側壁領域１４２でなされたＮ型第２ウェル
１４０がＰ型第２ウェル１２０を完全に包んでＰ型第１
ウェル１１０と電気的に完全に分離させることが重要で
ある。ところが、ベース領域１４４を形成するための写
真蝕刻工程時ミスアラインが発生して点線で表示された
ようなＮ型第２ウェルのベース１４４′が形成される場
合、ベース１４４′と側壁領域１４２が十分にオーバー
ラップ出来なくＰ型第１ウェル１１０とＰ型第２ウェル
１２０が短絡されるという問題点が発生する。

【０００８】

【発明が解決しようとする課題】本発明が果たそうとす
る技術的課題は単純化された工程で電気的特性が向上さ
れたトリプルウェルを製造できるトリプルウェルの製造
方法を提供することにある。

【０００９】

【課題を解決するための手段】前記技術的課題を達成す
るための本発明の製造方法によって形成されるトリプル
ウェルは、第１導電型の半導体基板内に形成された第１
導電型の第１ウェル、第１導電型の第２ウェル、第２導
電型の第１ウェル並びに前記第１導電型の第１ウェルと
前記第１導電型の第２ウェルを分離させるために前記第
１導電型の第２ウェルを包む第２導電型の第２ウェルで
構成される。そして、前記第２導電型の第２ウェルは、
基板の表面から基板内に第１深さになる領域まで延設さ
れた側壁領域と、前記側壁領域の下端部と連結されて基
板から第２深さになる領域に水平に形成されたベース領
域とから構成される。

【００１０】前記トリプルウェルを製造するための本発
明の一態様によれば、前記第２導電型の第２ウェルのベ
ース領域と前記第１導電型の第２ウェルは、一つのマス
クパターンをイオン注入マスクとして使用して形成す
る。そして、前記第２導電型の第２ウェルのベース領域
を形成する時、前記マスクパターンをイオン注入マスク
として使用し第２導電型の不純物が前記半導体基板に垂
直な方向と入射角θをなしながら傾斜するように前記基
板の表面に入射されるように前記第２導電型の不純物を
注入して前記マスクパターンにより露出された領域より
広い領域に前記第２導電型の第２ウェルのベース領域を
形成する。

【００１１】前記入射角θは５゜乃至３０゜であること
が望ましい。また、前記第２導電型の第２ウェルのベー
ス領域を限定するマスクパターンは、前記第２導電型の
第２ウェルの側壁領域の内側壁により限定される半導体
基板領域を露出させるように形成されることが望まし
い。

【００１２】前記トリプルウェルを製造するための本発
明の他の態様によれば、前記側壁領域を形成するための
イオン注入エネルギーと前記ベース領域を形成するため
のイオン注入エネルギーを同一または類似にして前記側
壁領域と前記ベース領域を形成することによって、前記
側壁領域と前記ベース領域がオーバーラップされて前記
第１導電型の第１ウェルと前記第１導電型の第２ウェル
を完全に分離させるようにし、前記ベース領域と前記第
１導電型の第２ウェルは同一マスクパターンをイオン注
入マスクとして使用して形成する。

【００１３】前記第２導電型の第２ウェルの側壁領域と
ベース領域を形成する段階は、先に、前記第１導電型の
半導体基板を提供した後、前記第１導電型の半導体基板
上に前記第２導電型の第２ウェルの側壁領域を限定する
第１マスクパターンを形成する。次に、前記第１マスク
パターンをイオン注入マスクとして使用し第２導電型の
不純物を第１エネルギーで注入する。続いて、前記第１
マスクパターンを取り除いた後、前記半導体基板上に前
記ベース領域を限定する第２マスクパターンを形成す
る。最後に前記第２マスクパターンをイオン注入マスク
として使用し前記第２導電型の不純物を前記第１エネル
ギーと同一または類似な第２エネルギーで注入して前記
第１深さと同一または類似な第２深さに該当する領域に
前記ベース領域を形成する。

【００１４】望ましくは、前記第１マスクパターンを取
り除く段階前に前記第１マスクパターンをイオン注入マ
スクとして使用し第２導電型の不純物を前記第１エネル
ギーより大きいエネルギーで注入する段階をさらに実施
する。

【００１５】前記トリプルウェルを製造するための本発
明のまた他の態様によれば、先に、前記第１導電型の半
導体基板を提供した後、前記第１導電型の半導体基板上
に前記第２導電型の第２ウェルのベース領域を限定する
マスクパターンを形成する。次に、前記マスクパターン
をイオン注入マスクとして使用し第２導電型の不純物を
注入して前記第２導電型の第２ウェルのベース領域を形
成する。続いて、前記マスクパターンの側壁にスペーサ
を形成した後、前記マスクパターン並びにスペーサをイ
オン注入マスクとして使用し第１導電型の不純物を注入
して前記第１導電型の第２ウェルを形成する。

【００１６】前記マスクパターンは、前記第１導電型の
第２ウェルの側壁に形成される前記第２導電型の第２ウ
ェルの側壁領域を一部または全部露出させ、前記スペー
サは、前記露出された第２ウェルの側壁領域をおおうこ
とが望ましい。

【００１７】前記トリプルウェルを製造するための本発
明のまた他の態様によれば、先に、前記第１導電型の半
導体基板を提供した後、前記第１導電型の半導体基板上
に前記第１導電型の第２ウェルを限定する第１マスクパ
ターンを形成する。次に、前記第１マスクパターンをイ
オン注入マスクとして使用し第１導電型の不純物を注入
して前記第１導電型の第２ウェルを形成する。続いて、
前記第１マスクパターンを縮少させて前記第１マスクパ
ターンにより露出された領域より広い領域を露出させる
第２マスクパターンで形成する。最後に、前記第２マス
クパターンをイオン注入マスクとして使用し第２導電型
の不純物を注入して前記第１導電型の第２ウェルの下に
前記第１導電型の第２ウェルより大きい幅を有する前記
第２導電型の第２ウェルを形成する。

【００１８】前記第２マスクパターンは、前記第１導電
型の第２ウェルの側壁に形成される前記第２導電型の第
２ウェルの側壁領域を一部または全部を露出させるよう
に形成されることが望ましい。本発明によれば、簡単な
工程で完全な構造のトリプルウェルを形成することがで
きる。

【００１９】

【発明の実施の形態】以下添付した図面を参照して本発
明の望ましい実施の形態を説明することによって本発明
を詳細に説明する。しかし、本発明は以下で開示される
実施の形態の一例に限らず相異なる多様な形態で具現さ
れることであり、単に本実施の形態の一例は本発明の開
示が完全なるようにし、通常の知識を有する者に発明の
範疇を完全に知らせるために提供されることである。添
付された図面で多様な膜と領域の厚さは明瞭性のために
強調された。そして、図面に表示された導電型は例示の
ためのことであって基板の導電型がＰ型の場合を基準と
して示したことである。しかし、基板の導電型がＮ型の
場合にも同じく適用でき、この場合ウェルの導電型も示
された導電型と反対導電型を有するようになる。図面で
同一参照符号は同一部材を示す。

【００２０】＜実施例１＞図２を参照すれば、第１導電
型、例えばＰ型の半導体基板２００上にパッド酸化膜２
０５を通常の方法で形成した後、第１導電型の第１ウェ
ル、例えばＰ型第１ウェル２１０を限定する第１マスク
パターン２１０Ｍを形成する。次に、第１マスクパター
ン２１０Ｍをイオン注入マスクとして使用し、Ｐ型不純
物イオン２０９を注入することによってＰ型第１ウェル
２１０を形成する。続いて、第１マスクパターン２１０
Ｍを通常の方法で取り除く。

【００２１】図３を参照すれば、Ｐ型第１ウェル２１０
が形成された半導体基板２００の全面に第２導電型の第
１ウェル、すなわち、Ｎ型第１ウェル並びに第２導電型
の第２ウェル、すなわち、Ｎ型第２ウェルの側壁領域を
限定する第２マスクパターン３４２Ｍを形成する。次
に、第２マスクパターン３４２Ｍをイオン注入マスクと
して使用しＮ型不純物イオン３４１を注入して、周辺回
路領域にはＮ型第１ウェル３３０を、メモリセルアレイ
領域にはＮ型第２ウェルの側壁領域３４２を、形成す
る。続いて、第２マスクパターン３４２Ｍを通常の方法
で取り除く。

【００２２】図４を参照すれば、Ｎ型第２ウェルのベー
ス領域を限定する第３マスクパターン４４４Ｍを基板２
００の全面に形成する。第３マスクパターン４４４Ｍは
Ｎ型第２ウェルの側壁領域３４２の内側壁により限定さ
れる半導体基板領域を露出させるように形成することが
望ましい。

【００２３】次に、第３マスクパターン４４４Ｍをイオ
ン注入マスクとして使用し、Ｎ型不純物イオン４４３を
傾斜するように注入してＮ型第２ウェルのベース領域４
４４を形成して側壁領域３４２とベース領域４４４で構
成されたＮ型第２ウェル４４０を完成する。

【００２４】Ｎ型不純物イオン４４３を傾斜するように
注入する方式としては、半導体基板２００をイオン注入
装置（図示せず）内にローディングする時不純物イオン
の入射方向と基板２００に垂直な方向が入射角θをなし
て傾斜するようにローディングする方式を使用する。し
たがって、不純物イオンが基板２００に垂直な方向と入
射角θをなしながら傾斜するように基板２００表面に入
射される。

【００２５】この時、入射角θは５゜乃至３０゜になる
ようにすることが望ましい。入射角はベース領域４４４
と側壁領域３４２がオーバーラップされる幅Ｗ１と不純
物イオンの入射範囲値（Projected Range：基板の表面
から不純物濃度最高地点までの距離、以下Ｒｐ）により
決定される。

【００２６】すなわち、入射角（傾斜角）θは下記式１
により計算できる。 ｓｉｎθ＝Ｗ１Ｒｐ … 式１ 前記式中θは傾斜角であり、Ｗ１はベース領域４４４と
側壁領域３４２がオーバーラップされる幅であり、Ｒｐ
は不純物イオンの入射範囲値である。

【００２７】本発明によって製造されるトリプルウェル
の適正Ｒｐは、１乃至１．８μｍであり、適正オーバー
ラップ幅Ｗ１が０．２乃至０．８μｍである。したがっ
て、これを前記式１に代入して計算すればθが５゜乃至
３０゜がなるようして不純物を注入することが望ましい
ということがわかる。

【００２８】前述したように、本実施例ではＮ型の不純
物４４３を傾斜するようにイオン注入するためにＮ型第
２ウェルのベース領域４４４が第３マスクパターン４４
４Ｍにより露出される領域より両側面にさらに拡張され
て形成されることができる。したがって、Ｎ型第２ウェ
ルのベース領域４４４がＮ型第２ウェルの側壁領域３４
２とオーバーラップされる幅Ｗ１を増大させ、Ｐ型第１
ウェル２１０と後続工程で形成されるＰ型第２ウェル
（図５の５２０参考）を電気的に完全に分離させてこの
二つのウェルが短絡されることを防止し、二つのウェル
２１０、５２０に相異なる電圧を印加することが可能な
ようにする。

【００２９】図５を参照すれば、Ｎ型第２ウェルのベー
ス領域４４４を限定する第３マスクパターン４４４Ｍを
そのままイオン注入マスクとして使用し、Ｐ型の不純物
イオン５１９を注入してＰ型第２ウェル５２０を形成す
る。

【００３０】前述したように本実施例によってトリプル
ウェル構造を形成すれば、Ｎ型第２ウェルのベース領域
４４４と側壁領域３４２がオーバーラップされる幅Ｗ１
を最大化できる。したがって、Ｐ型第１ウェル２１０と
Ｐ型第２ウェル５２０が短絡されることを防止して電気
的に完全に分離させることができる。また、Ｎ型第２ウ
ェルのベース領域４４４とＰ型第２ウェル５２０を一つ
のマスクパターン４４４Ｍを使用して形成することがで
きる。

【００３１】すなわち、工程が複雑で生産コストに多く
の影響を及ぼすマスクパターン形成工程、例えばフォト
レジストパターン形成工程を減少させることができるの
で、工程が単純化されて生産コストを節減できる長所が
ある。

【００３２】本実施例ではＰ型第１ウェル２１０、Ｎ型
第１ウェル２３０並びにＮ型第２ウェルの側壁領域３４
２を予め形成した後にＮ型第２ウェルのベース領域４４
４とＰ型第２ウェル５２０を形成したが、その製造順序
を変えて形成することができることはもちろんである。
すなわち、Ｎ型第２ウェルのベース領域４４４とＰ型第
２ウェル５２０を形成した後、Ｐ型第１ウェル２１０、
Ｎ型第１ウェル２３０並びにＮ型第１ウェルの側壁領域
３４２を形成することもできる。そして、Ｐ型第２ウェ
ル５２０を先に形成してＮ型第２ウェルのベース領域４
４４を形成することもできる。

【００３３】＜実施例２＞図６を参照すれば、Ｐ型第１
ウェル６１０が形成されている半導体基板６００のパッ
ド酸化膜６０５上にＮ型第１ウェル並びにＮ型第２ウェ
ルの側壁領域を限定する第１マスクパターン６４２Ｍを
形成する。第１マスクパターン６４２Ｍをイオン注入マ
スクとして使用し、Ｎ型不純物イオン６４１を０．２乃
至１．０ＭｅＶで注入して深さがＤ１のＮ型第１ウェル
６３０′並びにＮ型第２ウェルの側壁領域６４２′を形
成する。

【００３４】次に、図７に示されたように、第１マスク
パターン６４２Ｍをそのままイオン注入マスクとして使
用しイオン注入エネルギーを１．０乃至１．８ＭｅＶに
変えてＮ型不純物イオン７４１を注入して深さがＤ２の
Ｎ型第１ウェル７３０′並びにＮ型第２ウェルの側壁領
域７４２′を形成する。したがって、深さがＤ１のＮ型
第１ウェル６３０′と深さがＤ２のＮ型第１ウェル７３
０′で構成されたＮ型第１ウェル７３０と深さがＤ１の
Ｎ型第２ウェルの側壁領域６４２′並びに深さがＤ２の
Ｎ型第２ウェルの側壁領域７４２′で構成されたＮ型第
２ウェルの側壁領域７４２を完成する。続いて第１マス
クパターン６４２Ｍを通常の方法で取り除く。

【００３５】図８を参照すれば、Ｎ型第２ウェルのベー
ス領域を限定する第２マスクパターン８４４Ｍをパッド
酸化膜６０５上に形成する。次に、第２マスクパターン
８４４Ｍをイオン注入マスクとして使用し、Ｎ型の不純
物８４３を１．０乃至１．８ＭｅＶのイオン注入エネル
ギーで注入してＮ型第２ウェルのベース領域８４４を形
成する。

【００３６】したがって、Ｎ型第２ウェルの側壁領域７
４２の最大Ｒｐとベース領域８４４の最大Ｒｐ値が同一
になるので、図８に示されているように側壁領域７４２
とベース領域８４４が十分にオーバーラップされて完全
なＮ型第２ウェル８４０を完成できる。

【００３７】図９を参照すれば、第２マスクパターン８
４４Ｍをそのままイオン注入マスクとして使用し、Ｐ型
不純物イオン９１９を１００乃至５００ＭｅＶで注入し
てＰ型第２ウェル９２０を形成する。

【００３８】第２実施例では、Ｎ型第２ウェルの側壁領
域７４２を２回のイオン注入工程を経て形成する。特
に、Ｎ型第２ウェルのベース領域８４４を形成するため
の不純物のイオン注入エネルギーとＮ型第２ウェルの側
壁領域７４２を最大深さＤ２に形成するためのイオン注
入エネルギーを同一または類似にすることによりベース
領域８４４と側壁領域７４２が垂直方向に十分にオーバ
ーラップされて完全なＮ型第２ウェル８４０を形成する
ことができるようにする。

【００３９】また、Ｎ型第２ウェルのベース領域８４４
とＰ型第２ウェル９２０を一つのマスクパターン８４４
Ｍで限定するために工程が単純化されるという長所があ
る。本実施例でＮ型第２ウェルの側壁領域７４２を形成
するために相互異なるイオン注入エネルギーで２回のイ
オン注入工程を実施する理由は次の通りである。

【００４０】Ｎ型第２ウェルのベース領域８４４が形成
される深さであるＤ２が大きい場合、すなわち、ベース
領域８４４を形成するためのイオン注入エネルギーが大
きい場合、ベース領域８４４を形成するためのイオン注
入エネルギーと同一または類似なエネルギーで１回のみ
イオン注入して側壁領域７４２を形成すれば、側壁領域
が基板の表面からＤ２深さまで連続的に連結されなく基
板の表面から分離されて深さがＤ２になる領域付近にの
み形成される場合を防止するためである。

【００４１】したがって、側壁領域７４２とベース領域
８４４を垂直方向に十分にオーバーラップさせて第１導
電型の第１ウェル６１０と第２ウェル９２０を完全に分
離させることができ、１回のイオン注入工程で側壁領域
７４２を基板の表面からベース領域８４４が形成される
深さ（例：Ｄ２）まで延設させることさえできるなら
ば、ベース領域８４４を形成するためのイオン注入エネ
ルギーと同一または類似なイオン注入エネルギーで１回
のイオン注入工程を実施して側壁領域７４２を形成する
ことがさらに望ましい。また、必要に応じてはイオン注
入工程の回数を２回以上に増やすことができることはも
ちろんである。

【００４２】＜実施例３＞図１０を参照すれば、第２実
施例の図６乃至図７に示されているような同一な工程を
経て、Ｐ型第１ウェル６１０、Ｎ型第１ウェル７３０並
びにＮ型第２ウェルの側壁領域７４２を形成する。次
に、Ｎ型第２ウェルのベース領域を限定するマスクパタ
ーン１０４４Ｍをパッド酸化膜６０５上に形成する。続
いて、マスクパターン１０４４Ｍをイオン注入マスクと
して使用し、Ｎ型不純物イオン１０４３が基板７００に
対してθの角度をなしながら入射されるように注入す
る。その結果、側壁領域７４２と垂直方向でオーバーラ
ップされるのみならず水平方向にもオーバーラップされ
るベース領域１０４４を形成してＮ型第２ウェル１０４
０を完成する。

【００４３】図１１を参照すれば、Ｎ型第２ウェルのベ
ース領域１０４４を限定するマスクパターン１０４４Ｍ
をそのまま使用してＰ型不純物イオン１１１９を注入し
てＰ型第２ウェル１１２０を形成する。

【００４４】本実施例によれば、Ｎ型第２ウェルの側壁
領域７４２は相互異なるイオン注入エネルギーで２回以
上イオン注入して形成し、ベース領域１０４４は不純物
イオンを傾斜するように注入して形成するために、側壁
領域７４２とベース領域１０４４が垂直方向並びに水平
方向に広い領域に渡ってオーバーラップされるのでＰ型
第１ウェル６１０とＰ型第２ウェル１１２０を電気的に
完全に隔離させることができる。

【００４５】また、第１実施例並びに第２実施例と同じ
く、一つのマスクパターン１０４４ＭでＮ型第２ウェル
のベース領域１０４４とＰ型第２ウェル１１２０を同時
に形成するために製造工程が簡単になり生産コストを節
減できることはもちろんである。

【００４６】＜実施例４＞図１２を参照すれば、パッド
酸化膜１２０５、Ｐ型第１ウェル１２１０、Ｎ型第１ウ
ェル１２３０並びにＮ型第２ウェルの側壁領域１２４２
が形成された半導体基板１２００上にＮ型第２ウェルの
ベース領域を限定するマスクパターン１２４４Ｍ、例え
ばフォトレジストパターンを形成する。次に、マスクパ
ターン１２４４Ｍをイオン注入マスクとして使用し、Ｎ
型不純物イオン１２４３を注入してＮ型第２ウェルのベ
ース領域１２４４を形成する。

【００４７】この時、マスクパターン１２４４Ｍは半導
体基板１２００内に所定深さで形成された側壁領域１２
４２の一部または全部を露出させるように形成されてベ
ース領域１２４４が側壁領域１２４２と十分にオーバー
ラップされるようにする。その結果側壁領域１２４２と
ベース領域１２４４で構成されたＮ型第２ウェル１２４
０を完成する。

【００４８】次に、前記マスクパターン１２４４Ｍをフ
ォトレジストパターンで形成した場合にはフォトレジス
トパターン１２４４Ｍと半導体基板１２００間の接着力
を良くするためにベーク（ｂａｋｅ）工程を実施する。
フォトレジストパターン１２４４Ｍのベーク工程は概略
１８０乃至２３０℃程度で進めることが望ましく、約２
００℃で進めることが望ましい。あまり高い温度でベー
ク工程を進めると、フォトレジストパターン１２４４Ｍ
が変形される場合もあるからである。続いて、マスクパ
ターン１２４４Ｍが形成されている半導体基板１２００
の全面にスペーサ形成用絶縁膜（図示せず）を形成す
る。

【００４９】絶縁膜としては酸化膜を使用することが望
ましい。そして、マスクパターン１２４４Ｍをフォトレ
ジストパターンに形成する場合、酸化膜を高温で形成す
ればフォトレジストパターンが縮まるパッドリング（pu
ddling）が発生する。したがって、酸化膜は低温で形成
することが望ましい。したがって、低温で酸化膜を形成
することができるプラズマ化学気相蒸着法を使用して形
成することが望ましく、蒸着温度は１８０乃至２５０℃
に設定することが望ましい。

【００５０】続けて、絶縁膜が形成された半導体基板の
全面に対して異方性蝕刻を進めることによって、図１３
に示されているように、マスクパターン１２４４Ｍの側
壁に一定幅Ｗ２を有するスペーサ１３２０Ｓを形成す
る。

【００５１】この時、酸化膜スペーサ１３２０Ｓの幅Ｗ
２はマスクパターン１２４４Ｍの厚さ並びにマスクパタ
ーン１２４４Ｍが露出させている半導体基板１２００の
露出幅ｄに依存する。例えばマスクパターン１２４４Ｍ
の厚さが４５００Åであり、マスクパターン１２４４Ｍ
により露出された半導体基板の距離が数百μｍである時
マスクパターン１２４４Ｍ上に形成される酸化膜の厚さ
は１０００乃至４０００Å程度で形成することが望まし
い。１０００乃至４０００Å厚さで形成された酸化膜を
異方性蝕刻すれば、マスクパターン１２４４Ｍの側壁に
幅Ｗ２が１０００乃至４０００Åの酸化膜スペーサ１３
２０Ｓを形成できるようになる。

【００５２】この時形成される酸化膜スペーサ１３２０
Ｓの幅Ｗ２がマスクパターン１２４４Ｍにより露出され
たＮ型第２ウェルの側壁領域１２４２をすべて遮って側
壁領域１２４２内の半導体基板１２００領域のみ露出さ
せることができる大きさで形成されるべきことはもちろ
んである。

【００５３】引続きマスクパターン１２４４Ｍとスペー
サ１３２０Ｓをイオン注入マスクとして使用しＰ型不純
物イオン１３１９を注入してＰ型第２ウェル１３２０を
形成する。

【００５４】本実施例によれば、酸化膜スペーサ１３２
０Ｓの幅Ｗ２によってＮ型ウェルの側壁領域１２４２と
ベース領域１２４４がオーバーラップされる幅Ｗ１を自
動的に決定できる。

【００５５】再び言えば、酸化膜スペーサ１３２０Ｓを
形成できる幅Ｗ２ほどのＮ型第２ウェルの側壁領域１２
４２を露出させるマスクパターン１２４４Ｍを形成した
後、Ｎ型不純物を注入してＮ型第２ウェルの側壁領域１
２４２と一定幅Ｗ１ぐらいオーバーラップされるＮ型第
２ウェルのベース領域１２４４を形成することができ
る。

【００５６】また、酸化膜スペーサ１３２０Ｓを自己整
列方式で形成することによってＰ型第２ウェル１３２０
をＮ型第２ウェル１２４０内にのみ形成することができ
る。したがって、Ｐ型第１ウェル１２１０とＰ型第２ウ
ェル１３２０間の短絡を効果的に防止できる。

【００５７】また、前述した第１実施例乃至第３実施例
と同じく一つのマスクパターン１２４４ＭのみでＮ型第
２ウェルのベース領域１２４４とＰ型第２ウェル１３２
０を同時に形成することができるために製造工程が簡単
になり生産コストを節減できる。

【００５８】＜第５実施例＞図１４を参照すれば、パッ
ド酸化膜１４０５が全面に形成され、Ｐ型第１ウェル１
４１０並びにＮ型第１ウェル１４３０並びにＮ型第２ウ
ェルの側壁領域１４４２が形成されている半導体基板１
４００上にＰ型第２ウェル１４２０が形成される領域を
露出させる第１マスクパターン１４２０Ｍを形成する。
望ましくは、第１マスクパターン１４２０ＭはＮ型第２
ウェルの側壁領域１４４２をすべて遮るように形成す
る。

【００５９】続いて、前記第１マスクパターン１４２０
Ｍをイオン注入マスクとして使用し、Ｐ型不純物イオン
１４１９を注入してＮ型第２ウェルの側壁領域１４２４
により限定された半導体基板１４００内にＰ型第２ウェ
ル１４２０を形成する。

【００６０】図１５を参照すれば、Ｐ型第２ウェル１４
２０を形成した後、前記第１マスクパターン１４２０Ｍ
を縮少させる工程を進める。第１マスクパターン１４２
０Ｍをフォトレジストパターンで形成した場合、フォト
レジストパターン１４２０Ｍに対して等方性蝕刻を実施
してフォトレジストパターンの大きさを縮少させる。等
方性蝕刻は通常のプラズマ蝕刻方式を使用して進めたり
通常的なデスカム（descum）装備を用いて進める。

【００６１】すなわち、点線で示された元来の第１マス
クパターン１４２０Ｍを縮少させて実線でなされた第２
マスクパターン１５４４Ｍになるようにする。第２マス
クパターン１５４４ＭはＮ型第２ウェルのベース領域を
限定する。第２マスクパターン１５４４ＭはＮ型第２ウ
ェルの側壁領域１４４２の一部または全部を露出させる
ように形成される。

【００６２】第１マスクパターン１４２０Ｍが第１フォ
トレジストパターンであり、これを縮少させて第２マス
クパターン１５４４Ｍ、すなわち第２フォトレジストパ
ターンを形成する場合には第２フォトレジストパターン
の厚さが概略２５００Å以上になるように工程条件を調
節する。第２フォトレジストパターンがイオン注入マス
クとしての役割を十分に遂行できるようにするためであ
る。

【００６３】続いて、第２マスクパターン１５４４Ｍを
イオン注入マスクとして使用し、Ｎ型不純物イオン１５
４３を注入してＮ型第２ウェルのベース領域１５４４を
形成する。図１５に示されているように第１マスクパタ
ーン１４２０Ｍが縮少された幅Ｗ２が結局Ｎ型第２ウェ
ルのベース領域１５４４とＮ型第２ウェルの側壁領域１
５４２がオーバーラップされる幅Ｗ１を決定する。

【００６４】すなわち、本実施例は一つのマスクパター
ン１４２０Ｍを形成した後、これを用いてＰ型第２ウェ
ル１４２０を形成した後、その大きさを縮少させてＰ型
第２ウェル１４２０より広い幅を有するＮ型第２ウェル
のベース領域１５４４を形成する。したがって、Ｎ型第
２ウェルのベース領域１５４４とＮ型第２ウェルの側壁
領域１５４２を十分にオーバーラップさせて形成してＮ
型第２ウェル１５４０を完成する。したがって、Ｐ型第
１ウェル１４１０とＰ型第２ウェル１４２０間に短絡が
発生する問題点を単純化された工程で効果的に防止でき
る。

【００６５】

【発明の効果】本発明によれば、第１導電型の第２ウェ
ルを取り囲んで第１導電型の第１ウェルと分離させて第
１導電型の第１ウェルと第２ウェルに相異なる電圧が印
加できるようにする第２導電型の第２ウェルのベース領
域と第１導電型の第２ウェルを同一マスクを使用して形
成する。また、第２導電型の第２ウェルのベース領域と
側壁領域が完全に連結されるよう形成する。それゆえ
に、特性が向上されたトリプルウェル構造を単純化され
た工程で効果的に形成することができる。

【図面の簡単な説明】

【図１】 本発明で製造しようとするトリプルウェル構
造を有する半導体メモリ装置の断面図である。

【図２】 本発明の第１実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図３】 本発明の第１実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図４】 本発明の第１実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図５】 本発明の第１実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図６】 本発明の第２実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図７】 本発明の第２実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図８】 本発明の第２実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図９】 本発明の第２実施例によってトリプルウェル
を製造する方法を説明するための製造工程中間段階構造
物の断面図を示す。

【図１０】 本発明の第３実施例によってトリプルウェ
ルを製造する方法を説明するための製造工程中間段階構
造物の断面図を示す。

【図１１】 本発明の第３実施例によってトリプルウェ
ルを製造する方法を説明するための製造工程中間段階構
造物の断面図を示す。

【図１２】 本発明の第４実施例によってトリプルウェ
ルを製造する方法を説明するための製造工程中間段階構
造物の断面図を示す。

【図１３】 本発明の第４実施例によってトリプルウェ
ルを製造する方法を説明するための製造工程中間段階構
造物の断面図を示す。

【図１４】 本発明の第５実施例によってトリプルウェ
ルを製造する方法を説明するための製造工程中間段階構
造物の断面図を示す。

【図１５】 本発明の第５実施例によってトリプルウェ
ルを製造する方法を説明するための製造工程中間段階構
造物の断面図を示す。

【符号の説明】

１００ Ｐ型基板 １１０ Ｐ型第１ウェル １１２、１２２、１３８ Ｎ型不純物領域 １１４、１２４ ゲート酸化膜 １１６、１２６、１３６ ゲート １１８、１２８ Ｐ型不純物領域 １２０ Ｐ型第２ウェル １３０ Ｎ型第１ウェル １３２ Ｐ型不純物領域 １３４ ゲート酸化膜 １４０ Ｎ型第２ウェル １４２ 側壁領域 １４４ ベース領域 １４４′ ベース

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板内に形成された
   第１導電型の第１ウェル、第１導電型の第２ウェル、第
   ２導電型の第１ウェル並びに前記第１導電型の第１ウェ
   ルと前記第１導電型の第２ウェルとを分離させるために
   前記第１導電型の第２ウェルを取り囲む第２導電型の第
   ２ウェルで構成され、前記第２導電型の第２ウェルは基
   板の表面から基板内に第１深さになる領域まで延設され
   た側壁領域と、前記側壁領域の下端部と連結され、基板
   から第２深さになる領域に形成されたベース領域とから
   構成されている半導体素子のトリプルウェルの製造方法
   において、 前記第２導電型の第２ウェルのベース領域と前記第１導
   電型の第２ウェルは同一のマスクパターンをイオン注入
   マスクとして使用して形成し、 前記第２導電型の第２ウェルのベース領域を形成する
   時、前記マスクパターンをイオン注入マスクとして使用
   し第２導電型の不純物が前記半導体基板に垂直な方向と
   入射角θをなしながら傾斜するように前記基板の表面に
   入射されるように前記第２導電型の不純物を注入して前
   記マスクパターンにより露出された領域より広い領域に
   前記第２導電型の第２ウェルのベース領域を形成するこ
   とを特徴とする半導体メモリ装置のトリプルウェルの製
   造方法
2. 【請求項２】 前記入射角θは５゜乃至３０゜であるこ
   とを特徴とする請求項１に記載の半導体メモリ装置のト
   リプルウェルの製造方法。
3. 【請求項３】 第１導電型の半導体基板内に形成された
   第１導電型の第１ウェル、第１導電型の第２ウェル、第
   ２導電型の第１ウェル並びに前記第１導電型の第１ウェ
   ルと前記第１導電型の第２ウェルとを分離させるために
   前記第１導電型の第２ウェルを取り囲む第２導電型の第
   ２ウェルで構成され、前記第２導電型の第２ウェルは基
   板の表面から基板内に第１深さになる領域まで延設され
   た側壁領域と、前記側壁領域の下端部と連結され、基板
   から第２深さになる領域に形成されたベース領域とから
   構成される半導体素子のトリプルウェルの製造方法にお
   いて、 前記第１導電型の半導体基板を提供する段階と、 前記第１導電型の半導体基板上に前記第２導電型の第２
   ウェルのベース領域を限定するマスクパターンを形成す
   る段階と、 前記マスクパターンをイオン注入マスクとして使用し第
   ２導電型の不純物が前記半導体基板に垂直な方向と入射
   角θをなしながら傾斜するように前記基板の表面に入射
   されるように前記第２導電型の不純物を注入して前記マ
   スクパターンにより露出された領域より大きい幅の領域
   に前記第２導電型の第２ウェルのベース領域を形成する
   段階と、 前記マスクパターンをイオン注入マスクとして使用し第
   １導電型の不純物を注入して前記マスクパターンにより
   露出された領域内に前記第１導電型の第２ウェルを形成
   する段階とを含むことを特徴とする半導体メモリ装置の
   トリプルウェルの製造方法。
4. 【請求項４】 前記入射角θは５゜乃至３０゜であるこ
   とを特徴とする請求項３に記載の半導体メモリ装置のト
   リプルウェルの製造方法。
5. 【請求項５】 前記第２導電型の第２ウェルのベース領
   域を限定するマスクパターンは、前記第２導電型の第２
   ウェルの側壁領域の内側壁により限定される半導体基板
   領域を露出させるように形成されることを特徴とする請
   求項３に記載の半導体メモリ装置のトリプルウェルの製
   造方法。
6. 【請求項６】 第１導電型の半導体基板内に形成された
   第１導電型の第１ウェル、第１導電型の第２ウェル、第
   ２導電型の第１ウェル並びに前記第１導電型の第１ウェ
   ルと前記第１導電型の第２ウェルを分離させるために前
   記第１導電型の第２ウェルを取り囲む第２導電型の第２
   ウェルで構成され、前記第２導電型の第２ウェルは基板
   の表面から基板内に第１深さになる領域まで延設された
   側壁領域と、前記側壁領域の下端部と連結され、基板か
   ら第２深さになる領域に形成されたベース領域とから構
   成される半導体素子のトリプルウェルの製造方法におい
   て、 前記第２導電型の第２ウェルの側壁領域を形成するため
   のイオン注入エネルギーと前記第２導電型の第２ウェル
   のベース領域を形成するためのイオン注入エネルギーを
   同一または類似にして前記側壁領域と前記ベース領域を
   形成することによって、前記側壁領域と前記ベース領域
   がオーバーラップされて前記第１導電型の第１ウェルと
   前記第１導電型の第２ウェルを完全に分離させるように
   して、 前記第２導電型の第２ウェルのベース領域と前記第１導
   電型の第２ウェルは同一マスクパターンをイオン注入マ
   スクとして使用して形成することを特徴とする半導体メ
   モリ装置のトリプルウェルの製造方法。
7. 【請求項７】 前記第２導電型の第２ウェルの側壁領域
   とベース領域を形成する段階は、 前記第１導電型の半導体基板を提供する段階と、 前記第１導電型の半導体基板上に前記第２導電型の第２
   ウェルの側壁領域を限定する第１マスクパターンを形成
   する段階と、 前記第１マスクパターンをイオン注入マスクとして使用
   し第２導電型の不純物を第１エネルギーで注入して前記
   基板の表面から第１深さになる領域まで延設された前記
   側壁領域を形成する段階と、 前記第１マスクパターンを取り除く段階と、 前記半導体基板上に前記第２導電型の第２ウェルのベー
   ス領域を限定する第２マスクパターンを形成する段階
   と、 前記第２マスクパターンをイオン注入マスクとして使用
   し前記第２導電型の不純物を前記第１エネルギーと同一
   または類似な第２エネルギーで注入して前記第１深さと
   同一または類似な第２深さに該当する領域に前記第２導
   電型の第２ウェルのベース領域を形成する段階とを含む
   ことを特徴とする請求項６に記載の半導体メモリ装置の
   トリプルウェルの製造方法。
8. 【請求項８】 前記第１マスクパターンを取り除く段階
   前に、 前記第１マスクパターンをイオン注入マスクとして使用
   し第２導電型の不純物を前記第１エネルギーより大きい
   エネルギーで注入する段階をさらに備えることを特徴と
   する請求項７に記載の半導体メモリ装置のトリプルウェ
   ルの製造方法。
9. 【請求項９】 前記第２導電型の第２ウェルのベース領
   域を形成する段階は、 前記第２マスクパターンをイオン注入マスクとして使用
   し前記第２導電型の不純物を前記半導体基板に垂直な方
   向と入射角θをなしながら傾斜するように前記基板の表
   面に入射されるように注入して前記第２マスクパターン
   により露出された領域より大きい幅の領域に前記第２導
   電型の第２ウェルのベース領域を形成する段階であるこ
   とを特徴とする請求項７に記載の半導体メモリ装置のト
   リプルウェルの製造方法。
10. 【請求項１０】 前記第１マスクパターンは、前記第２
    導電型の第１ウェルも共に限定して前記第２導電型の第
    ２ウェルの側壁領域形成段階時、前記第２導電型の第１
    ウェルも共に形成されることを特徴とする請求項７に記
    載の半導体メモリ装置のトリプルウェルの製造方法。
11. 【請求項１１】 第１導電型の半導体基板内に形成され
    た第１導電型の第１ウェル、第１導電型の第２ウェル、
    第２導電型の第１ウェル並びに前記第１導電型の第１ウ
    ェルと前記第１導電型の第２ウェルを分離させるために
    前記第１導電型の第２ウェルを取り囲む第２導電型の第
    ２ウェルで構成され、前記第２導電型の第２ウェルは、
    基板の表面から基板内に第１深さになる領域まで延設さ
    れた側壁領域と、前記側壁領域の下端部と連結され、基
    板から第２深さになる領域に形成されたベース領域とか
    ら構成された半導体素子のトリプルウェルの製造方法に
    おいて、 前記第１導電型の半導体基板を提供する段階と、 前記第１導電型の半導体基板上に前記第２導電型の第２
    ウェルのベース領域を限定するマスクパターンを形成す
    る段階と、 前記マスクパターンをイオン注入マスクとして使用し第
    ２導電型の不純物を注入して前記第２導電型の第２ウェ
    ルのベース領域を形成する段階と、 前記マスクパターンの側壁にスペーサを形成する段階
    と、 前記マスクパターン並びにスペーサをイオン注入マスク
    として使用し第１導電型の不純物を注入して前記第１導
    電型の第２ウェルを形成する段階とを含むことを特徴と
    する半導体メモリ装置のトリプルウェルの製造方法。
12. 【請求項１２】 前記スペーサを形成する段階は、 前記第２導電型の第２ウェルのベース領域が形成された
    半導体基板の全面に絶縁膜を形成する段階と、 前記絶縁膜を異方性蝕刻して前記マスクパターンの側壁
    にスペーサを形成する段階とでなされたことを特徴とす
    る請求項１１に記載の半導体メモリ装置のトリプルウェ
    ルの製造方法。
13. 【請求項１３】 前記マスクパターンを形成する段階
    は、 前記基板の全面にフォトレジスト膜を形成した後、パタ
    ニングして前記第２導電型の第２ウェルのベース領域を
    限定するフォトレジストパターンを形成する段階であ
    り、 前記絶縁膜を形成する段階前に、 前記フォトレジストパターンをベークする段階をさらに
    備え、 前記絶縁膜を形成する段階は、 低温酸化膜を形成する段階であることを特徴とする請求
    項１２に記載の半導体メモリ装置のトリプルウェルの製
    造方法。
14. 【請求項１４】 前記マスクパターンは、前記第１導電
    型の第２ウェルの側面に形成される前記第２導電型の第
    ２ウェルの側壁領域を一部または全部露出させ、 前記スペーサは、前記マスクパターンにより露出された
    前記第２導電型の第２ウェルの側壁領域を覆うことを特
    徴とする請求項１１に記載の半導体メモリ装置のトリプ
    ルウェルの製造方法。
15. 【請求項１５】 第１導電型の半導体基板内に形成され
    た第１導電型の第１ウェル、第１導電型の第２ウェル、
    第２導電型の第１ウェル並びに前記第１導電型の第１ウ
    ェルと前記第１導電型の第２ウェルを分離させるために
    前記第１導電型の第２ウェルを取り囲む第２導電型の第
    ２ウェルで構成され、前記第２導電型の第２ウェルは基
    板の表面から基板内に第１深さになる領域まで延設され
    た側壁領域と、前記側壁領域の下端部と連結され、基板
    から第２深さになる領域に形成されたベース領域とから
    構成される半導体素子のトリプルウェルの製造方法にお
    いて、 前記第１導電型の半導体基板を提供する段階と、 前記第１導電型の半導体基板上に前記第１導電型の第２
    ウェルを限定する第１マスクパターンを形成する段階
    と、 前記第１マスクパターンをイオン注入マスクとして使用
    し第１導電型の不純物を注入して前記第１導電型の第２
    ウェルを形成する段階と、 前記第１マスクパターンを縮少させて前記第１マスクパ
    ターンにより露出された領域より広い領域を露出させる
    第２マスクパターンで形成する段階と、 前記第２マスクパターンをイオン注入マスクとして使用
    し第２導電型の不純物を注入して前記第１導電型の第２
    ウェルの下に前記第１導電型の第２ウェルより大きい幅
    を有する前記第２導電型の第２ウェルのベース領域を形
    成する段階とを含むことを特徴とする半導体メモリ装置
    のトリプルウェルの製造方法。
16. 【請求項１６】 前記第１マスクパターンを形成する段
    階は、 前記半導体基板の全面にフォトレジスト膜を形成した後
    パタニングして前記第１導電型の第２ウェルが形成され
    る領域を露出させる第１フォトレジストパターンを形成
    する段階であり、 前記第２マスクパターンを形成する段階は、 前記第１フォトレジストパターンを等方性蝕刻して前記
    第１フォトレジストパターンにより露出された領域より
    広い領域を露出させる第２フォトレジストパターンを形
    成する段階であることを特徴とする請求項１５に記載の
    半導体メモリ装置のトリプルウェルの製造方法。
17. 【請求項１７】 前記第２マスクパターンは、前記第１
    導電型の第２ウェルの側壁に形成される前記第２導電型
    の第２ウェルの側壁領域を一部または全部を露出させる
    ように形成されることを特徴とする請求項１５に記載の
    半導体メモリ装置のトリプルウェルの製造方法。