JPH07135264A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH07135264A JPH07135264A JP5178524A JP17852493A JPH07135264A JP H07135264 A JPH07135264 A JP H07135264A JP 5178524 A JP5178524 A JP 5178524A JP 17852493 A JP17852493 A JP 17852493A JP H07135264 A JPH07135264 A JP H07135264A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 スタックゲート構造の中間絶縁膜をエッチン
グする際に、半導体基板の活性領域の表面へのダメージ
を防止する。 【構成】 半導体基板1の表面を周辺領域Aとセル領域
Bとに分離いた後、周辺領域Aにはゲート絶縁膜3を介
して第1導体膜4を形成し、セル領域Bにはトンネル酸
化膜6を形成し、その上で前面にフローティングゲート
用の第2導体膜7、中間絶縁膜8、コントロールゲート
用の第3導体膜9を順次成長し、マスク10で第3導体
膜9、中間絶縁膜8、第2導体膜7を順次選択エッチン
グすることで、周辺領域Aの半導体基板1の表面を第1
導体膜4で保護し、エッチングのダメージを防止する。
グする際に、半導体基板の活性領域の表面へのダメージ
を防止する。 【構成】 半導体基板1の表面を周辺領域Aとセル領域
Bとに分離いた後、周辺領域Aにはゲート絶縁膜3を介
して第1導体膜4を形成し、セル領域Bにはトンネル酸
化膜6を形成し、その上で前面にフローティングゲート
用の第2導体膜7、中間絶縁膜8、コントロールゲート
用の第3導体膜9を順次成長し、マスク10で第3導体
膜9、中間絶縁膜8、第2導体膜7を順次選択エッチン
グすることで、周辺領域Aの半導体基板1の表面を第1
導体膜4で保護し、エッチングのダメージを防止する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特にスタックゲート構造を有する半導体
集積回路装置の製造方法に関する。
造方法に関し、特にスタックゲート構造を有する半導体
集積回路装置の製造方法に関する。
【0002】
【従来の技術】従来、フローティングゲート上に絶縁膜
(中間絶縁膜と称する)を介してコントロールゲートが
積層されたスタックゲート構造を有するEPROM(Er
aseable and Programmable Read Only Memory )の製造
方法として、例えば特開平4−10662号公報に記載
されたものがある。この製造方法は、図3(a)に示す
ように、p形シリコン基板101の表面にフィールド酸
化膜102を形成して周辺領域Aとセル領域Bの各領域
を画成した後、各領域の表面に酸化膜(トンネル酸化
膜)103を成長し、かつ全面にフローティングゲート
用の多結晶シリコン膜を成長する。そして、この多結晶
シリコン膜にリンを導入し、かつ選択エッチングしてセ
ル領域Bにフローティングゲート104を形成する。更
に、トンネル酸化膜103のエッチングを行い周辺領域
Aにおけるシリコン基板101を露出させる。この後、
熱酸化を行うと、周辺領域Aのシリコン基板101の表
面にはゲート酸化膜106が成長され、セル領域Bのフ
ローティングゲート104の表面には中間絶縁膜105
が成長される。
(中間絶縁膜と称する)を介してコントロールゲートが
積層されたスタックゲート構造を有するEPROM(Er
aseable and Programmable Read Only Memory )の製造
方法として、例えば特開平4−10662号公報に記載
されたものがある。この製造方法は、図3(a)に示す
ように、p形シリコン基板101の表面にフィールド酸
化膜102を形成して周辺領域Aとセル領域Bの各領域
を画成した後、各領域の表面に酸化膜(トンネル酸化
膜)103を成長し、かつ全面にフローティングゲート
用の多結晶シリコン膜を成長する。そして、この多結晶
シリコン膜にリンを導入し、かつ選択エッチングしてセ
ル領域Bにフローティングゲート104を形成する。更
に、トンネル酸化膜103のエッチングを行い周辺領域
Aにおけるシリコン基板101を露出させる。この後、
熱酸化を行うと、周辺領域Aのシリコン基板101の表
面にはゲート酸化膜106が成長され、セル領域Bのフ
ローティングゲート104の表面には中間絶縁膜105
が成長される。
【0003】次に、図3(b)のように、全面に多結晶
シリコン膜を再度成長し、リンを導入した上で、その上
に保護酸化膜を成長して2層膜を形成し、この2層膜を
周辺領域Aとセル領域Bで各々パターニングしてゲート
電極107,第1保護酸化膜108及びコントロールゲ
ート107a,第1保護酸化膜108を形成する。この
後、セル領域Bにおいて、セルのパターニングのために
レジスト109を形成し、コントロールゲート107a
と第1保護酸化膜108を覆う。その後、図3(c)の
ように、中間絶縁膜105とフローティングゲート10
4をレジスト109をマスクにしてエッチングし、その
上で熱酸化を行ってゲート電極107,コントロールゲ
ート107a,フローティングゲート104の側面に第
2保護酸化膜110を形成する。続いて、全面に砒素の
イオン注入を行うと、シリコン基板101の表面にn型
拡散層111が形成される。その後、全面にBPSG層
間膜112を成長して層間絶縁膜とする。なお、図示し
ないが、前記後ゲート電極107、コントロールゲート
107a、n型拡散層111等の上にコンタクトを開口
し、アルミニウム配線を形成することでEPROMが完
成される。
シリコン膜を再度成長し、リンを導入した上で、その上
に保護酸化膜を成長して2層膜を形成し、この2層膜を
周辺領域Aとセル領域Bで各々パターニングしてゲート
電極107,第1保護酸化膜108及びコントロールゲ
ート107a,第1保護酸化膜108を形成する。この
後、セル領域Bにおいて、セルのパターニングのために
レジスト109を形成し、コントロールゲート107a
と第1保護酸化膜108を覆う。その後、図3(c)の
ように、中間絶縁膜105とフローティングゲート10
4をレジスト109をマスクにしてエッチングし、その
上で熱酸化を行ってゲート電極107,コントロールゲ
ート107a,フローティングゲート104の側面に第
2保護酸化膜110を形成する。続いて、全面に砒素の
イオン注入を行うと、シリコン基板101の表面にn型
拡散層111が形成される。その後、全面にBPSG層
間膜112を成長して層間絶縁膜とする。なお、図示し
ないが、前記後ゲート電極107、コントロールゲート
107a、n型拡散層111等の上にコンタクトを開口
し、アルミニウム配線を形成することでEPROMが完
成される。
【0004】ところで、前記した製造方法では、フロー
ティングゲートとコントロールゲートとの間の絶縁膜、
即ち中間絶縁膜105は、多結晶シリコンから成るフロ
ーティングゲート104を熱酸化することによりその表
面に形成する方法がとられている。しかしながら、この
熱酸化法により形成される中間絶縁膜105では、その
膜厚は不純物を含んだ多結晶シリコンを熱酸化するため
に厚くなり、またその制御性も悪いために高集積度のE
PROMには好ましくない。そこで、近年では中間絶縁
膜として、CVD法により形成したSiN膜(シリコン
窒化膜)を主体として、これをSiO膜(シリコン酸化
膜)で挟んだ積層膜(酸化膜/SiN膜/酸化膜)等が
用いられつつある。このような積層膜を前記したEPR
OMの中間絶縁膜として採用する場合、周辺領域Aでは
このような絶縁膜は不要とされるため、その製造方法と
しては、前面に積層膜を形成した後、セル領域Bを覆っ
たレジストを用いて積層膜をエッチングし、周辺領域A
のシリコン基板101の表面を露出した後に、この表面
に熱酸化によってゲート酸化膜106を形成する方法が
採用されることになる。
ティングゲートとコントロールゲートとの間の絶縁膜、
即ち中間絶縁膜105は、多結晶シリコンから成るフロ
ーティングゲート104を熱酸化することによりその表
面に形成する方法がとられている。しかしながら、この
熱酸化法により形成される中間絶縁膜105では、その
膜厚は不純物を含んだ多結晶シリコンを熱酸化するため
に厚くなり、またその制御性も悪いために高集積度のE
PROMには好ましくない。そこで、近年では中間絶縁
膜として、CVD法により形成したSiN膜(シリコン
窒化膜)を主体として、これをSiO膜(シリコン酸化
膜)で挟んだ積層膜(酸化膜/SiN膜/酸化膜)等が
用いられつつある。このような積層膜を前記したEPR
OMの中間絶縁膜として採用する場合、周辺領域Aでは
このような絶縁膜は不要とされるため、その製造方法と
しては、前面に積層膜を形成した後、セル領域Bを覆っ
たレジストを用いて積層膜をエッチングし、周辺領域A
のシリコン基板101の表面を露出した後に、この表面
に熱酸化によってゲート酸化膜106を形成する方法が
採用されることになる。
【0005】
【発明が解決しようとする課題】しかしながら、この方
法を採用すると、積層膜をエッチングする際、特に窒化
膜をエッチングする際に、この窒化膜とその下の酸化膜
との選択比が大きくないと、周辺領域Aにおいて窒化膜
と同時に酸化膜がエッチングされ、更にシリコン基板1
01の表面がエッチングされて、周辺領域Aの表面にダ
メージを与え、その後に形成するpn接合リークの発生
を生じさせるという問題がある。このような問題は、窒
化膜と酸化膜とのエッチングの選択比が大きい場合で
も、下層の酸化膜は数十Å程度と薄いのでエッチングマ
ージンが少なく、同様に周辺領域Aのシリコン基板の表
面にダメージを与えてしまうことになる。本発明の目的
は、このような中間絶縁膜をエッチングする際に、半導
体基板の活性領域の表面へのダメージを防止することを
可能にした半導体装置の製造方法を提供することにあ
る。
法を採用すると、積層膜をエッチングする際、特に窒化
膜をエッチングする際に、この窒化膜とその下の酸化膜
との選択比が大きくないと、周辺領域Aにおいて窒化膜
と同時に酸化膜がエッチングされ、更にシリコン基板1
01の表面がエッチングされて、周辺領域Aの表面にダ
メージを与え、その後に形成するpn接合リークの発生
を生じさせるという問題がある。このような問題は、窒
化膜と酸化膜とのエッチングの選択比が大きい場合で
も、下層の酸化膜は数十Å程度と薄いのでエッチングマ
ージンが少なく、同様に周辺領域Aのシリコン基板の表
面にダメージを与えてしまうことになる。本発明の目的
は、このような中間絶縁膜をエッチングする際に、半導
体基板の活性領域の表面へのダメージを防止することを
可能にした半導体装置の製造方法を提供することにあ
る。
【0006】
【課題を解決するための手段】本発明の製造方法は、半
導体基板の表面をセル領域と周辺領域とに分離する工程
と、周辺領域の表面にゲート絶縁膜を介して第1導体膜
を全面に形成する工程と、セル領域の表面にトンネル酸
化膜を形成する工程と、セル領域と周辺領域にフローテ
ィングゲート用の第2導体膜、中間絶縁膜、コントロー
ルゲート用の第3導体膜を順次成長する工程と、セル領
域にマスクを選択形成し、このマスクを用いて第3導体
膜、中間絶縁膜、第2導体膜を順次選択エッチングする
工程とを含んでセル領域にスタックゲート構造のセルを
形成する。また、この製造方法に加えて、周辺領域にマ
スクを選択形成し、このマスクを用いて第1導体膜を選
択エッチングする工程とを含んで、セル領域のスタック
ゲート構造のセルと共に、周辺領域にゲート素子を形成
する。また、中間絶縁膜は窒化膜を含む多層膜として形
成する。
導体基板の表面をセル領域と周辺領域とに分離する工程
と、周辺領域の表面にゲート絶縁膜を介して第1導体膜
を全面に形成する工程と、セル領域の表面にトンネル酸
化膜を形成する工程と、セル領域と周辺領域にフローテ
ィングゲート用の第2導体膜、中間絶縁膜、コントロー
ルゲート用の第3導体膜を順次成長する工程と、セル領
域にマスクを選択形成し、このマスクを用いて第3導体
膜、中間絶縁膜、第2導体膜を順次選択エッチングする
工程とを含んでセル領域にスタックゲート構造のセルを
形成する。また、この製造方法に加えて、周辺領域にマ
スクを選択形成し、このマスクを用いて第1導体膜を選
択エッチングする工程とを含んで、セル領域のスタック
ゲート構造のセルと共に、周辺領域にゲート素子を形成
する。また、中間絶縁膜は窒化膜を含む多層膜として形
成する。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の第1実施例の主要工程を製造工程順
に示す断面図である。先ず、図1(a)のように、p型
シリコン基板1の表面に厚さ5000Åのフィールド酸
化膜2を選択形成して素子分離した後、周辺領域Aとセ
ル領域Bの各シリコン基板1の表面に膜厚150Åのゲ
ート酸化膜3を熱酸化法で形成する。次に、全面に30
00Åの多結晶シリコン膜を成長し、かつこれにリンを
導入した上で選択エッチングし、周辺領域Aの全体をそ
の多結晶シリコン膜で覆い、セル領域Bにエッチング形
成されたゲート電極4を形成する。更に、セル領域Bの
ゲート酸化膜3をエッチングしてシリコン基板1の表面
を露呈させた上で熱酸化を行ない、周辺領域Aではゲー
ト電極4の表面に第1保護酸化膜5を形成し、周辺領域
Bではシリコン基板1の表面に膜厚100Åのトンネル
酸化膜6を形成する。その上で、全面に膜厚1500Å
の多結晶シリコン膜を成長し、かつリンを導入した上で
これをエッチングし、周辺領域Aではゲート電極4を全
て覆い、セル領域Bではフローティングゲートを形成す
る領域にフローティングゲート7として残す。
る。図1は本発明の第1実施例の主要工程を製造工程順
に示す断面図である。先ず、図1(a)のように、p型
シリコン基板1の表面に厚さ5000Åのフィールド酸
化膜2を選択形成して素子分離した後、周辺領域Aとセ
ル領域Bの各シリコン基板1の表面に膜厚150Åのゲ
ート酸化膜3を熱酸化法で形成する。次に、全面に30
00Åの多結晶シリコン膜を成長し、かつこれにリンを
導入した上で選択エッチングし、周辺領域Aの全体をそ
の多結晶シリコン膜で覆い、セル領域Bにエッチング形
成されたゲート電極4を形成する。更に、セル領域Bの
ゲート酸化膜3をエッチングしてシリコン基板1の表面
を露呈させた上で熱酸化を行ない、周辺領域Aではゲー
ト電極4の表面に第1保護酸化膜5を形成し、周辺領域
Bではシリコン基板1の表面に膜厚100Åのトンネル
酸化膜6を形成する。その上で、全面に膜厚1500Å
の多結晶シリコン膜を成長し、かつリンを導入した上で
これをエッチングし、周辺領域Aではゲート電極4を全
て覆い、セル領域Bではフローティングゲートを形成す
る領域にフローティングゲート7として残す。
【0008】次に、図1(b)のように、全面に中間絶
縁膜8と、膜厚2000Åの多結晶シリコン膜を順次成
長し、この多結晶シリコン膜にリンを導入してコントロ
ールゲート9を形成する。そして、セル領域Bのゲート
形成領域にレジスト10を選択形成し、このレジスト1
0をマスクとしてコントロールゲート9、中間絶縁膜
8、フローティングゲート7を連続エッチングする。こ
のエッチングにより、周辺領域Aにおいてはレジスト1
0が形成されていないので中間絶縁膜8、多結晶シリコ
ン膜9、及び前記多結晶シリコン膜7が全てエッチング
除去され、第1保護酸化膜5で覆われたゲート電極4が
全面に残される。ここで中間絶縁膜8としてはCVD法
で例えば酸化膜、窒化膜、酸化膜をそれぞれ80Å,1
00Å,80Åの膜厚で順次成長させた酸化膜/窒化膜
/酸化膜構造の積層膜として構成する。
縁膜8と、膜厚2000Åの多結晶シリコン膜を順次成
長し、この多結晶シリコン膜にリンを導入してコントロ
ールゲート9を形成する。そして、セル領域Bのゲート
形成領域にレジスト10を選択形成し、このレジスト1
0をマスクとしてコントロールゲート9、中間絶縁膜
8、フローティングゲート7を連続エッチングする。こ
のエッチングにより、周辺領域Aにおいてはレジスト1
0が形成されていないので中間絶縁膜8、多結晶シリコ
ン膜9、及び前記多結晶シリコン膜7が全てエッチング
除去され、第1保護酸化膜5で覆われたゲート電極4が
全面に残される。ここで中間絶縁膜8としてはCVD法
で例えば酸化膜、窒化膜、酸化膜をそれぞれ80Å,1
00Å,80Åの膜厚で順次成長させた酸化膜/窒化膜
/酸化膜構造の積層膜として構成する。
【0009】次いで、図1(c)のように、レジスト1
0を除去してからセル領域Bの全面を覆い、周辺領域A
のゲート電極相当領域を覆うレジスト11を形成し、こ
れをマスクにして第1保護酸化膜5,ゲート電極4をエ
ッチングし、周辺領域Aにゲート電極を選択的に形成す
る。その後、図1(d)のように、レジスト11を除去
し、熱酸化を行ってゲート電極4、フローティングゲー
ト7、及びコントロールゲート9の各表面に第2保護酸
化膜12を形成する。更に、全面に砒素をイオン注入し
てシリコン基板1の表面にn型拡散層13を形成する。
しかる上で、全面にBPSG層間膜14を成長し、以下
図示しないが、ゲート電極4、コントロールゲート9、
n型拡散層13等の上にコンタクトを開口し、アルミニ
ウム配線を形成することでEPROMが製造される。
0を除去してからセル領域Bの全面を覆い、周辺領域A
のゲート電極相当領域を覆うレジスト11を形成し、こ
れをマスクにして第1保護酸化膜5,ゲート電極4をエ
ッチングし、周辺領域Aにゲート電極を選択的に形成す
る。その後、図1(d)のように、レジスト11を除去
し、熱酸化を行ってゲート電極4、フローティングゲー
ト7、及びコントロールゲート9の各表面に第2保護酸
化膜12を形成する。更に、全面に砒素をイオン注入し
てシリコン基板1の表面にn型拡散層13を形成する。
しかる上で、全面にBPSG層間膜14を成長し、以下
図示しないが、ゲート電極4、コントロールゲート9、
n型拡散層13等の上にコンタクトを開口し、アルミニ
ウム配線を形成することでEPROMが製造される。
【0010】したがって、この製造方法においては、特
に図1(b)に示した、中間絶縁膜8のエッチング時
に、中間絶縁膜8の窒化膜をエッチングを仮にオーバー
エッチングして、窒化膜の下層の酸化膜をエッチングす
るようなことが生じても何ら問題が生じることはない。
即ち、中間絶縁膜8下には、引続きエッチングされるフ
ローティングゲート7が存在しているため、中間絶縁膜
8の下層の酸化膜がエッチングされ、更にその下層のフ
ローティングゲート7がエッチングされても、シリコン
基板1の表面にエッチングの影響が及ぶことはなく、シ
リコン基板1の表面ダメージが防止される。なお、フロ
ーティングゲート7のエッチングでは、多結晶シリコン
と酸化膜とのエッチングの選択性が大きいため、この際
にシリコン基板の表面にダメージを受けることもない。
に図1(b)に示した、中間絶縁膜8のエッチング時
に、中間絶縁膜8の窒化膜をエッチングを仮にオーバー
エッチングして、窒化膜の下層の酸化膜をエッチングす
るようなことが生じても何ら問題が生じることはない。
即ち、中間絶縁膜8下には、引続きエッチングされるフ
ローティングゲート7が存在しているため、中間絶縁膜
8の下層の酸化膜がエッチングされ、更にその下層のフ
ローティングゲート7がエッチングされても、シリコン
基板1の表面にエッチングの影響が及ぶことはなく、シ
リコン基板1の表面ダメージが防止される。なお、フロ
ーティングゲート7のエッチングでは、多結晶シリコン
と酸化膜とのエッチングの選択性が大きいため、この際
にシリコン基板の表面にダメージを受けることもない。
【0011】図2は本発明の第2の実施例を製造工程順
に示す断面図である。先ず、図2(a)は前記第1実施
例の図1(a)と同一の製造工程によって形成されたも
のである。その後、図2(b)のように、全面に中間絶
縁膜8と多結晶シリコン膜を成長し、これにリンを導入
してコントロールゲート9を形成し、その上に第3保護
酸化膜21を2000Åの膜厚に成長する。そして、レ
ジスト10をマスクとして、第3保護酸化膜21、コン
トロールゲート9、中間絶縁膜8、フローティングゲー
ト7を連続エッチングする。このとき、周辺領域Aでは
第1保護酸化膜5に覆われたゲート電極4が残される。
に示す断面図である。先ず、図2(a)は前記第1実施
例の図1(a)と同一の製造工程によって形成されたも
のである。その後、図2(b)のように、全面に中間絶
縁膜8と多結晶シリコン膜を成長し、これにリンを導入
してコントロールゲート9を形成し、その上に第3保護
酸化膜21を2000Åの膜厚に成長する。そして、レ
ジスト10をマスクとして、第3保護酸化膜21、コン
トロールゲート9、中間絶縁膜8、フローティングゲー
ト7を連続エッチングする。このとき、周辺領域Aでは
第1保護酸化膜5に覆われたゲート電極4が残される。
【0012】次いで、図2(c)のよちに、レジスト1
0を除去し、全面に砒素のイオン注入を行うと、シリコ
ン基板1にはn型拡散層22,22′が形成される。続
いて、全面にCVD法による高温酸化膜(HTO)で膜
厚2000Åの第1層間膜23を成長してからn型拡散
層22′上の第1層間膜23を異方性エッチングで除去
する。この際に使用する開口用のレジストパターンは第
3保護酸化膜21の一部を覆っていなくともよい(自己
整合開口法:SAC法)。そして、露出したn型拡散層
22′上を覆う様に例えばWSi(タングステンシリコ
ン)配線24を形成する。
0を除去し、全面に砒素のイオン注入を行うと、シリコ
ン基板1にはn型拡散層22,22′が形成される。続
いて、全面にCVD法による高温酸化膜(HTO)で膜
厚2000Åの第1層間膜23を成長してからn型拡散
層22′上の第1層間膜23を異方性エッチングで除去
する。この際に使用する開口用のレジストパターンは第
3保護酸化膜21の一部を覆っていなくともよい(自己
整合開口法:SAC法)。そして、露出したn型拡散層
22′上を覆う様に例えばWSi(タングステンシリコ
ン)配線24を形成する。
【0013】続いて、図2(d)のように、セル領域B
を覆い、かつ周辺領域Aのゲート形成領域を覆うレジス
トパターンを形成し、これをマスクにして第1層間膜2
3、第1保護酸化膜5、及びゲート電極4をエッチング
して周辺領域Aのゲート電極を形成する。その後、レジ
ストを除去してからシリコン基板1にリンを導入してn
- 型拡散層25を形成し、再度、HTO膜を全面に成長
し、異方性エッチングを全面に行うことによりゲート電
極4及びセル領域Bの一部にサイドウォール酸化膜26
が残される。この後、全面に砒素のイオン注入を行って
n型拡散層27を形成する。更に、全面にBPSG層間
膜28を7000Åの膜厚で成長し、以下、図示しない
がゲート電極4、コントロールゲート9、n型拡散層2
2,27、及びWSi配線24等の上にコンタクトを開
口し、アルミニウム配線を形成することによりEPRO
Mを完成する。
を覆い、かつ周辺領域Aのゲート形成領域を覆うレジス
トパターンを形成し、これをマスクにして第1層間膜2
3、第1保護酸化膜5、及びゲート電極4をエッチング
して周辺領域Aのゲート電極を形成する。その後、レジ
ストを除去してからシリコン基板1にリンを導入してn
- 型拡散層25を形成し、再度、HTO膜を全面に成長
し、異方性エッチングを全面に行うことによりゲート電
極4及びセル領域Bの一部にサイドウォール酸化膜26
が残される。この後、全面に砒素のイオン注入を行って
n型拡散層27を形成する。更に、全面にBPSG層間
膜28を7000Åの膜厚で成長し、以下、図示しない
がゲート電極4、コントロールゲート9、n型拡散層2
2,27、及びWSi配線24等の上にコンタクトを開
口し、アルミニウム配線を形成することによりEPRO
Mを完成する。
【0014】この第2実施例においても、中間絶縁膜8
の下層にフローティングゲート7が存在しているため、
中間絶縁膜8をエッチングする際のマージンが小さくと
も、その後に連続エッチングされるフローティングゲー
ト7がエッチングされるのみであり、シリコン基板1の
表面にダメージを受けることが防止される。なお、前記
各実施例では、本発明をEPROMに適用した例を示し
ているが、同様のスタックセル構造を有したフラッシュ
型EEPROMへの応用も可能であることは言うまでも
ない。また、中間絶縁膜は前記した多層膜の構造に限ら
れるものではなく、例えば単層構造のものでも本発明を
適用すれば有効な効果を得ることができる。
の下層にフローティングゲート7が存在しているため、
中間絶縁膜8をエッチングする際のマージンが小さくと
も、その後に連続エッチングされるフローティングゲー
ト7がエッチングされるのみであり、シリコン基板1の
表面にダメージを受けることが防止される。なお、前記
各実施例では、本発明をEPROMに適用した例を示し
ているが、同様のスタックセル構造を有したフラッシュ
型EEPROMへの応用も可能であることは言うまでも
ない。また、中間絶縁膜は前記した多層膜の構造に限ら
れるものではなく、例えば単層構造のものでも本発明を
適用すれば有効な効果を得ることができる。
【0015】
【発明の効果】以上説明したように本発明は、半導体基
板をセル領域と周辺領域に分離した上で、周辺領域に第
1の導体膜を形成しておき、その上で前面に第2導体
膜、中間絶縁膜、第3導体膜を形成し、これらの膜を順
次上からエッチングしてコントロールゲート、中間絶縁
膜、フローティングゲートを形成するので、特に中間絶
縁膜の下側には連続エッチングされる第2導体膜が存在
していることになるため、中間絶縁膜のエッチング時に
第2導体膜がエッチングされても周辺領域の半導体基板
の表面にエッチングの影響が及ぶことはなく、中間絶縁
膜のエッチングのマージンを大きくでき、半導体基板の
表面のダメージを防止することができる。これにより、
周辺領域に形成するゲート構造素子、例えばMOSトラ
ンジスタの拡散層リークの発生を防止した半導体集積回
路装置を製造することができるという効果を有する。
板をセル領域と周辺領域に分離した上で、周辺領域に第
1の導体膜を形成しておき、その上で前面に第2導体
膜、中間絶縁膜、第3導体膜を形成し、これらの膜を順
次上からエッチングしてコントロールゲート、中間絶縁
膜、フローティングゲートを形成するので、特に中間絶
縁膜の下側には連続エッチングされる第2導体膜が存在
していることになるため、中間絶縁膜のエッチング時に
第2導体膜がエッチングされても周辺領域の半導体基板
の表面にエッチングの影響が及ぶことはなく、中間絶縁
膜のエッチングのマージンを大きくでき、半導体基板の
表面のダメージを防止することができる。これにより、
周辺領域に形成するゲート構造素子、例えばMOSトラ
ンジスタの拡散層リークの発生を防止した半導体集積回
路装置を製造することができるという効果を有する。
【図1】本発明の第1実施例を製造工程順に示す断面図
である。
である。
【図2】本発明の第2実施例を製造工程順に示す断面図
である。
である。
【図3】従来の製造方法の一例を製造工程順に示す断面
図である。
図である。
1 p型シリコン基板 3 ゲート酸化膜 4 ゲート電極(第1導体膜) 6 トンネル酸化膜 7 フローティングゲート(第2導体膜) 8 中間絶縁膜 9 コントロールゲート(第3導体膜) 10,11 レジスト(マスク) 13 n型拡散層 A 周辺領域 B セル領域
Claims (3)
- 【請求項1】 半導体基板の表面をセル領域と周辺領域
とに分離する工程と、前記周辺領域の表面にゲート絶縁
膜を介して第1導体膜を形成する工程と、前記セル領域
の表面にトンネル酸化膜を形成する工程と、前記セル領
域と周辺領域を含む全面にフローティングゲート用の第
2導体膜、中間絶縁膜、コントロールゲート用の第3導
体膜を順次成長する工程と、前記セル領域にマスクを選
択形成し、このマスクを用いて前記第3導体膜、中間絶
縁膜、第2導体膜を順次選択エッチングする工程とを含
んでセル領域にスタックゲート構造のセルを形成するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項2】 半導体基板の表面をセル領域と周辺領域
とに分離する工程と、前記周辺領域の表面にゲート絶縁
膜を介してゲート電極用の第1導体膜を形成する工程
と、前記セル領域の表面にトンネル酸化膜を形成する工
程と、前記セル領域と周辺領域を含む全面にフローティ
ングゲート用の第2導体膜、中間絶縁膜、コントロール
ゲート用の第3導体膜を順次成長する工程と、前記セル
領域にマスクを選択形成し、このマスクを用いて前記第
3導体膜、中間絶縁膜、第2導体膜を順次選択エッチン
グする工程と、前記周辺領域にマスクを選択形成し、こ
のマスクを用いて前記第1導体膜を選択エッチングする
工程とを含んでセル領域にスタックゲート構造のセルを
形成し、周辺領域にゲート素子を形成することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項3】 中間絶縁膜は窒化膜を含む多層膜として
形成する請求項1または2の半導体集積回路装置の製造
方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5178524A JP2536413B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体集積回路装置の製造方法 |
KR1019940014785A KR0146401B1 (ko) | 1993-06-28 | 1994-06-27 | 스택 게이트 구조를 갖고 있는 반도체 집적 회로 장치의 제조 방법 |
US08/586,541 US5658813A (en) | 1993-06-28 | 1996-01-16 | Method for manufacturing a semiconductor integrated circuit device having a stack gate structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5178524A JP2536413B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07135264A true JPH07135264A (ja) | 1995-05-23 |
JP2536413B2 JP2536413B2 (ja) | 1996-09-18 |
Family
ID=16049984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5178524A Expired - Fee Related JP2536413B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体集積回路装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
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JP (1) | JP2536413B2 (ja) |
KR (1) | KR0146401B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151610A (ja) * | 2000-10-27 | 2002-05-24 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
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JP3666973B2 (ja) * | 1996-03-07 | 2005-06-29 | ローム株式会社 | 半導体素子および半導体素子の製造方法 |
JP4065572B2 (ja) * | 1997-03-28 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3107024B2 (ja) * | 1997-12-09 | 2000-11-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
KR100277889B1 (ko) * | 1998-01-13 | 2001-02-01 | 김영환 | 플래쉬메모리셀의제조방법 |
TW409428B (en) * | 1998-03-20 | 2000-10-21 | Seiko Epson Corp | Non-volatile semiconductor memory apparatus and the manufacture method thereof |
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-
1993
- 1993-06-28 JP JP5178524A patent/JP2536413B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-27 KR KR1019940014785A patent/KR0146401B1/ko not_active IP Right Cessation
-
1996
- 1996-01-16 US US08/586,541 patent/US5658813A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
KR0146401B1 (ko) | 1998-08-01 |
US5658813A (en) | 1997-08-19 |
JP2536413B2 (ja) | 1996-09-18 |
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